KR20120058350A - 발광 소자 - Google Patents

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KR20120058350A
KR20120058350A KR1020100120085A KR20100120085A KR20120058350A KR 20120058350 A KR20120058350 A KR 20120058350A KR 1020100120085 A KR1020100120085 A KR 1020100120085A KR 20100120085 A KR20100120085 A KR 20100120085A KR 20120058350 A KR20120058350 A KR 20120058350A
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region
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임우식
배정혁
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엘지이노텍 주식회사
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Abstract

실시예에 따른 발광 소자는, 서로 반대되는 제1 면 및 제2 면을 구비하는 반도체 기판; 및 상기 반도체 기판의 제1 면 상에 배치되며, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 위치하는 활성층을 포함하는 발광 구조층을 포함한다. 상기 반도체 기판이 제1 도전형 영역 및 제2 도전형 영역을 포함하며, 상기 제1 도전형 영역과 상기 제2 도전형 영역이 마주하는 경계 영역은 제너 다이오드의 특성을 가진다.

Description

발광 소자{LIGHT EMITTING DEVICE}
본 기재는 발광 소자에 관한 것이다.
발광 다이오드(LED)는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종이다. 발광 다이오드는 형광등, 백열등 등 기존의 광원에 비해 저소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
이에 기존의 광원을 발광 다이오드로 대체하기 위한 많은 연구가 진행되고 있으며, 실내 외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등 등의 조명 장치의 광원으로서 발광 소자를 사용하는 경우가 증가되고 있는 추세이다.
실시예는 효율 및 안정성이 우수한 발광 소자를 제공하고자 한다.
실시예에 따른 발광 소자는, 서로 반대되는 제1 면 및 제2 면을 구비하는 반도체 기판; 및 상기 반도체 기판의 제1 면 상에 배치되며, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 위치하는 활성층을 포함하는 발광 구조층을 포함한다. 상기 반도체 기판이 제1 도전형 영역 및 제2 도전형 영역을 포함하며, 상기 제1 도전형 영역과 상기 제2 도전형 영역이 마주하는 경계 영역은 제너 다이오드의 특성을 가진다.
본 실시예에 따른 발광 소자는, 발광 구조층을 지지하는 반도체 기판에 제너 다이오드를 형성하는 것에 의하여 제너 다이오드를 형성하기 위한 비활성 영역이 별도로 요구되지 않는다. 즉, 제너 다이오드에 의하여 역방향의 전류에 의한 문제를 방지하여 안정성을 향상하면서도, 활성 영역의 비율을 증가시켜 효율을 향상할 수 있다.
도 1은 실시예에 따른 발광 소자의 단면도이다.
도 2 내지 도 11은 도 1에 따른 발광 소자의 제조 방법의 단계들을 도시한 단면도들이다.
도 12는 일 변형예에 따른 발광 소자의 단면도이다.
도 13은 다른 변형예에 따른 발광 소자의 단면도이다.
도 14는 또 다른 변형예에 따른 발광 소자의 단면도이다.
도 15는 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.
도 16은 실시예에 따른 발광 소자 패키지를 포함하는 백라이트 유닛을 설명하는 도면이다.
도 17은 실시예에 따른 발광 소자 패키지를 포함하는 조명 유닛을 설명하는 도면이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1은 실시예에 따른 발광 소자의 단면도이다.
도 1을 참조하면, 실시예에 따른 발광 소자(100)는, 반도체 기판(175), 이 반도체 기판(175)의 제1 면(이하 “상면”) 상에 위치하는 발광 구조층(135)을 포함한다. 이 발광 구조층(135)은 제1 도전형 반도체층(110), 활성층(120) 및 제2 도전형 반도체층(130)을 포함할 수 있다. 그리고 제1 도전형 반도체층(110)에 전기적으로 연결되는 제1 전극(112)과, 제2 도전형 반도체층(130)에 전기적으로 연결되는 투광성 전도층(132) 및 제2 전극(114)을 포함한다. 반도체 기판(175)과 발광 구조층(135)의 사이, 좀더 정확하게는 반도체 기판(175)과 제1 및 제2 전극(112, 134) 사이에는 금속층(182, 184)이 위치할 수 있다. 그리고 반도체 기판(175)은 제1 도전형 영역(175a) 및 제2 도전형 영역(175b)를 포함하여 제1 도전형 영역(175a)과 제2 도전형 영역(175b)의 경계 영역이 제너 다이오드 특성을 가질 수 있다.
이를 좀더 상세하게 설명하면 다음과 같다.
반도체 기판(175)의 상면에 위치하는 발광 구조층(135)은 복수의 Ⅲ족-Ⅴ족 원소의 화합물 반도체층을 포함할 수 있다. 이때, 제2 도전형 반도체층(130)이 반도체 기판(175)에 인접하여 위치하고, 활성층(120)이 제2 도전형 반도체층(130) 상에 위치하고, 제1 도전형 반도체층(110)이 활성층(120) 상에 위치할 수 있다.
제1 도전형 반도체층(110)은 제1 도전형 도펀트가 도핑된 Ⅲ족-Ⅴ족 원소의 화합물 반도체를 포함할 수 있다. 일례로, 제1 도전형 반도체층(110)은 n형 반도체층을 포함할 수 있다. 이러한 n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료에 n형 도펀트가 도핑되어 형성될 수 있다. 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 포함되어 형성될 수 있다. 제1 도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
활성층(120)은 단일 양자 우물 구조, 다중 양자 우물 구조(multi quantum well, MQW), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
활성층(120)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료로 형성될 수 있다. 활성층(120)이 다중 양자 우물 구조로 형성된 경우, 활성층(120)은 복수의 우물층과 복수의 장벽층이 적층되어 형성될 수 있다. 일례로, 활성층(120)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
이러한 활성층(120)의 위 및/또는 아래에는 n형 또는 p형 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 이 클래드층은 AlGaN층 또는 InAlGaN층을 포함할 수 있다.
제2 도전형 반도체층(130)은 제2 도전형 도펀트가 도핑된 Ⅲ족-Ⅴ족 원소의 화합물 반도체를 포함할 수 있다. 일례로, 제2 도전형 반도체층(130)은 p형 반도체층을 포함할 수 있다. 이러한 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료에 p형 도펀트가 도핑되어 형성될 수 있다. 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에 Mg, Zn, Ca, Sr, Br 등의 p형 도펀트가 포함되어 형성될 수 있다. 제2 도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상술한 설명에서는 제1 도전형 반도체층(110)이 n형 반도체층을 포함하고 제2 도전형 반도체층(130)이 p형 반도체층을 포함하는 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니다. 따라서, 제1 도전형 반도체층(110)이 p형 반도체층을 포함하고 제2 도전형 반도체층(130)이 n형 반도체층을 포함할 수도 있다. 또한, 제2 도전형 반도체층(130) 아래에 또 다른 n형 또는 p형 반도체층(미도시)이 형성될 수도 있다. 이에 따라, 발광 구조층(135)은, np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다. 또한, 제1 도전형 반도체층(110) 및 제2 도전형 반도체층(130) 내의 도펀트의 도핑 농도는 균일할 수도 있고, 불균일할 수도 있다. 즉, 발광 구조층(135)의 구조는 다양하게 변형될 수 있으며, 실시예가 이에 한정되는 것은 아니다.
제2 도전형 반도체층(130)에 투광성 전도층(132)이 위치한다. 투광성 전도층(132)은 일례로, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, RuOx, TiOx, 또는 IrOx 중 적어도 어느 하나로 형성될 수 있다.
이러한 발광 구조층(135)의 아래에 절연층(134)이 형성된다. 제1 도전형 반도체층(110)을 노출하는 제1 비아홀(134a)를 통해 제1 도전형 반도체층(110)에 전기적으로 연결되는 제1 전극(112)이 형성된다. 그리고 투광성 전도층(132)을 노출하는 제2 비아홀(134b)을 통하여 제2 도전형 반도체층(120)에 전기적으로 연결되는 제2 전극(114)이 형성된다.
이러한 제1 전극(112) 및 제2 전극(114)은 발광 구조층(135)의 동일한 면(도면에서의 하면) 쪽으로 형성되어 발광 구조층(135)과 반도체 기판(175) 사이에 위치할 수 있다.
제1 전극(112) 및/또는 제2 전극(114)은 전도성이 우수한 금속, 일례로, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, WTi, V 또는 이들의 합금 중 적어도 하나를 포함할 수 있다.
일례로, 제1 전극(112) 및/또는 제2 전극(114)은 발광 구조층(135)과의 오믹 컨택을 위하여 발광 구조층(135)에 접하여 형성되는 오믹층과, 이 오믹층 위에 형성된 전극층을 포함하여 형성될 수 있다.
상술한 발광 구조층(135)을 지지하는 반도체 기판(175)은 반도체 물질, 일례로 Si, SiC, GaAs, GaN, ZnO, GaP, InP, Ge 등의 물질을 포함할 수 있다.
이때, 반도체 기판(175)은 제1 도전형 반도체층(110)과 동일한 도전형의 제1 도전형 영역(175a)와 제2 도전형 반도체층(120)과 동일한 도전형의 제2 도전형 영역(175b)을 포함한다. 본 실시예에서 이러한 제1 및 제2 도전형 영역(175a, 175b)은 제2 도전형의 기판에 제1 도전형의 도핑 영역을 형성하는 것에 의하여 형성될 수 있다. 구체적으로 제2 도전형의 기판 중 미도핑 영역이 제2 도전형 영역(175b)를 이루고, 도핑 영역이 제1 도전형 영역(175a)를 이룬다.
본 실시예에서는 제2 도전형의 기판에 제1 도전형의 도핑 영역을 형성하였으나 실시예가 이에 한정되는 것은 아니다. 또한, 제1 도전형 영역(175a)이 반도체 기판(175)의 상면에 위치하였으나 실시예가 이에 한정되는 것은 아니다. 이에 대한 변형예는 도 12 내지 도 14를 참조하여 추후에 좀더 살펴본다.
일 예로, 기판으로 실리콘(Si)을 사용하는 경우를 살펴본다. 제1 도전형, 즉 n형의 실리콘 기판에 제2 도전형 도펀트인 알루미늄(Al), 붕소(B), 인듐(In) 등의 3족 원소를 도핑하여 p형 도핑 영역을 형성할 수 있다. 미도핑된 제1 도전형의 실리콘 기판이 제2 도전형 영역(175b)를 이루고, p형 도핑 영역이 제1 도전형 영역(175a)을 이룬다. 이로써 제1 및 제2 도전형 영역(175a, 175b)를 가지는 반도체 기판(175)을 형성할 수 있다.
이러한 반도체 기판(175)과 발광 구조층(135) 사이에는 제1 전극(112)에 전기적으로 연결되는 제1 금속층(182), 그리고 제2 전극(114)에 전기적으로 연결되는 제2 금속층(184)을 더 포함한다.
이러한 제1 및 제2 금속층(182, 184)은 제1 및 제2 금속(112, 114)에 접속되면서 외부 회로(예를 들어, 도 15의 패키지 몸체(30)에 형성된 제1 및 제2 전극층(31, 32))와의 연결을 위한 패드로 작용할 수 있다.
이러한 제1 및 제2 금속층(182, 184)는 공융 금속(eutectic metal), 예를 들어, Au/Sn, Ni/Cu, Pb/Sn, Au/Ge, Au/Sn/Ge, Au/Pb/Sn, Cu/Pb/Sn 등을 포함할 수 있다.
그리고 제1 금속층(182) 및 제2 금속층(184)은 반도체 기판(175)을 관통하는 비아홀(176a, 176b)을 통하여 반도체 기판(175)의 제2 면(이하 “하면”)까지 연장될 수 있다. 이에 의하여 방열 효율을 향상하면서 발광 소자(100)를 플립 칩 형태로 패키지 몸체(도 15의 참조부호 30, 이하 동일)에 본딩할 때 공정을 단순화할 수 있다.
그러나 실시예가 이에 한정되는 것은 아니며 반도체 기판(175)이 비아홀(176a, 176b)을 구비하지 않는 것도 가능하며, 와이어에 의하여 패키지 몸체(30)의 제1 및 제2 전극층(도 15의 참조부호 31, 32) 등에 연결될 수도 있다.
본 실시예에서는 반도체 기판(175)의 제1 도전형 영역(175a)과 제2 금속층(184)이 연결되고, 반도체 기판(175)의 제2 도전형 영역(175b)과 제1 금속층(182)이 연결되어 제너 다이오드를 형성한다.
이때, 제2 도전형의 기판에 해당하는 제2 도전형 영역(175b)이 제2 금속층(184)과 연결되는 것을 방지하기 위하여 반도체 기판(175)과 제2 금속층(184) 사이에 절연층(174)이 위치한다. 이러한 절연층(174)은 제1 도전형(175a)의 도핑 영역을 노출하여 제1 도전형 영역(175a)과 제2 금속층(184)이 원활하게 연결될 수 있도록 한다.
이러한 발광 소자(100)의 작동을 살펴보면, 외부 회로에 의하여 제1 전극(112)과 제2 전극(114)에 전압이 인가되면 제1 및 제2 도전형 반도체층(110, 130)으로부터 제공되는 전자 및 정공이 활성층(120)에서 재결합(recombination)됨으로써 빛을 생성한다. 이때, 정전기 등에 의하여 역방향의 전류가 인가되는 경우에는 이 역방향의 전류가 제1 도전형 영역(175a)과 제2 도전형 영역(175b)을 따라 흐르게 되어 바이-패스(by-pass) 되는 바, 역방향의 전류에 의하여 발광 소자(100)가 손상되는 것을 방지할 수 있다.
제너 다이오드로 작용하는 제1 도전형 영역(175a)과 제2 도전형 영역(175b)의 경계 영역(즉, 도면에서 반도체 기판(175)을 이루는 세 개의 부분 중에 가운데에 위치한 부분)은 발광 구조층(135)의 적어도 일부와 중첩되는 위치에 위치한다. 그리고 제1 도전형 영역(175a)은 상기 반도체 기판(175) 상에 수직으로 투영되는 발광 구조층(135)의 면적보다 작은 면적으로 형성된다.
이와 같이 제너 다이오드가 발광 구조층(135)을 지지하는 반도체 기판(175)에 형성되므로 비활성 영역 중에서 제너 다이오드를 별도로 실장하기 위한 면적에 해당하는 만큼의 영역을 제거할 수 있다. 즉, 제너 다이오드에 의하여 역방향의 전류에 의한 문제를 방지하여 안정성을 향상하면서도, 활성 영역의 비율을 증가시켜 발광 소자(100)의 효율을 향상할 수 있다.
이하, 도 2 내지 도 11을 참조하여 실시예에 따른 발광 소자의 제조 방법을 설명한다. 도 2 내지 도 11은 도 1에 따른 발광 소자의 제조 방법의 단계들을 도시한 단면도들이다. 간략하고 명확한 설명을 위하여 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고, 서로 다른 부분에 대해서만 상세하게 설명한다.
도 2에 도시한 바와 같이, 성장 기판(101) 상에 발광 구조층(135)을 형성한다.
성장 기판(101)은 사파이어(Al2O3), Si, SiC, GaAs, GaN, ZnO, MgO, GaP, InP, Ge 중 적어도 하나를 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 다양한 물질로 구성된 기판(101)을 사용할 수 있음은 물론이다.
발광 구조층(135)은, 예를 들어, 유기 금속 화학 증착법(metal organic chemical vapor deposition, MOCVD), 화학 증착법(chemical vapor deposition, CVD), 플라즈마 화학 증착법(plasma-enhanced chemical vapor deposition, PECVD), 분자선 성장법(molecular beam epitaxy, MBE), 수소화물 기상 성장법(hydride vapor phase epitaxy, HVPE) 등의 방법을 이용하여 형성될 수 있다. 그러나 이에 대해 한정하지는 않는다.
한편, 발광 구조층(135) 및 성장 기판(101) 사이에는 격자 상수 차이를 완화하기 위해 버퍼층(미도시) 및/또는 언도프트 질화물층(미도시)이 형성될 수도 있다. 버퍼층은, 일례로 AlInN/GaN 적층 구조, InxGa1 - xN/GaN 적층 구조, InxAlyGa1 -x-yN/InxGa1-xN/GaN의 적층 구조 중 어느 하나로 형성될 수 있다. 여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1일 수 있다. 언도프트 반도체층은 의도적으로 불순물을 주입하지는 않았으나, 이 위에 위치하는 제1 도전형 반도체층(110)과 동일한 제1 도전형을 가질 수 있는 질화물층일 수 있다. 예를 들어, 언도프트 반도체층은 GaN계 반도체층일 수 있다.
이어서, 도 3에 도시한 바와 같이, 제2 도전형 반도체층(130), 활성층(120) 및 제1 도전형 반도체층(110)의 일부를 제거하는 메사 식각을 한다. 이에 의하여 제1 도전형 반도체층(110)의 일부가 노출된다. 이러한 메사 식각으로는 건식 식각 등이 적용될 수 있다.
이어서, 도 4에 도시한 바와 같이, 제2 도전형 반도체층(130) 상에 투광성 전도층(132)를 형성하고, 메사 식각에 의해 노출된 제1 도전형 반도체층(110) 상에 제1 전극부(112a)을 형성한다. 투광성 전도층(132) 및 제1 전극부(112a)는 스퍼터링 또는 증착 등에 의하여 형성될 수 있다.
본 실시예에서는 메사 식각 이후에 투광성 전도층(132), 제1 전극부(112a)을 형성하였으나, 다양하게 변형이 가능할 수 있으며 이 또한 실시예의 범위에 속한다.
이어서, 도 5에 도시한 바와 같이, 발광 구조층(135), 투광성 전도층(132) 및 제1 전극부(112a)를 덮으면서 절연층(134)을 형성하고, 이 절연층(134)에 제1 비아홀(134a)과 제2 비아홀(134b)을 형성한다. 제1 비아홀(134a)은 제1 전극부(112a)를 노출하면서 형성되고, 제2 비아홀(134b)은 투광성 전도층(132)을 노출하면서 형성된다.
이어서, 도 6에 도시한 바와 같이, 제1 전극(112) 및 제2 전극(114)을 형성한다. 이러한 제1 전극(112) 및 제2 전극(114)은 스퍼터링 또는 증착 등에 의하여 전극층을 형성한 다음 이를 패터닝하는 것에 의하여 형성될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다.
그리고 도 7 내지 도 10에 도시한 바와 같이 반도체 기판(175)과 제1 및 제2 금속층(182, 184)를 형성한 다음, 도 11에 도시한 바와 같이 제1 및 제2 금속층(182, 184)이 형성된 반도체 기판(175)과 발광 구조층(135)을 접합한다. 이를 좀더 상세하게 설명한다.
도 7에 도시한 바와 같이 제2 도전형의 기판으로 구성되는 반도체 기판(175c)에 비아홀(176a, 176b)을 형성한다. 비아홀(175a, 175b)은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 8에 도시한 바와 같이, 제1 도전형의 도핑 영역을 형성하여 제1 도전형 영역(175a)와 제2 도전형 영역(175b)을 포함하는 반도체 기판(175)을 형성한다. 제1 도전형의 도핑 영역을 형성하는 방법으로는 제1 도전형 도펀트를 이온 주입하는 방법 등 다양한 방법이 적용될 수 있다.
이어서, 도 9에 도시한 바와 같이, 제1 도전형 영역(175a)을 노출하면서 제2 도전형 영역(176b)을 덮는 절연층(174)을 형성한다. 이러한 절연층(174)은 제2 금속층(도 11의 참조부호 184)과 제2 도전형 영역(175b) 사이에서 이들을 절연시키는 역할을 한다.
이어서, 도 10에 도시한 바와 같이, 비아홀(176a, 176b)을 채우면서 반도체 기판(175)의 상면 및 하면에 서로 이격되는 제1 금속층(182) 및 제2 금속층(184)을 형성한다. 이러한 제1 금속층(182) 및 제2 금속층(184)은 스퍼터링 또는 증착 등에 의하여 형성될 수 있다.
이어서, 도 11에 도시한 바와 같이, 발광 구조층(135) 상에 형성된 제1 및 제2 전극(112, 114)을 반도체 기판(175)에 형성된 제1 및 제2 금속층(182, 184)에 열과 압력을 이용하여 접합시킨다.
그리고 성장 기판(101)을 제거하여 도 1의 발광 소자(100)를 제조할 수 있다.
이하, 도 12 내지 도 14을 참조하여 변형예들에 따른 발광 소자를 설명한다. 간략하고 명확한 설명을 위하여 상술한 실시예와 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고, 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 제조 방법은 상술한 실시예의 제조 방법과 매우 유사하므로 설명을 생략한다.
도 12는 일 변형예에 따른 발광 소자의 단면도이다.
도 12을 참조하면, 본 변형예에서는 제1 도전형 영역(175a)이 반도체 기판(1752)의 하면에 위치한다. 이와 같이 제1 도전형 영역(175a)의 위치는 제2 금속층(184)과 연결되는 부분에서 다양하게 변형될 수 있다.
도 13은 다른 변형예에 따른 발광 소자의 단면도이다.
도 13을 참조하면, 제1 도전형의 기판에 제2 도전형의 도핑 영역을 형성하는 것에 의하여 반도체 기판(1754)를 형성할 수 있다. 구체적으로 제1 도전형의 기판 중 미도핑 영역이 제1 도전형 영역(175a)를 이루고, 도핑 영역이 제2 도전형 영역(175b)를 이룬다. 그리고 절연층(174)은 미도핑 영역인 제1 도전형 영역(175a)과 제1 금속층(182) 사이에서 도핑 영역인 제2 도전형 영역(175b)를 노출하면서 형성된다. 이때, 제2 도전형 영역(175b)은 반도체 기판(1754) 상에 수직으로 투영되는 발광 수조층(135)의 면적보다 작은 면적으로 형성될 수 있다.
이러한 반도체 기판(1754)를 형성하는 방법의 일 예로, 기판으로 실리콘(Si)을 사용하는 경우를 살펴본다. 제2 도전형, 즉 p형의 실리콘 기판에 제1 도전형 도펀트인 인(P), 비소(As) 등의 5족 원소를 도핑하여 n형 도핑 영역을 형성할 수 있다. 이에 의하여 제1 및 제2 도전형 영역(175a, 175b)를 가지는 반도체 기판(1754)을 형성할 수 있다.
도 14는 일 변형예에 따른 발광 소자의 단면도이다.
도 14를 참조하면, 본 변형예에서는 도핑 영역인 제2 도전형 영역(175b)이 반도체 기판(1756)의 하면에 위치한다. 이와 같이 제2 도전형 영역(175b)의 위치는 제1 금속층(182)과 연결되는 부분에서 다양하게 변형될 수 있다.
이하, 본 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지를 도 15을 참조하여 설명한다. 도 15는 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.
도 15를 참조하면, 실시예에 따른 발광 소자 패키지는 패키지 몸체(30)와, 이 패키지 몸체(30)에 설치된 제1 전극층(31) 및 제2 전극층(32)과, 이 패키지 몸체(30)에 설치되어 제1 및 제2 전극층(31, 32)과 전기적으로 연결되는 발광 소자(100)와, 제1 및 제2 전극층(31, 32)과 제1 및 제2 금속층(182, 184)을 연결하는 도전 접착층(40)을 포함할 수 있다.
패키지 몸체(30)는 폴리프탈아미드(polyphthal amide, PPA), 액정고분자(liquid crystal polymer, LCP), 폴리아미드9T(polyamid9T, PA9T) 등과 같은 수지, 금속, 감광성 유리(photo sensitive glass), 사파이어(Al2O3), 세라믹, 인쇄회로기판(PCB) 등을 포함할 수 있다. 그러나 본 실시예가 이러한 물질에 한정되는 것은 아니다.
이러한 패키지 몸체(30)에는 발광 소자(100)에 전기적으로 연결되는 제1 전극층(31) 및 제2 전극층(32)이 배치된다. 이러한 제1 전극층(31) 및 제2 전극층(32)은 소정 두께를 가지는 금속 플레이트로 형성될 수 있으며, 이 표면에 다른 금속층이 도금될 수도 있다. 제1 전극층(31) 및 제2 전극층(32)은 전도성이 우수한 금속으로 구성될 수 있다. 이러한 금속으로는 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag) 등이 있다.
이러한 제1 및 제2 전극층(31, 32)은 발광 소자(100)에 전원을 제공한다. 또한, 제1 및 제2 전극층(31, 32)은 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
제1 및 제2 전극층(31, 32)과 제1 및 제2 전극층(182, 184)이 각기 도전성 접착층(40)에 의하여 전기적으로 연결되면서 발광 소자(100)가 위치한다. 도면 및 설명에서는 발광 소자(100)가 제1 전극층(31) 및 제2 전극층(32)과 플립 칩 방식으로 연결된 것을 예시하였으나, 실시예가 이에 한정되는 것은 아니며 와이어 본딩 등으로 연결할 수도 있다.
도전 접착층(40)으로는 이방성 도전 물질을 포함하는 이방성 도전 필름(anisotropic conductive film, ACF) 등을 사용할 수 있다.
상술한 실시예의 발광 소자 패키지는 백라이트 유닛, 지시 장치, 램프, 가로등과 같은 조명 시스템으로 기능할 수 있다. 이를 도 16 및 도 17을 참조하여 설명한다.
도 16은 실시예에 따른 발광 소자 패키지를 포함하는 백라이트 유닛을 설명하는 도면이다. 다만, 도 16의 백라이트 유닛(1100)은 조명 시스템의 한 예이며, 이에 한정되지 않는다.
도 16을 참조하면, 백라이트 유닛(1100)은, 바텀 커버(1140), 이 바텀 커버(1140) 내에 배치된 광 가이드 부재(1120), 이 광가이드 부재(1120)의 적어도 일 측면 또는 하면에 배치된 발광 모듈(1110)을 포함할 수 있다. 또한, 광가이드 부재(1120) 아래에는 반사 시트(1130)가 배치될 수 있다.
바텀 커버(1140)는 광가이드 부재(1120), 발광 모듈(1100) 및 반사 시트(1130)가 수납될 수 있도록 상면이 개구된 박스(box) 형상으로 형성될 수 있으며, 금속 또는 수지로 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
발광 모듈(1110)은, 기판(700)에 탑재된 복수의 발광 소자 패키지(600)를 포함할 수 있다. 복수의 발광 소자 패키지(600)는 광가이드 부재(1120)에 빛을 제공한다.
도시된 것처럼, 발광 모듈(1110)은 바텀 커버(1140)의 내측면들 중 적어도 어느 하나에 배치될 수 있으며, 이에 따라 광가이드 부재(1120)의 적어도 하나의 측면을 향해 빛을 제공할 수 있다.
다만, 발광 모듈(1110)은 바텀 커버(1140) 내에서 광가이드 부재(1120)의 아래에 배치되어, 광가이드 부재(1120)의 밑면을 향해 빛을 제공할 수도 있다. 이는 백라이트 유닛(1100)의 설계에 따라 다양하게 변형 가능하다.
광가이드 부재(1120)는 바텀 커버(1140) 내에 배치될 수 있다. 광가이드 부재(1120)는 발광 모듈(1110)으로부터 제공받은 빛을 면광원화하여, 표시 패널(미도시)로 가이드할 수 있다.
이러한 광가이드 부재(1120)는, 예를 들어, 도광판(light guide panel, LGP) 일 수 있다. 이 도광판을 예를 들어, 폴리메틸메타아크릴레이트(polymethyl metaacrylate, PMMA)와 같은 아크릴 수지, 폴리에틸렌테레프탈레이트(polyethylene terephthalate, PET), 고리형 올레핀 공중합체(COC), 폴리카보네이트(poly carbonate, PC), 폴리에틸렌 나프탈레이트(polyethylene naphthalate) 수지 중 하나로 형성될 수 있다.
이 광가이드 부재(1120)의 상측에 광학 시트(1150)이 배치될 수 있다.
이 광학 시트(1150)는, 예를 들어, 확산 시트, 집광 시트, 휘도 상승 시트 및 형광 시트 중 적어도 하나를 포함할 수 있다. 예를 들어, 광학 시트(1150)이 확산 시트, 집광 시트, 휘도 상승 시트, 형광 시트가 적층되어 형성될 수 있다. 이 경우, 확산 시트(1150)는 발광 모듈(1110)에서 출사된 광을 고르게 확산시켜주고, 이 확산된 광이 집광 시트에 의해 표시 패널(미도시)로 집광될 수 있다. 이때, 집광 시트로부터 출사되는 광은 랜덤하게 편광된 광이다. 휘도 상승 시트는 집광 시트로부터 출사된 광의 편광도를 증가시킬 수 있다. 집광 시트는, 예를 들어, 수평 또는/및 수직 프리즘 시트일 수 있다. 그리고 휘도 상승 시트는, 예를 들어, 조도 강화 필름(dual brightness enhancement film) 일 수 있다. 또한, 형광 시트는 형광체가 푸함된 투광성 플레이트 또는 필름일 수 있다.
광가이드 부재(1120)의 아래에는 반사 시트(1130)가 배치될 수 있다. 반사 시트(1130)는 광가이드 부재(1120)의 하면을 통해 방출되는 빛을 광가이드 부재(1120)의 출사면을 향해 반사할 수 있다. 이 반사 시트(1130)는 반사율이 좋은 수지, 예를 들어, PET, PC, 폴리비닐클로라이드(poly vinyl chloride), 레진 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 17은 실시예에 따른 발광 소자 패키지를 포함하는 조명 유닛을 설명하는 도면이다. 다만, 도 17의 조명 유닛(1200)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.
도 17을 참조하면, 조명 유닛(1200)은, 케이스 몸체(1210), 이 케이스 몸체(1210)에 설치된 발광 모듈(1230), 케이스 몸체(1210)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1220)를 포함할 수 있다.
케이스 몸체(1210)는 방열 특성이 양호한 물질로 형성되는 것이 바람직하며, 예를 들어 금속 또는 수지로 형성될 수 있다.
발광 모듈(1230)은, 기판(700) 및 이 기판(700)에 탑재되는 적어도 하나의 발광 소자 패키지(600)를 포함할 수 있다.
상기 기판(700)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(printed circuit board, PCB), 메탈 코아(metal core) PCB, 연성(flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 기판(700)은 빛을 효율적으로 반사하는 물질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.
기판(700) 상에는 적어도 하나의 발광 소자 패키지(600)가 탑재될 수 있다.
발광 소자 패키지(600)는 각각 적어도 하나의 발광 소자(LED: Light Emitting Diode)를 포함할 수 있다. 발광 소자는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 소자 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 소자를 포함할 수 있다.
발광 모듈(1230)은 색감 및 휘도를 얻기 위해 다양한 발광 소자의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 소자, 적색 발광 소자 및 녹색 발광 소자를 조합하여 배치할 수 있다. 또한, 발광 모듈(1230)에서 방출되는 광의 진행 경로 상에는 형광 시트가 더 배치될 수 있으며, 형광 시트는 상기 발광 모듈(1230)에서 방출되는 광의 파장을 변화시킨다. 예를 들어, 발광 모듈(1230)에서 방출되는 광이 청색 파장대를 갖는 경우 형광 시트에는 황색 형광체가 포함될 수 있으며, 발광 모듈(1230)에서 방출된 광은 상기 형광 시트를 지나 최종적으로 백색광으로 보여지게 된다.
연결 단자(1220)는 발광 모듈(1230)와 전기적으로 연결되어 전원을 공급할 수 있다. 도 17에 도시된 것에 따르면, 연결 단자(1220)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 연결 단자(1220)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
상술한 바와 같은 조명 시스템은 상기 발광 모듈에서 방출되는 광의 진행 경로 상에 광가이드 부재, 확산 시트, 집광 시트, 휘도상승 시트 및 형광 시트 중 적어도 어느 하나가 배치되어, 원하는 광학적 효과를 얻을 수 있다.
이상에서 설명한 바와 같이, 조명 시스템은 효율 및 안정성이 우수한 발광 소자 패키지를 포함함으로써, 우수한 광 특성을 가질 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 서로 반대되는 제1 면 및 제2 면을 구비하는 반도체 기판; 및
    상기 반도체 기판의 제1 면 상에 배치되며, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 위치하는 활성층을 포함하는 발광 구조층
    을 포함하고,
    상기 반도체 기판이 제1 도전형 영역 및 제2 도전형 영역을 포함하며, 상기 제1 도전형 영역과 상기 제2 도전형 영역이 마주하는 경계 영역은 제너 다이오드의 특성을 가지는 발광 소자.
  2. 제1항에 있어서,
    상기 제1 도전형 반도체층에 전기적으로 연결되며 상기 제1 도전형 반도체층과 상기 반도체 기판 사이에 위치하는 제1 전극, 및
    상기 제2 도전형 반도체층에 전기적으로 연결되며 상기 제2 도전형 반도체층과 상기 반도체 기판 사이에 위치하는 제2 전극을 더 포함하는 발광 소자.
  3. 제1항에 있어서,
    상기 반도체 기판과 상기 발광 구조층 사이에 위치하는 금속층을 더 포함하는 발광 소자.
  4. 제3항에 있어서,
    상기 금속층은,
    상기 제1 도전형 반도체층과 상기 제1 도전형 영역을 전기적으로 연결하는 제1 금속층, 및
    상기 제2 도전형 반도체층과 상기 제2 도전형 영역을 전기적으로 연결하는 제2 금속층을 포함하는 발광 소자.
  5. 제4항에 있어서,
    상기 경계 영역은 상기 발광 구조층의 적어도 일부와 수직 방향으로 중첩되는 위치에 형성되는 발광 소자.
  6. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나는 상기 기판 상에 수직으로 투영되는 상기 발광 구조층의 면적보다 작은 면적으로 형성되는 발광 소자.
  7. 제4항에 있어서,
    상기 반도체 기판은 제2 도전형 물질로 도핑되고,
    상기 제1 도전형 영역은 상기 반도체 기판에 제1 도전형 물질을 도핑하여 형성되는 발광 소자.
  8. 제7항에 있어서,
    상기 제2 도전형의 상기 반도체 기판과 상기 제2 금속층 사이에서 상기 제1 도전형 영역을 노출하시키며 형성되는 절연층을 더 포함하는 발광 소자.
  9. 제4항에 있어서,
    상기 반도체 기판은 제1 도전형 물질로 도핑되고,
    상기 제2 도전형 영역은 상기 반도체 기판에 제2 도전형 물질을 도핑하여 형성되는 발광 소자.
  10. 제9항에 있어서,
    상기 반도체 기판과 상기 제1 금속층 사이에 상기 제2 도전형 영역을 노출시키며 형성되는 절연층을 더 포함하는 발광 소자.
  11. 제3항에 있어서,
    상기 반도체 기판은, 상기 반도체 기판을 관통하는 비아홀을 더 포함하고,
    상기 금속층이 상기 비아홀을 통하여 상기 반도체 기판의 제2 면까지 연장되는 발광 소자.
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