KR102345618B1 - 발광 다이오드 및 그의 제조 방법 - Google Patents

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Abstract

발광 다이오드의 제조 방법이 개시된다. 발광 다이오드의 제조 방법은 기판 상에 제1 반도체 층을 형성하는 단계, 제1 반도체 층 상에 복수의 홈을 포함하는 마스크층을 형성하는 단계, 복수의 홈 각각에 나노 구조물을 형성하는 단계, 제1 반도체 층의 외곽 영역 및 외곽 영역 외의 일 영역을 식각하는 단계, 제1 반도체 층 내의 식각된 영역 상에 제1 전극을 형성하는 단계, 제1 전극 상에 절연층을 형성하는 단계 및 절연층 및 복수의 나노 구조물을 덮도록 제2 전극을 형성하는 단계를 포함한다.

Description

발광 다이오드 및 그의 제조 방법{ LIGHT EMITTING DIODE APPARATUS AND MANUFACTURING METHOD THEREOF }
본 발명은 발광 다이오드 및 그의 제조 방법에 대한 것으로, 더욱 상세하게는 나노 구조물을 포함하는 발광 다이오드 및 그의 제조 방법에 대한 것이다.
발광 다이오드(Light Emitting Diode)의 경우 긴 수명과 낮은 소비전력, 빠른 응답 속도의 장점을 가지고 있으며, 이에 따라서 다양한 디스플레이 장치 및 조명 장치 등에 사용되고 있다. 최근에는 발광 영역의 증대를 위해 나노 구조물을 포함하는 발광 다이오드가 이용되고 있는 추세이다.
다만, 기존의 발광 다이오드는 전자 및 정공을 각각 공급하는 n 전극 및 p 전극이 발광 다이오드 내의 일 영역에 치우쳐 위치하고 있으며, 이에 따라서 n 전극 및 p 전극에서 멀어질수록 발광 효율이 기하급수적으로 감소하는 문제점이 있었다. 또한, 전극이 위치하는 곳 주변에 국부적인 발열 현상이 발생하는 문제점이 있었다.
이와 같은 문제점을 전류 과밀 효과(Current Crowding Effect)라고 칭하며, 발광 다이오드 내 전극의 배치 및 구조를 변경함에 따라 전류 과밀 효과를 개선하기 위한 발광 다이오드가 개발될 필요가 있다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 n형 전극을 특정 위치에 추가적으로 형성하여, 방열 성능 및 제조 공정이 개선된 구조를 갖는 LED 장치 및 그 제조 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따르면, 발광 다이오드의 제조 방법은 기판 상에 제1 반도체 층을 형성하는 단계, 상기 제1 반도체 층 상에 복수의 홈을 포함하는 마스크층을 형성하는 단계, 상기 복수의 홈 각각에 나노 구조물을 형성하는 단계, 상기 제1 반도체 층의 외곽 영역 및 상기 외곽 영역 외의 일 영역을 식각하는 단계, 상기 제1 반도체 층 내의 식각된 영역 상에 제1 전극을 형성하는 단계, 상기 제1 전극 상에 절연층을 형성하는 단계 및 상기 절연층 및 상기 복수의 나노 구조물을 덮도록 제2 전극을 형성하는 단계를 포함한다.
그리고, 상기 외곽 영역 외의 일 영역은, 상기 외곽 영역 외의 내부 영역의 중심부를 지나면서 상기 외곽 영역에 연결되는 가로 라인 및 세로 라인 영역일 수 있다.
또한, 상기 외곽 영역 외의 일 영역은, 상기 중심부를 기준으로 상기 가로 라인 및 상기 세로 라인의 너비 보다 긴 4변의 사각형 영역을 포함할 수 있다.
또한, 상기 나노 구조물은 나노 형상의 복수의 제2 n형 반도체, 상기 복수의 제2 n형 반도체 상에 각각 형성된 복수의 활성층 및 상기 복수의 활성층 상에 각각 형성된 복수의 p형 반도체를 포함할 수 있다.
그리고, 상기 복수의 활성층은, 상기 복수의 제2 n형 반도체를 각각 덮도록 형성되고, 상기 복수의 p형 반도체는, 상기 복수의 활성층을 각각 덮도록 형성될 수 있다.
또한, 상기 제2 전극 상에 반사층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 외곽 영역에 형성된 제1 전극 중 적어도 일부와 연결되도록 상기 기판에 제1 비아홀을 형성하는 단계, 상기 제1 비아홀 내에 제1 패드를 형성하는 단계, 상기 외곽 영역에 형성된 제2 전극 중 상기 제1 전극과 이격된 적어도 일부와 연결되도록 상기 기판에 제2 비아홀을 형성하는 단계 및 상기 제2 비아홀 내에 제2 패드를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 절연층의 면적은, 상기 제1 전극의 면적보다 같거나 클 수 있다.
한편, 본 발명의 일 실시 예에 따르면, 발광 다이오드는 기판, 상기 기판 상에 형성되며, 외곽 영역 및 상기 외곽 영역 외의 일 영역에 형성된 제1 전극을 포함하는 제1 n형 반도체 층, 상기 제1 n형 반도체 층에서 상기 제1 전극이 형성된 영역 외의 적어도 일부 영역에 형성된 나노 형상의 복수의 제2 n형 반도체, 상기 복수의 제2 n형 반도체 상에 각각 형성된 복수의 활성층, 상기 복수의 활성층 상에 각각 형성된 복수의 p형 반도체, 상기 제1 전극 상에 형성된 절연층 및 상기 절연층 및 상기 복수의 p형 반도체를 덮도록 형성된 제2 전극을 포함한다.
그리고, 상기 외곽 영역 외의 일 영역은, 상기 외곽 영역 외의 내부 영역의 중심부를 지나면서 상기 외곽 영역에 연결되는 가로 라인 및 세로 라인 영역일 수 있다.
또한, 상기 외곽 영역 외의 일 영역은, 상기 중심부를 기준으로 상기 가로 라인 및 상기 세로 라인의 너비 보다 긴 4변의 사각형 영역을 포함할 수 있다.
또한, 상기 복수의 활성층은, 상기 복수의 제2 n형 반도체를 각각 덮도록 형성되고, 상기 복수의 p형 반도체는, 상기 복수의 활성층 각각을 덮도록 형성될 수 있다.
또한, 상기 복수의 제2 n형 반도체 사이에 형성된 마스크층을 더 포함할 수 있다.
또한, 상기 제2 전극 상에 형성되는 반사층을 더 포함할 수 있다.
그리고, 상기 외곽 영역에 형성된 제1 전극 중 적어도 일부와 연결되도록 형성된 상기 기판의 제1 비아홀 내에 형성된 제1 패드 및 상기 외곽 영역에 형성된 제2 전극 중 상기 제1 전극과 이격된 적어도 일부와 연결되도록 형성된 상기 기판의 제2 비아홀 내에 형성된 제2 패드를 포함할 수 있다.
그리고, 상기 절연층의 면적은, 상기 제1 전극의 면적보다 같거나 클 수 있다.
이상과 같은 본 발명의 다양한 실시 예에 따르면, 발광 다이오드의 전류 과밀 효과를 개선할 수 있고, 광 효율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드(Light Emitting Diode)(1000)를 설명하기 위한 도면이다.
도 2a 내지 도 2g는 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 발광 다이오드를 설명하기 위한 저면도이다.
도 4는 본 발명의 일 실시 예에 따른 발광 다이오드가 플립칩 구조인 경우를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 발광 다이오드의 패키징 공정을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 발광 다이오드의 전류 과밀 효과를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 흐름도이다.
이하, 본 발명의 다양한 실시 예에 대해서, 첨부된 도면을 참조하여 설명한다. 본 명세서에 기재된 내용은, 본 발명의 범위를 특정 실시 형태로 한정하려는 것이 아니며, 실시 예의 다양한 변경(modifications), 균등물(equivalents), 및/또는 대체물(alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
또한, 본 명세서에서 하나의 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 기능적 또는 통신적으로(operatively or communicatively) 연결(coupled)되어 있다거나, 접속되어(connected to) 있다고 언급하는 것은, 각 구성요소들이 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 간접적으로 연결되는 경우까지 모두 포함할 수 있다는 것으로 이해되어야 한다. 반면에, 어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 어떤 구성요소와 다른 구성요소 사이에 다른 구성요소(예: 제3 구성요소)가 존재하지 않는 것으로 이해될 수 있다.
본 명세서(disclosure)에서 사용된 용어들은, 임의의 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 또한, 본 명세서에서는 설명의 편의상 단수 표현을 사용할 수도 있으나, 이는 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 표현까지 포함하는 의미로 해석될 수 있다. 또한, 본 명세서에서 사용되는 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 명세서에 사용된 용어들 중 일반적인 사전에 정의된 용어들은, 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 명세서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 명세서에서 정의된 용어일지라도 본 명세서의 실시 예들을 배제하도록 해석될 수 없다.
이하에서, 첨부된 도면을 이용하여 본 발명의 다양한 실시 예들에 대하여 구체적으로 설명한다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드(Light Emitting Diode)(1000)를 설명하기 위한 도면이다.
도 1에 따르면, 발광 다이오드(1000)는 기판(10), 제1 반도체 층(20), 나노 구조물(40), 제1 전극(50), 제2 전극(70) 및 절연층(60)을 포함한다.
기판(10)은 그 상면에 반도체 물질을 성장시킬 수 있는 반도체 성장용 기판이 될 수 있다. 구체적으로, 기판(10)은 사파이어 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 질화물 반도체 기판 또는 GaN, InGaN, AlGaN, AlInGaN 중 적어도 어느 하나가 적층된 템플레이트(Template) 기판 일 수 있다. 일 예로, 기판(10)은 사파이어 기판으로 육방정계 격자구조(hexagonal crystal system)를 갖는 질화물층을 성장시킬 수 있다. 다만, 이에 한정되는 것은 아니며, 기판은 Cu, Cr, Ni, Ag, Au, Mo, Pd, W 또는 Al 등의 금속 물질로 이루어진 금속 기판일 수도 있다. 이하에서는 설명의 편의를 위해 기판(10)이 사파이어 기판으로 이루어진 경우를 상정하여 설명하도록 한다.
또한, 본 발명의 일 실시 예에 따라, 기판(10)의 표면에는 광추출 구조가 형성되어 광 효율을 향상시킬 수 있다. 여기서, 광추출 구조는 서로 다른 적어도 2 이상의 주기를 가지는 요철 패턴을 포함할 수 있다.
제1 반도체 층(20)은 기판(10) 상에 형성될 수 있다. 여기서, 제1 반도체 층(20)은 질화물계 반도체 층으로, GaN, InAlGaN, AlGaN, InGaN, AlN, InN 및 AlInN 중 적어도 어느 하나로 이루어진 반도체 층 일 수 있다. 일 예로, 제1 반도체 층(20)은 n형으로 도핑된 n-GaN일 수 있다. 다만, 이에 한정되는 것은 아니며 후술하는 바와 같이 p형으로 도핑된 p형 반도체 층으로 이뤄질 수도 있다.
본 발명의 일 실시 예에 따른 제1 반도체 층(20) 상에는 마스크층(30)이 형성될 수 있다. 마스크층(30)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있으며, 예를 들어, SiOx, SiOxNy, SixNy, Al2O3, TiN, AlN, ZrO, TiAlN, TiSiN 중 적어도 하나로 이루어질 수 있다. 특히, 마스크층(30)은 분산형 브래그 반사(Distributed Bragg Reflector, DBR)층 또는 무지향성 반사(Omni-Directional Reflector, ODR)층일 수 있다. 이 경우, 마스크층(30)은 굴절률이 서로 다른 층이 교대로 반복하여 배치된 구조를 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 마스크층(30)은 SiO, SiON, SiN, Al2O3, TiN, AlN, ZrO, TiAlN 및 TiSiN 중 적어도 하나로 이루어진 단일층일 수도 있다.
본 발명의 일 실시 예에 따른 마스크층(30)은 제1 반도체 층(20)의 일부를 노출하는 복수의 홈을 포함할 수 있다. 여기서, 복수의 홈의 크기에 따라 후술하는 나노 구조물(40)의 직경, 길이, 위치 및 성장 조건이 결정될 수 있다. 일 예로, 복수의 홈 각각은 사각형, 원형 등 다양한 형태를 가질 수 있다.
나노 구조물(40)은 복수의 홈 각각에 형성될 수 있다. 여기서, 나노 구조물(40)은 제1 반도체 층(20)으로부터 성장되어 형성된 나노 형상의 복수의 제2 반도체, 복수의 제2 반도체 각각에 형성된 복수의 활성층 및 복수의 활성층 각각에 형성된 복수의 제3 반도체를 포함할 수 있다. 일 예로, 나노 구조물(40)은 마스크층(30)에서 복수의 홈에 의해 노출된 제1 반도체 층(20) 영역으로부터 성장된 제2 반도체와 제2 반도체의 표면에 순차적으로 형성된 활성층 및 활성층의 표면에 순차적으로 형성된 제3 반도체를 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다.
여기서, 제1 반도체 층(20) 및 제2 반도체는 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 반도체 층(20)이 n형으로 도핑된 n형 반도체이면, 제2 반도체는 제1 반도체 층(20) 영역으로부터 성장된 n형 반도체이다. 이 경우, 제3 반도체는 p형으로 도핑된 p형 반도체일 수 있다. 다만, 이에 한정되는 것은 아니며 반대로 제1 반도체 층(20) 및 제2 반도체가 p형 반도체이고, 제3 반도체가 n형 반도체로 이뤄질 수도 있음은 물론이다. 이하에서는 설명의 편의를 위해, 제1 반도체 층(20) 및 제2 반도체가 n형 반도체이고, 제3 반도체는 p형 반도체인 경우를 상정하여 설명하도록 한다. 또한, 제1 반도체 층을 제1 n형 반도체 층, 제2 반도체를 제2 n형 반도체, 제3 반도체를 p형 반도체로 상정하여 통칭하도록 한다.
또한, 나노 구조물(40)에 포함된 제2 n형 반도체(41), 활성층(42) 및 p형 반도체(43)는 반드시 코어-쉘 구조로 형성되는 것은 아니며, 제2 n형 반도체(41), 활성층(42) 및 p형 반도체(43)가 각각 순차적으로 형성된 적층 구조가 될 수도 있음은 물론이다. 나노 구조물은 피라미드형, 기둥형, 원형일 수도 있다. 나노 구조물은 3차원 형상을 가지므로, 발광 표면적이 기존의 2차원 형상보다 상대적으로 증가하므로 광 추출 효율이 향상될 수 있다.
제1 전극(50)은 제1 n형 반도체 층(20)과 전기적으로 연결될 수 있다. 제1 전극(50)이 제1 n형 반도체 층(20)과 전기적으로 연결됨에 따라 제1 n형 반도체 층(20) 및 제2 n형 반도체(41)로 전하가 주입될 수 있다.
본 발명의 일 실시 예에 따라 제1 전극(50)은 기판(10) 상에 제1 n형 반도체 층(20), 마스크층(30) 및 나노 구조물(40)이 형성된 후에 제1 n형 반도체 층(20)의 일부분까지 식각되고, 식각된 위치에 형성될 수 있다. 구체적으로, 발광 다이오드의 외곽 영역 및 외곽 영역 외의 일 영역을 제1 n형 반도체 층(20)의 상부의 일부분이 노출되도록 식각할 수 있다. 일 예로, 식각되어 노출된 영역은 1 - 3㎛ 정도의 깊이를 가질 수 있다. 외곽 영역은 발광 다이오드를 위에서 바라보았을 때, 사각형 모양의 영역을 의미할 수 있다. 또한, 외곽 영역 외의 일 영역은 발광 다이오드를 위에서 바라보았을 때, 외곽 영역을 제외한 나머지 영역을 의미한다. 일 예로, 발광 다이오드를 위에서 바라보았을 때 외곽 영역 외의 내부 영역의 중심부를 지나면서 서로 겹치는 영역이 존재하는 가로 라인 및 세로 라인 영역을 의미할 수 있다. 본 발명의 일 실시 예에 따라, 외곽 영역 및 내부 영역의 중심부를 지나면서 외곽 영역에 연결되는 가로 라인 및 세로 라인 영역이 식각되고, 식각된 위치에 제1 전극(50)이 형성될 수 있다. 이에 대한 구체적인 실시 예에 대해서는 도 2d 및 도 3에서 설명하도록 한다.
절연층(60)은 제1 전극(50) 상에 형성될 수 있다. 후술하는 바와 같이 나노 구조물(40)에 포함된 제3 반도체 즉, p형 반도체(43)와 전기적으로 연결된 제2 전극(70)과 제1 전극(50)을 전기적으로 절연시키기 위해 절연층(60)이 형성될 수 있다. 예를 들어, 절연층(60)은 Polyimide, SiNx 등으로 이루어질 수 있다.
구체적으로, 절연층(60)은 외곽 영역 및 외곽 영역 외의 일 영역에 위치한 제1 전극(50)을 덮는 형상이고, 제1 전극(50)의 면적보다 크거나 같은 면적을 가질 수 있다. 이에 따라, 제1 전극(50)과 제2 전극(70)은 전기적으로 절연되고, 제1 전극(50)과 제2 전극(70)이 연결됨에 따라 발생할 수 있는 전기적 쇼트 현상을 방지할 수 있다.
제2 전극(70)은 나노 구조물(40)에 포함된 p형 반도체(43)와 전기적으로 연결된다. 구체적으로, 제2 전극(70)은 나노 구조물(40)의 상면 및 측면을 덮으며, 인접한 나노 구조물(40)들이 서로 연결되도록 형성될 수 있다. 제2 전극(70)은 예를 들어, ITO(Indium tin Oxide), AZO(Aluminium Zinc Oxide), IZO(Indium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, 또는 Ga2O3일 수 있다. 또한, 제2 전극(70)은 투명 전극, 투명 전극층으로 불릴 수 있으나 이하에서는 설명의 편의를 위해 제2 전극(70)으로 통칭하도록 한다.
제2 전극(70)이 p형 반도체(43)와 전기적으로 연결됨에 따라 p형 반도체(43)에 정공이 주입될 수 있다. 상술한 바와 같이 제1 전극(50)이 제1 n형 반도체 층(20)과 전기적으로 연결됨에 따라 제1 n형 반도체 층(20) 및 제2 n형 반도체(41)로 전하가 주입되고, p형 반도체(43)에 정공이 주입되면, 제2 n형 반도체(41) 및 p형 반도체(43) 사이에 위치한 활성층(42)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출할 수 있다. 여기서, 활성층(42)은 InGaN 등의 단일 물질로 이루어진 층일 수도 있으나, 양자장벽층과 양자우물층이 서로 교대로 배치된 단일 또는 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수도 있다.
이하에서는 본 발광 다이오드(1000)의 제조방법에 대해 살펴보기로 한다.
이하에서 사용하는 "증착", "성장", "적층" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 공정을 설명하기 위한 도면이다.우선, 도 2a에 도시된 바와 같이, 기판(10)을 마련하고, 기판(10) 상에 제1 n형 반도체 층(20)(또는 제1 n형 반도체 베이스 층)을 성장시킬 수 있다.
제1 n형 반도체 층(20)은 마스크층(30) 및 나노 구조물(40)을 성장시키기 위한 성장면을 제공하고, 나노 구조물(40)에 포함된 제2 n형 반도체(41)와 전기적으로 연결되는 구조물이 될 수 있다. 이에 따라, 제1 n형 반도체 층(20)은 전기적 도전성을 갖는 반도체 단결정으로 형성될 수 있으며, 이 경우, 기판(10)은 결정성장용 기판일 수 있다.
이어서, 도 2b에 도시된 바와 같이도 2a에서 마련된 제1 n형 반도체 층(20) 상에 마스크층(30)을 형성할 수 있다. 마스크층(30)은 복수의 홈들을 포함할 수 있다.
일 예로, 마스크층(30)을 마련하기 위한 기설정된 베이스 층상에 마스크 패턴을 포함하는 몰드층을 형성하고 베이스 층을 몰드층의 마스크 패턴에 따라 패터닝함으로써, 복수의 홈(31)을 포함하는 마스크 층(30)이 형성될 수 있다. 여기서, 복수의 홈들의 크기는 일정할 수 있으며, 이후 복수의 홈 각각에 형성될나노 구조물(40)의 크기에 기초하여 복수의 홈의 크기가 결정될 수 있다.
이어서, 도 2c를 참조하면, 복수의 홈(31) 각각에 나노 구조물(40)을 형성할 수 있다. 구체적으로, 도면에는 도시되지 않았지만, 복수의 홈(31)에 노출된 영역 제1 n형 반도체 층(20) 영역 상에 제2 n형 반도체(41)를 성장 및 형성할 수 있다. 상술한 바와 같이, 제2 n형 반도체(41)는 n형 질화물 반도체로서, 제1 n형 반도체 층(20)과 동일한 물질로 이루어질 수 있다. 제2 n 형 반도체(41)는 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 또는 MBE 공정을 이용하여 형성될 수 있다. 또한, 제2 n형 반도체(41) 상에는 활성층(42)이 형성되고, 활성층(42) 상에 p형 반도체(43)가 형성될 수 있다. 본 발명의 일 실시 예에 따라 도 2c에 도시된 바와 같이 나노 구조물(40)에 포함된 제2 n형 반도체(41), 활성층(42) 및 p형 반도체(43)는 코어-쉘 구조일 수 있다. 증착 방법에 따라, 활성층(42) 및 p형 반도체(43)는 제2 n형 반도체(41)와 서로 다른 두께로 증착될 수도 있다. 또한, 본 발명의 다른 실시 예에 따라, 코어-쉘 구조가 아닌, 제2 n형 반도체(41), 활성층(42) 및 p형 반도체(43)가 순차적으로 형성된 적층 구조가 될 수 있음은 물론이다.
이어서, 도 2d에 도시된 바와 같이 기판(10) 상의 일 영역에 마련된 구조물을 식각하여 제1 전극을 형성하기 위한 영역을 마련할 수 있다. 예를 들어, 기판(10) 상의 일부 영역에 마련된 나노 구조물(40), 마스크층(30) 및 제1 n형 반도체 층(20)을 메사(mesa) 구조로 식각할 수 있다. 일 실시 예에 따라 제1 n형 반도체 층(20)은 기설정된 깊이까지만 식각하여 제1 n형 반도체 층(20)이 일부 남아 있도록 할 수 있다. 즉, 제1 n형 반도체 층(20) 하부에 마련된 기판(10)이 노출되지 않도록 식각할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 패터닝 공정은 포토리쏘그라피(photolithography) 공정 또는 Imprinting 공정 등 다양한 공정이 이용될 수 있다. 또한, 식각 공정은 화학 약품을 쓰는 Wet 에칭(etching)이나 반응성 가스를 쓰는 플라즈마 에칭, 이온 충격 효과를 이용하는 리액티브 이온 에칭(reactive ion etching; RIE) 등의 드라이 에칭 또는 Laser를 이용하는 Laser Ablation과 같은 공정이 이용될 수 있다.
여기서, 식각된 영역은 제1 n형 반도체 층(20)의 외곽 영역 및 외곽 영역을 제외한 일 영역 일 수 있다. 외곽 영역은 제1 n형 반도체 층(20) 또는 발광 다이오드(1000)를 위에서 바라보았을 때 사각형 구조를 가지는 바깥 영역을 의미한다. 또한, 외곽 영역을 제외한 일 영역은 상술한 바깥 영역 외에 나머지 영역 즉, 내부 영역 중 일 영역을 의미한다. 일 예로, 내부 영역의 중심부를 통과하는 가로 라인 영역 및 세로 라인 영역 중 적어도 어느 하나의 영역이 외곽 영역을 제외한 일 영역을 의미하며, 해당 영역이 외곽 영역과 함께 식각될 수 있다. 또한, 해당 영역은 외곽 영역과 연결될 구조일 수 있다. 즉, 외곽 영역 외에 내부 영역의 일 영역도 함께 식각되고, 식각된 영역에 제1 전극이 형성될 수 있다.
도 2d에 도시된 바와 같이 제1 n형 반도체 층(20)의 일부분까지 식각되면, 도 2e에 도시된 바와 같이, 식각된 영역에 제1 전극(50)이 형성될 수 있다. 즉, 제1 n형 반도체 층(20)의 외곽 영역 및 내부 영역 중 일 영역에 제1 전극(50)을 형성할 수 있다.
종래의 발광 다이오드는 외곽 영역에만 제1 전극(50)이 위치하고 되고, 이에 따라, 외곽 영역 주변에 위치한 제1 n형 반도체 층(20) 및 제2 n형 반도체(41)에 전하 주입이 용이하게 수행되고, 외곽 영역에서 멀어질 수록 전하 주입이 기하급수적으로 감소하였다. 다만, 상술한 바와 같이 내부 영역 중 일 영역이 외곽 영역과 연결되는 구조를 가지도록 식각되고, 식각된 영역에 제1 전극이 형성됨에 따라서, 제1 전극을 통한 전하 주입이 제1 n형 반도체 층(20) 및 제2 n형 반도체(41) 중 특정 영역에 집중되지 않는 효과가 발생할 수 있다. 구체적인 효과 즉, 발광효율의 증대 효과에 대해서는 도 xx에서 설명하도록 한다.
이어서, 도 2f에 도시된 바와 같이 제1 전극(50) 상에 절연층(60)을 형성할 수 있다. 구체적으로, 절연층(60)은 제1 전극(50)과 제2 전극(70)을 전기적으로 절연시키기 위한 구조이므로, 제1 전극(50)이 형성된 영역에 형성할 수 있다. 본 발명의 일 실시 예에 따른 절연층(60)은 제1 전극(50)의 면적보다 크거나 작은 면적을 가질 수 있으며, 제1 전극(50)의 상부 및 측면을 덮는 구조로 형성될 수도 있다.
또한, 일 실시 예에 따라, 절연층(60)은 활성층(42)보다 큰 밴드갭 에너지를 가지는 물질로 형성될 수 있으며, 예를 들어, AlGaN 또는 AlInGaN을 포함할 수 있다.
이후, 도 2g에 도시된 바와 같이, 나노 구조물(40)에 포함된 p형 반도체(43) 상에 제2 전극(70)을 형성할 수 있다. 구체적으로, 제2 전극(70)은 인접한 나노 구조물(40)들 사이에서 마스크층(30)의 상부면 및 p형 반도체(43)의 상부면을 덮도록 연장되어 복수의 나노 구조물(40)들 상에 하나의 층으로 형성될 수 있다.
이하에서는, 제1 n형 반도체 층(20)의 외곽 영역 및 외곽 영역 외의 일 영역이 식각되고, 식각된 영역에 제1 전극이 형성되는 예를 구체적으로 설명하도록 한다.
도 3은 본 발명의 일 실시 예에 따른 발광 다이오드를 설명하기 위한 저면도이다.
도 3에 따르면, 제1 n형 반도체 층(20)의 외곽 영역 및 외곽 영역 외의 일 영역이 식각되고, 식각된 영역에 제1 전극이 형성될 수 있다. 일 예로, 외곽 영역 외의 일 영역은 내부 영역의 중심부를 지나면서 외곽 영역에 연결되는 가로 라인 및 세로 라인 영역일 수 있다. 예를 들어, 도 3에 도시된 바와 같이 제1 n형 반도체 층(20)의 외곽 영역 즉, 바깥 영역이 식각되고, 식각된 영역에 제1 전극이 형성될 수 있다. 또한, 외곽 영역 외의 내부 영역이 함께 식각될 수 있다. 여기서, 식각된 내부 영역은 식각된 외곽 영역과 연결될 수 있다. 다만, 도 3에 도시된 바와 같이 가로 라인 및 세로 라인 영역의 너비, 형태는 일 실시 예이며, 반드시 이에 한정되는 것은 아니다. 예를 들어, 가로 라인 및 세로 라인 영역 중 하나의 영역 만이 형성되도록 제1 n형 반도체 층(20)이 식각될 수 있고, 식각된 영역에 제1 전극이 형성될 수 있다.
또한, 본 발명의 일 실시 예에 따른 외곽 영역 외의 일 영역은 중심부를 기준으로 가로 라인 및 세로 라인의 너비 보다 긴 4변의 사각형 영역을 포함할 수 있다. 도 3에 도시된 바와 같이, 내부 영역의 중심부에 식각되어 제1 전극이 형성된 영역은 가로 라인 및 세로 라인의 너비보다 상대적으로 넓을 수 있다. 이는 공정상 수율에 따른 것으로서 반드시 도 3에 도시된 바와 같이 사각형 영역이 중심부에 위치해야 하는 것은 아니며, 다양한 형태로 내부 영역의 일 영역이 식각되고 식각된 영역에 제1 전극이 형성될 수 있음은 물론이다.
도 4는 본 발명의 일 실시 예에 따른 발광 다이오드가 플립칩 구조인 경우를 설명하기 위한 도면이다.
도 4에 도시된 바와 같이 발광 다이오드(1000)를 패키징함에 있어서 플립칩 본딩이 이용될 수 있다. 여기서, 플립칩 본딩은 발광 다이오드(1000)의 제1 및 제2 전극쪽에 범프들을 형성시킨 후 발광 다이오드(1000)를 아래쪽으로 하여 즉, 뒤집어서(bottom emission 방식) 솔더링이나 thermal sonic 방식으로 패키지 기판(100)에 접합시키는 공정을 의미한다.
도 4에 따르면, 상술한 도 2g에 도시된 바와 같이 기판(10), 제1 n형 반도체 층(20), 마스크층(30), 나노 구조물(40), 제1 전극(50), 절연층(60) 및 제2 전극(70)이 형성된 후에 제2 전극(70) 상에 반사층(80)이 형성될 수 있다. 구체적으로, 나노 구조물(40)에 포함된 활성층에서 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광이 방출되면, 반사층(80)에 의해 반사된 광이 투명한 사파이어 기판(10) 쪽을 통해서만 방출되기 때문에 광의 추출 효율이 높아질 수 있다. 한편, 플립칩 공정에 있어서, 범프 본딩 및 플립칩 본딩이 이용될 수 있으나, 구체적인 공정 과정 및 방법은 공지의 기술이므로 본 발명에 대한 설명에서는 생략하도록 한다.
본 발명의 일 실시 예에 따르면 제1 전극(50) 및 제2 전극(70) 각각에 n형 패드(51) 및 p형 패드(71)가 형성되고, n형 패드(51) 및 p형 패드(71) 각각은 패키지 기판(100) 즉, 백플레인 상의 범프와 접합될 수 있다. n형 패드(51) 및 p형 패드(71)가 범프와 접합됨에 따라서 제1 전극(50) 및 제2 전극(70)은 나노 구조물(40)에 전자 및 정공을 주입할 수 있다. 한편, n형 패드(51) 및 p형 패드(71)는 발광 다이오드(1000)의 가장자리에 형성될 수 있다. 일 예로, 도 3에 도시된 바와 같이 저면도에 우측 상단에 n형 패드(51)가 형성되고, 좌측 하단에 p형 패드(71)가 배치될 수 있다. 다만, 이는 일 실시 예에 불과하며 n형 패드(51) 및 p형 패드(71)는 일정 거리 이격되어 발광 다이오드(1000) 상에 형성될 수 있으며, 각각 제1 전극 및 제2 전극과 연결될 수 있음은 물론이다.
형광체(90)는 발광소재의 일종으로 에너지를 흡수해 적색, 녹색, 청색 등의 광을 방출하는 물질로, Quantum Dot 등일 수 있다. 형광체(90)는 기판(10)의 상부에 적층될 수 있다. 형광체(90)가 적층되면 기판(10)의 특성이 구분된다. 예를 들어, 발광 다이오드(1000)가 광을 방출할 수 있고, 기판 (10)의 상부에는 형광체(90)가 적층되어 R 서브 픽셀, G 서브 픽셀 및 B 서브 픽셀 중 어느 하나로 동작할 수 있다. 다만, 이에 한정되는 것은 아니며, 발광 다이오드(1000)가 파란색의 광을 방출할 수 있고, 형광체(90)가 적층되지 않은 경우 발광 다이오드(1000)는 B 서브 픽셀로 동작할 수도 있다.
도 5는 본 발명의 일 실시 예에 따른 발광 다이오드의 패키징 공정을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이 본 발명의 일 실시 예에 따른 발광 다이오드(1000)는 패키지 기판(100)과 접합됨에 있어서, 도 4에 도시된 bottom emission 방식이 아닌 top emission 방식이 적용될 수도 있다. 기판(10), 제1 n형 반도체 층(20), 마스크층(30), 나노 구조물(40), 제1 전극(50), 절연층(60) 및 제2 전극(70)이 형성된 후에 기판(10)에서 외곽 영역에 형성된 제1 전극(50)까지 제1 비아홀을 형성하고, 제1 비아홀 내에 제1 패드를 형성할 수 있다. 또한, 기판(10)에서 외곽 영역에 형성된 제2 전극(70)까지 제2 비아홀을 형성하고, 제2 비아홀 내에 제2 패드를 형성할 수 있다. 제1 패드 및 제2 패드 각각은 패키지 기판의 범프와 접합될 수 있다. 또한, 와이어 본딩을 이용하여 패키지 기판(100)과 발광 다이오드(1000)에 포함된 제1 전극(50) 및 제2 전극(70)을 연결할 수도 있음은 물론이다.
도 6은 본 발명의 일 실시 예에 따른 발광 다이오드의 전류 과밀 효과를 설명하기 위한 도면이다.
도 6 (a)에 따르면, 제1 및 제2 전극이 외곽 영역에만 형성되고, 이 경우 발광 다이오드의 외곽 영역 외의 내부 영역에서는 전자 및 전공의 결합이 제대로 이루어 질 수 없다. 즉, 제1 전극 및 제2 전극 주변에 위치한 n형 및 p형 반도체에 전자 및 전공의 주입이 원활하게 이루어지고, 이에 따라 전류 과밀 효과가 발생하게 된다. 도 6 (a)에 도시된 그래프에 도시된 바와 같이 제1 및 제2 전극에서 멀어질수록 전하 주입이 기하급수적으로 감소하게 되고 발광 다이오드의 발광 영역 전면적에 따른 발광 효율 저하현상이 발생된다.
다만, 본 발명의 일 실시 예에 따른 발광 다이오드의 구조 및 발광 효율을 도시한 도 6 (b)에 따르면, 제1 및 제2 전극이 발광 다이오드의 외곽 영역 및 외곽 영역 외의 내부 영역에 형성될 수 있다. 이 경우, 제1 및 제2 전극을 통해 n형 반도체 및 p형 반도체에 주입되는 전자 및 정공이 외곽 영역에 집중되지 않으며, 내부 영역에도 골고루 주입될 수 있다. 이에 따라, 전류 과밀 효과가 기존의 발광 다이오드에 비해 상대적으로 개선될 수 있다. 즉, 국부적인 발열 현상이 개선되고, 발광효율이 증대될 수 있다. 도 6 (b)의 그래프에 도시된 J0 는 발광 다이오드 내의 전류 분포를 나타내며, 발광 다이오드의 발광 영역 전반에 거쳐 J0가 일정 수준을 유지하는 것을 볼 수 있다.
도 7은 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 흐름도이다.
먼저, 기판 상에 제1 반도체 층을 형성한다(S710). 그리고, 제1 반도체 층 상에 복수의 홈을 포함하는 마스크층을 형성한다(S720). 그리고, 복수의 홈 각각에 나노 구조물을 형성한다(S730). 그리고, 제1 반도체 층의 외곽 영역 및 외곽 영역 외의 일 영역을 식각한다(S740). 그리고, 제1 반도체 층 내의 식각된 영역 상에 제1 전극을 형성한다(S750). 그리고, 제1 전극 상에 절연층을 형성한다(S760). 그리고, 절연층 및 복수의 나노 구조물을 덮도록 제2 전극을 형성한다(S770).
여기서, 외곽 영역 외의 일 영역은, 외곽 영역 외의 내부 영역의 중심부를 지나면서 외곽 영역에 연결되는 가로 라인 및 세로 라인 영역일 수 있다.
또한, 외곽 영역 외의 일 영역은, 중심부를 기준으로 가로 라인 및 세로 라인의 너비 보다 긴 4변의 사각형 영역을 포함할 수 있다.
한편, 나노 구조물은 나노 형상의 복수의 제2 n형 반도체, 복수의 제2 n형 반도체 상에 각각 형성된 복수의 활성층 및 복수의 활성층 상에 각각 형성된 복수의 p형 반도체를 포함할 수 있다.
여기서, 복수의 활성층은, 복수의 제2 n형 반도체를 각각 덮도록 형성되고, 복수의 p형 반도체는, 복수의 활성층을 각각 덮도록 형성될 수 있다.
한편, 제조 방법은, 제2 전극 상에 반사층을 형성하는 단계를 더 포함할 수 있다.
또한, 제조 방법은, 외곽 영역에 형성된 제1 전극 중 적어도 일부와 연결되도록 기판에 제1 비아홀을 형성하는 단계, 제1 비아홀 내에 제1 패드를 형성하는 단계, 외곽 영역에 형성된 제2 전극 중 제1 전극과 이격된 적어도 일부와 연결되도록 기판에 제2 비아홀을 형성하는 단계 및 제2 비아홀 내에 제2 패드를 형성하는 단계를 더 포함할 수 있다.
여기서, 절연층의 면적은, 제1 전극의 면적보다 같거나 클 수 있다.
한편, 이상에서 설명된 다양한 실시 예들은 소프트웨어(software), 하드웨어(hardware) 또는 이들의 조합을 이용하여 컴퓨터(computer) 또는 이와 유사한 장치로 읽을 수 있는 기록 매체 내에서 구현될 수 있다. 일부 경우에 있어 본 명세서에서 설명되는 실시 예들이 프로세서 자체로 구현될 수 있다. 소프트웨어적인 구현에 의하면, 본 명세서에서 설명되는 절차 및 기능과 같은 실시 예들은 별도의 소프트웨어 모듈들로 구현될 수 있다. 소프트웨어 모듈들 각각은 본 명세서에서 설명되는 하나 이상의 기능 및 작동을 수행할 수 있다.
한편, 상술한 본 개시의 다양한 실시 예들에 따른 처리 동작을 수행하기 위한 컴퓨터 명령어(computer instructions)는 비일시적 컴퓨터 판독 가능 매체(non-transitory computer-readable medium) 에 저장될 수 있다. 이러한 비일시적 컴퓨터 판독 가능 매체에 저장된 컴퓨터 명령어는 프로세서에 의해 실행되었을 때 상술한 다양한 실시 예에 따른 처리 동작을 특정 기기가 수행하도록 할 수 있다.
비일시적 컴퓨터 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 비일시적 컴퓨터 판독 가능 매체의 구체적인 예로는, CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등이 있을 수 있다.
이상에서는 본 개시의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 개시에 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 개시의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1000: 발광 다이오드 10: 기판
20: 제1 n형 반도체 층 30: 마스크 층
40: 나노 구조물 50: 제1 전극
60: 절연층 70: 제2 전극
80: 반사층

Claims (16)

  1. 발광 다이오드의 제조 방법에 있어서,
    기판 상에 제1 반도체 층을 형성하는 단계;
    상기 제1 반도체 층 상에 복수의 홈을 포함하는 마스크층을 형성하는 단계;
    상기 복수의 홈 각각에 나노 구조물을 형성하는 단계;
    상기 제1 반도체 층의 외곽 영역 및 상기 외곽 영역 외의 일 영역을 식각하는 단계;
    상기 제1 반도체 층 내의 식각된 영역 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 절연층을 형성하는 단계; 및
    상기 절연층 및 상기 복수의 나노 구조물을 덮도록 제2 전극을 형성하는 단계;를 포함하는 제조 방법.
  2. 제1항에 있어서,
    상기 외곽 영역 외의 일 영역은,
    상기 외곽 영역 외의 내부 영역의 중심부를 지나면서 상기 외곽 영역에 연결되는 가로 라인 및 세로 라인 영역인, 제조 방법.
  3. 제2항에 있어서, .
    상기 외곽 영역 외의 일 영역은,
    상기 중심부를 기준으로 상기 가로 라인 및 상기 세로 라인의 너비 보다 긴 4변의 사각형 영역을 포함하는, 제조 방법.
  4. 제1항에 있어서,
    상기 나노 구조물은
    나노 형상의 복수의 제2 n형 반도체;
    상기 복수의 제2 n형 반도체 상에 각각 형성된 복수의 활성층; 및
    상기 복수의 활성층 상에 각각 형성된 복수의 p형 반도체;를 포함하는, 제조 방법.
  5. 제4항에 있어서,
    상기 복수의 활성층은,
    상기 복수의 제2 n형 반도체를 각각 덮도록 형성되고,
    상기 복수의 p형 반도체는,
    상기 복수의 활성층을 각각 덮도록 형성된, 제조 방법.
  6. 제1항에 있어서,
    상기 제2 전극 상에 반사층을 형성하는 단계;를 더 포함하는, 제조 방법.
  7. 제1항에 있어서,
    상기 외곽 영역에 형성된 제1 전극 중 적어도 일부와 연결되도록 상기 기판에 제1 비아홀을 형성하는 단계;
    상기 제1 비아홀 내에 제1 패드를 형성하는 단계;
    상기 외곽 영역에 형성된 제2 전극 중 상기 제1 전극과 이격된 적어도 일부와 연결되도록 상기 기판에 제2 비아홀을 형성하는 단계; 및
    상기 제2 비아홀 내에 제2 패드를 형성하는 단계;를 더 포함하는, 제조 방법.
  8. 제1항에 있어서,
    상기 절연층의 면적은,
    상기 제1 전극의 면적보다 같거나 큰, 제조 방법.
  9. 기판;
    상기 기판 상에 형성되며, 외곽 영역 및 상기 외곽 영역 외의 일 영역에 형성된 제1 전극을 포함하는 제1 n형 반도체 층;
    상기 제1 n형 반도체 층에서 상기 제1 전극이 형성된 영역 외의 적어도 일부 영역에 형성된 나노 형상의 복수의 제2 n형 반도체;
    상기 복수의 제2 n형 반도체 상에 각각 형성된 복수의 활성층;
    상기 복수의 활성층 상에 각각 형성된 복수의 p형 반도체;
    상기 제1 전극 상에 형성된 절연층; 및
    상기 절연층 및 상기 복수의 p형 반도체를 덮도록 형성된 제2 전극;을 포함하는 발광 다이오드.
  10. 제9항에 있어서,
    상기 외곽 영역 외의 일 영역은,
    상기 외곽 영역 외의 내부 영역의 중심부를 지나면서 상기 외곽 영역에 연결되는 가로 라인 및 세로 라인 영역인, 발광 다이오드.
  11. 제10항에 있어서,
    상기 외곽 영역 외의 일 영역은,
    상기 중심부를 기준으로 상기 가로 라인 및 상기 세로 라인의 너비 보다 긴 4변의 사각형 영역을 포함하는, 발광 다이오드.
  12. 제9항에 있어서,
    상기 복수의 활성층은,
    상기 복수의 제2 n형 반도체를 각각 덮도록 형성되고,
    상기 복수의 p형 반도체는,
    상기 복수의 활성층 각각을 덮도록 형성된, 발광 다이오드.
  13. 제9항에 있어서,
    상기 복수의 제2 n형 반도체 사이에 형성된 마스크층;을 더 포함하는 발광 다이오드.
  14. 제9항에 있어서,
    상기 제2 전극 상에 형성되는 반사층;을 더 포함하는, 발광 다이오드.
  15. 제9항에 있어서,
    상기 외곽 영역에 형성된 제1 전극 중 적어도 일부와 연결되도록 형성된 상기 기판의 제1 비아홀 내에 형성된 제1 패드; 및
    상기 외곽 영역에 형성된 제2 전극 중 상기 제1 전극과 이격된 적어도 일부와 연결되도록 형성된 상기 기판의 제2 비아홀 내에 형성된 제2 패드;를 포함하는, 발광 다이오드.
  16. 제9항에 있어서,
    상기 절연층의 면적은,
    상기 제1 전극의 면적보다 같거나 큰, 발광 다이오드.
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