KR20120083281A - 표시 장치 - Google Patents
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Abstract
표시 장치는, 논리 회로를 포함하는 구동 회로로서, 논리 회로는 공핍형 트랜지스터(depletion type transistor)인 제 1 트랜지스터와 인핸스먼트형 트랜지스터(enhancement type transistor)인 제 2 트랜지스터를 포함하는, 상기 구동 회로; 구동 회로에 전기적으로 접속되는 신호선; 표시 상태가 신호선을 통해 구동 회로로부터의 화상 데이터를 포함하는 신호의 입력에 의해 제어되는 화소를 포함하는 화소부; 기준 전압이 인가되는 기준 전압선; 및 공핍형 트랜지스터이고 신호선과 기준 전압선 사이의 전기적 접속을 제어하는 제 3 트랜지스터를 포함한다. 제 1 내지 제 3 트랜지스터들 각각은 채널 형성 영역을 포함하는 산화물 반도체층을 포함한다.
Description
본 발명은, 산화물 반도체를 포함하는 트랜지스터를 포함하는 표시 장치에 관한 것이다.
통상적으로 액정 표시 장치에서 알려진 바와 같이, 유리 기판과 같은 평면판 위에 형성된 박막 트랜지스터(TFT)는 일반적으로 비정질 실리콘 또는 다결정 실리콘과 같은 반도체 재료를 이용하여 제작된다. 비정질 실리콘을 이용하여 제작된 TFT들은 낮은 전계-효과 이동성을 가지지만, 대형 유리 기판 위에 형성될 수 있다. 반면, 결정 실리콘을 이용하여 제작된 TFT들은 높은 전계-효과 이동성을 가지지만, 레이저 어닐링과 같은 결정화 단계의 필요성으로 인해, 트랜지스터들은 대형 유리 기판 위에 형성되기에 항상 적합한 것은 아니다.
상술된 것에 비추어, TFT가 반도체 재료로서 산화물 반도체를 이용하여 제작되고 가전(electronic appliance) 또는 광 디바이스에 적용되는 기술이 주목받고 있다. 예를 들면, 특허 문헌 1 및 특허 문헌 2는 TFT가 반도체 재료로서 산화 아연 또는 In-Ga-Zn-O-계 산화물 반도체를 이용하여 제작되고 이미지 표시 장치의 스위칭 소자 등으로서 이용되는 기술을 개시한다.
산화물 반도체에 채널 형성 영역이 형성되는 TFT의 전계 이동성은 비정질 실리콘을 이용한 TFT의 전계 이동성보다 높다. 산화물 반도체막은 300℃ 이하의 온도로 스퍼터링 방법 등에 의해 형성될 수 있고, 산화물 반도체를 포함한 TFT의 제조 공정은 다결정 실리콘을 이용한 TFT의 제조 공정보다 간단하다.
유리 기판, 플라스틱 기판 등 위에 그러한 산화물 반도체를 이용하여 형성되는 TFT들은 액정 표시, 일렉트로루미네선스 표시(또한 EL 표시라고도 칭해짐) 및 전자 페이퍼와 같은 표시 장치들에 적용될 것으로 기대된다.
산화물 반도체를 포함하는 TFT들이 표시 장치에 적용되는 경우, TFT들은 예를 들면, 화소부에 포함되는 TFT들 또는 구동 회로에 포함되는 TFT들에 적용될 수 있다. 표시 장치의 구동 회로는 예를 들면, 시프트 레지스터 회로 또는 버퍼 회로를 포함하고, 시프트 레지스터 회로 및 버퍼 회로는 논리 회로를 포함한다. 따라서, 논리 회로에서 TFT로서 산화물 반도체를 포함하는 TFT를 이용함으로써, 구동 회로의 구동 속도가 개선될 수 있다.
상기 표시 장치에서, 제조 또는 동작 동안 소자들, 전극들 또는 배선들에서 원하지 않는 전하 축적(charge build-up)이 유발되는 문제가 존재한다. 트랜지스터의 경우, 예를 들면, 이러한 전하 축적은 누설 전류를 흐르게 하는 기생 채널을 생성할 것이다. 또한, 보텀 게이트 트랜지스터의 경우, 전하는 반도체층의 백 채널부(즉, 반도체층 위에 형성되는 소스 전극과 드레인 전극 사이에 개재된 반도체층의 영역)에서 또는 그 표면 상에서 축적할 수 있고 어떤 경우들에서는 기생 채널을 생성할 수 있다. 그 외에도, 산화물 반도체는 반도체로서 비교적 넓은 밴드 갭을 가진다; 따라서, 산화물 반도체가 트랜지스터의 채널 형성층에 이용될 때, 트랜지스터는 높은 오프 저항을 가진다. 결과적으로, 채널 형성층이 산화물 반도체를 포함하는 트랜지스터에서, 원하지 않는 전하 축적이 발생할 가능성이 있고, 따라서, 기생 채널이 생성될 가능성이 있고 누설 전류가 흐를 가능성이 있다. 따라서, 구동 회로 및 화소부의 바람직한 동작을 실현하기 위해서는 기생 채널의 원인이 되는 원하지 않는 전하 축적은 적은 것이 바람직하다.
[참고 문헌]
[특허 문헌 1] 일본 공개 특허 출원 제 2007-123861호
[특허 문헌 2] 일본 공개 특허 출원 제 2007-96055호
본 발명의 일 실시형태의 목적은 원하지 않는 전하 축적을 감소시키는 것이다.
본 발명의 일 실시형태는, 구동 회로, 신호선을 통해 구동 회로에 전기적으로 접속된 화소를 포함하는 화소부, 및 신호선 또는 신호선에 전기적으로 접속된 소자, 전극 또는 배선에서 전하가 축적하는 경우 원하지 않는 전하를 방전하기 위해 선택적으로 턴 온되는 스위칭 소자를 포함하는 표시 장치이다. 따라서, 원하지 않는 전하 축적이 감소되고, 그에 의해 누설 전류가 감소될 수 있다.
본 발명의 일 실시형태는, 논리 회로를 포함하는 구동 회로로서, 논리 회로는 공핍형 트랜지스터(depletion type transistor)인 제 1 트랜지스터와 인핸스먼트형 트랜지스터(enhancement type transistor)인 제 2 트랜지스터를 포함하는, 구동 회로; 신호선; 표시 상태가 신호선을 통해 구동 회로로부터의 화상 데이터를 포함하는 신호의 입력에 의해 제어되는 화소를 포함하는 화소부; 및 공핍형 트랜지스터이고 게이트, 소스 및 드레인을 포함하는 제 3 트랜지스터를 포함하는 표시 장치이다. 제 3 트랜지스터에서, 소스 및 드레인 중 하나에는 기준 전압이 공급되고, 소스 및 드레인 중 다른 하나는 신호선에 전기적으로 접속되고, 게이트 신호가 게이트에 입력된다. 제 1 내지 제 3 트랜지스터들 각각은 채널 형성 영역을 포함하는 산화물 반도체층을 포함한다.
본 발명의 일 실시형태에서, 제 1 내지 제 3 트랜지스터들 각각은: 게이트 전극; 게이트 전극 위의 게이트 절연층; 및 각각이 소스 전극 또는 드레인 전극으로서 기능하는, 게이트 절연층 위의 산화물 반도체층의 일부들 위의 제 1 도전층 및 제 2 도전층, 및 산화물 반도체층, 제 1 도전층 및 제 2 도전층 위에 산화물 절연층을 포함할 수 있다.
본 발명의 일 실시형태에서, 제 1 트랜지스터의 산화물 반도체층의 두께는 제 2 트랜지스터의 산화물 반도체층의 두께보다 클 수 있고, 제 3 트랜지스터의 산화물 반도체층의 두께는 제 2 트랜지스터의 산화물 반도체층의 두께보다 클 수 있다.
본 발명의 일 실시형태에서, 도전층은 채널 형성 영역 위에 제공될 수 있고, 산화물 절연층이 도전층과 채널 형성 영역 사이에 개재된다.
본 발명의 일 실시형태에 따라, 원하지 않는 전하 축적이 발생하는 경우, 전하를 외부으로 방전시키는 것이 가능하다. 따라서, 원하지 않는 전하 축적이 감소될 수 있다.
도 1은 실시형태 1에 따른 표시 장치의 구조의 예를 도시한 도면.
도 2a 및 도 2b는 실시형태 2에 따른 표시 장치의 구조의 예를 도시한 도면들.
도 3은 도 2a 및 도 2b의 표시 장치의 등가 회로를 도시한 도면.
도 4는 실시형태 2에 따른 표시 장치의 구조의 예를 도시한 도면.
도 5a 내지 도 5c는 도 2a 및 도 2b의 표시 장치의 제작 방법의 예를 도시한 단면도들.
도 6a 및 도 6b는 2a 및 도 2b의 표시 장치의 제작 방법의 예를 도시한 단면도들.
도 7a 및 도 7b는 실시형태 2에 따른 표시 장치의 구조의 예를 도시한 도면들.
도 8은 실시형태 2에 따른 표시 장치의 구조의 예를 도시한 도면.
도 9a 내지 도 9c는 도 7a 및 도 7b의 표시 장치의 제작 방법의 예를 도시한 단면도들.
도 10은 실시형태 3에 따른 논리 회로의 회로 구성의 예를 도시한 회로도.
도 11은 도 10에 도시된 논리 회로의 동작의 예를 도시한 타이밍도.
도 12는 실시형태 4에 따른 시프트 레지스터의 회로 구성의 예를 도시한 회로도.
도 13은 실시형태 4에 따른 NAND 회로의 회로 구성을 도시한 회로도.
도 14는 도 12에 도시된 시프트 레지스터의 동작의 예를 도시한 타이밍도.
도 15는 실시형태 6에 따른 표시 장치의 구성을 도시한 블록도.
도 16a 및 도 16b는 실시형태 6에 따른 표시 장치의 구동 회로의 구성을 도시한 블록도들.
도 17은 실시형태 7에 따른 표시 장치의 화소의 회로 구성을 도시한 회로도.
도 18a 및 도 18b는 실시형태 7에 따른 표시 장치의 화소의 구조를 도시한 도면들.
도 19a1 내지 도 19b2는 각각 실시형태 7에 따른 표시 장치의 화소의 구조를 도시한 도면들.
도 20은 실시형태 8에 따른 표시 장치의 화소의 회로 구성을 도시한 회로도.
도 21a 내지 도 21c는 실시형태 8에 따른 표시 장치의 화소의 구조를 도시한 단면도들.
도 22a 및 도 22b는 실시형태 8에 따른 표시 장치의 구조를 도시한 상면도 및 단면도.
도 23은 실시형태 9에 따른 전자 페이퍼의 구조를 도시한 단면도.
도 24는 실시형태 9에 따른 전자 페이퍼가 적용되는 전자 기기를 도시한 도면.
도 25a1 내지 도 25b는 실시형태 10에 따른 표시 장치의 구조를 도시한 상면도 및 단면도
도 26a 및 도 26b는 각각 실시형태 11에 따른 전자 기기를 도시한 도면들.
도 27a 및 도 27b는 각각 실시형태 11에 따른 전자 기기를 도시한 도면들.
도 28a 및 도 28b는 각각 실시형태 11에 따른 전자 기기를 도시한 도면들.
도 29a 및 도 29b는 실시형태 12에 따른 표시 장치의 구조의 예를 도시한 도면들.
도 30a 및 도 30b는 실시형태 13에 따른 표시 장치의 구조의 예를 도시한 도면들.
도 2a 및 도 2b는 실시형태 2에 따른 표시 장치의 구조의 예를 도시한 도면들.
도 3은 도 2a 및 도 2b의 표시 장치의 등가 회로를 도시한 도면.
도 4는 실시형태 2에 따른 표시 장치의 구조의 예를 도시한 도면.
도 5a 내지 도 5c는 도 2a 및 도 2b의 표시 장치의 제작 방법의 예를 도시한 단면도들.
도 6a 및 도 6b는 2a 및 도 2b의 표시 장치의 제작 방법의 예를 도시한 단면도들.
도 7a 및 도 7b는 실시형태 2에 따른 표시 장치의 구조의 예를 도시한 도면들.
도 8은 실시형태 2에 따른 표시 장치의 구조의 예를 도시한 도면.
도 9a 내지 도 9c는 도 7a 및 도 7b의 표시 장치의 제작 방법의 예를 도시한 단면도들.
도 10은 실시형태 3에 따른 논리 회로의 회로 구성의 예를 도시한 회로도.
도 11은 도 10에 도시된 논리 회로의 동작의 예를 도시한 타이밍도.
도 12는 실시형태 4에 따른 시프트 레지스터의 회로 구성의 예를 도시한 회로도.
도 13은 실시형태 4에 따른 NAND 회로의 회로 구성을 도시한 회로도.
도 14는 도 12에 도시된 시프트 레지스터의 동작의 예를 도시한 타이밍도.
도 15는 실시형태 6에 따른 표시 장치의 구성을 도시한 블록도.
도 16a 및 도 16b는 실시형태 6에 따른 표시 장치의 구동 회로의 구성을 도시한 블록도들.
도 17은 실시형태 7에 따른 표시 장치의 화소의 회로 구성을 도시한 회로도.
도 18a 및 도 18b는 실시형태 7에 따른 표시 장치의 화소의 구조를 도시한 도면들.
도 19a1 내지 도 19b2는 각각 실시형태 7에 따른 표시 장치의 화소의 구조를 도시한 도면들.
도 20은 실시형태 8에 따른 표시 장치의 화소의 회로 구성을 도시한 회로도.
도 21a 내지 도 21c는 실시형태 8에 따른 표시 장치의 화소의 구조를 도시한 단면도들.
도 22a 및 도 22b는 실시형태 8에 따른 표시 장치의 구조를 도시한 상면도 및 단면도.
도 23은 실시형태 9에 따른 전자 페이퍼의 구조를 도시한 단면도.
도 24는 실시형태 9에 따른 전자 페이퍼가 적용되는 전자 기기를 도시한 도면.
도 25a1 내지 도 25b는 실시형태 10에 따른 표시 장치의 구조를 도시한 상면도 및 단면도
도 26a 및 도 26b는 각각 실시형태 11에 따른 전자 기기를 도시한 도면들.
도 27a 및 도 27b는 각각 실시형태 11에 따른 전자 기기를 도시한 도면들.
도 28a 및 도 28b는 각각 실시형태 11에 따른 전자 기기를 도시한 도면들.
도 29a 및 도 29b는 실시형태 12에 따른 표시 장치의 구조의 예를 도시한 도면들.
도 30a 및 도 30b는 실시형태 13에 따른 표시 장치의 구조의 예를 도시한 도면들.
이후, 본 발명의 실시형태들은 도면들을 참조하여 하기에 설명된다. 본 발명은 다음의 설명에 제한되지 않고, 본 기술분야의 통상의 기술자들에 의해, 모드들 및 세부사항들이 본 발명의 기술사상 및 범위를 벗어나지 않고 다양한 방식들로 수정될 수 있음을 쉽게 이해됨을 유념한다. 따라서, 본 발명은 하기에 주어지는 실시형태들의 설명에 제한되는 것으로 해석되어서는 안 된다.
(실시형태 1)
이 실시형태에서, 본 발명의 일 실시형태인 표시 장치가 설명될 것이다.
이 실시형태에서의 표시 장치의 구조의 예는 도 1을 참조하여 설명될 것이다. 도 1은 이 실시형태에서의 표시 장치의 구조의 예를 도시한다.
도 1의 표시 장치는 구동 회로부(101) 및 화소부(102)를 포함한다. 그 외에도, 표시 장치는 신호선(103)을 포함한다.
구동 회로부(101)는 구동 회로(111) 및 트랜지스터(112)를 포함한다.
구동 회로(111)는 표시 장치의 표시 동작을 제어하는 회로이고, 예를 들면, 조합 논리 회로를 포함한다. 조합 논리 회로의 예들은 인버터를 포함하며, 인버터는 예를 들면 공핍형 트랜지스터 및 인핸스먼트형 트랜지스터(enhancement type transistor)를 포함한다.
공핍형 트랜지스터는 트랜지스터가 n-채널 트랜지스터인 경우에 음의 임계 전압을 가지고 트랜지스터가 p-채널 트랜지스터인 경우에 양의 임계 전압을 가지는 트랜지스터인 반면, 인핸스먼트형 트랜지스터는 트랜지스터가 n-채널 트랜지스터인 경우에 양의 임계 전압을 가지고 트랜지스터가 p-채널 트랜지스터인 경우에 음의 임계 전압을 가지는 트랜지스터임을 유념한다.
트랜지스터(112)는 공핍형 트랜지스터이고 게이트, 소스 및 드레인을 가진다.
게이트는 게이트 전극 및 게이트 배선의 일부를 나타내거나, 게이트 전극 및 게이트 배선의 전체 부분을 나타낸다. 게이트 배선은 적어도 하나의 트랜지스터의 게이트 전극을 다른 전극 또는 다른 배선에 전기적으로 접속하기 위한 배선이다. 예를 들면, 표시 장치의 주사선은 게이트 배선에 포함된다.
소스는 소스 영역, 소스 전극 및 소스 배선의 일부를 나타내거나 그 전체 부분을 나타낸다. 소스 영역은 저항률이 동일하거나 소정값보다 작은 반도체층의 영역이다. 소스 전극은 소스 영역에 접속된 도전층의 부분이다. 소스 배선은 적어도 하나의 트랜지스터의 소스 전극을 다른 전극 또는 다른 배선에 전기적으로 접속하기 위한 배선이다. 예를 들면, 표시 장치의 신호선이 소스 전극에 전기적으로 접속되는 경우, 신호선은 또한 소스 배선에 포함된다.
드레인은 드레인 영역, 드레인 전극 및 드레인 배선의 일부를 나타내거나 그 전체 부분을 나타낸다. 드레인 영역은 저항률이 동일하거나 소정값보다 적은 반도체층의 영역이다. 드레인 전극은 드레인 영역에 접속된 도전층의 부분이다. 드레인 배선은 적어도 하나의 트랜지스터의 드레인 전극을 다른 전극 또는 다른 배선에 전기적으로 접속하기 위한 배선이다. 예를 들면, 표시 장치의 신호선이 드레인 전극에 전기적으로 접속되는 경우, 신호선은 또한 드레인 배선이다.
이 문서(명세서, 특허청구범위, 도면들 등)에서, 트랜지스터의 소스 및 드레인이 트랜지스터의 구조, 동작 조건 등에 따라 교체 가능하기 때문에, 어느 것이 소스 또는 드레인인지 규정하기가 어렵다. 따라서, 이 문서(명세서, 특허청구범위, 도면들 등)에서, 소스 및 드레인으로부터 선택된 하나의 단자는 소스 및 드레인 중 하나라고 칭해지고, 다른 단자는 소스 및 드레인 중 다른 하나라고 칭해진다.
일반적으로, 전압은 두 지점들의 전위들 사이의 차(또한 전위차라고도 칭해짐)를 나타냄을 유념한다. 그러나, 전압값 및 전위값 둘다는 볼트(V)로 표현되고, 그러므로 이들을 구별하는 것은 어렵다. 따라서, 이 문서(명세서 및 특허청구범위)에서, 한 지점에서의 전위와 기준이 되는 전위(또한 기준 전위라고도 칭해짐) 사이의 차는 달리 명시되지 않는 한, 어떤 경우들에서 한 지점의 전압으로서 주어진다.
트랜지스터(112)의 소스 및 드레인 중 하나는 신호선(103)에 전기적으로 접속되고, 트랜지스터(112)는 게이트 전압에 따라 온 상태(ON) 또는 오프 상태(OFF)로 진입한다. 도 1에 도시된 바와 같이, 예를 들면, 주사선(107)이 부가로 제공되고, 트랜지스터(112)의 게이트에 전기적으로 접속되고, 트랜지스터(112)의 게이트 전압은 주사선(107)을 통해 트랜지스터(112)의 게이트에 입력된 게이트 신호에 의해 제어된다. 주사선(107)은 예를 들면 주사선 구동 회로에 전기적으로 접속되고, 그에 의해 주사선(107)에 인가된 전압이 제어될 수 있다. 트랜지스터(112)의 소스 및 드레인 중 다른 하나는 접지되거나, 미리 결정된 전압(또한 기준 전압 또는 Vref라고도 칭해짐)을 공급받는다. 기준 전압은 예를 들면, 도 1에 도시된 바와 같이 기준 전압선(108)을 제공하고 트랜지스터(112)의 소스 및 드레인 중 다른 하나를 기준 전압선(108)에 전기적으로 접속함으로써, 트랜지스터(112)의 소스 및 드레인 중 다른 하나에 공급된다. 트랜지스터(112)는 온 상태 또는 오프 상태로 진입하고, 그에 의해 트랜지스터(112)는 신호선(103) 또는 신호선(103)에 전기적으로 접속된 소자, 전극 또는 배선에서 전하가 축적할 때 비선택 기간에 신호선(103)을 통해 전하를 방전하기 위한 스위칭 소자로서 기능한다.
표시 장치의 구조는 도 1에 도시된 구조에 제한되지 않고, 트랜지스터(112)는 복수의 채널 형성 영역들을 포함하는 멀티-게이트 트랜지스터가 될 수 있음을 유념한다. 또한, 트랜지스터(112)와 동일한 구조를 갖는 복수의 트랜지스터들은 병렬로 전기적으로 접속될 수 있다.
화소부(102)는 화소(104)를 포함한다. 화소부(102)에서, 복수의 화소들(104)은 행들 및 열들로 배열될 수 있음을 유념한다. 복수의 화소들(104)이 행들로 배열되는 경우에, 화소들의 행들의 수와 동일한 주사선들의 수가 제공된다. 복수의 화소들(104)이 열들로 배열되는 경우에, 화소들의 열들의 수와 동일한 신호선들의 수가 제공된다. 또한 복수의 신호선들이 열들로 배열되는 경우에, 트랜지스터(112)는 각각의 신호선에 대해 제공될 수 있고, 트랜지스터들(112)의 소스 및 드레인 중 하나는 각각의 신호선들에 전기적으로 접속될 수 있다.
화소(104)는 신호선(103)을 통해 구동 회로(111)로부터 화상 데이터를 포함하는 신호가 제공되고, 그에 의해 표시 상태가 제어된다. 화소(104)는 예를 들면, 트랜지스터와 같은 스위칭 소자 및 액정 소자 또는 발광 소자와 같은 표시 소자를 포함하고, 그 상태는 스위칭 소자의 턴 온 또는 오프에 의해 제어된다. 화상 데이터가 입력되는 타이밍은 예를 들면, 도 1에 도시된 바와 같이 주사선(105)이 부가적으로 제공되는 경우에 주사선(105)을 통해 입력되는 신호에 따라 설정된다.
도 1에 도시된 표시 장치에서, 구동 회로(111)의 공핍형 트랜지스터 및 트랜지스터(112)로서 이용되는 공핍형 트랜지스터는 동일한 구조를 가질 수 있음을 유념한다; 예를 들면, 이들 둘다는, 채널 형성 영역을 포함하는 산화물 반도체층을 가질 수 있다. 또한, 도 1에 도시된 표시 장치에서, 구동 회로(111)의 공핍형 트랜지스터 및 트랜지스터(112)로서 이용되는 공핍형 트랜지스터는 동일한 도전형을 가질 수 있다. 그러나, 이 실시형태는 이에 제한되지 않는다; 예를 들면, 트랜지스터(112)의 구조는 구동 회로(111)의 트랜지스터의 구조와 상이할 수 있다.
또한, 구동 회로(111)의 트랜지스터 및 트랜지스터(112)로서, 예를 들면 보텀 게이트 트랜지스터들이 이용될 수 있다.
또한, 트랜지스터(112)의 채널 폭은 구동 회로(111)의 트랜지스터의 채널 폭보다 클 수 있다. 트랜지스터(112)의 채널 폭을 충분히 크게 만듦으로써, 트랜지스터(112)의 스위칭 동작에 대한 원하지 않는 전하 축적의 영향이 감소될 수 있다.
다음, 도 1에 도시된 표시 장치의 동작의 예가 설명될 것이다. 이 주어진 예에서, 트랜지스터(112)는 n-채널 트랜지스터이고, 주사선(105) 및 주사선(107)을 통해 입력되는 주사 신호는 제 1 전압 레벨 및 제 2 전압 레벨을 가진 이진 디지털 신호임을 유념한다. 주사선(105)을 통해 입력되는 주사 신호는 제 1 전압 레벨에서 전압 V1(또한 간단히 V1이라고도 칭해짐) 및 제 2 전압 레벨에서 전압 V2(또한 간단히 V2라고도 칭해짐)을 가진다; 반면, 주사선(107)을 통해 입력되는 주사 신호는 제 1 전압 레벨에서 전압 V2 및 제 2 전압 레벨에서 전압 V3(간단히 V3이라고 칭해짐)을 가진다. 전압 V1은 전압 V2보다 높고, 전압 V3은 전압 V2보다 낮고, 전압 V2는 접지 전위이다. 그 외에도, 접지 전위(또한 Vgnd라고도 칭해짐)는 기준 전압선(108)에 인가된다.
도 1에 도시된 표시 장치의 동작의 예는 화소(104)가 선택되지 않은 기간(또한 비선택 기간이라고도 칭해짐) 및 화소(104)가 선택된 기간(또한 선택 기간이라고도 칭해짐)으로 나누어진다. 복수의 화소들(104)이 행들 및 열들로 배열되는 경우에, 비선택 기간은 화소들(104) 중 어느 것도 선택되지 않은 기간인 반면, 선택 기간은 화소들(104) 중 어느 하나가 선택되는 기간이다.
먼저, 비선택 기간에서, 주사선(105)의 전압은 전압 V2이고, 주사선(107)의 전압(또한 V107이라고도 칭해짐)은 전압 V2이다.
이 때 트랜지스터(112)가 주사선(107)의 전압으로 인해 온 상태로 진입하기 때문에, 주사선(103) 및 기준 전압선(108)은 전기 접속된다; 따라서, 신호선(103) 또는 신호선(103)에 전기적으로 접속된 소자, 전극 또는 배선에 전하가 축적되는 경우, 축적 전하는 신호선(103) 및 트랜지스터(112)를 통해 기준 전압선(108)으로 방전된다.
다음, 선택 기간에서, 주사선(105)의 전압은 전압 V1이 되고, 주사선(107)의 전압은 전압 V3이 된다.
이때, 트랜지스터(112)는 오프 상태로 진입한다; 따라서, 신호선(103)을 통해 구동 회로(111)로부터 화소(104)로 화상 데이터를 포함하는 신호가 입력된다. 화상 데이터를 포함하는 신호가 입력되는 화소(104)는 입력된 화상 데이터에 따라 표시 상태가 된다.
또한 복수의 화소들(104)이 행들 및 열들로 배열되는 경우에도, 유사한 동작이 수행된다. 먼저, 각각의 신호선들(103)에 전기적으로 접속되는 트랜지스터들(112)이 비선택 기간에서 온 상태로 진입하기 때문에, 신호선들(103) 및 기준 전압선(108)은 전기 접속된다; 따라서, 신호선들(103) 또는 신호선들(103)에 전기적으로 접속된 소자, 전극 또는 배선에 전하가 축적되는 경우에, 전하는 신호선들(103) 및 트랜지스터들(112)을 통해 기준 전압선(108)으로 방전된다. 선택 기간에, 트랜지스터들(112)은 오프 상태로 진입하고, 화상 데이터가 주사선들(105)을 통해 화소들(104)에 순차적으로 입력된다. 화상 데이터가 입력되는 화소는 표시 상태가 된다.
트랜지스터들(112)이 온 상태로 진입하는 복수의 비선택 기간들이 제공될 수 있다. 예를 들면, 비선택 기간은 트랜지스터(112)를 한 프레임의 선택 기간과 다음 프레임의 선택 기간 사이에서 온 상태로 스위칭하도록 제공될 수 있다.
상술된 바와 같이, 이 실시형태의 표시 장치에서, 신호선에 전기적으로 접속된 소자, 전극 또는 배선에서 전하가 축적되는 경우에, 축적 전하는 신호선을 통해 기준 신호선으로 선택적으로 방전될 수 있다. 그 외에도, 표시 장치가 보텀 게이트 트랜지스터를 이용하여 형성될 때, 백 채널부에서 전하가 축적되는 경우, 축적 전하는 신호선을 통해 기준 전압선으로 방전될 수 있다. 따라서, 기생 채널의 생성이 억제될 수 있고 누설 전류가 감소될 수 있다.
또한, 공핍형 트랜지스터가 원하지 않는 축적 전하를 방전하기 위한 트랜지스터로서 이용될 때, 트랜지스터는 전압 인가 없이 온 상태로 스위칭될 수 있다. 따라서, 원하지 않는 축적 전하가 표시 장치가 동작되지 않을 때 방전될 수 있다; 따라서 표시 동작에 대한 영향이 억제될 수 있다.
(실시형태 2)
이 실시형태에서, 본 발명의 일 실시형태인 표시 장치의 구동 회로부의 구조의 예가 설명될 것이다.
이 실시형태의 구동 회로부의 구조는 도 2a 및 도 2b를 참조하여 설명될 것이다. 도 2a 및 도 2b는 이 실시형태에서의 구동 회로부의 구조의 예를 도시한다. 도 2a는 상면도이고 도 2b는 도 2a의 라인 Z1-Z2 및 라인 Z3-Z4를 따라 취해진 단면도이다.
도 2a 및 도 2b에 도시된 구동 회로부는 기판(201) 위에 트랜지스터(251), 트랜지스터(252) 및 트랜지스터(253)를 포함한다.
트랜지스터(251) 및 트랜지스터(252)는 도 1에 도시된 구동 회로부(111)의 논리 회로에 이용된 소자의 예들이다. 트랜지스터들의 등가 회로도는 도 3에 도시된다.
트랜지스터(251)는 공핍형 트랜지스터이고, 높은 전원 전압(또한 Vdd라고도 칭해짐)이 소스 및 드레인 중 하나에 인가된다. 트랜지스터의 소스 및 드레인 중 다른 하나와 게이트는 서로 전기적으로 접속된다(즉, 트랜지스터(251)가 다이오드-접속된다).
소스 및 드레인 중 다른 하나와 게이트가 도 3에 도시된 트랜지스터(251)에서 전기적으로 접속(즉, 트랜지스터(251)가 다이오드-접속)되지만, 구조는 이에 제한되지 않음을 유념한다. 예를 들면, 게이트는 트랜지스터(251)의 소스 및 드레인 중 하나에 전기적으로 접속될 수 있다. 또한, 다른 신호가 게이트를 통해 입력될 수 있다.
트랜지스터(252)는 신호가 게이트를 통해 입력되는 인핸스먼트형 트랜지스터이고, 트랜지스터(252)의 소스 및 드레인 중 하나는 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 낮은 전원 전압(또한 Vss라고도 칭해짐)이 소스 및 드레인 중 다른 하나에 인가된다. 낮은 전원 전압은 예를 들면 접지 전위이거나 소정 전압이다.
높은 전원 전압은 낮은 전원 전압보다 상대적으로 높고, 낮은 전원 전압은 높은 전원 전압보다 상대적으로 낮음을 유념한다. 각각의 값은 회로의 명세들 등에 따라 적합하게 설정되고, 따라서 값에 대한 특정 제한은 없다. 예를 들면, Vdd의 값이 Vss의 값보다 높을 때에도, │Vdd│의 값이 항상 │Vss│의 값보다 높은 것은 아니다. 또한, Vdd의 값이 Vss의 값보다 높을 때에도, Vgnd의 값이 항상 Vss의 값과 같거나 더 높은 것은 아니다.
예를 들면, 고-레벨 디지털 신호가 입력 신호(또한 IN이라고도 칭해짐)로서 트랜지스터(251)의 게이트에 입력될 때, 논리 회로는 출력 신호(또한 OUT라고도 칭해짐)로서 저-레벨 디지털 신호를 출력하는 반면, 저-레벨 디지털 신호가 트랜지스터(251)의 게이트에 입력될 때, 논리 회로는 출력 신호로서 고-레벨 디지털 신호를 출력한다.
트랜지스터(253)는 도 1에 도시된 트랜지스터(112)에 대응한다.
다음, 트랜지스터들의 구조들이 설명될 것이다. 트랜지스터(251)는 기판(201) 위의 게이트 전극(211a), 게이트 전극(211a) 위의 게이트 절연층(202), 게이트 절연층(202)이 사이에 개재된 게이트 전극(211a) 위의 산화물 반도체층(223a), 및 산화물 반도체층(223a)의 일부 위에 도전층(215a) 및 도전층(215b)을 포함한다.
트랜지스터(252)는 기판(201) 위의 게이트 전극(211b), 게이트 전극(211b) 위의 게이트 절연층(202), 게이트 절연층(202)이 사이에 개재된 게이트 전극(211b) 위의 산화물 반도체층(223b), 및 산화물 반도체층(223b)의 일부 위의 도전층(215b) 및 도전층(215c)을 포함한다.
트랜지스터(253)는 기판(201) 위의 게이트 전극(211c), 게이트 전극(211c) 위의 게이트 절연층(202), 게이트 절연층(202)이 사이에 개재된 게이트 전극(211c) 위의 산화물 반도체층(223c), 및 산화물 반도체층(223c)의 일부 위의 도전층(215b) 및 도전층(215d)을 포함한다.
도전층들(215a 내지 215d)의 각각은 소스 전극 또는 드레인 전극으로서 기능한다.
산화물 반도체층들(223a 내지 223c)에는 탈수화 또는 탈수소화(dehydrogenation)가 행해지고, 산화물 절연층(207)은 산화물 반도체층들(223a 내지 223c)과 접촉하여 형성된다. 이러한 산화물 반도체층을 채널 형성 영역으로 포함하는 트랜지스터는 장기간 이용 또는 높은 부하로 인해 V번째 시프트가 거의 발생하지 않기 때문에 높은 신뢰도를 가진다.
질화물 절연층이 산화물 절연층(207) 위에 제공될 수 있음을 유념한다. 기판의 측면 부근으로부터 수분, 수소 이온들 및 OH-와 같은 불순물들의 침입을 차단하도록, 질화물 절연층이 게이트 절연층(202) 또는 산화물 절연층(207) 아래에 제공되는 하지로서 기능하는 절연층과 접촉되는 것이 바람직하다. 특히, 산화물 절연층(207) 또는 하지로서 기능하는 절연층과 접촉하는 게이트 절연층(202)으로서 실리콘 질화층을 이용하는 것이 효과적이다. 달리 말하면, 실리콘 질화층들이 산화물 반도체층을 둘러싸도록 산화물 반도체층 위에, 아래에 및 주변에 제공될 때, 표시 장치의 신뢰도가 개선된다.
또한, 도 2a 및 도 2b에 도시된 구동 회로부에서, 평탄화 절연층(216)이 산화물 절연층(207) 위에 제공된다. 그 외에도, 도전층(217a)이 산화물 절연층(207) 및 평탄화 절연층(216)을 사이에 개재하여 산화물 반도체층(223a) 위에 제공되고, 도전층(217b)이 산화물 절연층(207) 및 평탄화 절연층(216)을 사이에 개재하여 산화물 반도체층(223b) 위에 제공되고, 도전층(217c)이 산화물 절연층(207) 및 평탄화 절연층(216)을 사이에 개재하여 산화물 반도체층(223c) 위에 제공된다. 도전층들(217a 내지 217c)의 각각은 제 2 게이트 전극으로서 기능한다. 도전층들(217a 내지 217c)에 제 2 게이트 전압이 인가되고, 그에 의해 트랜지스터들(251 내지 253)의 임계 전압들이 제어될 수 있다.
평탄화 절연층(216)이 반드시 제공되어야 하는 것은 아님을 유념한다. 평탄화 절연층(216)이 제공되지 않는 경우에, 도전층들(217a 내지 217c)은 산화물 절연층(207) 위(제공되는 경우 질화물 절연층 위)에 제공될 수 있다.
예를 들면, 소스 전극의 전압과 동일하거나 높은 전압이 도전층들(217a 내지 217c)의 각각에 인가될 때, 트랜지스터들의 임계 전압들은 음의 방향으로 시프트된다; 소스 전극의 전압보다 낮은 전압이 도전층들(217a 내지 217c)의 각각에 인가될 때, 트랜지스터들의 임계 전압들은 양의 방향으로 시프트된다.
예를 들면, 공핍형 트랜지스터의 경우에, 임계 전압은 제 2 게이트 전극의 전압이 소스 전극의 전압보다 충분히 낮게 설정될 때 양의 방향으로 시프트될 수 있다. 따라서, 제 2 게이트 전극을 이용함으로써, 공핍형 트랜지스터들은 인핸스먼트형 트랜지스터들로 선택적으로 변경될 수 있다.
인핸스먼트형 트랜지스터의 경우에, 임계 전압은 제 2 게이트 전극의 전압이 소스 전극의 전압보다 충분히 높게 설정될 때 음의 방향으로 시프트될 수 있다. 따라서, 제 2 게이트 전극을 이용함으로써, 인핸스먼트형 트랜지스터들은 공핍형 트랜지스터들로 선택적으로 변경될 수 있다.
그 외에도, 인핸스먼트형 트랜지스터의 경우에, 임계 전압은 제 2 게이트 전극의 전압이 소스 전극의 전압보다 충분히 낮게 설정될 때 양의 방향으로 더 시프트될 수 있다. 따라서, 제 2 게이트 전극에 충분히 낮은 전압을 인가함으로써, 입력 신호가 하이일 때에도 트랜지스터가 오프 상태가 되도록 트랜지스터들의 특성들이 변경될 수 있다.
상기의 방식으로, 제 2 게이트 전극을 갖는 트랜지스터의 임계 전압은 제 2 게이트 전극에 인가된 전압에 의해 제어될 수 있다. 따라서, 예를 들면 트랜지스터(251)가 공핍형이 되는 반면 트랜지스터(252)가 인핸스먼트형이 되도록, 제 2 게이트 전압들이 각각의 제 2 게이트 전극들에 인가되는 경우, 논리 회로는 산화물 반도체를 포함하는 트랜지스터들을 이용하여 제공될 수 있다. 또한, 공핍형의 트랜지스터(253)를 제공함으로써, 신호선 또는 신호선에 전기적으로 접속된 소자, 전극 또는 배선에 전하가 축적되는 경우 전하를 방전하기 위한 공핍형 트랜지스터가 제공될 것이다. 따라서, 산화물 반도체를 포함하는 트랜지스터들을 이용한 표시 장치에서도, 누설 전류가 감소될 수 있다. 그 외에도, 표시 장치가 보텀 게이트 트랜지스터를 이용하여 형성될 때, 백 채널부에 전하가 축적되는 경우, 축적 전하는 신호선을 통해 기준 전압선으로 방전될 수 있다. 따라서, 기생 채널의 생성이 억제될 수 있고, 누설 전류가 감소될 수 있다.
도 2a 및 도 2b에 도시된 구동 회로부에서, 도전층들(217a 내지 217c)이 트랜지스터들(251 내지 253) 위에 각각 제공되지만, 구조는 이에 제한되지 않음을 유념한다. 예를 들면, 제 2 게이트 전극으로서 기능하는 도전층은 공핍형 트랜지스터로서 기능하는 트랜지스터 위에만 또는 인핸스먼트형 트랜지스터로서 기능하는 트랜지스터 위에만 제공될 수 있다.
또한, 이 실시형태의 표시 장치는 논리 회로의 트랜지스터의 게이트 전극이 다른 트랜지스터의 소스 전극 또는 드레인 전극에 직접 접속되는 구조를 가질 수 있다. 예를 들면, 트랜지스터(251)의 게이트 전극(211a)이 트랜지스터(252)의 도전층(215b)과 접촉할 수 있도록 게이트 절연층(202)에 개구부가 형성되는 경우, 양호한 접촉이 제공될 수 있고, 그에 의해 접촉 저항이 감소될 수 있다. 따라서, 개구부들의 수가 감소될 수 있으며, 이것은 논리 회로에 의해 점유된 면적을 감소시킨다.
대안적으로, 이 실시형태의 표시 장치는 도 4에 도시된 구조를 가질 수 있다. 구조에서, 한 쌍의 버퍼층들로서 기능하는 산화물 도전층(214a) 및 산화물 도전층(214b)이 산화물 반도체층(223a) 위에 제공되고, 한 쌍의 전극들로서 기능하는 도전층(215a) 및 도전층(215b)은 트랜지스터(251)의 산화물 도전층(214a) 및 산화물 도전층(214b)과 접촉하여 제공된다; 한 쌍의 버퍼들로서 기능하는 산화물 도전층(214c) 및 산화물 도전층(214d)이 산화물 반도체층(223b) 위에 제공되고, 한 쌍의 전극들로서 기능하는 도전층(215b) 및 도전층(215c)은 트랜지스터(252)의 산화물 도전층(214c) 및 산화물 도전층(214d)과 접촉하여 제공된다; 그리고 한 쌍의 버퍼층들로서 기능하는 산화물 도전층(214e) 및 산화물 도전층(214f)이 산화물 반도체층(223c) 위에 제공되고, 한 쌍의 전극들로서 기능하는 도전층(215b) 및 도전층(215d)은 트랜지스터(253)의 산화물 도전층(214e) 및 산화물 도전층(214f)과 접촉하여 제공된다.
산화물 도전층(214a)과 산화물 도전층(214b) 및 산화물 도전층(214c)과 산화물 도전층(214d)은 산화물 반도체층(223a) 및 산화물 반도체층(223b)보다 높은 도전성을 가지고 트랜지스터(251) 및 트랜지스터(252)의 소스 영역들 및 드레인 영역들로서 기능한다.
산화물 도전층들(214a 내지 214f)을 형성하기 위해 이용되는 산화물 도전막으로서, In-Sn-Zn-O-계, In-Al-Zn-O-계, Sn-Ga-Zn-O-계, Al-Ga-Zn-O-계, Sn-Al-Zn-O-계, In-Zn-O-계, Sn-Zn-O-계, Al-Zn-O-계, In-Sn-O-계, In-O-계, Sn-O-계, 또는 Zn-O-계 금속 산화물과 같이 가시광을 투과하는 도전 재료의 막이 이용될 수 있다. 산화물 도전막의 두께는 1nm 이상 300nm의 이하의 범위 내에서 적합하게 설정된다. 스퍼터링 방법을 이용하는 경우에, 결정화를 억제하는 SiOx (x > 0)가 투광성 도전막에 포함되도록 2wt% 이상 10wt% 이하의 SiO2를 포함한 타겟으로 성막이 수행되어, 투광성 도전막이 탈수화 또는 탈수소화를 위해 나중에 수행되는 열 처리시 결정화되는 것이 방지될 수 있는 것이 바람직하다.
또한, In-Ga-Zn-O-계 막이 산화물 반도체층 및 산화물 도전층으로서 이용되는 경우, 예를 들면, 채널 형성 영역으로서 기능하는 산화물 반도체층들(223a 내지 223c)과, 소스 영역들 및 드레인 영역들로서 기능하는 산화물 도전층들(214a 내지 214f)이 상이한 성막 조건들 하에서 별도로 형성될 수 있다.
예를 들면, 스퍼터링 방법에 의한 성막의 경우, 아르곤 가스에서 형성된 산화물 반도체막을 이용하여 형성되는 산화물 도전층들(214a 내지 214f)은 n-형 도전성을 가지고 0.01 eV 이상 0.1 eV 이하의 활성화 에너지(ΔE)를 가진다.
이 실시형태에서, 산화물 도전층들(214a 내지 214f)이 In-Ga-Zn-O-계 막들이고 적어도 비정질 성분들을 포함하는 것을 유념한다. 또한, 산화물 도전층들(214a 내지 214f)은 결정 입자들(또한 나노크리스탈들이라고도 칭해짐)을 포함할 수 있다. 산화물 도전층들(214a 내지 214f)에서의 결정 입자들은 대략 1nm 내지 10nm, 통상적으로 대략 2nm 내지 4nm의 직경을 가진다.
산화물 도전층들(214a 내지 214f)은 반드시 제공될 필요는 없지만, 산화물 도전층들(214a 내지 214f)이 채널 형성층들로서 기능하는 산화물 반도체층들(223a 내지 223c)과 소스 전극들 및 드레인 전극들로서 기능하는 도전층들(215a 내지 215d) 사이에 제공되는 경우, 양호한 전기 접합들이 획득될 수 있고, 트랜지스터들(251 내지 253)이 안정적으로 동작할 수 있다. 또한, 높은 드레인 전압에서 높은 이동성이 유지될 수 있다.
그 후에, 도 2에 도시된 구동 회로부의 제작 방법이 도 5a 내지 도 5c 및 도 6a 및 도 6b를 참조하여 설명될 것이다. 도 5a 내지 도 5c 및 도 6a 및 도 6b는 도 2a 및 도 2b에 도시된 구동 회로부의 제작 방법의 예의 단면도들이다.
먼저, 기판(201)이 준비된다. 도전막이 기판(201) 위에 형성되고, 게이트 전극(211a), 게이트 전극(211b) 및 게이트 전극(211c)을 형성하기 위해 제 1 포토리소그래피 단계가 수행된다(도 5a 참조). 형성된 게이트 전극들은 테이퍼 형상을 가지는 것이 바람직함을 유념한다.
기판(201)이 절연 표면을 가지고 적어도 충분한 내열성을 가져서 나중에 수행될 열 처리를 견디는 것이 필수적이다. 기판(201)으로서, 예를 들면 유리 기판 등이 이용될 수 있다.
유리 기판으로서, 나중의 열 처리의 온도가 높은 경우, 그 변형점이 730℃ 이상인 유리 기판이 이용되는 것이 바람직하다. 유리 기판으로서, 예를 들면, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리 또는 바륨보로실리케이트 유리와 같은 유리 재료가 이용된다. 붕산보다 바륨 산화물(BaO)을 더 함유함으로써, 내열성이고 더욱 실용적인 유리 기판이 획득될 수 있음을 유념한다. 따라서, B2O3보다 많은 BaO를 함유한 유리 기판이 이용되는 것이 바람직하다.
세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은 절연체로 이루어진 기판이 상기 유리 기판 대신에 기판(201)으로서 이용될 수 있음을 유념한다. 대안적으로, 결정화된 유리 기판 등이 이용될 수 있다.
하지막으로서 기능하는 절연막이 기판(201)과 게이트 전극들(211a 내지 211c) 사이에 제공될 수 있다. 하지막은 기판(201)으로부터 불순물 원소의 확산을 방지하는 기능을 가지고, 실리콘 질화막, 실리콘 산화막, 실리콘 질화산화막, 및 실리콘 산화질화막 중 하나 이상을 이용하여, 단일층 또는 적층 구조를 가지도록 형성될 수 있다.
게이트 전극들(211a 내지 211c)을 형성하기 위한 도전막의 재료의 예로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료 또는 이들 재료들 중 어느 것을 주성분으로 함유한 합금 재료가 이용될 수 있다. 게이트 전극들(211a 내지 211c)을 형성하기 위한 도전막이 단일막, 또는 하나 또는 복수의 이들 재료들을 함유한 적층막으로 형성될 수 있다.
게이트 전극들(211a 내지 211c)을 형성하기 위한 도전막으로서, 예를 들면, 티타늄막, 티타늄막 위에 제공된 알루미늄막, 알루미늄막 위에 제공된 티타늄막을 포함하는 3층 적층막, 또는 몰리브덴막, 몰리브덴막 위에 제공된 알루미늄막 및 알루미늄막 위에 제공된 몰리브덴막을 포함하는 3층 적층막이 이용되는 것이 바람직하다. 말할 필요도 없이, 단층막, 2층 적층막 또는 4개 이상의 적층막이 금속 도전막으로서 이용될 수 있다. 티타늄막, 알루미늄막 및 티타늄막의 도전막들의 적층이 도전막으로서 이용될 때, 염소 기체로 건식 에칭 방법에 의해 에칭이 수행될 수 있다.
그 후에, 게이트 절연층(202)이 게이트 전극들(211a 내지 211c) 위에 형성된다.
게이트 절연층(202)은 단일층, 또는 실리콘 산화층, 실리콘 질화층, 실리콘 산화질화층, 및 실리콘 질화산화층 중 어느 하나의 적층 구조를 가지도록 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다. 예를 들면, 실리콘 산화질화층이 형성될 때, 그것은 성막 가스로서 SiH4, 산소 및 질소를 이용하여 플라즈마 CVD 방법에 의해 형성될 수 있다. 게이트 절연층(202)은 100nm 이상 500nm 이하의 두께를 가진다. 적층 구조의 경우, 50nm 이상 200nm 이하의 두께를 가진 제 1 게이트 절연층 및 5nm 이상 300nm 이하의 두께를 가진 제 2 게이트 절연층이 이 순서로 적층된다. 인 또는 붕소로 도핑된 실리콘 타겟을 이용하여 형성되는 실리콘 산화막이 게이트 절연층(202)으로서 이용될 때, 불순물들(수분, 수소 이온들 및 OH-와 같은)의 진입이 억제될 수 있다.
이 실시형태에서, 200nm 이하의 두께를 가진 실리콘 질화층이 게이트 절연층(202)으로서 플라즈마 CVD 방법에 의해 형성된다.
그 후에, 2nm 이상 200nm 이하의 두께를 가진 산화물 반도체막이 게이트 절연층(202) 위에 형성된다. 산화물 반도체막이 형성된 후에 탈수화 또는 탈수소화를 위해 열 처리가 수행될 때에도 산화물 반도체막이 비정질이 되도록 두께가 50nm 이하인 것이 바람직하다. 산화물 반도체막의 두께를 작게 함으로써, 산화물 반도체층의 형성 후에 열 처리가 수행될 때 결정화가 억제될 수 있다.
산화물 반도체막이 스퍼터링 방법에 의해 형성되기 전에, 성막시 생성되고 게이트 절연층(202)의 표면에 접착된 가루 물질들은 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거되는 것이 바람직함을 유념한다. 역 스퍼터링은, 타겟측에 대한 전압의 인가 없이, 표면이 개질될 수 있도록 기판의 부근에 플라즈마를 생성하기 위해 아르곤 분위기에서 기판측에 전압을 인가하기 위해 RF 전원이 이용되는 방법을 의미한다. 아르곤 분위기 대신에 질소, 헬륨, 산소 등이 이용될 수 있음을 유념한다.
산화물 반도체막으로서, 다음 중 어느 하나가 이용될 수 있다: In-Ga-Zn-O-계 막, In-Sn-Zn-O-계 산화물 반도체막, In-Al-Zn-O-계 산화물 반도체막, Sn-Ga-Zn-O-계 산화물 반도체막, Al-Ga-Zn-O-계 산화물 반도체막, Sn-Al-Zn-O-계 산화물 반도체막, In-Zn-O-계 산화물 반도체막, Sn-Zn-O-계 산화물 반도체막, Al-Zn-O-계 산화물 반도체막, In-Sn-O-계 산화물 반도체막, In-O-계 산화물 반도체막, Sn-O-계 산화물 반도체막, 및 Zn-O-계 산화물 반도체막. 이 실시형태에서, 산화물 반도체막은 스퍼터링 방법에 의해 In-Ga-Zn-O-계 산화물 반도체 타겟을 이용하여 형성된다. 대안적으로, 산화물 반도체막은 희가스(통상적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로, 아르곤)와 산소를 포함한 혼합 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법을 이용하는 경우에, 결정화를 방지하는 SiOx (x > 0)가 산화물 반도체막에 포함되도록 2wt% 이상 10wt% 이하로 SiO2를 포함하는 타겟으로 성막될 수 있다. 따라서, 나중에 형성되는 산화물 반도체층들의 결정화는 탈수화 또는 탈수소화를 위해 나중에 수행되는 열 처리시 억제될 수 있다.
산화물 반도체막은 In을 함유하는 산화물 반도체막, 더욱 바람직하게는 In 및 Ga를 함유하는 산화물 반도체막인 것이 바람직하다.
여기서, 산화물 반도체막은, 기판과 타겟 사이의 거리가 100mm이고, 압력이 0.6Pa이고, 직류(DC) 전원이 0.5kW이고, 산소(산소 유량의 비율은 100%임) 분위기 하에서, In, Ga 및 Zn(In2O3 : Ga2O3 : ZnO = 1 : 1: 1 [몰 비]의 조성비로)을 포함하는 산화물 반도체 타겟을 이용하여 형성된다. 성막시에 생성되는 가루 물질들이 감소될 수 있고 막 두께가 균일하게 이루어질 수 있기 때문에 펄스 직류(DC) 전원이 바람직하다는 것을 유념한다. 이 실시형태에서, In-Ga-Zn-O-계 막은 산화물 반도체막으로서 스퍼터링 방법에 의해 In-Ga-Zn-O-계 산화물 반도체 타겟을 이용하여 형성된다.
스퍼터링 방법의 예들은 스퍼터링 전원으로 고주파 전원이 이용되는 RF 스퍼터링 방법, 스퍼터링 전원으로 DC 전원이 이용되는 DC 스퍼터링 방법, 및 펄스 방식으로 바이어스가 인가되는 펄스 DC 스퍼터링 방법을 포함한다. RF 스퍼터링 방법은 절연막이 형성되는 경우에 주로 이용되고, DC 스퍼터링 방법은 금속 도전막이 형성되는 경우에 주로 이용된다.
그 외에도, 복수의 타겟들의 상이한 재료들이 설치될 수 있는 멀티-소스 스퍼터링 장치도 또한 존재한다. 멀티-소스 스퍼터링 장치를 이용하여, 상이한 재료들의 막들이 동일한 챔버에 적층되도록 형성될 수 있거나, 동일한 챔버에서 동시에 복수 종류의 재료의 전기 방전에 의해 성막될 수 있다.
그 외에도, 챔버 내부에 자기 시스템이 구비되고 마그네트론 스퍼터링 방법(magnetron sputtering method)에 이용되는 스퍼터링 장치, 및 글로 방전을 이용하지 않고 마이크로파들의 이용으로 생성된 플라즈마가 이용되는 ECR 스퍼터링 방법에 이용되는 스퍼터링 장치가 존재한다.
또한, 스퍼터링 방법을 이용한 성막 방법으로서, 타겟 물질 및 스퍼터링 가스 성분이 화합물 박막을 형성하기 위해 성막 동안 서로 화학적으로 반응하게 되는 반응 스퍼터링 방법과, 성막 동안 전압이 또한 기판에 인가되는 바이어스 스퍼터링 방법도 또한 존재한다.
그 후에, 산화물 반도체막은 제 2 포토리소그래피 단계에 의해 섬형상들(islands)로 가공되고, 그에 의해 산화물 반도체층(223a), 산화물 반도체층(223b), 및 산화물 반도체층(223c)이 형성된다(도 5b 참조). 제 2 포토리소그래피 단계 후에, 층들로부터 수소 및 물과 같은 불순물들을 제거하기 위해, 산화물 반도체층들(223a 내지 223c)이 불활성 가스 분위기(질소, 헬륨, 네온 또는 아르곤과 같이)에서 열 처리(400℃ 이상과 750℃ 미만에서)를 받는 것이 바람직함을 유념한다.
다음에, 산화물 반도체층들은 탈수화 또는 탈수소화가 행해진다. 탈수화 또는 탈수소화를 위한 제 1 열 처리는 400℃ 이상 750℃ 미만, 바람직하게는 425℃ 이상 750℃ 미만의 온도에서 수행된다. 425℃ 이상 750℃ 미만의 온도의 경우에, 열 처리 시간은 1시간 또는 그보다 짧을 수 있는 반면, 425℃ 미만의 온도의 경우에, 열 처리 시간은 1시간보다 길어짐을 유념한다. 여기서, 열 처리 장치들 중 하나인 전기로(electric furnace)에 기판이 넣어지고, 질소 분위기에서 산화물 반도체층들에 대한 열 처리가 수행된다. 그 후에, 산화물 반도체층들은 공기 및 물에 노출되지 않고, 산화물 반도체층들에 수소가 다시 혼입되는 것이 방지된다. 이 실시형태에서, 물이 다시 침입되는 것을 방지할 만큼 충분히 낮은 온도로, 특히 질소 분위기에서 및 하나의 노에서 가열 온도 T를 100℃ 이상 낮추는 온도로 탈수화 또는 탈수소화가 산화물 반도체층들에 행해지는 가열 온도 T로부터 저속 냉각이 수행된다. 또한, 질소 분위기에 대한 제한 없이, 헬륨, 네온, 아르곤 등에서 탈수화 또는 탈수소화가 수행된다.
열 처리 장치가 전기로에 제한되지 않고, 저항 가열기와 같은 가열기로부터 열 전도 또는 열 복사에 의해 대상을 가열하기 위한 디바이스가 장치에 제공될 수 있음을 유념한다. 예를 들면, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치와 같은 RTA(rapid thermal annealing) 장치가 이용될 수 있다. LRTA 장치는, 할로겐 램프, 금속 할로겐화 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자기파)의 복사에 의해 대상을 가열하기 위한 장치이다. GRTA 장치는 고온 기체를 이용하여 열 처리를 위한 장치이다. 기체로서, 열 처리에 의해 대상과 거의 반응하지 않는 불활성 기체가 이용된다. 예를 들면, 질소 또는 아르곤과 같은 희가스가 이용된다.
산화물 반도체층들이 400℃ 이상 750℃ 미만에서 열 처리를 받을 때, 산화물 반도체층들의 탈수화 또는 탈수소화가 달성될 수 있다; 따라서, 물(H2O)이 나중 단계들에서 산화물 반도체층들에 다시 함유되는 것이 방지될 수 있다.
제 1 열 처리에서, 물, 수소 등이 헬륨, 네온 또는 아르곤과 같은 희가스 또는 질소에 함유되지 않는 것이 바람직함을 유념한다. 제 1 열 처리에서, 열 처리 장치에 도입되는 헬륨, 네온 또는 아르곤과 같은 희가스 또는 질소는 6N(99.9999 %) 이상의 순도, 특히 7N(99.99999 %) 이상의 순도를 가지는 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 특히 0.1ppm 이하인 것이 바람직하다).
산화물 반도체층들이 산화물 반도체층들의 재료 또는 제 1 열 처리의 조건들에 의존하여, 일부 경우들에서 결정화에 의해 미결정층들 또는 다결정층들이 되는 것을 유념한다. 예를 들면, 산화물 반도체층들은 90% 이상 또는 80% 이상을 갖는 미결정 반도체층들이 되도록 결정화될 수 있다. 또한, 산화물 반도체층들의 재료 또는 제 1 열 처리의 조건들에 의존하여, 산화물 반도체층들은 결정 성분을 함유하지 않은 비정질 산화물 반도체층들이 될 수 있다.
산화물 반도체층들은 제 1 열 처리 후에, 산소-결핍 및 저저항 산화물 반도체층들, 즉 n-형 저저항 산화물 반도체층들로 변경된다. 제 1 열 처리 후의 산화물 반도체층들은 형성 직후의 산화물 반도체층들보다 높은 캐리어 농도를 가지고, 바람직하게는 1 × 1018/cm3 이상의 캐리어 농도를 가진다.
게이트 전극들(211a 내지 211c)이 게이트 전극들의 재료 또는 제 1 열 처리의 조건들에 의존하여 미결정층들 또는 다결정층들로 결정화될 수 있음을 유념한다. 예를 들면, 인듐 산화물-주석 산화물 합금층들이 게이트 전극들(211a 내지 211c)로서 이용되는 경우에, 게이트 전극들(211a 내지 211c)이 1시간 동안 450℃에서 제 1 열 처리에 의해 결정화되지만, 실리콘 산화물을 함유하는 인듐 산화물-주석 산화물 합금층들이 게이트 전극들(211a 내지 211c)로서 이용되는 경우에, 게이트 전극들(211a 내지 211c)은 결정화되지 않는다.
산화물 반도체층의 제 1 열 처리는 섬형상 산화물 반도체층으로 가공되기 전에 산화물 반도체막 상에서 수행될 수 있다. 그 경우, 제 1 열 처리 후에, 기판은 열 처리 장치로부터 꺼내지고, 포토리소그래피 단계에 들어간다.
그 후에, 트랜지스터들의 소스 전극들 및 드레인 전극들을 형성하기 위한 도전막이 게이트 절연층(202) 및 산화물 반도체층들(223a 내지 223c) 위에 형성된다.
도전막에 대해, Ti, Mo, W, Al, Cr, Cu 및 Ta로부터 선택된 원소, 이들 원소들 중 어느 것을 성분으로 함유하는 합금, 조합시 이들 원소들 중 어느 것을 함유한 합금 등이 이용된다. 도전막은 이들 원소들 중 어느 것을 함유한 단일층에 제한되지 않고, 2개 이상의 층들의 적층이 될 수 있다. 이 실시형태에서, 티타늄막(100nm의 두께를 가짐), 알루미늄막(200nm의 두께를 가짐) 및 티타늄막(100nm의 두께를 가짐)이 적층된 3층 도전막이 형성된다. 티타늄막 대신에, 티타늄 질화막이 이용될 수 있다.
200℃ 내지 600℃에서 열 처리를 수행하는 경우에, 도전막은 이 열 처리를 견딜 수 있도록 내열성을 가지는 것이 바람직함을 유념한다. 예를 들면, 힐록들(hillocks)을 방지하는 원소가 첨가된 알루미늄 합금, 또는 내열성 도전막으로 적층된 도전막을 이용하는 것이 바람직하다. 도전막을 형성하기 위한 방법으로서, 스퍼터링 방법, 진공 증착 방법(전자 빔 증착 방법 등), 아크 방전 이온 플레이팅 방법, 또는 스프레이 방법이 이용됨을 유념한다. 대안적으로, 도전막은 스크린 인쇄 방법, 잉크-젯 방법 등에 의해 은, 금, 구리 등의 도전성 나노페이스트를 방전한 후에 나노페이스트를 소성함으로써 형성될 수 있다.
그 후에, 제 3 포토리소스래피 단계가 수행되어, 레지스트 마스크(233a), 레지스트 마스크(233b), 레지스트 마스크(233c) 및 레지스트 마스크(233d)가 트랜지스터들의 소스 전극들 및 드레인 전극들을 형성하기 위해 도전막 위에 형성되고, 도전막은 도전층(215a), 도전층(215b), 도전층(215c) 및 도전층(215d)을 형성하기 위해 레지스트 마스크들(233a 내지 233d)을 이용하여 부분적으로 에칭된다(도 5c 참조).
제 3 포토리소그래피 단계에서, 산화물 반도체층 상의 이와 접촉하는 도전막만 선택적으로 제거된다. 예를 들면, In-Ga-Zn-O-계 산화물 반도체 층들 상에서 이와 접촉하는 금속 도전막의 부분들만을 선택적으로 제거하기 위하여 알칼리성 에천트로서 과산화 암모니아 혼합물(과산화수소 : 암모니아 : 물 = 5 : 2 : 2의 조성 가중비에서) 등이 이용될 때, 금속 도전막이 선택적으로 제거될 수 있고 산화물 반도체로 이루어진 산화물 반도체층들이 남겨질 수 있다.
이것이 에칭 조건들에 의존하지만, 산화물 반도체층들의 노출된 영역들은 제 3 리소그래피 단계에서 에칭될 수 있다. 그 경우, 산화물 반도체층은 게이트 전극(211a) 위에 소스 전극층 또는 드레인 전극층으로 커버된 영역에서보다 소스 전극층과 드레인 전극층 사이에 개재된 영역(도전층(215a)과 도전층(215b) 사이에 개재된 영역)에서 더 얇다. 그 외에도, 산화물 반도체층은 게이트 전극(211b) 위에 소스 전극층 또는 드레인 전극층으로 커버된 영역에서보다 소스 전극층과 드레인 전극층 사이에 개재된 영역(도전층(215b)과 도전층(215c) 사이에 개재된 영역)에서 더 얇다. 그 외에도, 산화물 반도체층은 게이트 전극(211c) 위에 소스 전극층 또는 드레인 전극층으로 커버된 영역에서보다 소스 전극층과 드레인 전극층 사이에 개재된 영역(도전층(215b)과 도전층(215d) 사이에 개재된 영역)에서 더 얇다.
그 후에, 산화물 반도체층(207)은 게이트 절연층(202), 산화물 반도체층(223a), 산화물 반도체층(223b) 및 산화물 반도체층(223c) 위에 형성된다. 이 단계에서, 산화물 반도체층들(223a 내지 223c)의 일부들은 산화물 절연층(207)과 접촉한다. 산화물 반도체층의 영역은 게이트 절연층을 사이에 개재하여 게이트 전극과 중첩하는 채널 형성 영역임을 유념한다.
산화물 절연층(207)은 물 또는 수소와 같은 불순물들이 산화물 절연층에 혼합되지 않는 방법에 의해 적어도 1nm의 두께로 형성될 수 있다; 예를 들면, 스퍼터링 방법이 적합하게 이용될 수 있다. 이 실시형태에서, 실리콘 산화막이 스퍼터링 방법에 의해 산화물 절연층으로서 형성된다. 성막시 기판 온도는 300℃ 이하의 실내 온도일 수 있다. 이 실시형태에서, 기판 온도는 100℃이다. 실리콘 산화막은 희가스(통상적으로 아르곤) 분위기, 산소 분위기 또는 희가스(통상적으로 아르곤)와 산소를 포함하는 혼합된 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 타겟으로서, 실리콘 산화물 타겟 또는 실리콘 타겟이 이용될 수 있다. 예를 들면, 실리콘 타겟의 이용으로, 산소 및 희가스의 분위기에서 스퍼터링 방법에 의해 실리콘 산화막이 형성될 수 있다. 산화물 반도체층들(223a 내지 223d)과 접촉하여 형성되는 산화물 절연층으로서, 수분, 수소 이온 또는 OH-와 같은 불순물들을 포함하지 않고 외부로부터 이들의 침입을 차단하는 무기 절연막이 이용된다. 특히, 실리콘 산화막, 실리콘 질화산화막, 알루미늄 산화막, 또는 알루미늄 산화질화막이 이용된다. 스퍼터링 방법에 의해 형성된 산화물 절연층은 두드러지게 조밀하고, 그 단일층의 경우에도 불순물들이 산화물 절연층과 접촉한 층으로 확산되는 현상을 억제하기 위한 보호막으로서 이용될 수 있음을 유념한다. 그 외에도 인(P) 또는 붕소(B)로 도핑된 타겟은 인(P) 또는 붕소(B)가 산화물 절연층에 첨가되도록 이용될 수 있다.
이 실시형태에서, 산화물 절연층은, 6N(저항률이 0.01Ω㎝임)의 순도를 갖는 원주형 다결정, 붕소-도핑된 실리콘 타겟을 이용한 펄스 DC 스퍼터링 방법에 의해 형성되며, 여기서 기판과 타겟 사이의 간격(T-S 간격)은 89mm이고, 압력은 0.4Pa이고, 직류(DC) 전원은 6kW이고, 분위기는 산소(산소 유량의 비율이 100%임)이다. 막 두께는 300nm이다.
산화물 절연층(207)은 산화물 반도체층의 채널 형성 영역 상에서 이와 접촉하여 제공되고 또한 채널 보호층으로서 기능한다.
다음에, 제 2 열 처리(바람직하게는 200℃ 이상 400℃ 이하에서, 예를 들면, 250℃ 이상 350℃ 이하에서)가 불활성 가스 분위기에서 또는 질소 가스 분위기에서 수행될 수 있다. 예를 들면, 제 2 열 처리는 질소 가스 분위기에서 250℃로 1시간 동안 수행된다. 제 2 열 처리에 의해, 산화물 반도체층들(223a 내지 223c)의 부분들이 가열되는 동안 산화물 절연층(207)과 접촉되고, 산화물 반도체층들(223a 내지 223c)의 다른 부분들이 가열되는 동안 도전층들(215a 내지 215d)과 접촉된다.
제 1 열 처리에 의해 저항이 낮아진 산화물 반도체층들(223a 내지 223c)이 제 2 열 처리를 받는 동안 산화물 절연층(207)과 접촉할 때, 산화물 절연층(207)과 접촉하는 영역들은 산소-과잉 상태가 된다. 결과적으로, 산화물 반도체층들(223a 내지 223c)은 산화물 절연층(207)과 접촉하는 영역들로부터 깊이 방향으로 i-형 산화물 반도체층들(고-저항 산화물 반도체층들)로 변경된다(도 6a 참조).
제 2 열 처리의 타이밍은, 제 3 포토리소그래피 단계 후라면, 제 3 포토리소그래피 단계 직후의 타이밍으로 제한되지 않음을 유념한다.
그 후에, 평탄화 절연층(216)이 산화물 절연층(207) 위에 형성된다. 평탄화 절연층(216)은 폴리이미드, 아크릴, 폴리이미드 아미드, 벤조사이클로부텐, 폴리아미드 또는 에폭시와 같은 내열 유기 재료로 이루어질 수 있다. 이러한 유기 재료들에 대한 대안으로서, 저-유전 상수 재료(low-k 재료), 실록산-계 수지, 인 유리(PSG), 인붕소 유리(BPSG) 등을 이용하는 것이 가능하다. 평탄화 절연층은 이들 재료들 중 어느 것으로 형성된 복수의 절연막들을 적층함으로써 형성될 수 있다.
실록산-계 수지는 출발 재료로서 실록산-계 재료를 이용하여 형성된 Si-O-Si 결합을 포함하는 수지임을 유념한다. 실록산-계 수지는 유기기(예를 들면 알킬기 또는 아릴기), 또는 플루오르기를 치환기로서 포함할 수 있다. 유기기는 플루오르기를 함유할 수 있다.
평탄화 절연층(216)을 형성하는 방법에 대한 특정 제한은 없다. 재료에 의존하여, 평탄화 절연층(216)은 스퍼터링 방법, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코딩 방법, 또는 액적 토출 방법(예를 들면 잉크젯 방법, 스크린 인쇄, 또는 오프셋 인쇄)과 같은 방법에 의해, 또는 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등과 같은 도구(장치)를 이용하여 형성될 수 있다.
레지스트 마스크들이 제거된 후에, 투광성 도전막이 형성된다. 투광성 도전막은 인듐 산화물(In2O3), 인듐 산화물-주석 산화물 합금(In2O3-SnO2, ITO로서 약기됨) 등으로 스퍼터링 방법, 진공 증착 방법 등에 의해 형성된다. 대안적으로, 질소를 포함한 Al-Zn-O-계 막, 즉 Al-Zn-O-N-계 막, 질소를 포함한 Zn-O-계 막, 또는 질소를 포함한 Sn-Zn-O-계 막이 이용될 수 있다. Al-Zn-O-N-계 막에서 아연의 비율(원소 %)은 47원소% 이하이고 Al-Zn-O-N-계 막에서 알루미늄의 비율보다 높고; Al-Zn-O-N-계 막에서 알루미늄의 비율(원소 %)은 Al-Zn-O-N-계 막에서 질소의 비율보다 높음을 유념한다. 이러한 재료는 염화수소산-계 용액으로 에칭된다. 그러나, ITO의 에칭에서 잔여물이 특히 쉽게 생성되기 때문에, 인듐 산화물-주석 산화물 합금(In2O3-ZnO)이 에칭 가공성을 개선하기 위해 이용될 수 있다.
투광성 도전막에서의 조성비의 단위는 원자 퍼센트이고, 조성비는 전자 프로브 X-레이 마이크로분석기(EPMA)를 이용한 분석에 의해 평가됨을 유념한다.
그 후에, 제 4 포토리소그래피 단계가 수행되며, 여기서 도전층들(217a 내지 217c)을 형성하기 위해 레지스트 마스크가 형성되고 도전막의 불필요한 부분이 에칭된다(도 6b 참조).
상기 단계들을 통해, 구동 회로부가 제조될 수 있다.
도 5a 내지 도 5c 및 도 6a 및 도 6b를 참조하여 설명된 구동 회로부의 제조 방법에서, 구동 회로에서의 논리 회로에서 공핍형 트랜지스터 및 인핸스먼트형 트랜지스터, 및 신호선 또는 신호선에 전기적으로 접속된 소자, 전극 또는 배선에서 전하가 축적되는 경우 전하를 방출하기 위한 스위칭 소자인 공핍형 트랜지스터가 동일한 단계들에 의해 제조될 수 있다.
도 5a 내지 도 5c 및 도 6a 및 도 6b를 참조하여 설명된 구동 회로부의 제조 방법에서, 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있음을 유념한다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 이용하지 않는다; 따라서 제조 비용이 감소될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적절하게 조합될 수 있음을 유념한다.
(실시형태 3)
이 실시형태에서, 실시형태 1의 구동 회로부의 구조의 다른 예가 설명될 것이다.
이 실시형태에서의 구동 회로부의 구조의 예가 도 7a 및 도 7b를 참조하여 설명될 것이다. 도 7a 및 도 7b는 이 실시형태에서의 구동 회로부의 구조의 예를 도시한다. 도 7a는 상면도이고, 도 7b는 도 7a의 라인 Z1-Z2 및 라인 Z3-Z4를 따라 취해진 단면도이다.
도 7a 및 도 7b에 도시된 구동 회로부는 도 2a 및 도 2b에 도시된 구동 회로부와 같이, 기판(201) 위에 트랜지스터(251), 트랜지스터(252) 및 트랜지스터(253)를 포함한다.
트랜지스터(251) 및 트랜지스터(252)는 도 1에 도시된 구동 회로(111)의 논리 회로에 이용되는 소자의 예들이고, 트랜지스터들의 등가 회로도는 도 3에 도시된다; 따라서, 그 설명은 여기서 생략된다. 트랜지스터(253)는 도 1에 도시된 트랜지스터(112)에 대응한다. 다음에, 트랜지스터들의 구조들이 설명될 것이다.
트랜지스터(251)는 기판(201) 위의 게이트 전극(211a), 게이트 전극(211a) 위의 게이트 절연층(202), 게이트 절연층(202)이 사이에 개재된 게이트 전극(211a) 위의 산화물 반도체층(243a), 산화물 반도체층(243a) 위의 산화물 반도체층(263a), 및 산화물 반도체층(263a)의 일부들 위의 도전층(215a) 및 도전층(215b)을 포함한다.
트랜지스터(252)는 기판(201) 위의 게이트 전극(211b), 게이트 전극(211b) 위의 게이트 절연층(202), 게이트 절연층(202)이 사이에 개재된 게이트 전극(211b) 위의 산화물 반도체층(263b), 산화물 반도체층(263b)의 일부들 위의 도전층(215b) 및 도전층(215c)을 포함한다.
트랜지스터(253)는 기판(201) 위의 게이트 전극(211c), 게이트 전극(211c) 위의 게이트 절연층(202), 게이트 절연층(202)이 사이에 개재된 게이트 전극(211c) 위의 산화물 반도체층(243b), 산화물 반도체층(243b) 위의 산화물 반도체층(263c), 및 산화물 반도체층(263c)의 일부들 위의 도전층(215b) 및 도전층(215d)을 포함한다.
도전층들(215a 내지 215d)의 각각은 소스 전극 또는 드레인 전극으로서 기능한다.
산화물 반도체층(243a), 산화물 반도체층(243b) 및 산화물 반도체층들(263a 내지 263c)에는 탈수화 또는 탈수소화가 행해지고, 산화물 절연층(207)이 산화물 반도체층들(263a 내지 263c)과 접촉하여 형성된다. 이러한 산화물 반도체층을 채널 형성층으로 포함하는 트랜지스터는 장기간 이용 또는 고부하로 인한 V번째 시프트가 거의 발생하기 않기 때문에 높은 신뢰도를 가진다.
질화물 절연층이 산화물 절연층(207) 위에 제공될 수 있음을 유념한다. 기판의 측면 표면의 부근에 수분, 수소 이온들 및 OH-와 같은 불순물들의 진입을 차단하도록, 질화물 절연층은 게이트 절연층(202) 또는 산화물 절연층(207) 아래에 제공되는 하지로서 기능하는 절연층과 접촉되는 것이 바람직하다. 게이트 절연층(202) 또는 산화물 절연층(207)과 접촉하는 하지로서 기능하는 절연층으로서 실리콘 질화물층을 이용하는 것이 특히 효과적이다. 달리 말하면, 산화물 반도체층을 둘러싸도록 산화물 반도체층 위에, 아래에 및 주위에 실리콘 질화물층들이 제공될 때, 표시 장치의 신뢰도가 개선된다.
평탄화 절연층은 산화물 절연층(207) 위(제공되는 경우 질화물 절연층 위)에 제공될 수 있다.
산화물 절연층(207) 위(질화물 절연층이 제공되고 평탄화 절연층이 제공되지 않는 경우 질화물 절연층 위, 또는 평탄화 절연층이 제공되는 경우 평탄화 절연층 위)에는, 제 1 도전층 내지 제 3 도전층이 제공될 수 있다: 제 1 도전층은 산화물 절연층(207)을 사이에 개재하여 산화물 반도체층(243a) 및 산화물 반도체층(263a)과 중첩할 수 있다; 제 2 도전층은 산화물 절연층(207)을 사이에 개재하여 산화물 반도체층(263b)과 중첩할 수 있다; 제 3 도전층은 산화물 절연층(207)을 사이에 개재하여 산화물 반도체층(243b) 및 산화물 반도체층(263c)과 중첩할 수 있다. 제 1 내지 제 3 도전층들의 각각은 제 2 게이트 전극으로서 기능한다. 동일하거나 상이한 제 2 게이트 전압들이 제 1 내지 제 3 도전층들에 인가되고, 그에 의해 트랜지스터들(251 내지 253)의 임계 전압들이 제어될 수 있다.
트랜지스터(251)의 산화물 반도체층(산화물 반도체층(243a) 및 산화물 반도체층(263a)의 적층)의 두께는 트랜지스터(252)의 산화물 반도체층(산화물 반도체층(263b))의 두께보다 크다. 그 외에도, 트랜지스터(253)의 산화물 반도체층(산화물 반도체층(243b) 및 산화물 반도체층(263c)의 적층)의 두께는 트랜지스터(252)의 산화물 반도체층(산화물 반도체층(263b))의 두께보다 크다. 산화물 반도체층의 두께가 증가함에 따라, 산화물 반도체층을 완전히 공핍시키고 트랜지스터를 오프 상태로 하기 위해 필요한 게이트 전극에 대한 음 전압의 절대값이 증가한다. 결과적으로, 채널 형성층으로서 두꺼운 산화물 반도체층을 포함하는 트랜지스터는 공핍형 트랜지스터로서 거동한다.
도 7a 및 도 7b의 예들에 도시된 바와 같이, 이 실시형태의 표시 장치는, 산화물 반도체층들의 두께를 조정함으로써, 공핍형 트랜지스터 및 인핸스먼트형 트랜지스터를 포함하는 구동 회로, 및 하나의 기판 위에서 신호선 또는 신호선에 전기적으로 접속된 소자, 전극 또는 배선에 전하가 축적되는 경우에 전하를 방전시키기 위한 공핍형 트랜지스터를 포함할 수 있다. 따라서, 전하 축적이 감소될 수 있다. 그 외에도, 표시 장치가 보텀 게이트 트랜지스터를 이용하여 형성될 때, 백 채널부에서 전하가 축적되는 경우, 축적 전하는 신호선을 통해 기준 전압선으로 방전될 수 있다. 따라서, 기생 채널의 생성이 억제될 수 있고 누설 전류가 감소될 수 있다.
대안적으로, 이 실시형태의 표시 장치는 도 8에 도시된 구조를 가질 수 있다. 구조에서, 한 쌍의 버퍼층들로서 기능하는 산화물 도전층(214a) 및 산화물 도전층(214b)이 산화물 반도체층(263a) 위에 제공되고, 한 쌍의 전극들로서 기능하는 도전층(215a) 및 도전층(215b)은 트랜지스터(251)의 산화물 도전층(214a) 및 산화물 도전층(214b)과 접촉하여 제공된다; 한 쌍의 버퍼들로서 기능하는 산화물 도전층(214c) 및 산화물 도전층(214d)이 산화물 반도체층(263b) 위에 제공되고, 한 쌍의 전극들로서 기능하는 도전층(215b) 및 도전층(215c)은 트랜지스터(252)의 산화물 도전층(214c) 및 산화물 도전층(214d)과 접촉하여 제공된다; 그리고 한 쌍의 버퍼층들로서 기능하는 산화물 도전층(214e) 및 산화물 도전층(214f)이 산화물 반도체층(263c) 위에 제공되고, 한 쌍의 전극들로서 기능하는 도전층(215b) 및 도전층(215d)은 트랜지스터(253)의 산화물 도전층(214e) 및 산화물 도전층(214f)과 접촉하여 제공된다.
산화물 도전층들(214a 내지 214f)의 각각은 산화물 반도체층들(243a 및 243b) 및 산화물 반도체층들(263a 내지 263c)보다 높은 도전성을 가지고 트랜지스터들(251 내지 253)의 소스 영역 또는 드레인 영역으로서 기능한다.
산화물 도전층들(214a 내지 214f)을 형성하기 위해 이용되는 산화물 도전막으로서, In-Sn-O-계, In-Sn-Zn-O-계, In-Al-Zn-O-계, Sn-Ga-Zn-O-계, Al-Ga-Zn-O-계, Sn-Al-Zn-O-계, In-Zn-O-계, Sn-Zn-O-계, Al-Zn-O-계, In-O-계, Sn-O-계, 또는 Zn-O-계 금속 산화물과 같이 가시광을 투과하는 도전 재료의 막이 이용될 수 있다. 산화물 도전막의 두께는 1nm 이상 300nm의 이하의 범위 내에서 적합하게 설정된다. 스퍼터링 방법을 이용하는 경우에, 결정화를 억제하는 SiOx (x > 0)가 투광성 도전막에 포함되도록 2wt% 이상 10wt% 이하의 SiO2를 포함한 금속 산화물 타겟으로 성막이 수행되어, 투광성 도전막이 탈수화 또는 탈수소화를 위해 나중에 수행되는 열 처리시 결정화되는 것이 방지될 수 있는 것이 바람직하다.
또한, In-Ga-Zn-O-계 막이 산화물 반도체층 및 산화물 도전층으로서 이용되는 경우, 예를 들면, 채널 형성 영역으로서 기능하는 산화물 반도체층들(243a), 산화물 반도체층(243b) 및 산화물 반도체층들(263a 내지 263c)과, 소스 영역들 및 드레인 영역들로서 기능하는 산화물 도전층들(214a 내지 214f)이 상이한 성막 조건들 하에서 별도로 형성될 수 있다.
예를 들면, 스퍼터링 방법에 의한 성막의 경우, 아르곤 가스에서 형성된 산화물 반도체막을 이용하여 형성되는 산화물 도전층들(214a 내지 214f)은 n-형 도전성을 가지고 0.01 eV 이상 0.1 eV이하의 활성화 에너지(ΔE)를 가진다.
이 실시형태에서, 산화물 도전층들(214a 내지 214f)이 In-Ga-Zn-O-계 막들이고 적어도 하나의 비정질 성분들을 포함하는 것을 유념한다. 또한, 산화물 도전층들(214a 내지 214f)은 결정 입자들(또한 나노크리스탈들이라고도 칭해짐)을 포함할 수 있다. 산화물 도전층들(214a 내지 214f)에서의 결정 입자들은 대략 1nm 내지 10nm, 통상적으로 대략 2nm 내지 4nm의 직경을 가진다.
산화물 도전층들(214a 내지 214f)은 반드시 제공될 필요는 없지만, 산화물 도전층들(214a 내지 214f)이 채널 형성층들로서 기능하는 산화물 반도체층(243a), 산화물 반도체층(243b), 및 산화물 반도체층들(263a 내지 263c)과 소스 전극들 및 드레인 전극들로서 기능하는 도전층들(215a 내지 215d) 사이에 제공되는 경우, 양호한 전기 접합들이 획득될 수 있고, 트랜지스터들(251 내지 253)이 안정적으로 동작할 수 있다. 또한, 높은 드레인 전압에서 높은 이동성이 유지될 수 있다.
그 후에, 도 7a 및 도 7b에 도시된 구동 회로부의 제조 방법의 예가 도 9a 내지 도 9c를 참조하여 설명될 것이다. 도 9a 내지 도 9c는 도 7a 및 도 7b에 도시된 구동 회로부의 제조 방법의 예의 단면도들이다.
먼저, 도 5a에 도시된 단계들에서와 같이, 기판(201)이 제공되고 도전막이 기판(201) 위에 형성된 다음, 제 1 리소그래피 단계가 수행되며, 여기서 레지스트 마스크가 도전막의 일부들 위에 형성되고, 도전막은 게이트 전극들(211a 내지 211c)을 형성하기 위해 레지스트 마스크를 이용하여 에칭된다.
그 후에, 레지스트 마스크가 제거된다. 게이트 절연층(202)은 게이트 전극들(211a 내지 211c) 위에 형성된다. 상이한 두께들을 갖는 산화물 반도체층들이 게이트 절연층(202) 위에 형성된다. 이 실시형태에서, 게이트 절연층(202)을 사이에 개재하여 게이트 전극(211a) 위에 두꺼운 산화물 반도체층이 형성되고, 게이트 절연층(202)을 사이에 개재하여 게이트 전극(211b) 위에 얇은 산화물 반도체층이 형성되고, 게이트 절연층(202)을 사이에 개재하여 게이트 전극(211c) 위에 두꺼운 산화물 반도체층이 형성된다. 이 실시형태에서, 섬형상 산화물 반도체층들과 중첩하도록 산화물 반도체막을 형성하기 위한 방법은, 게이트 절연층(202)이 두꺼운 산화물 반도체층들과 게이트 전극들 사이에 개재되어 게이트 전극(211a) 및 게이트 전극(211c) 위에 두꺼운 산화물 반도체층을 형성하기 위한 방법의 예로서 설명됨을 유념한다.
먼저, 제 1 산화물 반도체막이 형성된다. 제 1 산화물 반도체막으로서, 다음 중 어느 하나가 이용될 수 있다: In-Ga-Zn-O-계 막, In-Sn-Zn-O-계 산화물 반도체막, In-Al-Zn-O-계 산화물 반도체막, Sn-Ga-Zn-O-계 산화물 반도체막 Al-Ga-Zn-O-계 산화물 반도체막, Sn-Al-Zn-O-계 산화물 반도체막, In-Zn-O-계 산화물 반도체막, Sn-Zn-O-계 산화물 반도체막, Al-Zn-O-계 산화물 반도체막, In-O-계 산화물 반도체막, Sn-O-계 산화물 반도체막, 및 Zn-O-계 산화물 반도체막. 제 1 산화물 반도체막은 희가스(통상적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로, 아르곤)와 산소를 포함한 혼합 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법을 이용하는 경우에, 결정화를 방지하는 SiOx (x > 0)가 산화물 반도체막에 포함되도록 2wt% 이상 10wt% 이하로 SiO2를 포함하는 타겟으로 성막되어, 나중에 형성되는 산화물 반도체층들의 결정화는 탈수화 또는 탈수소화를 위해 나중에 수행되는 열 처리시 억제될 수 있는 것이 바람직하다.
산화물 반도체는 In을 함유하는 산화물 반도체, 더욱 바람직하게는 In 및 Ga를 함유하는 산화물 반도체인 것이 바람직하다. 산화물 반도체층을 i-형(진성)으로 만들기 위해서는 탈수화 또는 탈수소화가 효과적이다.
여기서, 산화물 반도체막은, 기판과 타겟 사이의 거리가 100mm이고, 압력이 0.6Pa이고, 직류(DC) 전원이 0.5kW이고, 분위기가 산소(산소 유량의 비율은 100%임)인 조건들 하에서, In, Ga 및 Zn(In2O3 : Ga2O3 : ZnO = 1 : 1: 1 [몰 비]의 조성비로)을 포함하는 산화물 반도체 타겟을 이용하여 형성된다. 성막시에 생성되는 가루 물질들이 감소될 수 있고 막 두께가 균일하게 이루어질 수 있기 때문에 펄스 직류(DC) 전원이 바람직하다는 것을 유념한다. 이 실시형태에서, In-Ga-Zn-O-계 막은 제 1 산화물 반도체막으로서 스퍼터링 방법에 의해 In-Ga-Zn-O-계 산화물 반도체 타겟을 이용하여 형성된다.
이 실시형태에서, 산화물 반도체막은 제 1 산화물 반도체막 및 그 위의 제 2 산화물 반도체막의 총 두께가 50nm 이상 100nm 이하의 범위에 있도록 형성된다. 적합한 두께는 산화물 반도체 재료에 따라 다르고, 두께는 재료에 따라 적합하게 설정될 수 있음을 유념한다.
제 1 산화물 반도체막이 스퍼터링 방법에 의해 형성되기 전에, 성막시 생성되고 게이트 절연층(202)의 표면에 부착된 가루 물질들은 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거되는 것이 바람직함을 유념한다. 역 스퍼터링은, 타겟측에 대한 전압의 인가 없이, RF 전원이, 표면이 개질될 수 있도록 기판의 부근에 플라즈마를 생성하기 위해 아르곤 분위기에서 기판측에 전압을 인가하기 위해 이용되는 방법을 의미한다. 아르곤 분위기 대신에 질소, 헬륨, 산소 등이 이용될 수 있음을 유념한다.
그 후에, 제 2 포토리소그래피 단계에 의해, 제 1 산화물 반도체막의 일부들 위에 레지스트 마스크가 형성되고, 제 1 산화물 반도체막은 레지스트 마스크를 이용하여 에칭되고, 그에 의해 제 1 산화물 반도체막은 산화물 반도체층(243a) 및 산화물 반도체층(243b)을 형성하기 위해 섬형상으로 가공된다(도 9a 참조). 제 2 포토리소그래피 단계 후에, 층으로부터 수소 및 물과 같은 불순물들을 제거하기 위해, 산화물 반도체층(243a) 및 산화물 반도체층(243b)이 불활성 가스 분위기(질소, 헬륨, 네온 또는 아르곤과 같이)에서 열 처리(400℃ 이상 750℃ 미만에서)를 받은 다음 제 2 산화물 반도체막이 형성되는 것이 바람직함을 유념한다.
그 후에, 레지스트 마스크가 제거된다. 제 2 산화물 반도체막이 형성된다. 제 2 산화물 반도체막에 대해, 제 1 산화물 반도체막의 재료와 동일한 재료가 이용될 수 있다. 이 실시형태에서, In-Ga-Zn-O-계 막이 형성된다. 제 2 산화물 반도체막은 5nm 이상 30nm 이하의 두께를 가지는 것이 바람직하다. 적합한 두께는 산화물 반도체 재료에 따라 다르고 두께는 재료에 따라 적합하게 설정될 수 있음을 유념한다.
게이트 전극(211a) 위에, 제 2 산화물 반도체막이 산화물 반도체층(243a) 위에 형성되고, 따라서 두꺼운 산화물 반도체층이 형성된다. 반면, 게이트 전극(211b) 위에, 제 2 산화물 반도체막이 게이트 절연층(202)과 접촉하여 형성되고, 따라서 얇은 산화물 반도체층이 형성된다. 또한, 게이트 전극(211c) 위에, 제 2 산화물 반도체막이 산화물 반도체층(243b) 위에 형성되고, 따라서 두꺼운 산화물 반도체층이 형성된다.
그 후에, 제 3 포토리소그래피 단계에 의해, 제 2 산화물 반도체막의 일부들 위에 레지스트 마스크가 형성되고, 제 2 산화물 반도체막은 레지스트 마스크를 이용하여 에칭되고, 그에 의해 제 2 산화물 반도체막은 섬형상들로 가공된다. 산화물 반도체층(243a) 및 산화물 반도체층(263a)이 적층되는 섬형상의 두꺼운 산화물 반도체층이 게이트 전극(211a) 위에 형성된다. 산화물 반도체층(243b) 및 산화물 반도체층(263c)이 적층되는 섬형상의 두꺼운 산화물 반도체층이 게이트 전극(211c) 위에 형성된다. 그 외에도, 산화물 반도체층(263c)이 게이트 전극(211b) 위에 형성된다(도 9b 참조).
그 후에, 레지스트 마스크가 제거되고, 산화물 반도체층들에는 탈수화 또는 탈수소화가 행해진다. 먼저, 탈수화 또는 탈수소화를 위한 열 처리가 400℃ 이상 750℃ 미만, 바람직하게는 425℃ 이상 750℃ 미만의 온도에서 수행된다. 425℃ 이상 750℃ 미만의 온도의 경우에, 열 처리 시간은 1시간 또는 그보다 짧을 수 있는 반면, 425℃ 미만의 온도의 경우에, 열 처리 시간은 1시간보다 길어짐을 유념한다. 여기서, 열 처리 장치들 중 하나인 전기로에 상부에 산화물 반도체층들이 형성된 기판이 넣어지고, 질소 분위기에서 산화물 반도체층들에 대한 열 처리가 수행된다. 그 후에, 산화물 반도체층들은 공기에 노출되지 않고, 산화물 반도체층들에 물 및 수소가 다시 혼입되는 것이 방지된다. 이 실시형태에서, 물이 다시 침입되는 것을 방지할 만큼 충분히 낮은 온도로, 특히 질소 분위기에서 또는 하나의 노에서 가열 온도 T를 100℃ 이상 만큼 낮추는 온도로 탈수화 또는 탈수소화가 산화물 반도체층들에 행해지는 가열 온도 T로부터 저속 냉각이 수행된다. 또한, 질소 분위기에 대한 제한 없이, 헬륨, 네온, 아르곤 등에서 탈수화 또는 탈수소화가 수행된다.
열 처리 장치는 전기로에 제한되지 않고, 예를 들면, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치와 같은 RTA(rapid thermal annealing) 장치가 이용될 수 있다. LRTA 장치는, 할로겐 램프, 금속 할로겐화물 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 대상을 가열하기 위한 장치이다. GRTA 장치는 기체가 상기 램프로부터 방출된 광의 열 복사를 통해 및 램프로부터 방출된 광에 의해 가열되고 대상이 가열된 기체로부터 열 전도에 의해 가열되는 장치이다. 기체로서, 열 처리에 의해 대상과 거의 반응하지 않는 불활성 기체, 예를 들면, 질소 또는 아르곤과 같은 희가스가 이용된다. 그 외에도, LRTA 장치 및 GRTA 장치에는 내열기와 같은 히터로부터 열 전도 또는 열 복사에 의해 대상을 가열하는 장치뿐만 아니라 램프가 제공될 수 있다.
제 1 열 처리에서, 물, 수소 등이 헬륨, 네온 또는 아르곤과 같은 희가스나 질소에 함유되지 않는 것이 바람직함을 유념한다. 대안적으로, 열 처리 장치에 도입되는 헬륨, 네온 또는 아르곤과 같은 희가스 또는 질소의 순도는 6N(99.9999 %) 이상의 순도, 특히 7N(99.99999 %) 이상의 순도를 가지는 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 특히 0.1ppm 이하인 것이 바람직하다).
산화물 반도체층들은, 산화물 반도체층들의 재료 또는 제 1 열 처리의 조건들에 의존하여, 일부 경우들에서 결정화에 의해 미결정층들 또는 다결정층들이 됨을 유념한다. 예를 들면, 산화물 반도체층들은 90% 이상 또는 80% 이상의 결정성을 가진 미결정 반도체층들이 되도록 결정화될 수 있다. 또한, 제 1 열 처리의 조건들 및 산화물 반도체층들의 재료에 의존하여, 산화물 반도체층들은 결정 성분을 함유하지 않는 비정질 산화물 반도체층들이 될 수 있다.
산화물 반도체층들은 제 1 열 처리 후에, 산소-결핍 및 저저항 산화물 반도체층들, 즉 n-형 저저항 산화물 반도체층들로 변경된다. 제 1 열 처리 후의 산화물 반도체층들은 형성 직후의 산화물 반도체층들보다 높은 캐리어 농도를 가지고, 바람직하게는 1 × 1018/cm3 이상의 캐리어 농도를 가진다.
게이트 전극(211a), 게이트 전극(211b) 및 게이트 전극(211c)이 게이트 전극들의 재료 또는 제 1 열 처리의 조건들에 의존하여 미결정층들 또는 다결정층들로 결정화될 수 있음을 유념한다. 예를 들면, 인듐 산화물-주석 산화물 합금층들이 게이트 전극(211a), 게이트 전극(211b) 및 게이트 전극(211c)으로서 이용되는 경우에, 이들이 1시간 동안 450℃에서 제 1 열 처리에 의해 결정화되지만, 실리콘 산화물을 함유하는 인듐 산화물-주석 산화물 합금층들이 게이트 전극(211a), 게이트 전극(211b) 및 게이트 전극(211c)으로서 이용되는 경우에, 이들은 결정화되지 않는다.
산화물 반도체층의 제 1 열 처리는 섬형상 산화물 반도체층으로 가공되기 전에 산화물 반도체막 상에서 수행될 수 있다. 그 경우, 제 1 열 처리 후에, 기판은 열 처리 장치로부터 꺼내지고, 포토리소그래피 단계에 들어간다.
그 후에, 도 5c에 도시된 단계들에서와 같이, 트랜지스터들의 소스 전극들 및 드레인 전극들을 형성하기 위한 도전막은 게이트 절연층(202) 및 산화물 반도체층들(263a 내지 263c) 위에 형성된다. 제 3 포토리소그래피 단계가 수행되고, 여기서 레지스트 마스크가 도전막의 일부들 위에 형성되고, 도전막은 도전층들(215a 내지 215d)을 형성하기 위해 레지스트 마스크를 이용하여 에칭된다. 레지스트 마스크가 제거된다. 그 후에, 산화물 절연층(207)은 게이트 절연층(202) 및 산화물 반도체층들(263a 내지 263c) 위에 형성된다. 이 단계에서, 산화물 반도체층들(263a 내지 263c)의 일부들은 산화물 절연층(207)과 접촉한다.
산화물 절연층(207)의 형성 후, 제 2 열 처리(바람직하게는 200℃ 이상 400℃ 이하에서, 예를 들면, 250℃ 이상 350℃ 이하에서)가 불활성 가스 분위기에서 또는 질소 가스 분위기에서 수행될 수 있음을 유념한다. 예를 들면, 제 2 열 처리는 질소 분위기에서 250℃로 1시간 동안 수행된다. 제 2 열 처리에 의해, 산화물 반도체층들(263a 내지 263c)의 부분들이 가열되는 동안 산화물 절연층(207)과 접촉되고, 산화물 반도체층들(263a 내지 263c)의 다른 부분들이 가열되는 동안 도전층들(215a 내지 215d)과 접촉된다.
제 1 열 처리에 의해 저항이 낮아진 산화물 반도체층들(263a 내지 263c)이 제 2 열 처리를 받는 동안 산화물 절연층(207)과 접촉할 때, 산화물 절연층(207)과 접촉하는 영역들은 산소-과잉 상태가 된다. 결과적으로, 산화물 반도체층들(263a 내지 263c)은 도 6a의 경우에서와 같이, 산화물 절연층(207)과 접촉하는 영역들로부터 깊이 방향으로 i-형 산화물 반도체층들(고-저항 산화물 반도체층들)로 변경된다.
산화물 반도체층(243a) 및 산화물 반도체층(263a)이 적층되는 큰 두께를 가진 산화물 반도체층에서, 및 산화물 반도체층(243b) 및 산화물 반도체층(263c)이 적층되는 큰 두께를 가진 산화물 반도체층에서, i-형 도전성을 가진(증가된 저항을 가진) 영역이 게이트 절연층(202) 쪽으로 산화물 절연층(207)과의 계면에서 형성된다. 그러나, 산화물 반도체층(243a) 및 산화물 반도체층(263a)의 적층과 산화물 반도체층(243b) 및 산화물 반도체층(263c)의 적층이 큰 두께를 가지기 때문에, i-형 산화물 반도체층들(고-저항 산화물 반도체층들)로의 변경은 게이트 절연층(202)과의 계면의 부근으로 진행하지 않고, 그 저항이 낮아지고 채널 형성 영역에 낮게 유지되는 영역을 포함하는 산화물 반도체 층이 획득된다.
이러한 방식으로, 이 실시형태에 설명된 구동 회로부에 포함된 트랜지스터들은 채널 형성층들로서 산화물 반도체층들을 포함하고, 산화물 반도체층들은 상이한 부분들에서 증가된 저항(i-형 도전성) 영역을 포함한다. 결과적으로, 트랜지스터들은 상이한 동작 특성들을 가진다.
트랜지스터(251)는 채널 형성층으로서 두꺼운 산화물 반도체층을 가지고, 산화물 반도체층은 저항이 낮아져서 낮게 유지되는 부분을 포함한다. 따라서, 트랜지스터(251)는 음의 임계 전압을 가지고 공핍형 트랜지스터로서 거동한다. 트랜지스터(252)는 채널 형성층으로서 i-형 도전성(증가된 저항을 가짐)을 갖는 산화물 반도체층인 얇은 산화물 반도체층을 가진다. 따라서, 트랜지스터(252)는 양의 임계 전압을 가지고 인핸스먼트형 트랜지스터로서 거동한다. 또한, 트랜지스터(253)는 채널 형성층으로서 두꺼운 산화물 반도체층을 가지고, 산화물 반도체층은 저항이 낮아져서 낮게 유지된 부분을 포함한다. 따라서, 트랜지스터(253)는 음의 임계 전압을 가지고 공핍형 트랜지스터로서 거동한다.
금속 도전막을 이용하여 형성된 도전층들(215a 내지 215d)이 산화물 반도체층(243a) 및 산화물 반도체층(263a)의 적층 또는 산화물 반도체층(243b) 및 산화물 반도체층(263c)의 적층과 접촉하여 형성되는 영역이 제 2 열 처리를 받을 때, 산소는 금속 도전막쪽으로 쉽게 이동하고, 산화물 반도체층들은 n-형으로 변경된다. 산화물 반도체층이 30nm 이상의 두께를 가지는 경우에, 금속 도전막과의 계면의 부근은 n-형으로 변경되는 반면, 아래에 있는 부분은 i-형이거나 n--형이 된다.
상기 단계들을 통해, 도 7a 및 도 7b에 도시된 구동 회로부가 제조될 수 있다(도 9c 참조).
도 5a 내지 도 5c와 도 6a 및 도 6b를 참조하여 설명된 구동 회로부의 제조 방법에서, 구동 회로의 논리 회로에서의 공핍형 트랜지스터 및 인핸스먼트형 트랜지스터와, 신호선 또는 신호선에 전기적으로 접속된 소자, 전극 또는 배선에 전하가 축적되는 경우에 전하를 방전하기 위한 공핍형 트랜지스터는 동일한 단계들로 제조될 수 있다. 그 외에도, 산화물 반도체를 포함하는 트랜지스터들을 이용한 표시 장치의 경우에도, 누설 전류가 감소될 수 있다.
도 9a 내지 도 9c를 참조하여 설명된 구동 회로부의 제조 방법에서, 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있음을 유념한다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 이용하지 않는다; 따라서 제조 비용이 감소될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적절하게 조합될 수 있음을 유념한다.
(실시형태 4)
이 실시형태에서, 본 발명의 일 실시형태인 표시 장치의 구동 회로에 적용될 수 있는 순차 논리 회로가 설명될 것이다.
조합 회로를 포함하는 논리 회로의 회로 구조는 도 10을 참조하여 설명될 것이다. 도 10은 이 실시형태에서의 논리 회로의 회로 구조를 도시한 회로도이다.
도 10에 도시된 논리 회로는 트랜지스터(611), 인버터(6121), 인버터(6122), 인버터(6123) 및 트랜지스터(613)를 포함한다.
제 1 클록 신호(또한 CL1이라고도 칭해짐)가 트랜지스터(611)의 게이트에 입력되고, 제 1 신호가 트랜지스터(611)의 소스 및 드레인 중 하나에 입력된다. 소스 및 드레인 중 하나에 입력된 신호는 입력 신호라고 칭해지고, 입력 신호의 전압은 또한 Vin이라고도 칭해진다.
인버터(6121)의 입력 단자는 트랜지스터(611)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
인버터(6122)의 입력 단자는 인버터(6121)의 출력 단자에 전기적으로 접속된다.
인버터(6123)의 입력 단자는 인버터(6121)의 출력 단자에 전기적으로 접속된다. 제 2 신호는 인버터(6121)의 출력 단자로부터 출력된다. 인버터(6123)로부터 출력된 신호는 출력 신호라고 칭해지고, 출력 신호의 전압은 Vout라고 칭해진다.
도 3에 도시된 논리 회로는 인버터들(6121 내지 6123)의 각각에 적용될 수 있다.
제 2 클록 신호(또한 CL2라고도 칭해짐)는 트랜지스터(613)의 게이트에 입력된다. 트랜지스터(613)의 소스 및 드레인 중 하나는 트랜지스터(611)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 트랜지스터(613)의 소스 및 드레인 중 다른 하나는 인버터(6122)의 출력 단자에 전기적으로 접속된다.
제 1 클록 신호 및 제 2 클록 신호 각각은 하이 상태 및 로우 상태의 두 상태들을 가진다. 하이 상태 또는 실질적으로 하이 상태의 클록 신호의 전압은 VH라고 칭해지고, 로우 상태 또는 실질적으로 로우 상태의 클록 신호의 전압은 VL이라고 칭해진다.
제 1 클록 신호 및 제 2 클록 신호는 반대의 위상들을 가진다. 예를 들면, 미리 결정된 기간에서, 제 2 클록 신호는 제 1 클록 신호가 하이일 때 로우가 되는 반면, 제 2 클록 신호는 제 1 클록 신호가 로우일 때 하이가 된다.
이 실시형태에서, 제 1 클록 신호가 트랜지스터(611)의 게이트에 입력되고 제 2 클록 신호가 트랜지스터(613)의 게이트에 입력되는 경우가 설명되었지만; 본 발명의 일 실시형태는 이에 제한되지 않음을 유념한다. 제 2 클록 신호가 트랜지스터(611)의 게이트에 입력되고 제 1 클록 신호가 트랜지스터(613)의 게이트에 입력되는 구조가 채용될 수 있다.
다음에, 도 10에 도시된 논리 회로의 동작이 도 11을 참조하여 설명될 것이다. 도 11은 도 10의 논리 회로의 동작을 도시하는 타이밍도이다.
도 10에 도시된 논리 회로의 동작은 4개의 기간들로 대략적으로 나누어진다. 각각의 기간이 하기에 설명될 것이다.
먼저, 제 1 기간에서, 도 11에 도시된 바와 같이, 제 1 클록 신호는 하이이고 제 2 클록 신호는 로우이다. 따라서, 트랜지스터(611)는 온 상태에 있고 트랜지스터(613)는 오프 상태에 있다. 그 외에도, 입력 신호는 하이이고 입력 신호의 전압은 VH이다.
이때, 트랜지스터(611)가 온이기 때문에, 노드(614)의 전압(또한 V614라고도 칭해짐)은 VH이다. 노드(614)의 전위가 인버터(6121)의 입력 단자에 인가되기 때문에, VL의 신호가 인버터(6121)로부터 출력되고, 노드(615)의 전압(또한 V615라고도 칭해짐)은 VL이다. 또한, 노드(615)의 전압이 인버터(6122)의 입력 단자에 인가되기 때문에, VH의 신호가 인버터(6122)로부터 출력되지만, 인버터(6122)로부터의 출력 신호의 전압은 트랜지스터(613)가 오프 상태에 있기 때문에 노드(614)에 인가되지 않는다. 노드(615)의 전위는 또한 인버터(6123)의 입력 단자에 인가되고, 따라서, VH의 신호가 인버터(6123)로부터 출력된다. 상기는 제 1 기간에서의 동작이다.
그 후에, 제 2 기간에서, 도 11에 도시된 바와 같이, 제 1 클록 신호는 로우이고 제 2 클록 신호는 하이이다. 따라서, 트랜지스터(611)는 오프 상태이고 트랜지스터(613)는 온 상태이다. 그 외에도, 입력 신호는 로우이다.
이 때, 트랜지스터(611)가 오프 상태이기 때문에, 입력 신호가 로우일 때에도 V614는 VH로 유지된다. 노드(614)의 전위가 인버터(6121)의 입력 단자에 인가되기 때문에, VL의 신호는 인버터(6121)로부터 출력되고, V615는 VL로 유지된다. 또한, 노드(615)의 전위는 인버터(6122)의 입력 단자에 인가되고, VH의 신호는 인버터(6122)로부터 출력된다. 또한, 트랜지스터(613)가 온 상태이기 때문에, 인버터(6122)로부터의 신호의 전위는 노드(614)에 인가된다. 노드(615)의 전위는 또한 인버터(6123)의 입력 단자에 인가되고, 따라서 VH의 신호는 인버터(6123)로부터 출력된다. 상기는 제 2 기간에서의 동작이다.
그 후에, 제 3 기간에서, 도 11에 도시된 바와 같이, 제 1 클록 신호는 하이이고 제 2 클록 신호는 로우이다. 따라서, 트랜지스터(611)는 온 상태이고 트랜지스터(613)는 오프 상태이다. 또한, Vin은 VL로 유지된다.
이때, 트랜지스터(611)가 온 상태에 있기 때문에, V614는 VL이다. 노드(614)의 전위가 인버터(6121)의 입력 단자에 인가되기 때문에, VH의 신호가 인버터(6121)로부터 출력되고, V615는 VH이다. 또한, 노드(615)의 전위가 인버터(6122)의 입력 단자에 인가되기 때문에, VL의 신호가 인버터(6122)로부터 출력되지만, 인버터(6122)로부터의 출력 신호의 전압은 트랜지스터(613)가 오프 상태에 있기 때문에 노드(614)에 인가되지 않는다. 또한 노드(615)의 전압이 또한 인버터(6123)의 입력 단자에 인가되어, VL의 신호가 인버터(6123)로부터 출력된다. 상기는 제 3 기간에서의 동작이다.
그 후에, 제 4 기간에서, 도 11에 도시된 바와 같이, 제 1 클록 신호는 로우이고 제 2 클록 신호는 하이이다. 따라서, 트랜지스터(611)는 오프 상태이고 트랜지스터(613)는 온 상태이다. 그 외에도, Vin은 VL로 유지된다.
이때, 트랜지스터(611)가 오프 상태에 있기 때문에, V614는 VL로 유지된다. V614가 VL일 때, VH의 신호는 인버터(6121)로부터 출력되고 V615는 VH로 유지된다. 또한 V615가 VH일 때, VL의 신호는 인버터(6122)로부터 출력되고 트랜지스터(613)가 온 상태에 있기 때문에, 인버터(6122)로부터의 신호의 전압은 노드(614)에 인가된다. 또한, 노드(615)의 전압도 또한 인버터(6123)의 입력 단자에 인가되고, 따라서, VL의 신호는 인버터(6123)로부터 출력된다. 상기는 제 4 기간에서의 동작이다.
상기 동작을 통해, 도 10에 도시된 논리 회로는 신호 입력의 상태에 기초하여 출력 신호를 생성할 수 있다.
(실시형태 5)
이 실시형태 모드에서, 본 발명의 일 실시형태의 시프트 레지스터 회로가 설명될 것이다.
이 실시형태에서의 시프트 레지스터는 복수의 논리 회로들을 포함하고, 복수의 순차 논리 회로들은 직렬로 전기적으로 접속된다. 특정 구조가 도 12를 참조하여 설명될 것이다. 도 12는 이 실시형태에서의 시프트 레지스터의 구조를 도시한 회로도이다.
도 12에 도시된 시프트 레지스터는 논리 회로(3011), 논리 회로(3012), 논리 회로(3013), NAND 회로(3140), NAND 회로(3141), NAND 회로(3142) 및 NAND 회로(3143)를 포함한다. 도 12가 3개의(또한 3단계라고도 칭해짐) 순차 논리 회로들을 도시하지만, 본 발명의 일 실시형태는 이제 제한되지 않고, 적어도 2단계 순차 논리 회로들을 포함할 수 있음을 유념한다.
도 12에서, 시프트 레지스터에 포함된 논리 회로는, 예를 들면 실시형태 4에 설명된 트랜지스터(611) 및 트랜지스터(613)를 포함하는 논리 회로를 포함한다.
논리 회로(3011)는 트랜지스터(3111), 인버터(3121A), 인버터(3122A), 인버터(3123A) 및 트랜지스터(3131)를 포함한다. 논리 회로(3011)에서, 제 1 클록 신호는 트랜지스터(3111)의 게이트에 입력되고, 제 2 클록 신호는 트랜지스터(3131)의 게이트에 입력된다.
논리 회로(3012)는 트랜지스터(3112), 인버터(3121B), 인버터(3122B), 인버터(3123B) 및 트랜지스터(3132)를 포함한다. 논리 회로(3012)에서, 제 2 클록 신호는 트랜지스터(3112)의 게이트에 입력되고, 제 1 클록 신호는 트랜지스터(3132)의 게이트에 입력된다.
논리 회로(3013)는 트랜지스터(3113), 인버터(3121C), 인버터(3122C), 인버터(3123C) 및 트랜지스터(3133)를 포함한다. 논리 회로(3013)에서, 제 1 클록 신호는 트랜지스터(3113)의 게이트에 입력되고, 제 2 클록 신호는 트랜지스터(3133)의 게이트에 입력된다.
논리 회로(3011)에서의 인버터(3123A)의 출력 단자는 논리 회로(3012)에서의 트랜지스터(3112)의 소스 및 드레인 중 하나에 전기적으로 접속된다. 논리 회로(3012)에서의 인버터(3123B)의 출력 단자는 논리 회로(3013)에서의 트랜지스터(3113)의 소스 및 드레인 중 하나에 전기적으로 접속된다.
또한, 논리 회로(3011)에서, 트랜지스터(3111)의 소스 및 드레인 중 하나는 NAND 회로(3140)의 제 1 입력 단자에 전기적으로 접속되고, 인버터(3123A)의 출력 단자는 NAND 회로(3140)의 제 2 입력 단자 및 NAND 회로(3141)의 제 1 입력 단자에 전기적으로 접속된다. 논리 회로(3012)에서, 트랜지스터(3112)의 소스 및 드레인 중 하나는 NAND 회로(3140)의 제 2 입력 단자 및 NAND 회로(3141)의 제 1 입력 단자에 전기적으로 접속되고, 인버터(3123B)의 출력 단자는 NAND 회로(3141)의 제 2 입력 단자 및 NAND 회로(3142)의 제 1 입력 단자에 전기적으로 접속된다. 논리 회로(3013)에서, 트랜지스터(3113)의 소스 및 드레인 중 하나는 NAND 회로(3141)의 제 2 입력 단자 및 NAND 회로(3142)의 제 1 입력 단자에 전기적으로 접속되고, 인버터(3123C)의 출력 단자는 NAND 회로(3142)의 제 2 입력 단자 및 NAND 회로(3143)의 제 1 입력 단자에 전기적으로 접속된다. 논리 회로(3011)에서의 트랜지스터(3111)의 소스 및 드레인 중 하나와 NAND 회로(3140)의 제 1 입력 단자의 접속점은 또한 노드(316)라고 칭해짐을 유념한다.
NAND 회로들(3140 내지 3143)의 각각은 논리 회로들에 포함된 트랜지스터들과 동일한 도전형을 가진 트랜지스터들을 이용하여 형성될 수 있다. 동일한 도전형을 가진 트랜지스터들을 이용함으로써, NAND 회로들은 논리 회로들과 동일한 공정에서 형성될 수 있고, 따라서 쉽게 형성될 수 있다. 동일한 도전형을 가진 트랜지스터들을 포함하는 NAND 회로의 회로 구조는 도 13을 참조하여 설명될 것이다. 도 13은 이 실시형태에서의 NAND 회로의 회로 구조를 도시한 회로도이다.
도 13에 도시된 NAND 회로는 트랜지스터(321), 트랜지스터(322) 및 트랜지스터(323)를 포함한다.
트랜지스터(321)는 공핍형 트랜지스터이다. 트랜지스터(321)의 소스 및 드레인 중 하나는 전원선(325)에 전기적으로 접속되고 고전원 전압이 공급된다. 트랜지스터(321)의 소스 및 드레인 중 다른 하나 및 게이트는 서로 전기적으로 접속된다.
트랜지스터(322)는 인핸스먼트형 트랜지스터이다. 트랜지스터(322)의 소스 및 드레인 중 하나는 트랜지스터(321)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다.
트랜지스터(323)는 인핸스먼트형 트랜지스터이다. 트랜지스터(323)의 소스 및 드레인 중 하나는 트랜지스터(322)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 트랜지스터(323)의 소스 및 드레인 중 다른 하나는 전원선(324)에 전기적으로 접속되고 저전원 전압이 공급된다.
이 실시형태에서의 논리 회로에서, 제 1 입력 신호는 트랜지스터(323)의 게이트에 입력되고, 제 2 입력 신호는 트랜지스터(322)의 게이트에 입력되고, 트랜지스터(321)와 트랜지스터(322) 사이의 노드(326)의 전위(또한 V326이라고도 칭해짐)는 출력 신호로서 출력된다.
다음에, 도 13에 도시된 NAND 회로의 동작이 설명될 것이다.
도 13의 NAND 회로의 동작은 제 1 입력 신호의 전압(또한 Vin1이라고도 칭해짐) 및 제 2 입력 신호의 전압(Vin2) 중 적어도 하나가 로우인지 또는 제 1 및 제 2 입력 신호들의 전압들이 하이인지에 따라 2개의 카테고리들로 분류될 수 있다. 각각의 경우는 하기에 설명될 것이다. 이 실시형태에서, 로우 상태에서 데이터가 0이고 하이 상태에서 데이터가 1인 경우가 예로서 설명되지만; 본 발명의 일 실시형태는 이에 제한되지 않고 데이터가 로우 상태에서 1이 될 수 있고 하이 상태에서 0이 될 수 있음을 유념한다.
Vin1 = VH 및 Vin2 = VL인 경우, Vin1 = VL 및 Vin2 = VH인 경우, 또는 Vin1 =VL 및 Vin2 = VL인 경우에, 트랜지스터들(322 및 323) 중 하나 또는 둘다는 오프 상태에 있고, 트랜지스터들(322 및 323)의 저항(저항은 또한 R322 + R323을 나타냄)은 트랜지스터(321)(또한 R321이라고도 칭해짐)의 저항보다 높고, 즉 R322 + R323 > R321이고; 따라서, V326은 VH이고, 출력 신호의 전압(또한 Vout라고도 칭해짐)은 VH이다.
또한, Vin1 = VH 및 Vin2 = VH인 경우에, 트랜지스터들(321 및 322)은 온 상태에 있고, R322 + R323 < R321이고; 따라서, V326은 VL이고 Vout는 VL이다. 상기는 도 13에 도시된 NAND 회로의 동작이다.
상술된 바와 같이, NAND 회로가 동일한 도전형의 트랜지스터들을 이용하여 형성될 때, 다른 논리 회로와 동일한 공정으로 형성될 수 있다. 또한, 본 발명의 일 실시형태의 회로 구조는 도 13의 구조에 제한되지 않고, 동일한 기능이 제공될 수 있는 경우에 다른 회로 구조가 채용될 수 있다.
다음에, 도 12에 도시된 시프트 레지스터의 동작이 도 14를 참조하여 설명될 것이다. 도 14는 도 12의 시프트 레지스터의 동작을 도시한 타이밍도이다.
이 실시형태에서의 시프트 레지스터의 동작은 도 14에 도시된 10개의 기간들로 분류된다. 제 1 기간에서, 논리 회로(3011)에 대한 입력 신호의 전위 Vin은 VH이다. 제 1 기간에서, 논리 회로(3011)에 대한 입력 신호의 전위 Vin은 VH이다. 제 2 기간 및 제 3 기간에서, 논리 회로(3011)와 논리 회로(3012) 사이의 노드(3171)의 전압(또한 V3171이라고도 칭해짐)은 VH에서 VL로 변경된다. 또한, 제 3 기간 및 제 4 기간에서 NAND 회로(3140)로부터의 출력 신호의 전압은 VH이다.
제 4 기간 및 제 5 기간에서, 논리 회로(3012)에 대한 입력 신호(논리 회로(3011)로부터의 출력 신호)의 전압은 VL에서 VH로 변경된다. 제 5 기간 및 제 6 기간에서, 논리 회로(3012)와 논리 회로(3013) 사이의 노드(3172)의 전압(또한 V3172라고도 칭해짐)은 VH에서 VL로 변경된다. 제 6 기간 및 제 7 기간에서, NAND 회로(3141)로부터의 출력 신호의 전압은 VH이다.
제 7 기간 및 제 8 기간에서, 논리 회로(3013)에 대한 입력 신호(논리 회로(3012)로부터의 출력 신호)의 전압은 VL에서 VH로 변경된다. 제 8 기간 및 제 9 기간에서, 논리 회로(3013)와 다음-단계 논리 회로 사이의 노드(3173)의 전압(또한 V3173라고도 칭해짐)은 VH에서 VL로 변경된다. 제 9 기간 및 제 10 기간에서, NAND 회로(3142)로부터의 출력 신호의 전압은 VH이다.
다른 논리 회로가 논리 회로(3013)의 출력 단자에 접속될 때, 논리 회로의 입력 신호의 전압은 소정 기간에 VL에서 VH로 변경되고, 논리 회로의 출력 신호의 전압은 상술된 바와 같이 다른 소정 기간에 VH로 변경된다. 또한, 논리 회로로부터의 출력 신호의 전압이 VL인 기간에, NAND 회로(3143)로부터의 출력 신호의 전압은 VH이다.
상술된 바와 같이, 산화물 반도체를 포함하는 TFT들을 포함하는 논리 회로들에 의해 시프트 레지스터가 구성될 수 있다. 산화물 반도체를 포함하는 TFT는 비정질 실리콘을 포함하는 종래의 TFT보다 높은 이동성을 가진다; 따라서, 산화물 반도체를 포함하는 TFT를 시프트 레지스터에 적용함으로써, 시프트 레지스터는 고속으로 동작할 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적절하게 조합될 수 있음을 유념한다.
(실시형태 6)
이 실시형태에서, 본 발명의 일 실시형태인 표시 장치의 구조의 예가 설명될 것이다.
본 발명의 일 실시형태인 표시 장치는 액정 표시 장치 및 전계 발광 표시 장치와 같은 다양한 표시 장치에 적용될 수 있다. 이 실시형태의 표시 장치의 구조는 도 15를 참조하여 설명될 것이다. 도 15는 이 실시형태의 표시 장치의 구조를 도시하는 블록도이다.
도 15에 도시된 바와 같이, 이 실시형태의 표시 장치는 화소부(701), 주사선 구동 회로(702) 및 신호선 구동 회로(703)를 포함한다.
화소부(701)는 복수의 화소들(704)을 포함하고 도트 매트릭스 구조를 가진다. 특히, 복수의 화소들(704)은 행들 및 열들로 배열된다. 각각의 화소(704)는 주사선을 통해 주사선 구동 회로(702)에 전기적으로 접속되고 신호선을 통해 신호선 구동 회로(703)에 전기적으로 접속된다. 도 15에서, 주사선들 및 신호선들은 편의를 위해 생략되었음을 유념한다. 도 1에 도시된 주사선(105) 및 도 1에 도시된 신호선(103)이 예를 들면 채용될 수 있다. 또한, 도 1에 도시된 주사선(107)도 또한, 화소들에 전기적으로 접속된 주사선을 제어하는 주사선 구동 회로에 의해 제어될 수 있다.
주사선 구동 회로(702)는 데이터 신호가 입력되는 화소(704)를 선택하기 위한 회로이고, 주사선을 통해 화소(704)에 선택 신호를 출력한다.
신호선 구동 회로(703)는 신호로서 화소(704)에 기록된 데이터를 출력하기 위한 회로이고, 주사선 구동 회로(702)에 의해 선택된 화소(704)에 신호선을 통해 신호로서 화소 데이터를 출력한다. 그 외에도, 이 실시형태의 표시 장치는 트랜지스터를 포함하며, 트랜지스터는, 도 1에 도시된 트랜지스터(112)와 같이, 신호선에 전기적으로 접속되고, 온 상태 동안 신호선 및 기준 전압선을 전기적으로 접속되게 한다.
화소(704)는 적어도 표시 소자 및 스위칭 소자를 포함한다. EL 소자와 같은 발광 소자 또는 액정 소자가 예를 들면 표시 소자에 적용될 수 있다. 트랜지스터는 예를 들면 스위칭 소자에 적용될 수 있다.
다음에, 주사선 구동 회로(702) 및 신호선 구동 회로(703)의 구조들의 예가 도 16a 및 도 16b를 참조하여 설명될 것이다. 도 16a 및 도 16b는 구동 회로의 구조를 각각 설명하는 블록도들이다. 도 16a는 주사선 구동 회로의 구조를 도시한 블록도이다. 도 16b는 신호선 구동 회로의 구조를 도시한 블록도이다.
도 16a에 도시된 바와 같이, 주사선 구동 회로(702)는 시프트 레지스터(900), 레벨 시프터(901) 및 버퍼(902)를 포함한다.
게이트 스타트 펄스(GSP) 및 게이트 클록 신호(GCK)와 같은 신호들이 시프트 레지스터(900)에 입력되고, 선택 신호들이 순차 논리 회로들로부터 순차적으로 출력된다. 또한, 실시형태 2에 도시된 시프트 레지스터는 시프트 레지스터(900)에 적용될 수 있다.
또한, 도 16b에 도시된 바와 같이, 신호선 구동 회로(703)는 시프트 레지스터(903), 제 1 래치 회로(904), 제 2 래치 회로(905), 레벨 시프터(906) 및 버퍼(907)를 포함한다.
스타트 펄스(SSP)와 같은 신호가 시프트 레지스터(903)에 입력되고, 선택 신호들은 순차 논리 회로들로부터 순차적으로 출력된다.
데이터 신호는 제 1 래치 회로(904)에 입력된다. 제 1 래치 회로는 예를 들면, 상기 실시형태들에 도시된 하나 또는 복수의 논리 회로들을 포함할 수 있다.
버퍼(907)는 신호를 증폭하는 기능을 가지고 연산 증폭기 등을 포함한다. 버퍼(907)는 예를 들면, 상기 실시형태들에 도시된 하나 또는 복수의 논리 회로들을 포함할 수 있다.
제 2 래치 회로(905)는 래치(LAT) 신호를 일시적으로 유지할 수 있고 유지된 래치 신호들을 도 15의 화소부(701)로 한 번에 출력한다. 이것은 라인 순차 구동이라고 칭해진다. 화소들이 라인 순차 구동 대신 도트 순차 구동을 수행하는 경우, 제 2 래치 회로(905)는 필요하지 않다. 제 2 래치 회로(905)는 예를 들면, 상기 실시형태들에 도시된 하나 또는 복수의 논리 회로들을 포함할 수 있다.
다음에, 도 15에 도시된 표시 장치의 동작이 설명될 것이다.
먼저, 주사선이 주사선 구동 회로(702)에 의해 선택된다. 선택된 주사선에 접속된 화소(704)에, 주사선 구동 회로(702)로부터 입력된 신호에 의한 신호선을 통해 신호선 구동 회로(703)로부터의 데이터 신호가 출력된다. 따라서, 선택된 주사선에 접속된 화소(704)에 데이터가 기록되고, 화소(704)는 표시 상태가 된다. 복수의 주사선들이 제공되는 경우에, 주사선들은 주사선 구동 회로(702)에 의해 순차적으로 선택되고, 데이터는 모든 화소들(704)에 기록된다. 상기는 이 실시형태의 표시 장치의 동작이다.
도 15에 도시된 표시 장치의 회로들은 모두 하나의 기판 위에 제공되거나, 동일한 도전형의 트랜지스터들을 이용하여 형성될 수 있다. 하나의 기판 위에 회로들을 제공함으로써, 표시 장치의 크기가 감소될 수 있다. 동일한 도전형의 트랜지스터들을 이용함으로써, 공정이 단순화될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있음을 유념한다.
(실시형태 7)
이 실시형태에서, 액정 표시 장치는 실시형태 6에 도시된 표시 장치의 예로서 설명될 것이다.
이 실시형태에서의 표시 장치의 화소의 회로 구조의 예가 도 17을 참조하여 설명될 것이다. 도 17은 이 실시형태에서의 표시 장치의 화소의 회로 구조를 도시한 회로도이다.
도 17에 도시된 바와 같이, 화소는 트랜지스터(821), 액정 소자(822) 및 용량소자(823)를 포함한다.
트랜지스터(821)는 선택 스위치로서 기능한다. 트랜지스터(821)의 게이트는 주사선(804)에 전기적으로 접속되고, 그 소스 및 드레인 중 하나는 신호선(805)에 전기적으로 접속된다.
액정 소자(822)는 제 1 단자 및 제 2 단자를 포함한다. 액정 소자(822)의 제 1 단자는 트랜지스터(821)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 접지 전위 또는 소정값을 가진 전위가 액정 소자(822)의 제 2 단자에 인가된다. 액정 소자(822)는, 제 1 단자의 일부 또는 전체로서 기능하는 제 1 전극, 제 2 단자의 일부 또는 전체로서 기능하는 제 2 전극, 및 제 1 전극과 제 2 전극 사이의 전압 인가에 의해 투과율이 변경되는 액정 분자들을 포함하는 층(이러한 층은 액정층이라고 칭해짐)을 포함한다.
용량소자(823)는 제 1 단자 및 제 2 단자를 포함한다. 용량소자(823)의 제 1 단자는 트랜지스터(821)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 접지 전위 또는 소정값을 가진 전위가 용량소자(823)의 제 2 단자에 인가된다. 용량소자(823)는, 제 1 단자의 일부 또는 전체로서 기능하는 제 1 전극, 제 2 단자의 일부 또는 전체로서 기능하는 제 2 전극 및 유전층을 포함한다. 용량소자(823)는 화소의 저장 용량소자로서 기능한다. 용량소자(823)가 필수적으로 제공되는 것은 아니지만, 용량소자(823)의 제공은 트랜지스터(821)의 누설 전류의 악영향을 감소시킬 수 있음을 유념한다.
이 실시형태에서의 표시 장치에 대해, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드 등이 채용될 수 있음을 유념한다.
대안적으로, 배향막이 불필요한 블루 상(blue phase)을 발현하는 액정이 이용될 수 있다. 블루 상은 액정 상들 중 하나이며, 이것은 콜레스테릭 상이 등방 상으로 전이되기 직전에 생성되지만 콜레스테릭 액정의 온도는 증가된다. 블루 상이 좁은 범위의 온도 내에서만 발현되기 때문에, 온도 범위를 개선하기 위해 5wt% 이상의 키랄제를 함유하는 액정 조성물이 액정층에 이용된다. 키랄제가 10㎲ 내지 100㎲의 작은 응답 시간을 가지고 블루 상을 발현하는 액정을 포함하는 액정 조성물은 광학적 등방성을 가지며, 이것은 배향 처리가 불필요하고 작은 시야각 의존성을 가진다.
다음에, 도 17에 도시된 화소의 동작이 설명될 것이다.
먼저, 데이터가 기록되는 화소가 선택되고, 선택된 화소의 트랜지스터(821)는 주사선(804)으로부터 입력된 신호에 의해 턴 온된다.
이때, 신호선(805)으로부터의 데이터 신호는 트랜지스터(821)를 통해 입력되어, 액정 소자(822)의 제 1 단자는 데이터 신호와 동일한 전압을 가지고, 액정 소자(822)의 투과율은 제 1 단자와 제 2 단자 사이에 인가된 전압에 의존하여 설정된다. 데이터 기록 후, 트랜지스터(821)는 주사선(804)으로부터 입력된 신호에 의해 턴 오프되고, 액정 소자(822)의 투과율이 표시 기간 동안 유지되고, 화소는 표시 상태가 된다. 상기 동작은 주사선(804)에 대해 순차적으로 수행되고, 상기 동작은 모든 화소들에서 수행된다. 상기는 화소의 동작이다.
동화상을 표시할 때, 액정 표시 장치는 액정 분자들의 긴 응답 시간이 잔상들 또는 모션 블러(motion blur)를 유발하는 문제를 가진다. 액정 표시 장치의 동화상 특징들을 개선시키기 위하여, 한 프레임 기간 걸러 블랙이 전체 스크린 상에 표시되는 블랙 삽입(black insertion)이라고 칭해지는 구동 방법이 채용된다.
또한, 응답 속도를 개선하기 위하여 일반적인 수직 동기화 주파수 높이의 1.5배 이상, 바람직하게는 2배 이상으로 수직 동기화 주파수가 설정되는 더블-프레임 레이트 구동(double-frame rate driving )이라고 칭해지는 구동 방법이 채용될 수 있다.
또한, 액정 표시 장치의 동화상 특징들을 개선하기 위하여, 복수의 LED(light-emitting diodes) 광원들 또는 복수의 EL 광원들이 백라이트로서 면 광원을 형성하기 위해 이용되고, 면 광원의 각각의 광원이 한 프레임 기간에서 펄스 방식으로 독립적으로 구동되는 구동 방법이 채용될 수 있다. 면 광원으로서, 3개 이상의 종류의 LED들이 이용될 수 있거나, 백색광을 방출하는 LED가 이용될 수 있다. 복수의 LED들이 독립적으로 제어될 수 있기 때문에, LED가 발광하는 타이밍은 액정층이 광학적으로 변조되는 타이밍과 동기될 수 있다. 이 구동 방법에서, LED들의 일부가 턴 오프될 수 있다; 따라서, 큰 블랙 부분을 갖는 이미지를 표시하는 경우에 특히, 전력 소비를 감소시키는 효과가 획득될 수 있다.
이들 구동 방법들을 조합함으로써, 움직이는-이미지 특성들과 같은 액정 표시 장치의 표시 특성들이 종래의 액정 표시 장치들의 특성들과 비교하여 개선될 수 있다.
다음에, 상기 화소를 포함하는 이 실시형태에서의 표시 장치의 구조는 도 18a 및 도 18b를 참조하여 설명될 것이다. 도 18a 및 도 18b는 이 실시형태에서의 표시 장치의 화소의 구조를 도시한다. 도 18a는 상면도이고, 도 18b는 단면도이다. 도 18a의 점선들 A1-A2 및 B1-B2는 도 18b의 단면들 A1-A2 및 B1-B2에 각각 대응한다.
도 18a 및 도 18b에 도시된 바와 같이, 이 실시형태에서의 표시 장치는 A1-A2의 단면에서, 기판(2000) 위의 게이트 전극(2001); 게이트 전극(2001) 위에 제공된 절연막(2002); 절연막(2002) 위에 제공된 산화물 반도체층(2003); 산화물 반도체층(2003) 위에 제공된 전극들의 쌍(2005a 및 2005b); 전극들(2005a 및 2005b) 및 산화물 반도체층(2003) 위에 제공된 산화물 절연층(2007); 및 산화물 절연층(2007)에 제공된 개구부를 통해 전극(2005b)과 접촉하는 전극(2020)을 포함한다.
또한, 표시 장치는, B1-B2의 단면에서, 기판(2000) 위의 전극(2008); 전극(2008) 위의 절연막(2002); 절연막(2002) 위에 제공된 산화물 절연층(2007); 및 산화물 절연층(2007) 위에 제공된 전극(2020)을 포함한다.
전극들(2022 및 2029)과 전극들(2023, 2024 및 2028)은 FPC와 접속하기 위한 전극 또는 배선으로서 기능한다.
이 실시형태에서의 트랜지스터로서, 예를 들면, 도 2a 및 도 2b에 도시된 트랜지스터(252)가 이용될 수 있고, 따라서, 상세한 설명은 여기서 생략된다.
전극들(2020, 2022 및 2028)은 인듐 산화물(In2O3), 인듐 산화물-주석 산화물 합금(In2O3-SnO2, ITO라고 칭해짐) 등으로 스퍼터링 방법, 진공 증착 방법 등에 의해 형성된다. 이러한 재료는 염화수소산-계 용액으로 에칭된다. 그러나, 특히 ITO의 에칭시 잔여물이 쉽게 생성될 수 있기 때문에, 인듐 산화물-아연 산화물 합금(In2O3-ZnO)이 에칭 가공성을 개선하기 위해 이용될 수 있다.
도 19a1 및 도 19a2는 게이트 배선 단자부의 단면도 및 상면도이다. 도 19a1은 도 19a2에서 라인 C1-C2를 따라 취해진 단면도이다. 도 19a1에서, 보호 절연막(2054) 위에 형성된 투명 도전막(2055)은 입력 단자로서 기능하는 접속을 위한 단자 전극이다. 또한, 도 19a1에서, 단자부에서, 게이트 배선과 동일한 재료로 형성된 제 1 단자(2051), 및 소스 배선과 동일한 재료로 형성된 접속 전극(2053)은 게이트 절연층(2052)이 사이에 개재되어 서로 중첩하고, 투명 도전막(2055)을 통해 전기적으로 접속된다. 또한, 접속 전극(2053) 및 투명 도전막(2055)이 보호 절연막(2054)에 제공된 콘택트 홀을 통해 전기적으로 접속된다.
도 19b1 및 도 19b2는 각각 소스 배선 단자부의 단면도 및 상면도이다. 도 19b1은 도 19b2의 라인 D1-D2를 따라 취해진 단면도이다. 도 19b1에서, 보호 절연막(2054) 위에 형성된 투명 도전막(2055)은 입력 단자로서 기능하는 접속을 위한 단자 전극이다. 또한, 도 19b1에서, 단자부에서, 게이트 배선과 동일한 재료로 형성된 전극(2056)은 소스 배선과 전기적으로 접속된 제 2 단자(2050) 아래에 배치되어, 게이트 절연층(2052)을 사이에 개재하여 제 2 단자(2050)와 중첩한다. 전극(2056)은 제 2 단자(2050)에 전기적으로 접속되지 않는다. 전극(2056)이 제 2 단자(2050)의 전위와 상이한 전위, 예를 들면, 플로팅 전위, GND 또는 0V를 가지도록 설정될 때, 잡음 또는 정전기를 방지하기 위한 용량소자가 형성될 수 있다. 또한, 제 2 단자(2050)는 보호 절연막(2054)에 제공된 콘택트 홀을 통해 투명 도전막(2055)에 전기적으로 접속된다.
복수의 게이트 배선들, 소스 배선들 및 용량소자 배선들이 화소 밀도에 의존하여 제공된다. 또한, 게이트 배선과 동일한 전위에서의 복수의 제 1 단자들, 소스 배선과 동일한 전위에서의 복수의 제 2 단자들, 용량소자 배선과 동일한 전위에서의 복수의 제 3 배선들 등이 단자부에 배열된다. 단자들의 각각의 수는 소정 수일 수 있고, 기술자에 의해 적합하게 결정된다.
따라서, 보텀-게이트-n-채널 TFT를 포함하는 화소 TFT부 및 저장 용량소자가 완성될 수 있다. 그 후에, 이들은 화소부가 형성되도록 각각의 화소들에 대응하는 매트릭스로 배열된다; 따라서, 액티브 매트릭스 표시 장치를 제조하기 위한 기판들 중 하나가 형성될 수 있다. 이 명세에서, 이러한 기판은 편의를 위한 액티브 매트릭스 기판이라고 칭해진다.
액티브 매트릭스 액정 표시 장치를 제조하는 경우에, 액티브 매트릭스 기판 및 대향 전극이 제공된 대향 기판이 액정층을 사이에 개재하여 서로 고정된다. 대향 기판 상의 대향 전극에 전기적으로 접속된 공통 전극은 액티브 매트릭스 기판 위에 제공되고, 공통 전극에 전기적으로 접속된 제 4 단자는 단자부에 제공됨을 유념한다. 제 4 단자는 공통 전극이 GND 또는 0V와 같은 고정된 전위로 설정되도록 제공된다.
이 실시형태에서 획득된 n-채널 트랜지스터는 채널 형성층으로서 In-Ga-Zn-O-계 막을 이용하고, 따라서 양호한 동적 특성들을 가진다. 따라서, 이들 구동 방법들은 이 실시형태의 n-채널 트랜지스터와 조합하여 적용될 수 있다.
발광 표시 장치를 제조하는 경우에, 유기 발광 소자의 하나의 전극을 저전원 전압, 예를 들면 GND 또는 0V로 설정하기 위하여, 캐소드가 GND 또는 0V와 같은 저전원 전압을 가지게 하기 위한 제 4 단자가 단자부에 제공된다. 또한, 발광 표시 장치가 형성될 때, 소스 배선 및 게이트 배선 외에도 전원선이 제공된다. 따라서, 전원선에 전기적으로 접속된 제 5 단자가 단자부에 제공된다.
게이트선 구동 회로 또는 소스선 구동 회로에 산화물 반도체를 포함하는 TFT들의 이용으로, 제조 비용이 감소된다. 또한, 구동 회로에 이용된 TFT의 게이트 전극을 소스 배선 또는 드레인 배선과 직접 접속함으로써, 콘택트 홀들의 수가 감소될 수 있어서, 구동 회로에 의해 점유된 면적이 감소되는 표시 장치가 제공될 수 있다.
따라서 이 실시형태에 따라, 훌륭한 전기 특성들을 가진 매우 신뢰할 수 있는 표시 장치가 저비용으로 제공될 수 있다.
이 실시형태는 다른 실시형태들 중 어느 것과 적합하게 조합될 수 있음을 유념한다.
(실시형태 8)
이 실시형태에서, 발광 표시 장치가 실시형태 6에 도시된 표시 장치의 예로서 설명될 것이다. 예로서, 일렉트로루미네선스가 발광 소자로 이용되는 발광 표시 장치가 이 실시형태에서 설명될 것이다.
일렉트로루미네선스를 이용하는 발광 소자들은 발광 재료가 유기 화합물인지 무기화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라고 칭해지고 후자는 무기 EL 소자라고 칭해진다.
유기 EL 소자에서, 발광 소자로의 전압의 인가에 의해, 전자들 및 정공들이 전극들의 쌍에서 발광 유기 화합물을 함유하는 층으로 개별적으로 주입되고, 전류가 흐른다. 그 후에, 캐리어들(전자들 및 정공들)이 재조합되어, 광이 발광된다. 이러한 메커니즘으로 인해, 이 발광 소자는 전류-여기형 발광 소자라고 칭해진다.
무기 EL 소자들은 그들 소자 구조들에 따라 분산형 무기 EL 소자와 박막 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자들이 바인더에서 분산되는 발광층을 가지고, 그 발광 메커니즘은 도너 준위 및 억셉터 준위를 채용하는 도너-억셉터 재결합형 발광이다. 박막 무기 EL 소자는 발광층이 유전체층들 사이에 개재되는 구조를 가지며, 이것은 전극들 사이에도 개재되고, 그 발광 메커니즘은 금속 이온들의 내각 전자 천이를 채용하는 국재형 발광이다. 여기서, 유기 EL 소자는 발광 소자로서 설명될 것임을 유념한다.
이 실시형태에서의 표시 장치의 화소의 회로 구조가 도 20을 참조하여 설명될 것이다. 도 20은 이 실시형태에서의 표시 장치의 화소의 회로 구조를 도시한 회로도이다.
도 20에 도시된 바와 같이, 이 실시형태에서의 표시 장치의 화소는 트랜지스터(851), 화소의 저장 용량소자로서 기능하는 용량소자(852), 트랜지스터(853) 및 발광 소자(854)를 포함한다.
트랜지스터(851)의 게이트는 주사선(855)에 전기적으로 접속되고, 트랜지스터(851)의 소스 및 드레인 중 하나는 신호선(856)에 전기적으로 접속된다.
용량소자(852)는 제 1 단자 및 제 2 단자를 포함한다. 용량소자(852)의 제 1 단자는 트랜지스터(851)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 고전원 전압은 용량소자(852)의 제 2 단자에 공급된다.
트랜지스터(853)의 게이트는 트랜지스터(851)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 고전원 전압이 트랜지스터(853)의 소스 및 드레인 중 하나에 인가된다.
발광 소자(854)는 제 1 단자 및 제 2 단자를 포함한다. 제 1 단자는 트랜지스터(853)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 저전원 전압이 제 2 단자에 인가된다.
다음에, 도 20에 도시된 화소의 동작이 설명될 것이다.
먼저, 데이터가 기록되는 화소가 선택된다. 선택된 화소에서, 트랜지스터(851)는 주사선(855)으로부터 입력된 주사 신호에 의해 턴 온되고, 고정된 전압을 가진 비디오 신호(또한 데이터 신호라고도 칭해짐)가 신호선(856)에서 트랜지스터(853)의 게이트에 입력된다.
트랜지스터(853)는 게이트에 입력되는 데이터 신호에 응답하여 전압에 의존하여 턴 온 또는 오프된다. 트랜지스터(853)가 턴 온될 때, 발광 소자(854)의 제 1 단자와 제 2 단자 사이에 인가된 전압은 트랜지스터(853)의 게이트 전압 및 고전원 전압에 의존한다. 이 때, 제 1 단자와 제 2 단자 사이에 인가된 전압에 의존하여 발광 소자(854)를 통해 전류가 흐르고, 발광 소자(854)는 제 1 단자와 제 2 단자 사이에 흐르는 전류량에 대응하는 휘도로 발광한다. 또한, 트랜지스터(853)의 게이트 전압이 용량소자(852)에 의해 특정 기간 동안 유지되기 때문에, 발광 소자(854)는 특정 기간 동안 발광 상태를 유지한다.
신호선(856)에서 화소에 입력된 데이터 신호가 디지털일 때, 화소는 트랜지스터의 온 또는 오프를 스위칭함으로써 발광 상태 또는 비발광 상태에 진입한다. 따라서, 면적 계조 방법 또는 시간 계조 방법으로 계조가 표현될 수 있다. 면적 계조 방법은 하나의 화소가 복수의 서브화소들로 분할되는 구동 방법을 나타내고, 도 20에 도시된 회로 구조의 서브화소들의 각각은 계조가 표현되도록 데이터 신호에 따라 독립적으로 구동된다. 시간 계조 방법은, 화소가 발광 상태에 있는 동안의 기간이 그레이 스케일이 표현되도록 제어되는 구동 방법을 나타낸다.
발광 소자들의 응답 속도가 액정 소자들 등의 속도보다 높기 때문에, 발광 소자들은 액정 소자들에 비해 시간 계조 방법에 적합하다. 특히, 시간 계조 방법은 표시를 위해 채용되며, 하나의 프레임 기간은 복수의 서브프레임 기간들로 나누어진다. 그 후에, 비디오 신호들에 따라, 화소의 발광 소자는 각각이 서브프레임 기간에 발광 상태 또는 비발광 상태로 설정된다. 하나의 프레임 기간을 복수의 서브프레임 기간들로 분할함으로써, 화소들이 실제로 하나의 프레임 기간에 발광하는 기간의 총 길이는 비디오 신호들로 제어될 수 있고, 그에 의해 계조가 표현될 수 있다.
발광 표시 장치의 구동 회로들 중에서, n-채널 TFT들을 이용하여 형성될 수 있는 구동 회로들의 일부가, 화소부의 TFT가 형성되는 기판 위에 형성될 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로는 n-채널 TFT들만 이용하여 형성될 수 있다.
다음에, 발광 소자의 구조들은 도 21a 내지 도 21c를 참조하여 설명된다. 화소의 단면 구조는 예를 들면 n-채널 구동용 TFT를 취하여 본 명세서에 설명된다. 도 21a, 도 21b 및 도 21c의 표시 장치들에 이용된 TFT들을 각각 구동하는 TFT들(7001, 7011 및 7021)이, 상기 실시형태들에 도시된 인핸스먼트형 TFT들을 형성하는 방식과 유사한 방식으로 형성될 수 있다. TFT들은 반도체층으로서 산화물 반도체층을 포함하고, 높은 신뢰도를 가진다.
발광 소자로부터 방출된 광을 추출하기 위하여, 애노드 및 캐소드 중 적어도 하나는 투명해야 한다. TFT와 동일한 기판 위에 형성되는 발광 소자의 구조들은 다음과 같다: 광이 기판에 대향하는 표면을 통해 추출되는 상면-사출 구조, 광이 기판의 표면을 통해 추출되는 하면-사출 구조, 및 광이 기판에 대향하는 표면과 기판의 표면을 통해 추출되는 양면-사출 구조. 본 발명의 화소 구성은 이들 방출 구조들 중 어느 것을 갖는 발광 소자에 적용될 수 있다.
상면-사출 구조를 갖는 발광 소자는 도 21a를 참조하여 설명될 것이다.
도 21a는 구동용 TFT(7001)이 n-형이고 광이 발광 소자(7002)에서 애노드(7005)를 통해 방출되는 경우의 화소의 단면도이다. 도 21a에서, 발광 소자(7002)의 캐소드(7003)는 구동용 TFT(7001)에 전기적으로 접속되고, 발광층(7004) 및 애노드(7005)는 캐소드(7003) 위에 이 순서로 적층된다. 캐소드(7003)는 광을 반사시키는 도전막 및 낮은 일 함수를 갖는 재료들 중 어느 것을 이용하여 형성될 수 있다. 예를 들면, Ca, Al, CaF, MgAg 또는 AlLi가 이용되는 것이 바람직하다. 발광층(7004)은 단일층 또는 복수 층들의 적층으로 형성될 수 있다. 발광층(7004)이 복수층들의 적층으로 형성될 때, 발광층(7004)은 캐소드(7003) 위에 전자-주입층, 전자-수송층, 발광층, 정공-수송층, 및 정공-주입층을 이 순서로 적층하여 형성된다. 발광층이 제공되는 한, 이들 층들 모두가 제공되어야 하는 것은 아님을 유념한다. 애노드(7005)는 광-투과형 도전 재료로 이루어진다. 예를 들면, 애노드(7005)는, 텅스텐 산화물을 포함하는 인듐 산화물, 텅스텐 산화물을 포함하는 인듐 아연 산화물, 티타늄 산화물을 포함하는 인듐 산화물, 티타늄 산화물을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이후, ITO라고 칭해짐), 인듐 아연 산화물, 또는 실리콘 산화물이 첨가된 인듐 주석 산화물의 광-투과형 도전막을 이용하여 형성될 수 있다.
발광 소자(7002)는 발광층(7004)이 캐소드(7003)와 애노드(7005) 사이에 개재된 영역에 대응한다. 도 21a에 도시된 화소에서, 광은 화살표로 표시된 바와 같이, 발광 소자(7002)에서 애노드(7005)쪽으로 방출된다.
다음에, 하면-사출 구조를 갖는 발광 소자가 도 21b를 참조하여 설명될 것이다. 도 21b는 구동용 TFT(7011)가 n-형이고, 광이 발광 소자(7012)로부터 캐소드(7013)를 통해 방출하는 경우에 화소의 단면도이다. 도 21b에서, 발광 소자(7012)의 캐소드(7013)는, 구동용 TFT(7011)에 전기적으로 접속된 광-투과형 도전막(7017) 위에 형성되고, 발광층(7014) 및 애노드(7015)가 캐소드(7013) 위에 이 순서로 적층된다. 애노드(7015)가 투광성을 가질 때 애노드(7015)를 커버하도록 반사 또는 차광을 위한 차폐막(7016)이 형성될 수 있음을 유념한다. 캐소드(7013)에 대해, 낮은 일 함수를 갖는 도전 재료들 중 어느 하나가 도 21a의 경우에서와 같이 이용될 수 있다. 캐소드(7013)는 캐소드(7013)가 광을 투과하는 두께(바람직하게는 약 5nm 내지 30nm)로 형성됨을 유념한다. 예를 들면, 20nm의 두께를 가진 알루미늄막이 캐소드(7013)로서 이용될 수 있다. 도 21a의 경우와 유사하게, 발광층(7014)은 단일층 또는 복수의 층들의 적층을 이용하여 형성될 수 있다. 애노드(7015)는 광을 투과할 필요는 없지만, 도 21a의 경우에서와 같이 광-투과형 도전 재료로 형성될 수 있다. 차폐막(7016)으로서, 광을 반사하는 금속막이 예로서 이용될 수 있다; 그러나, 이것은 금속막에 제한되지 않는다. 예를 들면, 흑색 색소가 첨가되는 수지가 또한 이용될 수 있다.
발광 소자(7012)는, 발광층(7014)이 캐소드(7013)와 애노드(7015) 사이에 개재되는 영역에 대응한다. 도 21b에 도시된 화소에서, 광은 화살표로 표시된 바와 같이, 발광 소자(7012)에서 캐노드(7013)쪽으로 방출된다.
다음에, 양면-사출 구조를 갖는 발광 소자가 도 21c를 참조하여 설명될 것이다. 도 21c에서, 발광 소자(7022)의 캐소드(7023)가, 구동용 TFT(7021)에 전기적으로 접속된 광-투과형 도전막(7027) 위에 형성되고, 발광층(7024) 및 애노드(7025)가 캐소드(7023) 위에 이 순서로 적층된다. 캐소드(7023)에 대해, 낮은 일 함수를 갖는 도전 재료들 중 어느 하나가 도 21a의 경우에서와 같이 이용될 수 있다. 캐소드(7023)는 캐소드(7023)가 광을 투과하는 두께로 형성됨을 유념한다. 예를 들면, 20nm의 두께를 가진 알루미늄막이 캐소드(7023)로서 이용될 수 있다. 도 21a의 경우와 유사하게, 발광층(7024)은 단일층 또는 복수의 층들의 적층을 이용하여 형성될 수 있다. 애노드(7025)는 도 21a의 경우에서와 같이 광-투과형 도전 재료로 형성될 수 있다.
발광 소자(7022)는 애노드(7025), 발광층(7024) 및 캐소드(7023)가 서로 중첩하는 영역에 대응한다. 도 21c에 도시된 화소에서, 광은 화살표로 표시된 바와 같이, 발광 소자(7022)에서 애노드(7025)측 및 캐노드(7023)측 양쪽으로 사출된다.
유기 EL 소자가 여기에서 발광 소자로서 설명되었지만, 무기 EL 소자도 발광 소자로서 대안적으로 제공될 수 있다.
발광 소자의 구동을 제어하는 박막 트랜지스터(또한 구동용 TFT라고도 칭해짐)가 발광 소자에 전기적으로 접속되는 예가 설명되었지만, 전류 제어를 위한 TFT가 구동용 TFT와 발광 소자 사이에 접속되는 구성이 채용될 수 있다.
다음에, 이 실시형태의 표시 장치(또한 발광 패널이라고도 칭해짐)의 외관 및 단면이 도 22a 및 도 22b를 참조하여 설명될 것이다. 도 22a는 제 1 기판 위에 형성된 TFT 및 발광 소자가 제 1 기판과 제 2 기판 사이에서 씰재로 밀봉되는 패널의 평면도이다. 도 22b는 도 22a에서 라인 H-I를 따라 취해진 단면도이다.
제 1 기판 위에 제공되는 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b)을 둘러싸도록 씰재(4505)가 제공된다. 그 외에도, 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b) 위에 제 2 기판(4506)이 제공된다. 따라서, 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b)은 제 1 기판(4501), 씰재(4505) 및 제 2 기판(4506)에 의해 충전제(4507)로 서로 밀봉된다. 따라서, 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b) 등이 공기에 노출되지 않도록 보호막(접합막 또는 자외선 경화성 수지막과 같이) 또는 기밀성(air-tightness) 및 적은 탈기화(degasification)를 가진 커버 재료로 패널이 패키징(밀봉)되는 것이 바람직하다.
제 1 기판(4501) 위에 형성되는 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b) 각각은 복수의 TFT들을 포함한다. 화소부(4502)에 포함된 TFT(4510) 및 신호선 구동 회로(4503a)에 포함된 TFT(4509) 및 TFT(4555)는 도 22b에서 예로서 설명된다.
TFT들(4509, 4510 및 4555)로서, 실시형태 2 및 실시형태 3에 설명된 반도체 층으로서 산화물 반도체층을 포함하는 매우 신뢰할 수 있는 트랜지스터들 중 어느 하나가 채용될 수 있다. 이 실시형태에서, TFT들(4509, 4510 및 4555)은 n-채널 TFT들이다. 그 외에도, 절연층(4542)이 TFT들(4509, 4510 및 4555) 위에 형성된다; 절연층(4544)은 절연층(4542) 위에 형성된다; 그리고 도전층(4540)은 절연층(4542) 및 절연층(4544)을 사이에 개재하여 TFT(4509) 위에 제공된다. 도전층(4540)은 제 2 게이트 전극으로서 기능한다. 그 외에도, 절연층(4545), 절연층(4543) 및 절연층(4546)은 절연층(4544) 위에 형성된다.
도 22a 및 도 22b에 도시된 표시 장치는 발광 소자(4511)를 포함한다. 발광 소자(4511)는 제 1 전극(4517), 전계 발광층(4512) 및 제 2 전극(4513)을 포함하는 적층 구조를 가지지만, 이 구성은 이 실시형태에 제한되지 않는다. 제 1 전극(4517)은 TFT(4510)의 소스 전극 또는 드레인 전극(4548)에 전기적으로 접속된다. 발광 소자(4511)의 구조는 발광 소자(4511)로부터 광이 추출되는 방향 등에 의존하여 적합하게 변경될 수 있음을 유념한다.
유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 격벽(4520)이 형성된다. 격벽(4520)은 제 1 전극(4517) 위에 개구부를 가지도록 감광성 재료로 형성되고, 개구부의 측벽은 연속적인 곡률을 가진 기울어진 표면으로서 형성되는 것이 특히 바람직하다.
전계 발광층(4512)은 단일층 또는 복수의 층들의 적층을 이용하여 형성될 수 있다.
산소, 수소, 수분, 이산화탄소 등의 발광 소자(4511)로의 혼입을 방지하기 위하여, 보호층이 제 2 전극(4513) 및 격벽(4520) 위에 형성될 수 있음을 유념한다. 보호층으로서, 실리콘 질화막, 실리콘 질화산화막, DLC막 등이 형성될 수 있다.
그 외에도, 다양한 신호들 및 전압들이 FPC들(4518a 및 4518b)로부터 신호선 구동 회로들(4503a 및 4503b), 주사선 구동 회로들(4504a 및 4504b) 또는 화소부(4502)에 공급된다.
이 실시형태에서, 발광 소자(4511)에 포함된 제 1 전극(4517)과 동일한 도전막을 이용하여 접속 단자 전극(4515)이 형성되고, TFT들(4509, 4510 및 4555)에 포함된 소스 및 드레인 전극들과 동일한 도전막을 이용하여 단자 전극(4516)이 형성된다.
접속 단자 전극(4515)은 이방성 도전막(4519)을 통해 FPC(4518a)에 포함된 단자에 전기적으로 접속된다.
발광 소자(4511)로부터 추출되는 방향에 위치된 제 2 기판은 투광성을 가져야 한다. 그 경우, 유리판, 플라스틱판, 폴리에스테르막 또는 아크릴막과 같은 광-투과 재료가 이용된다.
충전제(4507)로서, 질소 또는 아르곤과 같은 불활성 기체뿐만 아니라, 자외선 경화성 수지 또는 열 경화성 수지가 이용될 수 있다. 예를 들면, 폴리(염화 비닐)(PVC), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, 폴리(비닐 부티랄)(PVB), 또는 에틸렌비닐아세테이트(EVA)가 이용될 수 있다. 이 실시형태에서, 질소가 충전제로서 이용될 수 있다.
필요한 경우, 편광판, 원형 편광판(타원 편광판을 포함), 지연판(사분의 일 파장판 또는 반파장판), 또는 컬러 필터와 같은 광학막이 발광 소자의 사출 표면 상에 적합하게 제공될 수 있다. 또한, 편광판 또는 원형 편광판에는 반사방지막이 제공될 수 있다. 예를 들면, 글레어를 감소시키도록 표면의 요철들에 의해 반사된 광이 확산될 수 있는 안티-글레어 처리(anti-glare treatment)가 수행될 수 있다.
신호선 구동 회로들(4503a 및 4503b) 및 주사선 구동 회로들(4504a 및4504b)로서, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 구동 회로들이 장착될 수 있다. 대안적으로, 신호선 구동 회로들 또는 그 일부만 또는 주사선 구동 회로들 또는 그 일부만 별도로 형성된 다음 장착될 수 있다. 이 실시형태는 도 22a 및 도 22b에 도시된 구조에 제한되지 않는다.
상기 단계들을 통하여, 매우 신뢰할 수 있는 발광 장치(표시 패널)가 제조될 수 있다.
이 실시형태는 다른 실시형태들의 어느 것과 적합하게 조합될 수 있음을 유념한다.
(실시형태 9)
이 실시형태에서, 전자 페이퍼가 실시형태 6에서의 표시 장치의 예로서 설명될 것이다.
상기 실시형태들에서 도시된 논리 회로는 전자 페이퍼에 이용될 수 있다. 전자 페이퍼는 또한 전기영동 표시 장치(electrophoretic display device)라고도 칭해지고(또한 전기영동 표시라고도 칭해짐), 보통의 페이퍼와 동일한 높은 판독성과, 다른 표시 장치들보다 낮은 전력 소비를 가지고, 얇고 경량인 이점들을 가진다.
다양한 모드들의 전기영동 표시들이 존재한다. 전기영동 표시는 용제 또는 용매에서 분산되는 복수의 마이크로캡슐들을 포함한다; 각각의 마이크로캡슐은 양으로 충전되는 제 1 입자들 및 음으로 충전되는 제 2 입자들을 포함한다. 전계가 마이크로캡슐들에 인가될 때, 마이크로캡슐들의 입자들은 서로 대향 방향들로 이동하고 한쪽으로 모인 입자들의 컬러가 표시된다. 제 1 입자들 또는 제 2 입자들은 색소를 포함하고 전계없이 이동하지 않음을 유념한다. 제 1 입자들 및 제 2 입자들은 상이한 컬러들을 가진다(컬러가 없을 수 있다).
따라서, 전기영동 표시는, 높은 유전 상수를 가진 물질이 높은 전계를 가진 영역으로 이동하는 소위 유전영동 효과를 채용한다. 전기영동 표시는 액정 표시 장치에 필요한 편광판 및 대향 기판을 이용할 필요가 없으며, 따라서, 전기영동 표시 장치의 두께 및 무게가 감소될 수 있다.
상기 마이크로캡슐들이 용제에서 분산되는 용액이 전자 잉크라고 칭해진다. 전자 잉크는 유리, 플라스틱, 섬유, 종이 등이 표면 상에 인쇄될 수 있다. 또한, 색소를 가진 입자들 또는 컬러 필터의 이용에 의해 컬러 표시가 또한 달성될 수 있다.
그 외에도, 복수의 상기 마이크로캡슐들이, 2개의 전극들 사이에 개재되도록 액티브 매트릭스 기판 위에 적합하게 배열되는 경우, 액티브 매트릭스 표시 장치가 완성될 수 있다. 이미지들은 마이크로캡슐들로의 전계의 인가에 의해 표시될 수 있다. 예를 들면, 상기 실시형태들에서 예시된 인핸스먼트형 TFT를 이용하여 형성된 액티브 매트릭스 기판이 이용될 수 있다.
마이크로캡슐들에서의 제 1 입자들 및 제 2 입자들은 도전 재료, 절연 재료, 반도체 재료, 자기 재료, 액정 재료, 강유전체 재료, 일렉트로루미네선스 재료, 일렉트로크로믹 재료, 및 자기영동 재료 중 어느 하나에서 형성될 수 있거나, 그 복합 재료로 형성될 수 있음을 유념한다.
다음에, 이 실시형태에서의 전자 페이퍼의 구조의 예가 도 23을 참조하여 설명될 것이다. 도 23은 이 실시형태에서의 전자 페이퍼의 구조를 도시한 단면도이다.
도 23에 도시된 전자 페이퍼는 기판(580) 위에 TFT(581); TFT(581) 위에 적층되는 절연층들(583, 584 및 585); 절연층들(583 내지 585)에 제공된 개구부를 통해 TFT(581)의 소스 전극 또는 드레인 전극과 접촉하는 전극(587); 및 기판(596) 상에 제공된 전극(588)을 포함한다. 그 외에도, 전자 페이퍼는 기판(596) 상의 전극(587)과 전극(588) 사이에, 각각이 흑색 영역(590a), 백색 영역(590b), 및 흑색 영역(590a)과 백색 영역(590b)을 둘러싸는 액체로 충전된 캐비티(594); 및 구형 입자들(589) 주위에 제공된 충전제(595)를 포함하는 구형 입자들(589)을 포함한다.
TFT(581)는 반도체 층으로서 산화물 반도체층을 포함하는 매우 신뢰할 수 있는 TFT이다. 예를 들면, TFT(581)은 상기 실시형태들에서의 트랜지스터들과 유사한 방식으로 제조될 수 있다.
구형 입자들(589)이 이용되는 방법은 소위 트위스트 볼 표시 방법(twisting ball display method)이라고 칭해진다. 트위스트 볼 표시 방법에서, 흑색 및 백색으로 각각 채색된 구형 입자들은 표시 소자를 위한 제 1 전극과 제 2 전극 사이에 배치되고, 구형 입자들의 방향을 제어하기 위해 제 1 전극과 제 2 전극 사이에서 전위차가 발생되어, 표시가 수행된다.
또한, 구형 소자 대신에, 전기영동 소자가 또한 이용될 수 있다. 투명한 액체, 양으로 충전된 백색 미립자들, 및 음으로 충전된 흑색 미립자들이 캡슐화되는 약 10㎛ 내지 200㎛의 직경을 가진 마이크로캡슐이 이용된다. 제 1 전극과 제 2 전극 사이에 제공되는 마이크로캡슐들에서, 전계가 제 1 전극 및 제 2 전극에 의해 인가될 때, 백색 미립자들 및 흑색 미립자들은 서로 반대쪽으로 이동하여, 백색 또는 흑색이 표시될 수 있다. 이 원리를 이용한 표시 소자가 전기영동 표시 소자이다. 전기영동 표시 소자는 액정 표시 소자보다 높은 반사율을 가지고, 따라서 보조광이 불필요하고, 전력 소모가 낮고, 표시부가 흐릿한 환경에서도 인식될 수 있다. 그 외에도, 전력이 표시부에 공급되지 않을 때에도, 한번 표시된 이미지가 유지될 수 있다. 따라서, 표시된 이미지는 표시 기능을 가진 반도체 장치(표시 장치가 구비된 반도체 장치 또는 표시 장치로서 간단히 칭해질 수 있음)가 전파 발신원으로부터 떨어져 있는 경우에도 저장될 수 있다.
실시형태 2 또는 실시형태 3에 설명된 구동 회로는 예를 들면 이 실시형태에서 전자 페이퍼의 구동 회로로서 이용될 수 있다. 또한, 산화물 반도체층을 포함하는 트랜지스터가 표시부의 트랜지스터로서 또한 이용될 수 있기 때문에, 구동 회로 및 표시부는 예를 들면 하나의 기판 위에 제공될 수 있다.
전자 페이퍼는 모든 분야들의 정보를 표시하기 위한 임의의 전자 기기들에 이용될 수 있다. 예를 들면, 전자 페이퍼는 전자 서적(e-서적), 포스터, 기차와 같은 차량의 광고, 또는 신용 카드와 같은 다양한 카드들 상의 표시에 적용될 수 있다. 도 24는 전자 기기들의 예를 도시한다. 도 24는 전자 서적의 예를 도시한다.
도 24에 도시된 바와 같이, 전자 서적(2700)은 2개의 하우징들, 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)은 전자 서적(2700)이 힌지(2711)를 따라 열고 닫힐 수 있도록 힌지(2711)와 조합된다. 이러한 구성은, 전자 서적(2700)은 페이퍼 북처럼 취급될 수 있다.
표시부(2705) 및 표시부(2707)는 하우징(2701) 및 하우징(2703)에 각각 일체화된다. 표시부(2705) 및 표시부(2707)는 하나의 이미지 또는 상이한 이미지들을 표시할 수 있다. 표시부(2705) 및 표시부(2707)가 상이한 이미지들을 표시하는 경우, 예를 들면, 오른쪽 상의 표시부(도 24의 표시부(2705))는 텍스트를 표시할 수 있고 왼쪽상의 표시부(도 24의 표시부(2707))는 이미지를 표시할 수 있다.
도 24는 하우징(2701)에 동작부 등이 제공되는 예를 도시한다. 예를 들면, 하우징(2701)에는 전원 스위치(2721), 조작 키들(2723), 스피커(2725) 등이 제공된다. 페이지들은 조작 키들(2723)로 넘길 수 있다. 키보드, 포인팅 장치 등이 하우징의 표시부와 동일한 표면 상에 제공될 수 있음을 유념한다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 또는 USB 케이블과 같은 다양한 케이블들에 접속 가능한 단자), 저장 매체 삽입부 등이 하우징의 후면 또는 측면 상에 제공될 수 있다. 또한, 전자 서적(2700)은 전자 사전의 기능을 가질 수 있다.
전자 서적(2700)은 데이터를 무선으로 전송 및 수신하도록 구성될 수 있다. 무선 통신을 통해, 원하는 도서 데이터 등이 구매될 수 있고 전자 도서 서버로부터 다운로드될 수 있다.
(실시형태 10)
이 실시형태에서, 시스템-온-패널 표시 장치가 실시형태 6에서의 표시 장치의 일 실시형태로서 설명될 것이다.
이 명세에 개시된 본 발명의 일 실시형태인 논리 회로는 표시부 및 구동 회로가 하나의 기판 위에 제공되는 시스템-온-패널 표시 장치에 적용될 수 있다. 표시 장치의 특정 구조가 하기에 설명될 것이다.
표시 장치는 이 실시형태에서의 표시 소자를 포함한다. 표시 소자의 예들은 액정 소자(또한 액정 표시 소자라고도 칭해짐) 및 발광 소자(또한 발광 표시 소자라고도 칭해짐)을 포함한다. 발광 소자는 휘도가 그 카테고리에서 전류 또는 전압에 의해 제어되는 소자를 포함하고, 특히 그 카테고리에서 무기 전계 발광(EL) 소자, 유기 EL 소자 등을 포함한다. 또한, 표시 장치는 전자 잉크와 같은 전기 효과에 의해 콘트라스트가 변경되는 표시 매체를 포함할 수 있다.
그 외에도, 이 실시형태에서의 표시 장치는 표시 소자가 밀봉된 패널, 및 제어기를 포함하는 IC 등이 패널 상에 장착되는 모듈을 포함한다. 또한, 표시 소자가 표시 장치의 제조 공정에서 완성되기 전의 일 실시형태인 소자 기판에는, 복수의 화소들의 각각의 표시 소자에 전류를 공급하기 위한 수단이 제공된다. 특히, 소자 기판은 표시 소자의 화소 전극만이 형성되는 상태, 화소 전극들이 될 도전막이 형성되지만 화소 전극을 형성하기 위해 에칭되지 않는 상태 또는 임의의 다른 상태들에 있을 수 있다.
이 명세의 표시 장치는 이미지 표시 장치 또는 광원(조명 장치를 포함함)을 나타냄을 유념한다. 또한, 표시 장치는 또한 그 카테고리에서 접속기가 구비된 모듈을 포함한다. 예를 들면, 표시 장치는, 플렉시블 인쇄 회로(FPC), 테이프 자동화 결합(TAB) 테이프 또는 테이프 캐리어 패키지(TCP)가 부착된 모듈; 인쇄 배선 기판이 구비된 단부에 TAB 테이프 또는 TCP를 구비한 모듈; 및 칩 온 글래스(COG) 방법에 의해 표시 소자 상에 직접 장착된 집적 회로(IC)를 구비한 모듈을 포함한다.
다음에, 이 실시형태에서의 표시 장치의 일 실시형태인 액정 표시 패널의 외관 및 단면도가 도 25a1 내지 도 25b를 참조하여 설명될 것이다.
도 25a1 및 25a2의 각각은 이 실시형태에서의 표시 장치의 상면도이고, 제 1 기판(4001) 위의 액정 소자(4013) 및 TFT들(4010, 4011 및 4113)은 씰재(4005)로 제 1 기판(4001)과 제 2 기판(4006) 사이에 밀봉된다. TFT들(4010, 4011 및 4113)은 반도체층으로서 실시형태 4에 도시된 In-Ga-Zn-O-계 막을 포함한다. 도 25b는 도 25a1 및 도 25a2에서 라인 M-N을 따라 취해진 단면도이다.
이 실시형태에서의 표시 장치에서, 씰재(4005)는 제 1 기판(4001) 위에 제공되는 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸도록 제공된다. 제 2 기판(4006)은 화소부(4002) 및 주사선 구동 회로(4004) 위에 제공된다. 결과적으로, 화소부(4002) 및 주사선 구동 회로(4004)는 제 1 기판(4001), 씰재(4005) 및 제 2 기판(4006)에 의해 액정층(4008)과 함께 밀봉된다. 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성되는 신호선 구동 회로(4003)가 제 1 기판(4001) 위에 씰재(4005)에 의해 둘러싸인 영역과 상이한 영역에 장착된다.
별도로 형성되는 구동 회로의 접속 방법에 대한 특정 제한은 없고, COG 방법, 와이어 본딩 방법, TAB 방법 등이 이용될 수 있음을 유념한다. 도 25a1은 COG 방법에 의해 신호선 구동 회로(4003)가 장착되는 예를 도시한다. 도 25a2는 TAB 방법에 의해 신호선 구동 회로(4003)가 장착되는 예를 도시한다.
제 1 기판(4001) 위에 제공된 화소부(4002) 및 주사선 구동 회로(4004)는 복수의 TFT들을 포함한다. 도 25b는 화소부(4002)에 포함된 TFT(4010) 및 주사선 구동 회로(4004)에 포함된 TFT들(4011 및 4113)을 예로서 도시한다. 절연층들(4020, 4021 및 4042)은 TFT들(4010, 4011 및 4113) 위에 제공된다. 또한, 절연층들(4020 및 4042)을 사이에 개재하여 TFT(4011) 위에 도전층(4040)이 제공된다. 도전층(4040)은 제 2 게이트 전극으로서 기능한다.
TFT들(4010, 4011 및 4113)로서, 상기 실시형태들에 설명된 반도체층으로서 산화물 반도체층을 포함하는 TFT 중 어느 것이 채용될 수 있다. 이 실시형태에서, TFT들(4010, 4011 및 4113)은 n-채널 TFT들이다.
액정 소자(4013)에 포함된 화소 전극(4030)은 TFT(4010)에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극(4031)은 제 2 기판(4006) 상에 형성된다. 화소 전극(4030), 대향 전극(4031) 및 액정층(4008)이 서로 중첩하는 부분은 액정 소자(4013)에 대응한다. 화소 전극(4030) 및 대향 전극(4031)에는 배향막들로 기능하는 절연층(4032) 및 절연층(4033)이 각각 구비되고 액정층(4008)은 절연층들(4032 및 4033)과 함께 화소 전극(4030) 및 대향 전극(4031) 사이에 개재됨을 유념한다.
제 1 기판(4001) 및 제 2 기판(4006)에, 상기 실시형태들에서의 기판(201)에 이용될 수 있는 재료 및 제조 방법이 적용될 수 있다.
스페이서(4035)는 절연막의 선택적인 에칭에 의해 획득되고 화소 전극(4030)과 대향 전극(4031) 사이의 간격(셀 갭)을 제어하기 위하여 제공되는 원주형 격벽이다. 대안적으로, 구형 스페이서가 이용될 수 있다. 대향 전극(4031)은 TFT(4010)가 형성되는 기판 위에 형성된 공용 전위선에 전기적으로 접속된다. 대향 전극(4031) 및 공용 전위선은 공용 접속부를 이용하여 기판들의 쌍 사이에 배치된 도전 입자들을 통해 서로 전기적으로 접속될 수 있다. 도전 입자들은 씰재(4005)에 포함됨을 유념한다.
이 실시형태가 투과형 액정 표시 장치의 예를 도시하였지만, 본 발명은 반사형 액정 표시 장치 또는 반투과형 액정 표시 장치에 적용될 수 있음을 유념한다.
편광판이 기판의 외면 상(뷰어측 상)에 제공되고, 표시 소자에 이용되는 착색층 및 전극이 이 실시형태에서 액정 표시 장치의 예의 기판의 내면 상에 순차적으로 제공되지만, 편광판은 기판의 내면상에 제공될 수 있다. 편광판과 착색층의 적층 구조는 이 실시형태에서의 구조에 제한되지 않고, 편광판 및 착색층의 재료들 또는 제조 공정의 조건들에 의존하여 적합하게 설정될 수 있다. 또한, 블랙 매트릭스로서 기능하는 광-차폐막이 제공될 수 있다.
이 실시형태에서, TFT들에 의해 유발된 표면 불균일성을 감소시키고 TFT들의 신뢰도를 개선하기 위하여, TFT들은 보호층 또는 평탄화 절연막으로서 기능하는 절연층들(절연층들(4020, 4021 및 4042))로 커버된다. 보호층은 유기물, 금속 또는 공기에 포함된 수분과 같은 오염 불순물들의 침투를 방지하고, 따라서 조밀한 막이 보호층으로서 바람직함을 유념한다. 보호층은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 질화산화막, 알루미늄 산화막, 알루미늄 질화막, 알루미늄 산화질화막 또는 알루미늄 질화산화막 중 어느 것의 적층 또는 단일층으로 스퍼터링 방법에 의해 형성될 수 있다. 이 실시형태에서 보호층이 스퍼터링 방법에 의해 형성되지만, 이 방법에 특별히 제한되지 않고 다양한 방법들로부터 선택될 수 있다. 또한, 감소 불가능한 막이 이용될 때, 보호층은 또한 감소 방지층으로서 기능할 수 있다.
여기서, 스퍼터링 방법에 의해, 적층 구조를 갖는 절연층이 보호층으로 형성되고, 실리콘 산화막이 보호층의 제 1 층인 절연층(4042)으로 형성된다. 소스 전극 및 드레인 전극으로 이용된 알루미늄막의 힐록들(hillocks)을 방지하는데 있어서 보호층으로서 실리콘 산화막의 이용이 효과적이다.
보호층의 제 2 층으로서, 절연층(4020)을 제공하기 위해 스퍼터링 방법에 의해 실리콘 질화막이 형성된다. 보호층으로서 실리콘 질화막의 이용은 나트륨과 같은 모바일 이온들이 반도체 영역에 진입하는 것과 TFT의 전기 특성들의 변경을 방지할 수 있다.
보호층의 형성 후에, 반도체층이 열 처리를 받을 수 있다.
절연층(4021)은 평탄화 절연막으로 형성된다. 절연층(4021)은 폴리이미드, 아크릴, 폴리 이미드 아미드, 벤조사이클로부텐, 폴리아미드, 또는 에폭시와 같은 내열성 유기 재료를 이용하여 형성될 수 있다. 이러한 유기 재료들에 대한 대안으로서, 저-유전체 상수 재료(low-k material), 실록산-계 수지, 인 유리(PSG), 인붕소 유리(BPSG) 등을 이용하는 것이 가능하다. 절연층(4021)은 이들 재료들 중 어느 것으로 형성된 복수의 절연막들을 적층함으로써 형성될 수 있음을 유념한다.
절연층(4021)을 형성하는 방법에 대한 특별한 제한은 없다. 재료에 의존하여, 절연층(4021)은 스퍼터링 방법, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코팅 방법, 또는 액적 토출 방법(예를 들면 잉크젯 방법, 스크린 인쇄, 또는 오프셋 인쇄)과 같은 방법에 의해, 또는 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등과 같은 도구(장치)를 이용하여 형성될 수 있다. 절연층(4021)이 재료 용액을 이용하여 형성될 때, 반도체층은 베이킹 단계의 동일 시간에 어닐링될 수 있다. 절연층(4021)의 베이킹 단계 및 반도체층의 어닐링이 조합될 때, 표시 장치는 효율적으로 제조될 수 있다.
화소 전극(4030) 및 대향 전극(4031)에 대해, 텅스텐 산화물을 함유한 인듐 산화물, 텅스텐 산화물을 함유한 인듐 아연 산화물, 티타늄 산화물을 함유한 인듐 산화물, 티타늄 산화물을 함유한 인듐 주석 산화물, 인듐 주석 산화물(이후, ITO라고 칭해짐), 인듐 아연 산화물 또는 실리콘 산화물이 첨가된 인듐 주석 산화물과 같은 투광성 도전 재료가 이용될 수 있다.
대안적으로, 도전성 고분자(또한 도전성 폴리머라고도 칭해짐)를 포함하는 도전성 조성물은 화소 전극(4030) 및 대향 전극(4031)에 이용될 수 있다. 도전성 조성물을 이용하여 형성된 화소 전극은 550nm의 파장에서 70% 이상의 광 투과율과 10000Ω/□ 이하의 시트 저항률을 가지는 것이 바람직하다. 또한, 도전성 조성물에 포함된 도전성 고분자의 저항률은 0.1Ωㆍcm 이하가 바람직하다.
도전성 고분자로서, 소위 π-전자 공액계 도전성 폴리머가 이용될 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들 재료들 중 2개 이상의 공중합체가 주어질 수 있다.
또한, 다양한 신호들 및 전위들이 FPC(4018)로부터, 별도로 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 공급된다.
이 실시형태에서, 접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극(4030)과 동일한 도전막을 이용하여 형성되고, 단자 전극(4016)은 TFT들(4011 및 4010)의 소스 및 드레인 전극층들과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4015)은 이방성 도전막(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속된다.
도 25a1, 도 25a2 및 도 25b는 신호선 구동 회로(4003)가 별도로 형성되고 제 1 기판(4001) 상에 장착되는 예를 도시하지만; 이 실시형태는 이 구조에 제한되지 않음을 유념한다. 주사선 구동 회로가 별도로 형성된 다음 장착될 수 있거나, 신호선 구동 회로들의 일부 또는 주사선 구동 회로들의 일부만이 별도로 형성된 다음 장착될 수 있다.
상술된 바와 같이, 시스템-온-패널 표시 장치가 형성될 수 있다. 이 실시형태에서의 표시 장치에 대해, 상기 실시형태들에서의 논리 회로가 예를 들면 구동 회로에 이용될 수 있고, 논리 회로는 표시부의 TFT와 동일한 공정으로 형성될 수 있다.
이 실시형태는 다른 실시형태들에 설명된 구조들의 어느 것과 적합하게 조합될 수 있음을 유념한다.
(실시형태 11)
실시형태 6 내지 실시형태 10에서의 반도체 장치는 다양한 전자 기기들(게임기들을 포함함)에 적용될 수 있다. 이러한 전자 기기들의 예들은 텔레비전 장치(또한 텔레비전 또는 텔레비전 수신기라고도 칭해짐), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라와 같은 카메라, 디지털 포토 프레임, 모바일 폰 헨드셋(또한 모바일 폰 또는 모바일 폰 장치라고도 칭해짐), 휴대용 게임 콘솔, 휴대 정보 단말기, 오디오 재생 장치, 핀볼 머신과 같은 대형 게임기 등이다.
도 26a는 텔레비전 장치의 예를 도시한다. 텔레비전 장치(9600)에서, 표시부(9603)는 하우징(9601)에 일체화된다. 표시부(9603)는 이미지들을 표시할 수 있다. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 장치(9600)는 별도의 원격 제어(9610) 또는 하우징(9601)의 조작 스위치로 조작될 수 있다. 원격 제어(9610)의 조작 키들(9609)로 채널들이 스위칭될 수 있고 볼륨이 제어될 수 있고, 그에 의해 표시부(9603) 상에 표시된 이미지가 제어될 수 있다. 또한, 원격 제어(9610)에는 원격 제어(9610)로부터 출력된 데이터를 표시하기 위한 표시부(9607)가 제공될 수 있다.
텔레비전 장치(9600)에는 수신기, 모뎀 등이 제공됨을 유념한다. 수신기를 이용하여, 일반 TV 방송들이 수신될 수 있다. 또한, 표시 장치가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속될 때, 일방(송신기로부터 수신기로) 또는 양방(예를 들면, 송신기와 수신기 사이에서 또는 수신기들 사이에서) 정보 통신이 수행될 수 있다.
도 26b는 디지털 포토 프레임(9700)의 예를 도시한다. 예를 들면, 디지털 포토 프레임(9700)에서, 표시부(9703)는 하우징(9701)에 일체화된다. 표시부(9703)는 다양한 이미지들을 표시할 수 있다. 예를 들면, 표시부(9703)는 디지털 카메라 등으로 찍은 화상 데이터를 표시할 수 있고 보통의 포토 프레임으로 기능할 수 있다.
디지털 포토 프레임(9700)에는 조작부, 외부 접속 단자(USB 단자, USB 케이블과 같은 다양한 케이블들에 접속 가능한 단자), 저장 매체 삽입부 등이 제공될 수 있음을 유념한다. 이들 구성요소들이 표시부와 동일한 표면 상에 제공될 수 있지만, 설계적 미학을 위해 측면 또는 후면 상에 이들을 제공하는 것이 바람직하다. 예를 들면, 디지털 카메라로 찍은 화상 데이터를 저장하는 저장 매체는 디지털 포토 프레임(9700)의 저장 매체 삽입부에 삽입되고 데이터가 로딩되고, 그에 의해 이미지는 표시부(9703) 상에 표시될 수 있다.
디지털 포토 프레임(9700)은 데이터를 무선으로 전송 및 수신하도록 구성될 수 있다. 무선 통신을 통해, 원하는 화상 데이터가 표시되도록 로딩될 수 있다.
도 27a는, 휴대용 게임 콘솔이 열리거나 닫힐 수 있도록 연결부(9893)로 연결되는 하우징(9881) 및 하우징(9891)의 2개의 하우징들을 포함하는 휴대용 게임 콘솔을 도시한다. 표시부(9882) 및 표시부(9883)는 하우징(9881) 및 하우징(9891)에 각각 일체화된다. 그 외에도, 도 27a에 도시된 휴대용 게임 콘솔에는 스피커부(9884), 저장 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키들(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음향, 시간, 강도, 전계, 전류, 전압, 전력, 방사선, 유동률, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 가짐), 및 마이크로폰(9889)) 등이 제공된다. 말할 필요도 없이, 휴대용 게임 콘솔의 구성은 상기에 제한되지 않고 적어도 표시 장치가 제공되는 다른 구성이 이용될 수 있다. 휴대용 게임 콘솔은 부가의 액세서리를 적합하게 포함할 수 있다. 도 27a에 도시된 휴대용 게임 콘솔은 표시부에 프로그램 또는 데이터를 표시하기 위해 저장 매체에 저장된 프로그램 또는 데이터를 판독하는 기능을 가지고, 무선 통신을 통해 다른 휴대용 게임 콘솔과 데이터를 공유하는 기능을 가진다. 도 27a에 도시된 휴대용 게임 콘솔의 기능은 상술된 것들에 제한되지 않고, 휴대용 게임 콘솔은 다양한 기능들을 가질 수 있음을 유념한다.
도 27b는 대형 게임 머신인 슬롯 머신의 예를 도시한다. 슬롯 머신(9900)에서, 표시부(9903)는 하우징(9901)에 일체화된다. 그 외에도, 슬롯 머신(9900)은 시작 레버 또는 중지 스위치와 같은 동작 수단, 코인 슬롯, 스피커 등을 포함한다. 말할 필요도 없이, 슬롯 머신(9900)의 구성은 상기에 제한되지 않고, 적어도 본 발명에 따른 표시 장치가 제공되는 다른 구성이 채용될 수 있다. 슬롯 머신(9900)은 부가의 액세서리를 적합하게 포함할 수 있다.
도 28a는 셀룰러 폰의 예를 도시한다. 셀룰러 폰(9000)은 표시부(9002)가 일체화되는 하우징(9001), 조작 버튼(9003), 외부 접속 포트(9004), 스피커(9005), 마이크로폰(9006) 등을 포함한다.
손가락 등으로 표시부(9002)를 터치함으로써, 도 28a에 도시된 셀룰러 폰(9000)에 정보가 입력될 수 있다. 또한, 사용자들은 손가락들 등으로 표시부(9002)를 터치함으로써, 전화를 걸거나 e-메일을 작성할 수 있다.
표시부(9002)의 주요한 3개의 스크린 모드들이 존재한다. 제 1 모드는 주로 이미지들을 표시하기 위한 표시 모드이다. 제 2 모드는 주로 텍스트와 같은 정보를 입력하기 위한 입력 모드이다. 제 3 모드는 표시 모드 및 입력 모드의 2개의 모드들이 조합되는 표시-및-입력 모드이다.
예를 들면, 전화를 걸거나 e-메일을 작성하는 경우에, 표시부(9002)는 주로 텍스트를 입력하기 위한 텍스트 입력 모드가 될 수 있고, 스크린 상에 표시된 글자들이 입력될 수 있다. 이 경우, 표시부(9002)의 스크린의 거의 전체의 면적 상에 키보드 또는 숫자 버튼들을 표시하는 것이 가능하다.
자이로스코프 또는 가속도 센서와 같은 기울기를 검출하기 위한 센서를 포함하는 검출 장치가 셀룰러 폰(9000) 내부에 제공될 때, 표시부(9002)의 스크린 상의 표시는 셀룰러 폰(9000)의 방향(셀룰러 폰(9000)이 풍경 모드인지 인물 모드인지에 대해 수평 또는 수직으로 배치되는지)을 검출하여 자동으로 스위칭될 수 있다.
또한, 표시부(9002)를 터치하거나 하우징(9001)의 조작 버튼(9003)을 조작함으로써 스크린 모드들이 스위칭된다. 대안적으로, 스크린 모드들은 표시부(9002) 상에 표시된 이미지들의 종류들에 의존하여 스위칭될 수 있다. 예를 들면, 표시부 상에 표시된 이미지에 대한 신호가 움직이는 이미지들의 데이터일 때, 스크린 모드는 표시 모드로 스위칭된다. 신호가 텍스트 데이터일 때, 스크린 모드는 입력 모드로 스위칭된다.
또한, 입력 모드에서, 표시부(9002)의 광학 센서에 의해 신호가 검출되고, 표시부(9002)를 터치하는 것에 의한 입력이 특정 기간 동안 수행되지 않는 경우, 스크린 모드는 입력 모드에서 표시 모드로 스위칭되도록 제어될 수 있다.
표시부(9002)는 또한 이미지 센서로서 기능할 수 있다. 예를 들면, 손바닥 또는 손가락으로 표시부(9002)를 터치함으로써 장문(掌紋), 지문 등의 이미지가 찍히고, 그에 의해 개인 인증이 수행될 수 있다. 또한, 근-적외선 광을 방출하는 센싱 광원 또는 백라이트가 표시부에 제공될 때, 손가락 정맥, 손바닥 정맥 등의 이미지가 찍힐 수 있다.
도 28b는 셀룰러 폰의 다른 예를 도시한다. 도 28b의 셀룰러 폰은 표시부(9412) 및 조작 버튼들(9413)을 포함하는 하우징(9411)이 구비된 표시 장치(9410), 및 조작 버튼들(9402), 외부 입력 단자(9403), 마이크로폰(9404), 스피커(9405), 및 폰 호출이 수신될 때 발광하는 발광부(9406)를 포함하는 하우징(9401)이 구비된 통신 장치(9400)를 구비한다. 표시 기능을 가진 표시 장치(9410)는 화살표들로 표시된 2개의 방향들로 폰 기능을 갖는 통신 장치(9400)에 착탈 가능하게 부착될 수 있다. 따라서, 표시 장치(9410) 및 통신 장치(9400)는 짧은 면들 또는 긴 면들을 따라 서로 부착될 수 있다. 그 외에도, 표시 기능만이 필요할 때, 표시 장치(9410)는 통신 장치(9400)로부터 분리되어 단독으로 이용될 수 있다. 통신 장치(9400)와 표시 장치(9410) 사이의 무선 또는 유선 통신에 의해 이미지들 또는 입력 정보가 전송 또는 수신될 수 있고, 이들 각각은 재충전 가능한 배터리를 구비한다.
이 실시형태는 다른 실시형태들에 설명된 구조들 중 어느 것과 적합하게 조합하여 구현될 수 있음을 유념한다.
(실시형태 12)
이 실시형태에서, 상기 실시형태의 구성과 상이한 구성을 갖는 트랜지스터를 포함하는 논리 회로가 설명될 것이다.
본 발명의 일 실시형태인 표시 장치의 트랜지스터들은 도 2a 및 도 2b에 도시된 구조를 갖는 트랜지스터들에 제한되지 않고, 다른 구조를 갖는 트랜지스터들이 이용될 수 있다. 다른 구조를 갖는 트랜지스터가 적용되는 논리 회로가 도 29a 및 도 29b를 참조하여 설명될 것이다. 도 29a 및 도 29b는 이 실시형태에서의 구동 회로부의 구조를 도시한다. 도 29a는 상면도이고, 도 29b는 도 29a에 도시된 구동 회로부의 라인 Z1-Z2 및 라인 Z3-Z4를 따라 취해진 단면도이다. 도 29a 및 도 29b에 도시된 논리 회로에서, 도 2a 및 도 2b에 도시된 표시 장치와 동일한 구성요소의 설명을 위해 도 2a 및 도 2b에 도시된 논리 회로의 설명이 채용될 수 있음을 유념한다.
도 29a 및 도 29b에 도시된 논리 회로는 도 2a 및 도 2b에 도시된 논리 회로와 같이, 트랜지스터(251), 트랜지스터(252) 및 트랜지스터(253)를 포함한다.
또한, 트랜지스터들의 구조들이 설명될 것이다. 트랜지스터(251)는 기판(201) 위의 게이트 전극(211a), 게이트 전극(211a) 위의 게이트 절연층(202), 게이트 절연층(202) 위의 도전층(215a) 및 도전층(215b), 및 게이트 절연층(202)을 사이에 개재한 게이트 전극(211a) 위와 도전층(215a) 및 도전층(215b) 위의 산화물 반도체층(223a)을 포함한다.
트랜지스터(252)는 기판(201) 위의 게이트 전극(211b), 게이트 전극(211b) 위의 게이트 절연층(202), 게이트 절연층(202) 위의 도전층(215b) 및 도전층(215c), 및 게이트 절연층(202)을 사이에 개재한 게이트 전극(211b) 위와 도전층(215b) 및 도전층(215c) 위의 산화물 반도체층(223b)을 포함한다.
트랜지스터(253)는 기판(201) 위의 게이트 전극(211c), 게이트 전극(211c) 위의 게이트 절연층(202), 게이트 절연층(202) 위의 도전층(215b) 및 도전층(215d), 및 게이트 절연층(202)을 사이에 개재한 게이트 전극(211b) 위와 도전층(215b) 및 도전층(215d) 위의 산화물 반도체층(223c)을 포함한다.
도전층들(215a 내지 215d)의 각각은 소스 전극 또는 드레인 전극으로서 기능한다.
산화물 반도체층들(223a 내지 223c)에는 탈수화 또는 탈수소화가 행해지고 산화물 절연층(207)은 산화물 반도체층들(223a 내지 223c)과 접촉하여 형성된다. 탈수화 또는 탈수소화를 받은 후에, 채널 형성층으로서 그 위에 형성된 산화물 절연층(207)과 접촉하게 되는 이러한 산화물 반도체층을 포함하는 트랜지스터는, 장기간 이용 또는 높은 부하로 인한 V번째 시프트가 거의 발생하지 않기 때문에 높은 신뢰성을 가진다.
또한, 도 29a 및 도 29b에 도시된 구동 회로부에서, 평탄화 절연층(216)이 산화물 절연층(207) 위에 제공된다. 그 외에도, 도전층(217a)은 산화물 절연층(207) 및 평탄화 절연층(216)을 사이에 개재하여 산화물 반도체층(223a) 위에 제공되고, 도전층(217b)은 산화물 절연층(207) 및 평탄화 절연층(216)을 사이에 개재하여 산화물 반도체층(223b) 위에 제공되고, 도전층(217c)은 산화물 절연층(207) 및 평탄화 절연층(216)을 사이에 개재하여 산화물 반도체층(223c) 위에 제공된다. 도전층들(217a 내지 217c)의 각각은 제 2 게이트 전극으로서 기능한다. 제 2 게이트 전압은 도전층들(217a 내지 217c)에 적용되고, 그에 의해 트랜지스터들(251 내지 253)의 임계 전압이 제어될 수 있다.
도 29a 및 도 29b에 도시된 트랜지스터들(251 내지 253)은 보텀-접촉 트랜지스터들이다. 보텀-접촉 트랜지스터가 이용될 때, 소스 전극 및 드레인 전극으로서 기능하는 산화물 반도체층 및 도전층들이 서로 접촉하는 면적이 증가될 수 있고, 그에 의해 필링(peeling) 등이 방지될 수 있다.
도 4에 도시된 구동 회로부에서와 같이 소스 전극 및 드레인 전극으로서 기능하는 산화물 반도체층과 도전층들 사이에 산화물 도전층들이 제공될 수 있음을 유념한다.
이 실시형태는 다른 실시형태들의 어느 것과 적합하게 조합될 수 있음을 유념한다.
(실시형태 13)
이 실시형태에서, 상기 실시형태의 구조와 상이한 구조를 갖는 트랜지스터를 포함하는 논리 회로가 설명될 것이다.
본 발명의 일 실시형태인 표시 장치의 트랜지스터들은 도 2a에 도시된 구조를 갖는 트랜지스터들에 제한되지 않고, 다른 구조를 갖는 트랜지스터들이 이용될 수 있다. 다른 구조를 갖는 트랜지스터가 적용되는 논리 회로가 도 30a 및 도 30b를 참조하여 설명될 것이다. 도 30a 및 도 30b는 이 실시형태에서의 구동 회로부의 구조를 도시한다. 도 30a는 상면도이고, 도 30b는 도 7a에 도시된 구동 회로부의 라인 Z1-Z2 및 라인 Z3-Z4를 따라 취해진 단면도이다. 도 30a 및 도 30b에 도시된 논리 회로에서, 도 2a 및 도 2b에 도시된 표시 장치와 동일한 구성요소의 설명을 위해 도 2a 및 도 2b에 도시된 논리 회로의 설명이 채용될 수 있음을 유념한다.
도 30a 및 도 30b에 도시된 논리 회로는 도 2a 및 도 2b에 도시된 논리 회로와 같이, 트랜지스터(251), 트랜지스터(252) 및 트랜지스터(253)를 포함한다.
또한, 트랜지스터들의 구조들이 설명될 것이다. 트랜지스터(251)는 기판(201) 위의 게이트 전극(211a), 게이트 전극(211a) 위의 게이트 절연층(202), 게이트 절연층(202) 위의 도전층(215a) 및 도전층(215b), 게이트 절연층(202)을 사이에 개재한 게이트 전극(211a) 위와 도전층(215a) 및 도전층(215b) 위의 산화물 반도체층(243a), 및 산화물 반도체층(243a) 위의 산화물 반도체층(263a)을 포함한다.
트랜지스터(252)는 기판(201) 위의 게이트 전극(211b), 게이트 전극(211b) 위의 게이트 절연층(202), 게이트 절연층(202) 위의 도전층(215b) 및 도전층(215c), 및 게이트 절연층(202)을 사이에 개재한 게이트 전극(211b) 위와 도전층(215b) 및 도전층(215c) 위의 산화물 반도체층(263b)을 포함한다.
트랜지스터(253)는 기판(201) 위의 게이트 전극(211c), 게이트 전극(211c) 위의 게이트 절연층(202), 게이트 절연층(202) 위의 도전층(215b) 및 도전층(215d), 게이트 절연층(202)을 사이에 개재한 게이트 전극(211c) 위와 도전층(215b) 및 도전층(215d) 위의 산화물 반도체층(243b), 및 산화물 반도체층(243b) 위의 산화물 반도체층(263c)을 포함한다.
도전층들(215a 내지 215d)의 각각은 소스 전극 또는 드레인 전극으로서 기능한다.
트랜지스터(251)의 산화물 반도체층(산화물 반도체층(243a) 및 산화물 반도체층(263a)의 적층)의 두께는 트랜지스터(252)의 산화물 반도체층(산화물 반도체층(263b))의 두께보다 크다. 그 외에도, 트랜지스터(253)의 산화물 반도체층(산화물 반도체층(243b) 및 산화물 반도체층(263c)의 적층)의 두께는 트랜지스터(252)의 산화물 반도체층(산화물 반도체층(263b))의 두께보다 크다. 산화물 반도체층의 두께가 증가함에 따라, 산화물 반도체층을 완전히 공핍시켜야 하는 게이트 전극에 대한 음의 전압의 절대값이 증가한다. 결과적으로, 채널 형성층으로서 두꺼운 산화물 반도체층을 포함하는 트랜지스터는 공핍형 트랜지스터로서 거동한다.
도 30a 및 도 30b에 도시된 트랜지스터들(251 내지 253)은 보텀-접촉 트랜지스터들이다. 보텀-접촉 트랜지스터가 이용될 때, 소스 전극 및 드레인 전극으로서 기능하는 산화물 반도체층 및 도전층들이 서로 접촉하는 면적이 증가될 수 있고, 그에 의해 필링 등이 방지될 수 있다.
도 8에 도시된 구동 회로부에서와 같이 소스 전극 및 드레인 전극으로서 기능하는 산화물 반도체층과 도전층들 사이에 산화물 도전층들이 제공될 수 있음을 유념한다.
이 실시형태는 다른 실시형태들에 설명된 구조들 중 어느 것과 적합하게 조합하여 구현될 수 있음을 유념한다.
이 출원은 2009년 9월 24일에 일본 특허청에 출원된 일본 특허 출원 일련번호 제2009-218931호에 기초하며, 그 전체 내용들이 본 명세서에서 참조로 포함된다.
101: 구동 회로부, 102: 화소부, 103: 신호선, 104: 화소, 105: 주사선, 107: 주사선, 108: 기준 전압선, 111: 구동 회로, 112: 트랜지스터, 201: 기판, 202: 게이트 절연층, 207: 산화물 절연층, 211a: 게이트 전극, 211b: 게이트 전극, 211c: 게이트 전극, 214a: 산화물 도전층, 214b: 산화물 도전층, 214c: 산화물 도전층, 214d: 산화물 도전층, 214e: 산화물 도전층, 214f: 산화물 도전층, 215a: 도전층, 215b: 도전층, 215c: 도전층, 215d; 도전층, 216: 평탄화 절연층, 217a: 도전층, 217b: 도전층, 217c: 도전층, 223a: 산화물 반도체층, 223b: 산화물 반도체층, 223c: 산화물 반도체층, 223d: 산화물 반도체층, 233a: 레지스트 마스크, 233b: 레지스트 마스크, 233c: 레지스트 마스크, 233d: 레지스트 마스크, 243a: 산화물 반도체층, 243b: 산화물 반도체층, 251: 트랜지스터, 252: 트랜지스터, 253: 트랜지스터, 263a: 산화물 반도체층, 263b: 산화물 반도체층, 263c: 산화물 반도체층, 316: 노드, 321: 트랜지스터, 322: 트랜지스터, 323: 트랜지스터, 324: 전원선, 325: 전원선, 326: 노드, 580: 기판, 581: TFT, 583: 절연층, 584: 절연층, 585: 절연층, 587: 전극, 588: 전극, 589: 구형 입자, 590a: 흑색 영역, 590b: 백색 영역, 594: 캐비티, 595: 충전제, 596: 기판, 611: 트랜지스터, 613: 트랜지스터, 614: 노드, 615: 노드, 701: 화소부, 702: 주사선 구동 회로, 703: 신호선 구동 회로, 704: 화소, 804: 주사선, 805: 신호선, 821: 트랜지스터, 822: 액정 소자, 823: 용량소자, 851: 트랜지스터, 852: 용량소자, 853: 트랜지스터, 854: 발광 소자, 855: 주사선, 856: 신호선, 900: 시프트 레지스터, 901: 레벨 시프터, 902: 버퍼, 903: 레벨 시프터, 904: 래치 회로, 905: 래치 회로, 906: 레벨 시프터, 907: 버퍼, 2000: 기판, 2001: 게이트 전극, 2002: 절연막, 2003: 산화물 반도체층, 2005a: 전극, 2005b: 전극, 2007: 산화물 절연층, 2008: 전극, 2020: 전극, 2022: 전극, 2023: 전극, 2024: 전극, 2028: 전극, 2029: 전극, 2050: 단자, 2051: 단자, 2052: 게이트 전극층, 2053: 접속 전극, 2054: 보호 절연막, 2055: 투명 도전막, 2056: 전극, 2700: 전자 서적, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 힌지, 2721: 전원 스위치, 2723: 조작 키, 2725: 스피커, 3011: 논리 회로, 3012: 논리 회로, 3013: 논리 회로, 3111: 트랜지스터, 3112: 트랜지스터, 3113: 트랜지스터, 3121A: 인버터, 3121B: 인버터, 3121C: 인버터, 3122A: 인버터, 3122B: 인버터, 3122C: 인버터, 3123A: 인버터, 3123B: 인버터, 3123C: 인버터, 3131: 트랜지스터, 3132: 트랜지스터, 3133: 트랜지스터, 3140: NAND 회로, 3141: NAND 회로, 3142: NAND 회로, 3143: NAND 회로, 3171: 노드, 3172: 노드, 3173: 노드, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 씰재, 4006: 기판, 4008: 액정층, 4010: TFT, 4011: TFT, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4020: 절연층, 4021: 절연층, 4030: 화소 전극, 4031: 대향 전극, 4032: 절연층, 4035: 스페이서, 4040: 도전층, 4042: 절연층, 4113: TFT, 4501: 기판, 4502: 화소부, 4503a: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4505: 씰재, 4506: 기판, 4507: 충전제, 4509: TFT, 4510: TFT, 4511: 발광 소자, 4512: 전계 발광층, 4513: 전극, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극, 4518a: FPC, 4519: 이방성 도전막, 4520: 격벽, 4540: 도전층, 4542: 절연층, 4544: 절연층, 4555: TFT, 6121: 인버터, 6122: 인버터, 6123: 인버터, 7001: TFT, 7002: 발광 소자, 7003: 캐소드, 7004: 발광층, 7005: 애노드, 7011: 구동용 TFT, 7012: 발광 소자, 7013: 캐소드, 7014: 발광층, 7015: 애노드, 7016: 차폐막, 7017: 도전막, 7021: 구동용 TFT, 7022: 발광 소자, 7023: 캐소드, 7024: 발광층, 7025: 애노드, 7027: 도전막, 9000: 셀룰러 폰, 9001: 하우징, 9002: 표시부, 9003: 조작 버튼, 9004: 외부 접속 포트, 9005: 스피커, 9006: 마이크로폰, 9400: 통신 장치, 9401: 하우징, 9402: 조작 버튼, 9403: 외부 입력 단자, 9404: 마이크로폰, 9405: 스피커, 9406: 발광부, 9410: 표시 장치, 9411: 하우징, 9412: 표시부, 9413: 조작 버튼, 9600: 텔레비전 장치, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 조작 키, 9610: 원격 제어, 9700: 디지털 포토 프레임, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 조작 키, 9886: 저장 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 연결부, 9900: 슬롯 머신, 9901: 하우징, 9903: 표시부
Claims (6)
- 논리 회로를 포함하는 구동 회로로서, 상기 논리 회로는 공핍형 트랜지스터(depletion type transistor)인 제 1 트랜지스터와 인핸스먼트형 트랜지스터(enhancement type transistor)인 제 2 트랜지스터를 포함하는, 상기 구동 회로;
신호선;
표시 상태가 상기 신호선을 통해 상기 구동 회로로부터의 화상 데이터를 포함하는 신호의 입력에 의해 제어되도록 구성되는 화소를 포함하는 화소부; 및
공핍형 트랜지스터이고 게이트, 소스 및 드레인을 포함하는 제 3 트랜지스터를 포함하고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 하나에는 기준 전압이 공급되도록 구성되고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 신호선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 게이트에는 게이트 신호가 공급되도록 구성되고,
상기 제 1 내지 제 3 트랜지스터들 각각은 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 표시 장치. - 제 1 항에 있어서,
상기 제 1 내지 제 3 트랜지스터들 각각은:
게이트 전극;
상기 게이트 전극 위의 게이트 절연층;
상기 게이트 절연층 위의 상기 산화물 반도체층; 및
상기 산화물 반도체층의 일부들 위의 제 1 도전층 및 제 2 도전층으로서, 각각이 소스 전극 또는 드레인 전극으로서 기능하는, 상기 제 1 도전층 및 상기 제 2 도전층을 포함하고,
상기 표시 장치는 상기 산화물 반도체층, 상기 제 1 도전층 및 상기 제 2 도전층 위에 산화물 절연층을 더 포함하는, 표시 장치. - 논리 회로를 포함하는 구동 회로로서, 상기 논리 회로는 공핍형 트랜지스터인 제 1 트랜지스터와 인핸스먼트형 트랜지스터인 제 2 트랜지스터를 포함하는, 상기 구동 회로;
신호선;
표시 상태가 상기 신호선을 통해 상기 구동 회로로부터의 화상 데이터를 포함하는 신호의 입력에 의해 제어되도록 구성되는 화소를 포함하는 화소부; 및
공핍형 트랜지스터이고 게이트, 소스 및 드레인을 포함하는 제 3 트랜지스터를 포함하고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 하나에는 기준 전압이 공급되도록 구성되고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 신호선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 게이트에는 게이트 신호가 공급되도록 구성되고,
상기 제 1 내지 제 3 트랜지스터들 각각은 채널 형성 영역을 포함하는 산화물 반도체층을 포함하고,
상기 제 1 트랜지스터의 상기 산화물 반도체층의 두께는 상기 제 2 트랜지스터의 상기 산화물 반도체층의 두께보다 크고,
상기 제 3 트랜지스터의 상기 산화물 반도체층의 두께는 상기 제 2 트랜지스터의 상기 산화물 반도체층의 두께보다 큰, 표시 장치. - 제 3 항에 있어서,
상기 제 1 내지 제 3 트랜지스터들 각각은:
게이트 전극;
상기 게이트 전극 위의 게이트 절연층;
상기 게이트 절연층 위의 상기 산화물 반도체층; 및
상기 산화물 반도체층의 일부들 위의 제 1 도전층 및 제 2 도전층으로서, 각각이 소스 전극 또는 드레인 전극으로서 기능하는, 상기 제 1 도전층 및 상기 제 2 도전층을 포함하고,
상기 표시 장치는 상기 산화물 반도체층, 상기 제 1 도전층 및 상기 제 2 도전층 위에 산화물 절연층을 더 포함하는, 표시 장치. - 논리 회로를 포함하는 구동 회로로서, 상기 논리 회로는 공핍형 트랜지스터인 제 1 트랜지스터와 인핸스먼트형 트랜지스터인 제 2 트랜지스터를 포함하는, 상기 구동 회로;
신호선;
표시 상태가 상기 신호선을 통해 상기 구동 회로로부터의 화상 데이터를 포함하는 신호의 입력에 의해 제어되도록 구성되는 화소를 포함하는 화소부; 및
공핍형 트랜지스터이고 게이트, 소스 및 드레인을 포함하는 제 3 트랜지스터를 포함하고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 하나에는 기준 전압이 공급되도록 구성되고,
상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 신호선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 상기 게이트에는 게이트 신호가 공급되도록 구성되고,
상기 제 1 내지 제 3 트랜지스터들 각각은 제 1 게이트 전극, 제 2 게이트 전극, 및 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 표시 장치. - 신호선;
화소를 포함하는 화소부로서, 상기 화소는 인핸스먼트형 트랜지스터이고 게이트, 소스 및 드레인을 포함하는 제 1 트랜지스터를 포함하는, 상기 화소부;
공핍형 트랜지스터이고 게이트, 소스 및 드레인을 포함하는 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 하나는 상기 신호선에 전기적으로 접속되고,
상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 하나에는 기준 전압이 공급되도록 구성되고,
상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 신호선에 전기적으로 접속되고,
상기 제 2 트랜지스터의 상기 게이트에는 게이트 신호가 공급되도록 구성되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 표시 장치.
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