KR20120006018A - 저항성 메모리들을 위한 제어된 로컬화된 결함 경로들 - Google Patents

저항성 메모리들을 위한 제어된 로컬화된 결함 경로들 Download PDF

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KR20120006018A
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프라샨트 파탁
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Abstract

제 1 전극을 형성하는 단계, 제 1 전극 상에 금속 산화물층을 형성하는 단계, 금속 산화물층의 표면의 노출된 영역들 및 숨겨진 영역들을 생성하도록 금속 산화물층을 마스킹(masking)하는 단계, 및 금속 산화물층의 노출된 영역들을 변경하고 노출된 영역들 아래의 로컬화된 결함 경로들을 생성하는 단계를 포함하는 제어된 로컬화된 결함 경로들을 형성하기 위한 방법을 포함하여 저항성 메모리들을 위한 제어된 로컬화된 결함 경로들이 기술된다.

Description

저항성 메모리들을 위한 제어된 로컬화된 결함 경로들{CONTROLLED LOCALIZED DEFECT PATHS FOR RESISTIVE MEMORIES}
우선권 주장
본 출원은 여기에 참조로서 포함되고 2009년 3월 31일 출원되었으며 "Controlled Localized Defect Paths for Resistive Memories"란 명칭의 미국 가출원 번호 제61/165,407호 및 본 출원은 여기에 참조로서 포함되고 2009년 10월 30일 출원되었으며 "Controlled Localized Defect Paths for Resistive Memories"란 명칭의 미국 실용 특허 출원 번호 제12/610,131호에 대해 우선권을 청구한다.
발명의 분야
본 발명은 일반적으로 반도체 메모리들에 관한 것이다. 보다 구체적으로는, 저항성 메모리들에 대한 제어된 로컬화된 결함 경로들이 기술된다.
비휘발성 메모리들은 전력공급 중단(unpowered) 시에도 그들의 콘텐트들을 보유하는 메모리들이다. 비휘발성 메모리들은 휴대용 디바이스들을 위한 스토리지로부터 시스템에 임베딩된 재기록 가능한 메모리들까지 다양한 용도들을 가질 수 있다. 플래시 메모리와 같이 전기적으로 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM)-형태 메모리들을 포함하는 몇 개의 형태의 비휘발성 메모리들이 흔히 이용 가능하다. 이 메모리들은 저속(slow)일 수 있으며, 그에 따라 비휘발성 메모리들을 이용하는 디바이스들의 쓰루풋 요건들(throughput requirements)이 증가함에 따라 활용성이 제한된다.
저항성 랜덤 액세스 메모리(ReRAM)는 비휘발성이지만, 잠재적으로 현재의 비휘발성(예를 들어, 플래시 메모리들)인 메모리들, 및 현재 비휘발성 메모리 기술들을 이용하는 랜덤 액세스 메모리들 둘 다를 대체하기에 충분히 고속인 최근 생겨난(emerging) 메모리 형태이다. ReRAM는 전압이 소자 양단에 인가될 때 저항을 변경하는 메모리 소자이다. 하나의 전압(예를 들어, ("세트(set)" 전압 VSET)은 로우(low) 저항 상태로 스위칭하는데 이용되는 반면, 다른 전압(예를 들어, "리셋(reset)" 전압 Vreset)은 하이(high) 저항 상태로 스위칭하는데 이용된다. 다른 전압이 메모리 소자의 저항을 결정하기 위해 인가될 수 있고, 그럼으로써 메모리 소자의 콘텐트들을 판독한다.
세트 및 리셋 전압들 외에, ReRAM 메모리 소자의 다양한 다른 동작 파라미터들(예를 들어, 온 및 오프 전류 비율들, 형성 전압들(forming voltages) 등)은 메모리 소자의 성능에 영향을 미칠 수 있다. 예를 들어, 로우 세트, 리셋, 및 형성 전압들을 갖는 반면 하이 온 및 오프 전류 비율을 갖는 ReRAM 메모리 소자을 이용하는 것이 바람직할 수 있다. 따라서, 임계 동작 파라미터들을 통해 제어가 개선되는 ReRAM 메모리 소자가 요구된다.
본 발명의 다양한 실시예들은 아래의 상세한 설명 및 첨부 도면에서 개시된다.
도 1은 저항성 스위칭 메모리 소자들의 메모리 어레이를 예시하는 도면.
도 2A는 메모리 소자를 위한 전류(I) 대 전압(V) 플롯(plot)의 대수.
도 2B는 저항성 상태 변경을 설명하는 메모리 소자를 위한 전류(I) 대 전압(V) 플롯의 대수.
도 3A 내지 3E는 여기서 기술되는 다양한 실시예들에 따른 메모리 소자의 형성을 예시하는 도면.
도 4는 도 3A 내지 3E의 메모리 소자를 형성하기 위한 프로세스를 기술하는 흐름도.
도 5A는 수정 구조내로의 이온들의 충격(bombardment)을 예시하는 도면.
도 5B는 이온 스토핑 분배 및 금속 산화물층에 주입될 때 생성되는 베이컨시들을 예시하는 도면.
도 6A는 다양한 실시예들에 따른 예시적인 메모리 소자를 예시하는 도면.
도 6B 및 6C는 분배 그래프들이며 메모리 소자들의 샘플에 대한 오프 전류, 온 전류, 세트 전압, 및 리셋 전압을 도시하는 도면.
도 7A는 다양한 실시예들에 따라 적층된 산화물계를 이용한 메모리 소자를 예시하는 도면.
도 7B는 결함 액세스층을 포함하는 메모리 소자를 예시하는 도면.
도 7C는 도핑층, 베이스층, 및 결합 액세스층을 포함하는 메모리 소자를 예시하는 도면.
하나 이상의 실시예들의 상세한 설명은 첨부 도면들과 함께 아래에서 제공된다. 상세한 설명은 이러한 실시예들과 관련하여 제공되지만, 임의의 특정 예로 제한되진 않는다. 그 범위는 청구범위에 의해서만 제한되며, 다수의 대안들, 변형들, 및 등가물들이 포함된다. 다수의 특정한 상세들은 완전한 이해를 제공하기 위해 이하의 설명에서 기술된다. 이 상세들은 예시를 위해 제공되고, 기술되는 기술들은 이 특정 상세들 모두 또는 그 일부 없이 청구범위에 따라 실시될 수 있다. 명확성을 위해, 실시예들과 관련하여 기술 분야에 알려진 기술적 재료(technical material)는 불필요하게 설명을 모호하게 하는 것을 방지하기 위해 상세히 기술되지 않는다.
다양한 실시예들에 따라, 제어된 로컬화된 결함 경로들(controlled localized defect paths)을 포함하는 저항성 스위칭 비휘발성 메모리가 기술된다. 메모리의 스위칭 파라미터들은 ReRAM 메모리 소자의 금속 산화물층에 로컬화된 결함 경로들을 형성함으로써 개선될 수 있으며 그에 대해 행사되는 제어가 더 훌륭해진다. 본 발명의 일부 실시예들에서, 로컬화된 결함 경로들은 금속 산화물층을 선택적으로 변경함으로써, 예를 들어, 이온 주입 또는 다른 도핑 프로세스(예를 들어, 공동-스퍼터링(co-sputtering), 합금 스퍼터링, ALD 증착 등)을 이용하여 생성될 수 있다. 메모리 소자의 금속 산화물층은 금속 산화물층의 일부 영역들에 로컬화된 경로들을 형성하기 위해 마스킹 기술들(masking techniques)을 이용하여 변경될 수 있고, 반면에 금속 산화물층의 다른 영역들은 변경되지 않는다. 로컬화된 결함 경로들은 임의의 형태의 컨덕션 메커니즘: 여과 경로들(percolation paths), 필라멘터리(filamentary), 이온 이송, 트랩 변조 SCLC(trap modulated space charge limited current) 등을 이용하여 ReRAM 소자의 동작을 향상시킬 수 있다. 또한, 금속 산화물층들의 로컬화된 결함 경로들은 세트 및 리셋 전압들, 온/오프 전류 비율, 형성 전압들 등을 포함하는 메모리 소자의 다양한 특성들을 통해 더 큰 제어를 얻도록 맞춤(tailored)될 수 있다.
Ⅰ. 메모리 구조
도 1은 저항성 스위칭 메모리 소자들(102)의 메모리 어레이(100)를 예시한다. 메모리 어레이(100)는 메모리 디바이스 또는 다른 집적 회로의 일부일 수 있다. 메모리 어레이(100)는 잠재적인 메모리 구성들의 예이며, 몇몇의 다른 구성들이 가능하다는 것을 이해한다.
판독 및 기록 회로는 신호 라인들(104) 및 직교 신호 라인들(106)을 이용하여 메모리 소자들(102)에 연결될 수 있다. 신호 라인들(104) 및 신호 라인들(106)과 같은 신호 라인들은 때때로 워드 라인들 및 비트 라인들이라 칭해지며 어레이(100)의 소자들(102)로부터 데이터를 판독하고 기록하는데 이용된다. 개별적인 메모리 소자들(102) 및 메모리 소자들(102)의 그룹들은 신호 라인들(104 및 106)의 적절한 세트들을 이용하여 어드레싱될 수 있다. 메모리 소자(102)는 아래의 추가적인 상세에서 기술되는 바와 같이 하나 이상의 재료층들(108)로부터 형성될 수 있다. 또한, 도시된 메모리 어레이들은 다중-층 3-D 메모리 어레이들을 형성하도록 수직적인 방식으로 적층될 수 있다.
임의의 적합한 판독 및 기록 회로 및 어레이 레이아웃 스킴은 소자(102)와 같은 저항성 스위칭 메모리 소자들로부터 비-휘발성 메모리 디바이스를 구성하는데 이용될 수 있다. 예를 들어, 수평 및 수직 라인들(104 및 106)은 저항성 스위칭 메모리 소자들(102)의 단자들에 직접 연결될 수 있다. 이는 단순히 예시적이다.
원하는 경우, 다른 전기 디바이스들이 각각의 메모리 소자(102)(예를 들어, 도 6A 참조)와 연관될 수 있다(즉, 하나 이상의 층들(108)이 될 수 있음). 때때로 전류 스티어링 소자들(current steering elements)이라고 칭해지는 이 디바이스들은 예를 들어, 다이오드, p-i-n 다이어그램들, 실리콘 다이오드들, 실리콘 p-i-n 다이오드들, 트랜지스터들, Schottky 다이오드들 등을 포함할 수 있다. 전류 스티어링 소자들은 메모리 소자(102)의 임의의 적합한 위치들에 직렬로 연결될 수 있다.
Ⅱ. 메모리 동작
A. 기본 동작
판독 동작 동안, 메모리 소자(102)의 상태는 신호 라인들(104 및 106)의 적절한 세트에 감지 전압(sensing voltage)(즉, "판독" 전압)을 인가함으로써 감지될 수 있다. 그 이력에 의존하여, 이러한 방식으로 어드레싱되는 메모리 소자는 하이 저항 상태 또는 로우 저항 상태 둘 중 하나일 수 있다. 그러므로 메모리 소자의 저항은 메모리 소자에 의해 저장되는 디지털 데이터가 무엇인지를 결정한다. 예를 들어, 메모리 소자가 로우 저항을 갖는 경우, 메모리 소자는 로직 1(즉, "1" 비트)을 포함한다고 말해질 수 있다. 한편, 메모리 소자가 하이 저항을 갖는 경우 메모리 소자는 로직 0(즉, "0" 비트)를 포함한다고 말해질 수 있다. 기록 동작 동안, 메모리 소자의 상태는 신호 라인들(104 및 106)로의 적합한 기록 신호들의 인가에 의해 변경될 수 있다.
도 2A는 메모리 소자(102)에 대한 전류(I) 대 전압(V) 플롯(200)의 대수이다. 도 2A는 메모리 소자(102)의 콘텐트들을 변경하기 위한 세트 및 리셋 동작들을 예시한다. 우선, 메모리 소자(102)는 하이 저항 상태에 있을 수 있다("HRS", 예를 들어, 논리 0을 저장함). 이 상태에서, 메모리 소자(102)의 전류 대 전압 특성은 실선 HRS(202)에 의해 표현된다. 메모리 소자(102)의 하이 저항 상태는 신호 라인들(104 및 106)을 이용하여 판독 및 기록 회로에 의해 감지될 수 있다. 예를 들어, 판독 및 기록 회로는 판독 전압(VREAD)을 메모리 소자(102)에 인가할 수 있고, 메모리 소자(102)를 통해 흐르는 결과적인 "off" 전류(IOFF)를 감지할 수 있다. 메모리 소자(102)에 논리 1을 저장하도록 요구될 때, 메모리 소자(102)는 로우-저항 상태로 진입될 수 있다. 이는 신호 라인들(104 및 106) 양단에 세트 전압(VSET)을 인가하도록 판독 및 기록 회로를 이용함으로써 달성될 수 있다. 메모리 소자(102)에 VSET를 인가하는 것은 점선(206)에 표시되는 바와 같이 메모리 소자(102)가 로우 저항 상태로 스위칭되게 한다. 이 영역에서, 메모리 소자(102)는 변경되고, 이에 따라 세트 전압(VSET)의 제거에 이어서, 메모리 소자(102)는 로우 저항 곡선(LRS; 204)을 특징으로 하게 된다. 추가로 후술되는 바와 같이, 일 실시예에서, 메모리 소자(102)의 저항 상태의 변경은 금속 산화물 재료에서 트랩-조정(trap-mediated)될 수 있다.
메모리 소자(102)의 로우 저항 상태는 판독 및 기록 회로를 이용하여 감지될 수 있다. 판독 전압(VREAD)이 저항성 스위칭 메모리 소자(102)에 인가되면, 판독 및 기록 회로는 비교적 하이의 "온" 전류값(ION)을 감지할 것이고, 이는 메모리 소자(102)가 로우 저항 상태에 있다는 것을 나타낸다. 메모리 소자(102)에 로직 0을 저장하도록 요구될 때, 메모리 소자는 일단 리셋 전압(VRESET)을 메모리 소자(102)에 인가함으로써 하이 저항 상태에 재차 진입될 수 있다. 판독 및 기록 회로가 VRESET를 메모리 소자(102)에 인가하면, 메모리 소자(102)는 점선(208)에 의해 표시되는 바와 같이 하이 저항 상태(HRS)에 진입한다. 리셋 전압(VRESET)이 메모리 소자(102)로부터 제거되면, 메모리 소자(102)는 일단 하이 저항 라인(HRS; 204)에 의해 재차 특징화될 것이다. 유니폴라(Unipolar) 및 바이폴라(bipolar) 전압 펄스는 메모리 소자(102)의 프로그래밍에 사용될 수 있다.
형성 전압(VFORM)은 메모리 소자(102)를 사용한 준비를 하기 위해 메모리 소자(102)에 인가된 전압이다. 여기서 기술되는 몇몇의 메모리 소자들은 세트 전압 또는 리셋 전압 이상인 전압의 인가를 포함하는 형성 이벤트를 요구할 수 있다. 메모리 소자(102)가 초기에 스위칭하면, 세트 및 리셋 전압들은 메모리 소자(102)의 저항 상태를 변경하기 위해 이용될 수 있다.
저항성 스위칭 메모리 소자(102)의 쌍안정 저항은 디지털 데이터를 저장하는데 적합한 메모리 소자(102)를 형성할 수 있다. 전압들(VSET 및 VRESET)의 부재시에 저장된 데이터에서 어떠한 변경들도 발생하지 않기 때문에, 소자(102)와 같은 소자로부터 형성되는 메모리는 비-휘발성이다. 인식될 수 있는 바와 같이, 메모리 소자(102)는 메모리 소자의 온 또는 오프 상태들이 더욱 이산적이고 쉽게 검출 가능하게 되게 하는 오프 전류 및 온 전류 간의 큰 차이(즉, 하이 ION/IOFF 비율)를 갖는 것이 바람직하다.
도 2B는 저항 상태 변경을 설명하는 메모리 소자(102)에 대한 전류(I) 대 전압(V) 플롯(220)이다. 플롯(220)은 x-축을 따라 메모리 소자(102)에 인가되는 전압 램프(voltage ramp) 및 y-축을 따라 결과적인 전류를 도시한다. 라인(222)은 램핑된 전압이 인가될 때 옴(Ohmic) 재료의 응답을 나타낸다. 옴 응답은 세트 또는 리셋이 발생하는 이산 전압이 존재하지 않으므로 바람직하지 않다.
일반적으로 그래프(224)와 같은 급격한 응답이 요구된다. 그래프(224)는 옴 응답(224a)으로 시작하고 가파르게 상승하는 곡선들(224b)이 이어진다. 그래프(224)는 메모리 소자(102)가 HRS(202)로부터 LRS(204)로 스위칭되는 경우 세트 동작을 나타낼 수 있다.
B. 컨덕션 메커니즘들 (R Conduction Mechanisms )
컨덕션 경로들은 금속-절연체-금속(MIM)-스타일 저항성-스위칭 메모리 소자의 금속 산화물층들에서 형성될 수 있다. 여기서 사용되는 바와 같은 MIM-스타일 저항성-스위칭 메모리 소자들은 도전성 반도체 층들(예를 들어, 금속-절연체-반도체 또는 MIS 구조들)을 포함하는 것들을 또한 포함할 수 있다. 컨덕션 경로들은 세트 동작 동안 저항성-스위칭 메모리 소자의 도전성을 증가시키기 위해 이용될 수 있고, 그럼으로써 저항을 감소시키고 메모리 소자에 의해 저장된 값을 변경한다. 다양한 컨덕션 메커니즘들은 여과 경로들, 필라멘트들, 이온 이송, 및 트랩-변조된 SCLC를 포함하여 여기서 기술되는 소자들과 함께 이용될 수 있다. 실시예들은 임의의 특정한 컨덕션 메커니즘들로 국한되지 않고, 맞춤 공간 위치(tailoring spatial location)를 포함하는 맞춤된 결함 경로들은 상술한 형태들의 컨덕션 메커니즘을 개선하는데 이용될 수 있다.
일부 실시예들은 메모리 소자의 저항을 변경하기 위한 여과 경로들을 이용할 수 있다. 일부 실시예들에서, 이론에 구속됨 없이, 비-금속 여과 경로들이 세트 동작 동안 형성되고 리셋 동작 동안 파손된다. 예를 들어, 세트 동작 동안, 메모리 소자(102)는 로우 저항 상태로 스위칭한다. 충전되지 않으면 전류 흐름을 방해할 수 있는 트랩들을 충전함으로써 형성되는 여과 경로들은 금속 산화물의 도전성을 증가시키고 그럼으로써 저항을 감소(즉, 변경)시킨다. 224b에 의해 표시되는 전압은 세트 전압이다. 세트 전압시에, 트랩들이 충전되고 금속 산화물의 저항이 감소하기 때문에 전류에서 큰 상승(jump)이 존재한다. 여과 경로들은 도 6A에서 예시된다.
여기서 도시되는 세트 전압은 매우 이산적(즉, 수직적)이며, 이는 메모리 소자의 스위칭이 반복 가능한 전압에서 발생할 수 있음을 보장하는 것이 바람직하다. 또한, 예를 들어, 10을 초과하는 온 전류 대 오프 전류의 하이 비율(즉, 하이 ION/IOFF 비율)은 HRS 및 LRS에 있을 때 금속 산화물의 저항에 있어서 큰 차이를 나타내고, 이는 메모리 소자의 상태를 보다 쉽게 결정하기 때문에 바람직하다. 마지막으로, 메모리 소자에 대한 손상을 방지하고 메모리 소자(102)와 직렬의 다이오드들 및/또는 트랜지스터들과 같은 상보적 디바이스 소자들과 호환되게 하기 위해 로우 세트, 리셋, 및 스위칭 전압들을 갖는 것이 바람직하다(도 6A 참조).
일부 실시예들에서, 여과 경로들은 비-금속성으로서 기술될 수 있다. 금속 재료들에 있어서, 저항성은 더 낮은 온도를 통해 감소한다. 여기서 기술된 메모리 소자(102)는 동작 온도들의 감소를 통해 저항의 증가를 설명한다(예를 들어, LBS). 다른 실시예들에서, 금속성 필라멘트들, 이온 이송(예를 들어, 이온 저장기를 이용하여)은 로컬화된 결함 경로 형성에 의해 개선될 수 있다.
Ⅲ. 로컬화된 결함 경로들을 포함하는 메모리 소자( Memory Element Including Localized Defect Paths )
아래에서 추가로 기술되는 바와 같이, MIM-스타일 메모리 소자의 금속 산화물층의 선천적인 및 도입된 결함들은 작업중인 ReRAM 소자(working ReRAM element)를 형성하기 위해 활용될 수 있다. 트랩들(즉, 전기적으로 활성의 결함들)과 같은 결함들은 금속 산화물 재료의 수정 구조에서 전하 불균형을 형성할 수 있다. 트랩들은 금속 산화물층의 저항을 변경하기 위해 세트 및 리셋 전압들을 인가함으로써 충전되고 비워질 수 있고, 그럼으로써 메모리 소자에 의해 저장된 값을 변경한다. 상술한 바와 같이, 메모리 소자(102)는 신호 라인들(104 및 106)에 연결되고, 다중층들(108)을 포함한다. 층들(108)은 예를 들어, MIM 구조에서 금속 및 절연체 층들을 포함할 수 있다.
도 3A 내지 3E는 여기서 기술된 다양한 실시예들에 따른 메모리 소자(102)의 형성을 예시한다. 도 4는 메모리 소자(102)를 형성하기 위한 프로세스(400)를 기술하는 흐름도이다. 여기서 기술되는 메모리 소자(102)는 전압이 메모리 소자(102)의 전극들 양단에 인가될 때 저항의 변화를 표출하는 MIM-스타일 비휘발성 메모리 소자이다. 여과 경로들, 트랩-변조된 SCLC, 필라멘트들, 또는 이온 이송 경로들과 같은 컨덕션 경로들의 형성은 금속 산화물 절연체의 저항을 변화시키기 위해 이용될 수 있다고 판단된다. 컨덕션 경로들을 통해 더 큰 제어를 형성하고 행사하는 것을 돕기 위해, 결함 경로들은 여기서 기술되는 기술들을 이용하여 생성될 수 있다.
도 3A는 메모리 소자(102)의 일부를 형성할 수 있는 신호 라인(106), 전극(304), 및 금속 산화물 층(306)을 예시한다. 신호 라인(106)은 예를 들어, 텅스텐 또는 다른 도체일 수 있으며 메모리 어레이에서의 워드 라인 또는 비트 라인일 수 있다. 전극(304)은 메모리 소자(102)의 도전층(예를 들어, 층들(108) 중 하나)이고, 티타늄 질화물, 도핑된 실리콘, 도핑된 폴리실리콘, 텅스텐, 텅스텐 질화물, 몰리브덴 질화물, 탄탈륨 질화물, 몰리브덴 산화물, 코발트 규화물, 니켈 규화물, 팔라듐 규화물, 백금 규화물, 티타늄 규화물, 다른 규화물들, 니켈, 백금, 이리듐, 이리듐 산화물, 루테늄, 또는 루테늄 산화물과 같은 임의의 전극 재료를 포함할 수 있다. 일정한 실시예들에 따라, 및 이하에 추가로 기술되는 바와 같이(예를 들어, 도 6A 참조), 전극(304)은 메모리 소자(102)의 다른 전극과 상이한 일함수를 가질 수 있다. 예를 들어, 일부 실시예들에서, 하나의 전극의 일함수는 다른 전극의 일함수 보다 큰 0.1 내지 2.0 eV, 0.1 내지 1.0 eV, 0.4 내지 0.6 eV 등일 수 있다. 일 예는 n-형 폴리실리콘 전극(일함수 = 4.1 내지 4.15 eV) 및 티타늄 질화물 전극(일함수 = 4.5 내지 4.65 eV)를 포함하는 메모리 소자(102)일 수 있다.
메모리 소자(102)는 유니폴라 또는 바이폴라 스위칭 전압들을 이용할 수 있다. 일부 실시예들에서, 예를 들어, 바이폴라 스위칭 전압들이 이용되고, 양의 리셋 펄스(공통의 전기적 기준에 상대적임)는 더 높은 일함수 전극에 인가되고 음의 세트 펄스(공통의 전기적 기준에 상대적임)는 더 높은 일함수 전극에 인가된다. 그러나 다른 실시예들에서, 음의 리셋 펄스 및 양의 세트 펄스는 더 높은 일함수 전극에 인가될 수 있다.
동작(402)에서, 전극(304)이 형성된다. 전극(304)은 기판 상에, 예를 들어, 그 위에 이미 형성된 하나 이상의 층들을 포함할 수 있는 실리콘 기판 상에 형성될 수 있다. 전극(304)은 신호 라인(106) 위에 형성될 수 있다. 전극(304)은 티타늄 질화물, 도핑된 실리콘, 도핑된 폴리실리콘, 텅스텐, 텅스텐 질화물, 몰리브덴 질화물, 탄탈륨 질화물, 몰리브덴 산화물, 코발트 규화물, 니켈 규화물, 팔라듐 규화물, 백금 규화물, 티타늄 규화물, 다른 규화물들, 니켈, 백금, 이리듐, 이리듐 산화물, 루테늄, 루테늄 산화물, 또는 다른 적절한 재료들 일 수 있다. 일 예에서, 티타늄 질화물 전극은 PVD 또는 상술한 다른 프로세스를 이용하여 형성된다. 예를 들어, 전극(304)은 대략 0.5 내지 5
Figure pct00001
의 증착 레이트를 위해 2 내지 10 mTorr의 압력으로 150 내지 500W에서 금속 타겟을 이용함으로써 스퍼터링될 수 있다. 이 규격들은 예들로서 주어지며, 규격들은 증착될 재료, 재료를 증착하는데 이용되는 도구(tool), 및 증착의 소정 속도에 의존하여 크게 변할 수 있다. 스퍼터링의 지속기간은 전극의 두께를 결정할 수 있다. ALD(atomic layer deposition), PLD(pulse laser deposition), CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), PEALD(plasma enhanced ALD), 증발(evaporation) 등과 같은 다른 프로세싱 기술들은 전극(304)을 증착하는데 또한 이용될 수 있다. 전극(304)은 예를 들어, 10Å 내지 2000Å의 두께를 가질 수 있으며, 이것으로 국한되지 않는다.
금속 산화물층(306)은 MIM-스타일 스택에서의 절연층이다. 금속 산화물층(306)은 하프늄 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 니오브 산화물, 하프늄 티타늄 산화물, 하프늄 알루미늄 산화물, 란탄 산화물, 및 몰리브덴 산화물 중 하나 이상을 포함하는 금속 산화물 재료의 하나 이상의 층들을 포함할 수 있다. 일부 실시예들에서, 및 이하에 추가로 설명되는 바와 같이, 4 eV(electron volt)보다 큰 밴드갭(bandgap)을 갖는 금속 산화물층(306)을 이용하는 것이 바람직할 수 있으며, 이는 스케일러블(scalable)할 수 있고 다른 이점들을 가질 수 있다. 일부 실시예들에서, 금속 산화물층(306)은 상이한 금속 산화물 재료들의 다중층들을 포함할 수 있다. 금속 산화물층(306)은 다중층들, 예를 들어, 층(306-2) 및 층들(306-1 및 306-3) 중 어느 하나 또는 둘 다를 포함할 수 있다. 층들(306-1 및 306-3)은 베이스층(306-2)의 변형된 부분들일 수 있다. 예를 들어, 금속 산화물층(306)은 증착된 하프늄 산화물층일 수 있고, 층들(306-1 및 306-3)은 확산에 의한 도핑을 통해 생성된 다른 재료들을 포함한다. 다른 실시예들에서, 층들(306-1 및/또는 306-3)은 개별적으로 증착되는 층들일 수 있고, 이에 따라 상이한 금속 산화물 재료들(예를 들어, 하프늄 산화물을 갖는 티타늄 산화물)을 포함할 수 있다. 층들(306-1, 306-2, 및 306-3)의 두께들은 메모리 소자(300)의 설계에 의존하여 상이할 수 있다. 예를 들어, 전체 금속 산화물층(306)의 두께는 50 내지 1000Å의 범위에 있을 수 있고, 반면에 층들(306-1 및 306-3)은 5 내지 50Å일 수 있다. 다중층 및 재료계들에 관한 추가 상세들을 위해 도 6A 및 7A 내지 7C의 설명을 참조한다. 임의의 저항성 스위칭 메모리 소자들은 여기서 기술되는 것 모두를 포함하여 도 3A 내지 3E 및 도 4에서 기술되는 실시예들과 함께 이용될 수 있다는 것을 이해한다.
동작(404)에서, 금속 산화물층(306)이 형성된다. 금속 산화물층은 유사하게 상술한 것과 같이 습식 또는 건식 기술들을 이용하여 증착될 수 있다. 금속 산화물층(306)은 모놀리식으로(monolithically), 또는 메모리 소자(300)의 설계에 의존하여 상이한 금속 산화물 재료들의 개별층들로서 증착될 수 있다. 예를 들어, 금속 산화물층(306)은 100-1000 W(Watt)의 전력으로, 0.1 내지 1.0
Figure pct00002
의 증착 레이트에 대해 20 내지 60% 산소 대기에서 금속 하프늄 타겟을 통한 반응성 스퍼터링(reactive sputtering)을 이용하여 형성된 5 내지 500Å의 하프늄 산화물층일 수 있다. 스퍼터링을 위한 규격들은 사용된 도구 및 소정의 증착 레이트에 의존하여 크게 변할 수 있으며, 이 규격들은 예로서 주어졌다는 것을 이해한다. 다른 실시예들에서, 하프늄 산화물 타겟이 이용될 수 있고, 상이한 두께들이 형성될 수 있다. 추가의 실시예에서, ALD는 예를 들어, 테트라키스(디메틸라미도)(Tetrakis(디메틸라미도)), 하프늄(TDEAHf), 테트라키스(디메틸라미도) 하프늄(TEMAHf), 또는 하프늄 염화물(HfCl4)과 같은 하프늄 프리커서들 및 물, 산소 플라즈마, 또는 오존과 같은 적합한 옥시던트(oxidant)를 이용함으로써 하프늄 산화물층을 형성하는데 이용될 수 있다. PLD, CVD, PECVD, PEALD, 또는 증발과 같은 다른 증착 기술들이 또한 이용될 수 있다. 이 증착 기술들은 여기서 기술된 다른 금속 산화물들(예를 들어, 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물 등)을 증착하는데 또한 이용될 수 있다. 이 재료들을 증착시키기 위한 규격은 증착될 재료 및 사용되는 도구에 의존한다.
도 3B는 증착된 마스킹 재료(308)를 포함하는 메모리 소자(102)를 예시한다. 동작(406)에서, 금속 산화물층(306)은 금속 산화물층(306)의 숨겨진 영역들(310a) 및 노출된 영역들(310b)을 생성하도록 마스킹된다. 노출된 영역들(310b)은 처리에 직접 노출되는 금속 산화물층(306)의 표면의 영역들이고, 숨겨진 영역들(310a)은 마스킹 재료(308)에 의해 덮여진 금속 산화물층(306)의 표면의 영역들이고, 그럼으로써 이온 주입과 같은 처리를 차단한다. 마스킹은 포토레지스트와 같은 마스킹 재료(308), 선택적 마스킹 재료, 또는 다른 재료들을 이용하여 달성될 수 있다.
마스킹 재료(308)가 포토레지스트인 경우, 예를 들어, 마스킹은 알려진 포토리소그라피 기법들을 이용하여 수행될 수 있다. 예를 들어, 하나의 알려진 포토리소그라피 기법들에서, 포토레지스트 층은 금속 산화물층(306) 상에 증착된다. 그 후 포토레지스트는 마스크 통해 광에 노출되어서 포토레지스트의 일정한 부분들은 광에 노출되고, 가용성(soluble)이 된다. 그러면 포토레지스트의 가용화된 부분들은 에칭 처리를 이용하여 제거되고, 잔여 포토레지스트 재료는 금속 산화물층(306)의 숨겨진 영역들(310a)을 덮는다.
금속 산화물층(306)의 숨겨진 영역들(310a)의 구비는 노출된 영역들(310b) 아래의 금속 산화물층(306)에 타겟팅된 결함 경로들의 생성을 허용한다. 예를 들어, 결함 경로들은 금속 산화물층(106)의 노출된 영역들(310b)을 변경함으로써 동작(408)에서 생성될 수 있다. 도 3C는 실시예에 따른 금속 산화물층(306)의 변경을 예시한다.
변경들(312)은 예를 들어, 이온 주입을 포함할 수 있다. 이온 주입은 금속 산화물층(306)의 전체 표면 영역 위에서 수행되고, 마스킹 재료(308)는 숨겨진 영역들(310a) 위에 주입된 이온들을 흡수하고, 이온들은 노출된 영역들(310b) 아래의 금속 산화물층(306)에 주입됨으로써 타겟팅되고 로컬화된 결함 경로들을 생성한다. 마스킹층(308)의 두께는 충분히 이온을 흡수하고 이온들이 금속 산화물층(306)으로 침투되는 것을 허용하지 않기에 충분하게 되도록 선택적이 될 수 있다.
이온 주입 에너지, 도즈, 및 다른 변수들이 주입된 이온들의 침투의 깊이에 영향을 미칠 수 있다. 도 5A는 수정 구조(504) 내로의 이온들(502)의 충격을 예시한다. 수정 구조(504)는 예를 들어, 금속 산화물층(306)일 수 있다. 이온들(502)은 격자(lattice)에서 결함들을 생성하기 위해 수정 구조의 원자들(506)을 분쇄시킨다. 예를 들어, 다양한 형태의 결함들은 금속 침입들(metal interstitials; Me+), 금속 대용물들(metal substitionals)(예를 들어, AlHf), 산소 침입들(OI"), 및 산소 베이컨시스(VO")를 포함할 수 있다.
금속 침입은 금속 이온들, 예를 들어, 금속 산화물층의 금속과 동일한 금속을 포함하는 금속 이온들을 주입함으로써 생성될 수 있다. 하프늄 (Hf+4) 이온들은 하프늄 침입들(HfI +4)을 생성하도록 하프늄 산화물 내로 주입될 수 있다. 하프늄 침입들은 금속 산화물층에서 +4 전하 불균형을 생성함으로써, 세트 전압의 인가를 통해 여과 경로를 생성하는데 이용될 수 있는 결함 경로의 일부를 형성한다. 다른 실시예들에서, 이온 이송 및 필라멘터리 메커니즘들은 이 기법들을 이용함으로써 또한 개선되거나 가능하게 될 수 있다. 예를 들어, 결함들은 필라멘트의 일부를 형성할 수 있다.
결함들 및 결함 경로들을 생성하기 위해 주입될 수 있는 다른 이온들은 산소 이온들, 상이한 금속 이온들(예를 들어, 하프늄 산화물 내로의 Al+3), 음으로 전하된 이온들(예를 들어, F-, Cl- 등과 같은 할로겐화물 이온들)을 포함하며, 이는 금속 산화물층(306)에서 보다 많은 전하 불균형들을 생성하기 위해 이용될 수 있다. 이론에 구속됨 없이, 결함들은 트랩-조정되는 SCLC 메커니즘에서 전류 흐름을 변조할 수 있는 트랩들로서 기능함으로써 미충전된 트랩들은 전류 흐름을 방해한다. 트랩들은 금속 산화물층(306)의 저항을 감소시키기 위해 세트 동작 동안 충전될 수 있고, 그럼으로써 저장된 값을 변경한다. 이온 주입은 원하는 에너지 레벨들의 공간적으로 분배된 트랩들의 더 높은 밀도를 생성하도록 역할한다. 에너지 레벨들은 보유 ION/IOFF 비율들, 및 프로그래밍 전압들에 영향을 미칠 수 있다. 트랩들의 더 높은 밀도들은 트랩이 충전될 때 저항면에서 더 큰 변화들을 야기할 수 있고, 이는 온 및 오프 전류 비율을 증가시킴으로써 메모리 소자(102)의 온 및 오프 상태들 사이의 구별(distinction)을 증가시킨다.
주입 에너지는 이온들이 메모리 소자(102)에 침투하는 깊이를 변하게 하도록 선택될 수 있다. 예를 들어, 더 높은 주입 파워는 주입된 이온들이 마스킹 층(308)의 전체 두께를 통과하여 금속 산화물층(306)의 숨겨진 영역들(310a)에 침투하게 한다. 일부 실시예들에서, 주입 파워는 숨겨진 영역들(310a) 내로의 주입을 방지하도록 선택될 수 있다. 다른 실시예에서, 주입 에너지들은 금속 산화물층(306)을 통한 주입의 정도를 제어하도록 선택된다. 예를 들어, 에너지들은 층(306-1)을 통해, 또는 층들(306-1 및 306-2)을 통해, 또는 전체 금속 산화물층(306)을 통해 주입하도록 또는 임의의 다른 원하는 주입량이 선택될 수 있다.
도 5B는 이온 스토핑 분배(ion stopping distribution) 및 금속 산화물층 내로 주입할 때 생성되는 베이컨시들을 예시한다. 예를 들어, 분배 그래프들(520, 530, 및 540)은 350Å 하프늄 산화물층으로의 9 keV, 22.5 keV, 및 55 keV 하프늄 이온들을 각각 주입하는 깊이를 도시한다. 그래프들(520 내지 570) 또는 하프늄 산화물 또는 다른 재료들에 대한 그래프들을 이용하여, 적절한 주입 에너지가 선택될 수 있다. 또한, 포토레지스트 또는 다른 마스킹 재료의 적절한 두께는 유사한 데이터를 이용하여 선택될 수 있다.
그래프들(520, 530, 및 540)의 x-축은 타겟의 깊이(즉, 하프늄 산화물층(예를 들어, 층(306) 및 전극의 깊이)를 나타내고, 그래프들(520, 530, 및 540)의 y축은 이온 주입의 도즈 당 하프늄 산화물층에 주입된 이온들의 밀도(표면막의 단위 영역당 주입된 이온들의 수로서 정의됨)를 나타낸다. 라인들(522, 532, 및 542)은 하부 전극과 하프늄 산화물층간의 계면(즉, 350Å)을 나타낸다. 이 그래프를 이용하여, 예를 들어, 금속 산화물층으로의 소정의 이온 침투를 산출하는 주입 에너지가 선택될 수 있다. 하프늄 산화물로의 하프늄 주입이 여기서 도시되지만, 유사한 프로파일들이 다른 이온 및 금속 산화물 조합들에 대해 생성될 수 있다는 것을 이해한다.
그래프들(550, 560, 및 570)은 하프늄 산화물층이 정해진 깊이의 베이컨시들의 수를 도시한다. 그래프들의 x-축은 타겟의 깊이를 나타내고, y-축은 수정 격자에서 다수의 베이컨시들을 나타낸다. 라인들(552, 562, 및 572)은 하부 전극과 하프늄 산화물층 간의 계면(즉, 350Å)을 나타낸다.
최소 이용 가능한 주입 에너지로부터 이 최대 에너지까지의 범위 내에서, 도 5B에 예시된 바와 같이 주입된 이온들의 도즈 및 주입의 에너지를 변경함으로써 생성되는 베이컨시들(예를 들어, 그래프들 55, 560, 및 570을 이용하여) 및 주입 이온들(예를 들어, 그래프들(520, 530, 및 540)을 이용하여)의 프로파일을 맞춤할 수 있다. 말하자면, 이온 주입 에너지가 낮을수록 주입된 이온들 및 생성되는 베이컨시들의 로컬화가 상위 계면에서 더 크고 생성되는 베이컨시들의 총 수가 더 낮다. 또한, 주입의 도즈의 증가는 생성되는 베이컨슬의 수와 함께 주입된 이온들의 수를 증가시킨다. 다른 실시예에서, 금속 산화물층(306)의 노출된 영역들(310b) 내에서 동종으로 형성되는 결함들(또는 트랩들)을 갖는 것이 바람직하다. 플라즈마 이머전 주입(Plasma immersion implantation)이 또한 이용될 수 있다.
변경들(312)이 동작(410)에서 어닐링하는 것을 또한 포함할 수 있다. 예를 들어, 100℃와 1000℃ 사이의 온도에서 고속 열 어닐링(RTA)과 같은 임의의 형태의 어닐(anneal)이 이용될 수 있다. 다른 어닐들은 산소 베이컨시들을 충전할 수 있는 고속 열 산화(RTO) 형성 가스 어닐링(예를 들어, H2와 N2 가스의 혼합물의 어닐링), 진공 어닐링 등을 포함할 수 있다. 어닐은 기존의 결함들을 추가로 변경하거나 새로운 결함들을 생성할 수 있다. 어닐은 일부 실시예들에서, 메모리 소자(102)의 형성 전압을 낮출 수 있다. 어닐링은 금속 산화물층(306) 내에서 압력들을 또한 생성할 수 있고, 이는 금속 산화물층(306) 내에서 결함들을 생성 또는 변경할 수 있다.
어닐링이 동작(410)에서 완료된 이후, 로컬화된 채널이 동작(412)에서 형성된다. 도 3D는 마스킹 재료(308)가 제거되고 로컬화된 채널 또는 로컬화된 결함 경로들(314)이 노출된 영역들(310b) 아래에 형성되는 메모리 소자(300)를 예시한다. 결함 경로들(314)은 금속 산화물층(306)의 주변 영역들보다 높은 결함 농도들을 포함할 수 있다. 결함 경로들(314)은 메모리 소자(300)의 스위칭 특성들을 맞춤하는데 이용될 수 있다. 예를 들어, 결함 경로들(314)은 금속 산화물층(306)에 컨덕션 경로들(예를 들어, 여과 경로들, 필라멘트들, 이온 이송)의 생성 및 세트, 리셋, 및 형성 전압에 관한 더 큰 제어를 허용하는 로컬화된 영역들을 생성한다. 컨덕션 경로들을 로컬화함으로써 더 큰 도전성 변경들이 더 작은 전압들을 통해 행해질 수 있고, 그럼으로써 세트 및 리셋 전압들을 감소시키고 온 및 오프 전류 비율을 증가시킨다고 판단된다.
동작(414)에서, 전극(316)이 증착된다. 전극(316)은 예를 들어, 티타늄 질화물, 도핑된 실리콘, 도핑된 폴리실리콘, 텅스텐, 텅스텐 질화물, 몰리브덴 질화물, 탄탈륨 질화물, 몰리브덴 산화물, 코발트 규화물, 니켈 규화물, 팔라듐 규화물, 백금 규화물, 티타늄 규화물, 다른 규화물들, 니켈, 백금, 이리듐, 이리듐 산화물, 루테늄, 또는 루테늄 산화물과 같이 임의의 적절한 전극 재료일 수 있다. 일부 실시예들에서, 상술한 바와 같이, 하나의 전극은 다른 것보다 더 높은 유효한 일함수를 갖는다. 예를 들어, 전극(316)은 백금일 수 있는 반면에, 전극(304)은 티타늄 질화물이고, 또는 전극(316)은 티타늄 질화물일 수 있는 반면에, 전극(304)은 적절히 도핑된 폴리실리콘이다. 이러한 형태의 바이폴라 동작은 추가로 후술된다.
다른 신호 라인(104), 예를 들어, 텅스텐 신호 라인이 전극(316) 위에 또한 증착될 수 있다. 도 3E는 완성된 메모리 소자(300)를 예시한다. 메모리 소자(300)는 도 3E에 도시된 바와 같이, 저항성 스위칭 메모리 특성들을 갖는 MIM 용량성 스택(capacitive stack)이다.
IV . 스위칭 재료 특성들
저항성-스위칭 메모리 소자들의 몇 개의 형태의 재료 특성들 및 스위칭 메커니즘들이 후술된다. 예를 들어, 벌크-조정된 스위칭 및 비-금속 여과 경로를 이용하는 메모리 소자가 기술된다. 그러나 상술한 바와 같이 로컬화된 채널들 및 결함 경로들을 형성하는 기법은 임의의 스위칭 메커니즘(예를 들어, 여과 경로, 필라멘트, 이온 이송 등)을 이용하여 임의의 형태의 저항성 스위칭 메모리 소자와 함께 이용될 수 있다는 것을 이해한다. 일부 메모리 소자들은 계면-조정된 효과들에 의해, 또는 벌크 및 계면 효과들의 임의의 조합에 의해 또한 제어될 수 있다는 것을 추가로 이해한다.
A. 벌크-조정된 스위칭
그 가장 기본적인 형태에서, 메모리 소자(102)의 층들(108)은 2개의 전극들(각각은 하나 이상의 재료들 및/또는 층들을 가짐) 및 이들 사이에 배치된 하나 이상의 금속 산화물들의 하나 이상의 층들을 포함한다. 메모리 소자(102)는, 금속-절연체-절연체-금속(MIIM) 및 금속-절연체-절연체-절연체-금속(MIIIM)과 같은 다른 구조들이 여기서 기술되는 바와 같이 이용될 수 있지만 일반적으로 금속-절연체-금속(MIM) 용량 구조를 갖는다. 다른 실시예들에서 부가적인 도체들은 예를 들어, 금속-절연체-금속-절연체-금속(MIMIM) 또는 다른 용량 구조들을 형성하기 위해 구조에 부가될 수 있다. 일부 실시예들에서, 금속층들 중 하나 또는 둘이 도전성 반도체(예를 들어, 도핑된 실리콘)일 수 있다.
일부 실시예들에서, 이론에 구속됨 없이, 메모리 소자(102)는 금속 산화물의 벌크에서 조정되는 스위칭 메커니즘을 이용한다. 일 실시예에서, 스위칭 메커니즘은 필라멘트 또는 금속 도전성 경로들이 아니라 비-금속 도전성 경로들을 이용한다(도 6A 참조). 그러나 다른 실시예들에서, 금속성 필라멘트들 또는 이온 이송을 포함하는 임의의 스위칭 메커니즘이 이용될 수 있다. 일반적으로, 결함들은 이미 존재하는 증착된 금속 산화물에 형성되고, 기존의 결함들은 부가적인 처리들에 의해 개선될 수 있다. 결함들은 금속 산화물의 구조에서 전하의 베이컨시들의 형태를 취할 수 있다. 예를 들어, 일부 전하 캐리어들은 구조로부터 없을 수 있고(즉, 베이컨시들), 부가적인 전하 캐리어들은 존재할 수 있다(즉, 침입들), 또는 하나의 종들(예를 들어, 엘리먼트)이 이종원자 도핑(aliovalent doping)을 통해 다른 것을 대체할 수 있다(즉, 대용적). 그러므로 전압을 메모리 소자(102)에 인가함으로써 트랩들과 같은 결함들은 금속 산화물의 저항을 변경하도록 충전되거나 비워질 수 있고, 저항성 스위칭 메모리 소자들은 이 원리들을 이용하여 형성될 수 있다.
금속 산화물들은 임의의 상태(phase)(예를 들어, 결정질 및 비정질) 또는 다수의 상태들의 혼합들을 가질 수 있다. 증착된 금속 산화물들은 알루미늄 원자와 같은 불순물들(즉, 대용 결함들)을 가질 수 있으며, 여기서 하프늄 원자는 베이컨시들(누락 원자들(missing atoms)), 및 침입들(추가 원자들)이 되어야 한다. 비정질-상태 금속 산화물은 저항이 증가하며, 일부 실시예들에서 메모리 소자(102)에 대한 잠재적인 손상을 감소시키도록 디바이스의 작동 전류를 낮출 수 있다.
B. 결함들
금속 산화물은 벌크에 전기적으로 활성 결함들(트랩들로서 또한 알려짐)을 포함한다. 트랩들은 세트 전압에의 인가에 의해 충전되고 리셋 전압을 인가함으로써 비워질 수 있다고 판단된다. 트랩들은 금속 산화물(즉,금속 산화물의 형성으로부터 존재함)에서 고유하게 될 수 있거나 도핑에 의해 생성될 수 있고, 도핑 및 다른 처리들에 의해 개선될 수 있다. 예를 들어, 하프늄 산화물층은 여과 경로들을 생성하고 하프늄 산화물층의 도전성을 변경하기 위해 사용될 수 있는 트랩들을 형성할 수 있는 산소 또는 하프늄 베이컨시들 또는 산소 또는 하프늄 침입들을 포함할 수 있다.
금속 산화물은 금속 산화물을 형성하기 위해 이용되는 처리의 결과인 결함들을 포함할 수 있다. 즉, 결함들을 금속 산화물에서 고유하게 될 수 있다. 예를 들어, 물리적 기상 증착(PVD) 및 원자층 증착(ALD) 처리들은 일부 불완전성 또는 단점들을 항상 갖는 층들을 증착한다. 이 불완전성은 일반적으로 금속 산화물의 구조에서 결함들로서 칭해질 수 있다. 결함들은 금속 산화물에 전압 펄스들을 인가함으로써 충전되고 비워질 수 있는 로컬화된 전하 베이컨시들을 생성하는데 이용될 수 있다. 결함들은 도핑에 의해 또한 생성될 수 있으며, 이는 아래에서 보다 상세히 설명된다. 다른 처리들(예를 들어, 어닐링)은 저항성 스위칭 특성들을 개선하기 위해 금속 산화물의 결함들을 변경 및/또는 개선하는데 이용될 수 있다.
V. 메모리 소자 구조들
A. 설계 고려사항들
이 섹션에서는 벌크-조정된 스위칭 및 여과 경로들을 이용하는 저항성-스위칭 메모리 소자의 바람직한 특성들의 일 예가 기술된다. 그러나 이 예는 비제한적이며 다른 컨덕션 메커니즘들 또한 여기서 기술되는 실시예들과 함께 이용될 수 있다.
일반적으로, 상술한 바와 같이, 저항성-스위칭 메모리 소자는 로우 저항 상태로부터 하이 저항 상태로, 및 그 역으로 스위칭한다. 또한, 상술한 바와 같이, 일부 실시예들에서 바람직한 저항성-스위칭 메모리 소자는 낮은 세트 및 리셋 전압들과 높은 ION/IOFF 비율을 갖는다. 이 목적들을 달성하기 위한 재료계는 다름과 같은 금속 산화물을 포함한다:
1. 벌크-조정된 스위칭 표출.
2. 4 eV보다 큰 밴드갭을 갖는 베이스 금속 산화물을 포함.
3. 베이스 금속 산화물의 100Å의 두께 당 적어도 1볼트의 세트 전압을 가짐.
4. 메모리 소자의 오프 상태에서 베이스 금속 산화물의 20Å의 두께 당 0.5V에서 측정된 1 제곱센티미터 당 40 amps 미만의 누설 전류 밀도를 가짐.
다른 설계 고려사항들은 단일층(동시-증착(co-deposition)) 또는 다중층들(적층됨)에 2개 이상의 금속 산화물을 이용하고, 상이한 일함수들을 갖는 전극들을 이용하고, 적어도 하나의 노블(noble) 또는 노블에 가까운 금속 전극을 이용하고, 상이한 밴드갭들을 갖는 상이한 금속 산화물들을 이용하고, 및 낮은 누설 재료들을 이용하는 것을 포함할 수 있다. 오프 전류는 재료의 누설 및 디바이스의 크기에 관련된다. 일반적으로 누설은 온과 오프 전류들 사이에서 충분한 구별(즉, 충분히 높은 ION/IOFF 비율)을 제공하기 위해 충분히 낮게 유지되도록 충분히 낮아야 한다. 누설은 IOFF와 관련되고 여기서 기술된 메모리 소자의 오프 상태에서 20Å의 산화물 두께당 0.5V에서 측정된 40A/cm2는 신뢰할 수 있게 높은 ION/IOFF 비율을 제공하기 위해 충분히 낮은 오프 전류를 제공한다.
B. 재료들
1. 금속 산화물들
메모리 소자의 베이스층으로서 사용하기 위한 및 본 발명의 실시예들에 따른 벌크-조정된 스위칭 메커니즘들을 이용하는 특정한 금속 산화물들은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 및 이트륨 산화물을 포함한다. 이 금속 산화물들은 이들이 보다 절연성이며 이에 따라 더 높은 저항을 갖는다는 것을 표시하는 4eV보다 큰 밴드갭을 가질 수 있다. 일부 실시예들에서, 더 높은 밴드갭(즉, 4eV보다 큼) 금속 산화물들은 금속 산화물 두께와 (예를 들어, 이종원자적으로)관련되는 세트 전압의 스케일링(scaling)을 또한 허용한다.
이 산화물들은 서로 및 예를 들어, 스칸듐 산화물, 이트륨 산화물, 및 니켈 산화물과 같이 부가적으로 도핑될 수 있다. 다른 도펀트들은 란탄, 세륨, 프라세오디뮴, 네오디뮴, 가돌리늄, 에르븀, 이테르븀, 및 루테튬과 이들의 산화물들과 같은 희토류들을 포함할 수 있다. 부가적인 도펀트들은 하프늄, 하프늄 산화물, 티타늄 산화물, 니오브 산화물, 산소, 실리콘, 실리콘 산화물, 질소, 불소, 크롬, 및 크롬 산화물을 포함할 수 있다.
도펀트들은 결함들을 생성할 수 있는 유망한 산화 상태들을 고려하여 선택될 수 있다. 예를 들어, 하프늄 원자들은 +4(Hf+4) 산화 상태를 가질 수 있고, 알루미늄 원자들은 +3(Al+3) 산화 상태를 가질 수 있다. 알루미늄 산화물은 알루미늄 원자들이 하프늄 원자들(즉, AlHf -1) 및 그 역(즉 HfAl +1)을 대체하는 대용물 결함들을 생성함으로써 전하 불균형들을 생성하는 하프늄 산화물로 도핑될 수 있다. 이 결함들은 금속 산화물의 벌크에서 여과 경로들의 형성을 허용한다.
도펀트들을 선택하기 위한 다른 기준은 도펀트의 원자가(valence)(예를 들어, p-형 도펀트) 또는 컨덕션(예를 들어, n-형 도펀트)과 금속 산화물의 원자가와 컨덕션 간의 차이가 될 수 있다. 일부 실시예들에서, 50meV보다 큰 원자가 대역들 간의 차이는 깊은-레벨 도펀트들(deep-level dopants)을 제공할 수 있다. 더 깊은 트랩 에너지 깊이는 더 높은 ION/IOFF 비율들 및/또는 개선된 보유를 가능하게 할 수 있다.
일부 실시예들에 따라, 도펀트들은 도펀트가 도핑되는 금속 산화물과 동일한 금속일 수 있다. 예를 들어, 하프늄 산화물층은 하프늄 이온들로 도핑될 수 있다. 도핑은 예를 들어, 주입을 이용하여 수행될 수 있다. 주입 에너지는 일반적으로 주입되는 이온 및 금속 산화물의 두께의 의존하여 0.5 keV 내지 10 keV의 범위에 있을 수 있다. 이 도핑은 메모리 소자들의 수율을 개선한다.
도핑은 등원자적으로(isovalently) 또는 이종원자적으로 수행될 수 있고, 상호확산(interdiffusion), 주입, 또는 동시-증착에 의해 수행될 수 있다. 예를 들어, 도핑은 금속 산화물들(예를 들어, 하프늄 산화물 및 알루미늄 산화물 또는 하프늄 산화물 및 티타늄 산화물)의 2개의 층들을 증착함으로써 상호확산에 의해 수행될 수 있다. 그러면, 이 층들은 예를 들어, 고속 열 어닐링(RTA), 고속 열 산화(RTO) 또는 형성 가스 어닐에 의해 열적으로 처리될 수 있다. 열 처리는 재료들 간의 결함 종들의 상호확산을 야기하여 트랩 상태들로서 역할할 수 있는 로컬화된 전하 차이들을 생성한다.
금속 산화물을 선택하는 다른 기준은 금속 질화물 전극 및 금속 질화물 전극에 인접한 금속 산화물을 가져야 하는 것일 수 있다. 금속 산화물 및 금속 질화물을 형성하기 위한 금속은 동일하다. 예를 들어, 메모리 소자는 티타늄 질화물 전극 및 티타늄 질화물 전극에 인접한 티타늄 산화물을 갖고 형성될 수 있다. 이는 예를 들어, 계면을 안정화하도록 역할한다. 메모리 소자는 적층된 또는 동시-증착된 방식으로 다른 금속 산화물들(예를 들어, 알루미늄 산화물 또는 하프늄 산화물)을 또한 포함할 수 있다.
다른 실시예에서, 2개의 금속 산화물들은 메모리 소자(102)의 전류 에 관한 효과를 조정하도록 층들이 적층될 수 있다. 제 1 금속 산화물은 제 2 금속 산화물 재료보다 작은 온 전류를 가질 수 있고 제 2 금속 산화물 재료는 제 1 금속 산화물보다 낮은 오프 전류를 가질 수 있다. 이 실시예에서, 메모리 소자(102)는 제 2 금속 산화물 재료의 더 낮은 오프 전류 및 제 1 금속 산화물 재료의 더 낮은 온 전류를 가져서 예를 들어, 메모리 소자들과 직렬의 다이오드 또는 트랜지스터와 같이 다른 디바이스 소자들과 호환 가능한 메모리 소자(102)를 형성할 수 있다.
2. 전극들
전극 재료들은 티타늄 질화물, 도핑된 실리콘, 도핑된 폴리실리콘, 텅스텐, 텅스텐 질화물, 몰리브덴 질화물, 탄탈륨 질화물, 몰리브덴 산화물, 코발트 규화물, 니켈 규화물, 팔라듐 규화물, 백금 규화물, 티타늄 규화물, 다른 규화물들, 니켈, 백금, 이리듐, 이리듐 산화물, 루테늄, 또는 루테늄 산화물을 포함할 수 있다. 또한, 전극들은 루테늄-티타늄 합금 또는 니켈-티타늄 합금과 같은 합금들일 수 있다. 일부 실시예들에 따라 하나의 전극은 더 높은 일함수 재료일 수 있고, 다른 전극은 더 낮은 일함수 재료일 수 있다. 예를 들어, 일 실시예에서, 적어도 하나의 전극은 노블 또는 노블에 가까운 금속(즉, 산화물 형성의 낮은 절대값의 자유 에너지 전하(G)를 갖는 금속)과 같이 높은 일함수 재료이다. 노블 또는 노블에 가까운 금속들은 니켈, 이리듐, 이리듐 산화물, 백금, 루테늄, 및 루테늄 산화물을 포함할 수 있다. 다른 전극은 티타늄 질화물과 같이 더 낮은 일함수 재료일 수 있거나, 또는 노블 또는 노블에 가까운 재료일 수 있다. 다른 실시예들에서, 하나의 재료는 도전성 도핑된 실리콘(예를 들어, n+도핑된 실리콘)일 수 있고, 다른 재료는 더 높은 일함수 재료(예를 들어, 티타늄 질화물)일 수 있다. 일부 실시예들에서, 더 높은 일함수를 갖는 전극의 리셋 펄스는 양의 펄스(즉, 저 높은 일함수 전극은 메모리 소자의 양극임)이고, 다른 실시예들에서 더 높은 일함수 전극의 리셋 펄스는 음이다.
다른 실시예들에서, 전극들은 하나 이상의 상이한 재료들을 포함할 수 있는 다중-층 전극일 수 있다. 예를 들어, 전극은 루테늄 및 루테늄 산화물의 층, 또는 이리듐, 이리듐 산화물, 또는 텅스텐, 텅스텐 탄화질화물, 또는 탄화 텅스텐의 캐핑층(capping layer)을 갖는 백금의 층을 포함할 수 있다. 다른 잠재적인 다중-층 전극은 탄탈륨 질화물/니켈/탄탈륨 질화물 스택이다. 다중-층 전극들은 일부 구성들 및 실시예들에서 메모리 소자의 성능 및 접착 특성들을 개선하기 위해 이용될 수 있다.
C. 산화물의 단일층
도 6A는 다양한 실시예들에 따른 예시적인 메모리 소자(102-6A)를 예시한다. 후술되는 바와 같이, 메모리 소자(102)의 다양한 상이한 구성들이 가능한데: 도 6A에 도시된 메모리 소자(102-6A)는 메모리 어레이(100)로 이용될 수 있는 메모리 소자(102)의 일 예이다.
메모리 소자(102-6A)는 2개의 전극들(304 및 316)을 포함한다. 전극들(304 및 316)은 PVD, CVD, ALD 등과 같은 임의의 적절한 처리를 이용하여 형성될 수 있고, 예를 들어, 10 내지 2000Å과 같이 임의의 적절한 두께를 가질 수 있다.
하부 전극(304)은 일부 실시예들에서 메모리 소자(102)(102-4A)가 형성되는 기판에 더 가까이 있다. 상부 전극(316)은 기판으로부터 더 멀리 있다. "상부" 및 "하부"가 일부 시스템들에 대한 전극들을 기술하는데 이용되지만, 메모리 소자(102-6A)는 기판, 신호 라인들, 워드 라인들 및 비트 라인들, 또는 메모리 어레이(100)의 다른 컴포넌트들에 상대적인 임의의 방위를 가질 수 있고 메모리 소자(102-6A)는 도시된 것의 반대 순서로 형성될 수 있다는 것을 이해한다.
일부 실시예들에서, 하부 전극(304)은 실리콘, 폴리실리콘, 규화물, 티타늄 질화물, 또는 임의의 다른 적절한 전극 재료를 포함할 수 있다. 상부 전극(316)은 백금, 니켈, 이리듐, 이리듐 산화물, 루테늄, 루테늄 산화물, 티타늄 질화물, 탄탈륨 질화물, 루테늄-티타늄 합금들, 또는 니켈-티타늄 합금들과 같은 더 높은 일함수 재료(예를 들어, 노블 또는 노블에 가까운 재료)를 포함할 수 있거나, 탄탈륨 질화물/니켈/탄탈륨 질화물 전극들과 같은 다중-층 전극들일 수 있다.
전극들(304 및 316)은 신호 라인들(104 및 106)에 인접하거나 아니면 신호 라인들(104 및 106)과 전기적으로 통신할 수 있다. 신호 라인들(104 및 106)은 텅스텐, 알루미늄, 또는 구리와 같은 임의의 도전체일 수 있다.
금속 산화물(306)은 전극들(304 및 316) 사이에 있다. 금속 산화물(306)은 일부 실시예들에서 전이 금속 산화물로서 기술될 수 있고, 이원 금속(binary metal) 산화물, 3원 금속 산화물, 또는 상술한 재료들의 임의의 다른 조합일 수 있다. 금속 산화물은 건식(CVD, ALD, PVD, PLD, 증발) 및 습식(비전해 증착, 전기 화학 증착) 기법들을 포함하는 임의의 적절한 기법을 이용하여 증착될 수 있다. 금속 산화물이 이원 또는 3원 금속 산화물인 경우, 금속 산화물(306)은 동시-증착(예를 들어, ALD 또는 CVD를 이용하여 공동-스퍼터링 또는 공동-도입됨)될 수 있다. 전극들(304 및 316) 및 금속 산화물(406)은 도 1에서 도시된 메모리 소자(102)의 층(108)이다.
1.여과 경로들
일부 실시예들에서, 여과 경로들(616)은 전극(304)으로부터 기원한다고 여겨지며 전극(316)을 향해 확산한다. 다른 실시예들에서, 여과 경로들(616)은 전극(316)에서 기원할 수 있으며 전극(304)을 향해 확산할 수 있다. 메모리 소자들(102)에 있어서, 양극은 리셋 펄스가 양(예를 들어, 전극 304 또는 316)인 전극이다. 메모리 소자들(102)에서, 여과 경로들(616)은 음극으로부터 기원할 수 있으며 트랩이 충전되므로 세트 전압 펄스의 존재는 양극을 향해 이동한다. 트랩들 자체는 이동성이 아니다. 리셋 펄스는 이전에 충전된 트랩들을 비움으로써 여과 경로(616)를 후속적으로 제거한다. 다른 실시예에서, 이동 결함(예를 들어, 산소 이온들)은 여과 경로의 형성을 야기한다.
2. 전류 스티어링 소자
메모리 소자(102-6A)(및 여기서 기술되는 다른 메모리 소자들(102))는 전류 스티어링 소자(618)와 같은 선택적인 상보적 디바이스를 포함할 수 있다. 전류 스티어링 소자(618)는 메모리 소자(102)와 직렬이며, 예를 들어, 다이오드 또는 트랜지스터일 수 있다. 전류 스티어링 소자(618)는 메모리 소자(102)(예를 들어, 금속 산화물(306) 및 전극(316)에 관해 어디에도 위치될 수 있다.
3. 스위칭 극성
일부 실시예들에서, 바이폴라 스위칭은 세트 및 리셋 전압이 공통 전기적 기준에 관하여 상이한 극성들을 갖는 경우 이용될 수 있다. 예를 들어, 신호 라인(예를 들어, 신호 라인(104))은 "제 2" 전극(316)에 연결되고, 신호 라인은 제 2 전극(316)에 스위칭 전압을 제공하도록 구성된다. 일부 실시예들에서, 제 2 전극(316)은 제 1 전극(304)보다 높은 일함수를 갖고, 신호 라인(104)은 공통 전기적 기준에 관하여 음의 세트 전압 및 공통 전기적 기준에 관하여 양의 리셋 전압을 제공하도록 구성된다. 실시예들은 더 낮은 일함수의 제 1 전극(304)(예를 들어, 티타늄 질화물) 및 백금 또는 루테늄과 같은 더 높은 일함수의 제 2 전극을 이용하는 것을 포함할 수 있다. 예를 들어, 공통 전기적 기준은 그라운드(즉, 0V)일 수 있고, 그러면 세트 전압은 음의 전압(예를 들어, -2V)일 수 있고 리셋 전압은 양의 전압(예를 들어, 2V)일 수 있다. 그러나 공통 전기적 기준은 +2V 또는 -2V와 같은 임의의 전압일 수 있다.
다른 실시예들에서, 제 2 전극(316)은 제 1 전극(206)보다 높은 일함수를 또한 갖고, 신호 라인(104)은 공통 전기적 기준에 관하여 양의 세트 전압 및 음의 리셋 전압을 제공하도록 구성된다. 예를 들어, 도핑된 실리콘 제 1 전극(304)(예를 들어, n-형 폴리실리콘) 및 더 높은 일함수의 제 2 전극(316)(예를 들어, 티타늄 질화물)을 갖는 메모리 소자에서, 리셋 전압은 제 2 전극(316)에서 음 일수 있다.
일반적으로, 일부 실시예들에서, 메모리 소자의 하나의 스위칭 전압(예를 들어, 리셋 전압)은 공통 전기적 기준에 관하여 제 1 극성(예를 들어, 양의 극성)일 수 있고, 다른 스위칭 전압(예를 들어, 세트 전압)은 공통 전기적 기준에 관하여 음의 극성을 가질 수 있어서, 메모리 소자는 바이폴라 스위칭을 이용하게 된다. 다른 실시예들에서, 스위칭 전압들은 공통 전기적 기준에 관하여 동일한 극성을 가지며 유니폴라 스위칭으로서 칭해진다. 또한, 스위칭 전압들은 예를 들어, 1ms 미만, 50㎲ 미만, 1㎲미만, 50ns 미만 등과 같이 제한된 지속기간을 갖는 전압 펄스들(예를 들어, 구형파 펄스들)일 수 있다. 여기서 기술된 바이폴라 스위칭 극성들 및 재료들은 도 6A 및 7A-7C에서 도시되는 것을 포함하여 여기서 기술되는 임의의 메모리 소자들에서 이용될 수 있다.
4. 하프늄 산화물계
낮은 세트, 리셋, 및 형성 전압들과 높은 온/오프 전류 비율의 기준들을 충족하는 하나의 시스템은 단일층 하프늄 산화물 메모리 소자(102-46A)이다. 일 예는 하프늄 산화물 베이스층(306), 티타늄 질화물, 규화물, 또는 실리콘 전극(304), 및 노블 또는 노블에 가까운 금속(예를 들어, 백금, 니켈, 이리듐, 이리듐 산화물, 루테늄, 루테늄 산화물, 탄탈륨 질화물, 루테늄 티타늄 합금들, 티타늄 합금들, 또는 상술한 다중-층 전극들) 전극(404)을 포함하는 시스템이다. 층들(304, 306, 및 316)은 물리적 기상 증착(PVD), 원자층 증착(ALD), 화학 기상 증착(CVD), 또는 증발과 같은 임의의 증착 기법을 이용하여 증착될 수 있다. ALD는 일부 실시예들에서 매우 얇은 컨포멀 층(conformal layer)들을 증착하기 위해 이용될 수 있다. 다른 실시예들은 예를 들어, 도핑된 실리콘 전극(304)(예를 들어, n-형 폴리실리콘) 및 티타늄 질화물 전극(316)을 포함할 수 있다.
도 6B 및 6C는 준비된 다수의 메모리 소자들에 대한 오프 전류(622) 및 온 전류(624) 및 세트 전압(642) 및 리셋 전압(644)을 도시하는 분배 그래프들(620 및 640)이다. 증착된 하프늄 산화물의 트랩들은 세트 전압에 응답하여 여과 경로들을 형성하도록 충전되고 리셋 전압에 응답하여 비워진다(예를 들어, 여과 경로들을 제거함). 50Å 두께의 하프늄 산화물층(406)을 포함하는 메모리 소자들이 준비된다.
메모리 소자는 1000Å의 티타늄 질화물과 80Å의 백금 전극들 사이의 50Å의 하프늄 산화물층이 있다. 하프늄 산화물층은 500 W와 5mTorr의 산소 및 아르곤 함유 대기에서 반응성 스퍼터링을 이용하여 하프늄 타겟이 증착된다. 디바이스들은 750℃에서 어닐링되었다. 이 디바이스들에 대한 ION/IOFF 비율은 낮은 세트 및 리셋 전압들에 있어서 양호한 구별을 도시한다.
5. 다른 단일층 메모리 소자들
다른 금속 산화물들(306)은 지르코늄 산화물, 알루미늄 산화물, 이트륨 산화물, 및 탄탈륨 산화물과 같은 높은 밴드갭 재료들을 포함할 수 있다. 금속 산화물(306)은 또한 동시-증착된 하프늄 산화물 및 알루미늄 산화물층, 동시-증착된 하프늄 산화물 및 티타늄 산화물층, 동시-증착된 알루미늄 산화물 및 티타늄 산화물층, 또는 상술한 재료들의 임의의 조합일 수 있다. 금속 산화물(306)은 또한 이원, 4원 등의 금속 산화물일 수 있다.
D. 산화물 스택들
1. 설계
메모리 소자들(102)은 산화물들 또는 "스택들"의 다중층들을 이용하여 또한 구성될 수 있다. 산화물들의 조합은 메모리 소자들에 소정의 특성들을 부가하는데 이용될 수 있다. 3개의 층들; 베이스층, 도핑층, 및 결함 액세스층이 이하게 기술된다. 산화물 스택은 2개의 전극들(즉, MIIM 또는 MIIIM 구조) 사이에 형성된다. 스택은 선택적으로 이전에 기술된 전류 스티어링 소자로서 다른 전기적 디바이스를 또한 포함할 수 있다. 상술된 바와 같이, 메모리 소자들(102)에 사용된 금속 산화물들은 건식(CVD, ALD, PVD, PLD, 증발) 및 습식(비전해 증착, 전기 화학 증착) 기술들을 포함하는 임의의 적합한 기법을 이용하여 증착될 수 있다.
금속 산화물의 다중층들을 포함하는 메모리 소자들(102)의 동작은 일반적으로 단일의 금속 산화물층 메모리 소자에 대해 기술된 것과 동일하다. 예를 들어, 상술한 세트 및 리셋 펄스들 및 여과 경로들은 단일층 금속 산화물 실시예들 및 다중층 금속 산화물 실시예들 둘 다에 균등하게 적용된다.
일반적으로, 산화물 스택들은 메모리 소자에 대한 소정의 특성들을 부가하는데 이용될 수 있다. 예를 들어, 결함 액세스층은 인접한 전극의 유효 일함수를 증가시킴으로써, 더 낮은 일함수 전극이 사용되는 것을 허용한다. 일부 상황들에서, 산화물들의 적층은 리셋 전압 분배 및 사이트 수율(즉, 작업중인 메모리 소자들(102)의 수)을 개선할 수 있다.
ⅰ. 베이스층
베이스층은 결함들이 존재하고 벌크-조정된 스위칭들이 발생하는 금속 산화물층이다. 베이스층은 일 실시예들에서, 20
Figure pct00003
두께의 금속 산화물 당 0.5V에서 측정된 오프 상태에서 40 A/cm2의 누설전류를 갖는 것이 바람직한 고-밴드갭(예를 들어, 4eV 초과) 재료 및 메모리 소자는 베이스층의 100Å당 적어도 1볼트의 세트 전압을 갖는다. 다른 실시예들에서, 금속 산화물의 100Å의 두께의 증가는 1V의 세트 전압의 증가를 야기할 수 있다.
트랩들을 포함하는 결함들을 생성하기 위한 베이스층으로의 도핑은 일반적으로 등원자적 또는 이종원자적일 수 있으며 예를 들어, 상호확산(예를 들어, 도핑층과 어닐을 이용함), 주입, 및 동시-증착과 같은 다양한 기법들을 이용하여 수행될 수 있다. 이종원자적 도핑은 도핑층에 관한 섹션에서 추가적으로 상세히 기술된다.
동시-증착은 다수의 재료들이 하나의 층에 증착되는 기법을 기술한다. 예를 들어, 알루미늄 산화물 도펀트를 갖는 하프늄 산화물이 동시-증착될 수 있다. 일 예에서, 반응성 스퍼터링, 알루미늄 타겟 및 하프늄 타겟이 산소 및 아르곤 대기에서 충격이 가해질 수 있다. 층에서의 도펀트의 농도는 도펀트 타겟 상에서 사용되는 파워에 의해 결정될 수 있다. ADL 공동-주입을 포함하는 다른 동시-증착 기법들이 사용될 수 있다. 예를 들어, ALD 공동-주입에 있어서 2개의 소스 재료들은 산화제를 통해 공동-주입된다. 다른 실시예들은 유효 도핑 농도(예를 들어, 나노라미네이트들(nanolaminates))을 조정하기 위해 베이스 금속 산화물에 대해 상대적인 수의 도펀트의 ALD 증착 사이클들을 활용한다.
이온 주입과 같은 주입은 도펀트들을 금속 산화물들에 도입하기 위해 이용될 수 있다. 도핑이 이온 주입을 이용하여 수행되는 경우, 도펀트들은 그들의 산화물들이 아니라 위에서 나열된 금속들일 수 있다.
ⅱ. 도핑층
도핑층은 베이스층에 인접한 다른 금속 산화물층이다. 도핑층은 베이스층내로 확산하거나 스택이 어닐될 때, 또는 열적으로 처리될 때(예를 들어, 고속 열적 어닐(RTA), 고속 열적 산화(RTO), 또는 고속 열정 형성 가스 어닐(RTF)) 베이스층과 상호확산한다. 예를 들어, 알루미늄 산화물 베이스층을 이용하여, 티타늄 산화물 도핑층은 음극과 베이스층 사이에 증착되어 베이스층의 대용적 결함들을 포함하는 부가적인 결함들을 생성한다.
도핑층은 베이층내로 이종원자적으로 도핑하기 위해 선택될 수 있다. 예를 들어, 베이스층은 하프늄 산화물일 수 있고, 도핑층은 알루미늄 산화물일 수 있다. 하프늄 산화물의 통상적인 결함 종들은 HF+4이고, 알루미늄 산화물의 통상적인 결함 종들은 Al+3이다. Al+ 3이온은 라프늄 산화물층의 Hf+4를 대체함으로써, 결함들 및 트랩들을 생성한다. 일부 실시예들에서, 도핑층(예를 들어, 티타늄 산화물)은 베이스층과 동일한 최대 공통 산화 상태(예를 들어, +4)를 가질 수 있다. 이 경우들에서 이종원자적 도핑은 상이한 산화 상태들(예를 들어, Ti+3)을 갖는 다른 종들이 베이스층으로 확산할 때 여전히 발생할 수 있다.
ⅲ. 결함 액세스층
결함 액세스층은 메모리 소자(102)의 양의 전극(예를 들어, 전극(316))과 베이스층 사이의 층이다. 결함 액세스층은 일부 실시예들에서 결함 액세스층의 증가한 저항으로 인해 전류를 감소시키면서 베이스층의 결함들을 "인지(see)"하고 액세스하는 것을 허용하는 박층(즉, 베이스층의 25%의 두께 이하)이다.
일부 실시예들에서, 하나의 전극은 다른 전극보다 높은 일함수를 갖는다. 이 실시예들에서, 결함 액세스층은 높은 일함수 전극에 인접하다. 결함 액세스층은 인접한 전극의 유효 일함수를 증가시킬 수 있음으로써, 거의 노블이 아닌 또는 비-노블 전극들의 사용을 허용한다.
또한, 선택된 재료들에 의존하여, 전극(304)은 베이스층(702)의 금속 산화물보다 결함 액세스층(722)의 금속 산화물에 더 잘 접착할 수 있다. 그러므로 결함 액세스층(722)은 메모리 소자(102)의 물리적 완전성을 촉진시키기 위해 재료계들에서 사용될 수 있다.
다른 실시예에서, 결함 액세스층은 알루미늄 산화물과 같은 얇은(예를 들어, 50
Figure pct00004
미만 또는 20
Figure pct00005
미만) 지속성 산화물일 수 있다. 이는 더 높은 일함수 전극(예를 들어, 전극(316))의 비-노블 전극들의 사용을 용이하게 한다. 다른 실시예들에서, 결함 액세스층(722)은 지르코늄 산화물 또는 티타늄 산화물일 수 있다.
2. 구조적 예들
도 7A는 다양한 실시예들에 따라 적층된 산화물계를 이용한 메모리 소자(102-7A)를 예시한다. 메모리 소자(102-7A)는 2개의 전극들(304 및 316)과, 베이스층(702) 및 도핑층(704)을 포함한다. 베이스층(702)은 일부 실시예에서, 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물들 또는 여기서 기술된 다른 재료들과 같이 4eV보다 큰 밴드갭을 갖는 전이 금속 산화물일 수 있다. 도핑층(704)은 티타늄 산화물, 스칸듐 산화물, 이트륨 산화물, 니오브 산화물, 또는 여기서 기술된 다른 도핑 재료들과 같은 다른 금속이다. 일부 실시예들에서, 도핑층(704)은 도핑층(704)의 금속이 베이스층(702)의 금속과 상이한 최대 공통 산화 상태를 갖도록 선택될 수 있다(예를 들어, 베이스층은 Hf+4 산화 상태를 갖는 하프늄 산화물일 수 있고, 도핑층은 Al+3 산화 상태를 갖는 알루미늄 산화물일 수 있은). 도핑층(704)은 임의의 적절한 두께를 가질 수 있고, 일부 실시예들에서, 대략적으로 베이스층(702) 정도의 두께일 수 있거나, 특정한 재료계에 대해 적절한 베이스층의 25 내지 200% 두께, 베이스층의 10 내지 500%의 두께 등일 수 있다.
메모리 소자(102-7A)는 상호확산된 영역(706)을 포함한다. 상호확산된 영역(706)은 예를 들어, 섭씨 300 내지 1000℃에서 10초 내지 4시간 이상 메모리 소자(102-7A)를 어닐링함으로써 형성될 수 있다. 어닐링은 결정질 구조내에서 전하된 종들을 이동하게 함으로써 여과 경로들을 형성하는데 이용될 수 있는 결함들 및 트랩들을 형성하거나 심화(deepening)시킨다.
도 7B는 결함 액세스 층(722)을 포함하는 메모리 소자(102-7B)를 예시한다. 결함 액세스층(722)은 베이스층(702)의 결함들에 대한 액세스를 제공하고 전극(316)의 유효 일함수를 증가시키는데 이용될 수 있는 재료의 박층(예를 들어, 베이스층(702)이 두께의 25% 미만)이다. 결함 액세스층(722)에 대한 재료는 티타늄 산화물, 니오브 산화물, 희토류 산화물들 등과 같은 도핑 재료들과 동일한 그룹으로부터 선택될 수 있다. 예를 들어, 베이스층(702)은 50Å의 하프늄 산화물 또는 알루미늄 산화물층일 수 있고 결함 액세스층(722)은 10Å의 티타늄 산화물 층이다. 결함 액세스층(722)은 도핑층(704)과 유사한 방식으로 베이스층(702)을 도핑하도록 또한 역할할 수 있다. 다른 실시예들에서, 동일한 재료가 결함 액세스층(722) 및 도핑층(704)에 대해 이용될 수 있다.
도 7C는 도핑층(704), 베이스층(702) 및 결함 액세스층(722)을 포함하는 메모리 소자(102-7C)를 예시한다. 3층 시스템은 베이스층(702)에 결함들을 생성하도록 도핑층(704)으로부터 베이스층으로의 도핑을 위한 및 전극(316)의 유효 일함수를 증가시키기 위한 재료들을 이용할 수 있다. 몇몇 실시예들에서, 동일한 재료가 결함 액세스층(722) 및 도핑층(704)에 대해 이용될 수 있다.
3. 재료계들(meterial systems)의 예들
i. 하프늄 산화물 및 알루미늄 산화물
일 실시예에 따라, 메모리 소자(102-7A)는 티타늄 질화물, 실리콘, 규화물, 또는 노블 금속, 하프늄 산화물 베이스층(702), 알루미늄 산화물 도핑층(704)인 제 1 전극(304), 및 백금, 이리듐, 이리듐 산화물, 루테늄, 또는 루테늄 산화물과 같은 노블 또는 노블에 가까운 금속인 제 2 전극(316)을 이용하여 생성될 수 있다.
이 시스템에서, 부가적인 결함들은 상호확산에 의해 및 하프늄 산화물층내로 대용적으로 알루미늄을 이종원자적으로 도핑함으로써 생성된다. 하프늄 및 알루미늄의 상이한 확산 상태들은 벌크-조정된 스위칭 메커니즘을 조정하는 트랩들을 생성한다.
ⅱ. 하프늄 산화물 및 티타늄 산화물
다른 실시예에 따라, 메모리 소자(102-7A)는 티타늄 질화물, 실리콘, 규화물 또는 노블 또는 노블에 가까운 금속인 제 1 전극(304), 하프늄 산화물 베이스층(702), 티타늄 산화물 도핑층(704) 및 백금, 이리듐, 이리듐 산화물, 루테늄, 또는 루테늄 산화물과 같이 노블 또는 노블에 가까운 금속인 제 2 전극(404)을 이용하여 생성될 수 있다.
이 시스템에서, 티타늄 산화물 도핑층(704)의 저항은 하프늄 산화물 베이스층(702)의 저항보다 크다. 티타늄 산화물 도핑층(704)의 증가된 저항은 메모리 소자(102-7A)의 전류에 관한 유효성을 감소시키고, 이는 일부 시스템들에서 메모리 소자 및 임의의 전류 조종 디바이스들(예를 들어, 트랜지스터들 또는 다이오드들)을 보호할 수 있다.
ⅲ. 알루미늄 산화물 및 티타늄 산화물
일 실시예에 따라, 메모리 소자(102-7B)는 티타늄 질화물, 실리콘, 규화물, 노블 또는 노블에 가까운 금속 전극(304), 알루미늄 산화물 베이스층(702), 티타늄 산화물 결함 액세스층(722), 백금, 이리듐, 이리듐 산화물, 루테늄, 루테늄 산화물 또는 다른 노블 또는 노블에 가까운 금속 전극(316)을 이용하여 생성될 수 있다. 대안적으로, 전극은 티타늄 질화물 또는 탄탈륨 질화물과 같은 비-노블 재료일 수 있다. 티타늄 산화물 결함 액세스층(722)은 전극(316)의 유효 일함수를 증가시킴으로써, 거의 노블이 아닌 전극(less noble electrode; 316)을 가능하게 한다.
다른 실시예에 따라, 메모리 소자(102-7C)는 상기와 동일한 구성을 이용하여 및 티타늄 산화물 도핑층(704)을 부가하여 생성될 수 있다. 이 메모리 소자는 도핑층(704)을 이용한 도핑 및 결함 액세스층(722)을 이용한 결함들 및 더 작은 유효 일함수에 대한 액세스를 포함한다. 추가의 실시예에 따라, 메모리 소자(102-7A)는 알루미늄 산화물 베이스층(702) 및 티타늄 산화물 도핑층(704)을 이용하여 생성될 수 있다.
ⅳ. 도핑된 실리콘 예들
일부 실시예들에서, 메모리 소자(102)는 도핑된 실리콘 전극(예를 들어, n-형 폴리실리콘 및 더 높은-일 함수 전극(예를 들어, TiN)을 포함할 수 있다. 더 높은-일 함수 전극은 예를 들어, 0.1과 1.5eV 사이, 0.1과 1.0 eV 사이, 또는 더 낮은 일함수 전극보다 큰 0.4와 0.6eV 사이에 있는 일함수를 가질 수 있다. 메모리 소자는 임의의 형태(102-7A, 102-7B, 또는 102-7C)를 취할 수 있다.
일 예에서, 형태(102-7B)의 메모리 소자는 도핑된 실리콘 전극(304) 및 티타늄 질화물 전극(316)을 갖는다. 베이스층(702)은 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 이트륨 산화물, 또는 알루미늄 산화물과 같은 더 높은 밴드갭 재료이다. 결함 액세스층(722)은 티타늄 산화물, 지르코늄 산화물, 또는 알루미늄 산화물과 같은 재료이다.
ⅴ. 다른 재료계들.
재료들의 다양한 다른 조합들은 상보적 재료들을 이용함으로써 생성될 수 있다. 예를 들어, 베이스층은 4eV보다 큰 밴드갭, 100Å의 두께 당 1V보다 큰 세트 전압, 및 오프 상태의 20
Figure pct00006
의 금속 산화물 당 0.5V에서 40A/cm2 미만의 누설 전류 밀도를 갖는 임의의 전이 금속 산화물일 수 있다. 예들은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 및 지르코늄 산화물을 포함한다. 다른 층들은 또한 티타늄 산화물 또는 니오브 산화물과 같은 전이 금속 산화물들일 수 있다. 다른 층들이 선택될 수 있는데, 그 이유는 이들이 높은 저항 또는 다른 바람직한 특성들을 표출하는 재료들이기 때문이다. 몇몇의 다른 예들은 티타늄 산화물/하프늄 산화물/티타늄 산화물 스택들, 하프늄 산화물/이트륨 산화물 스택들, 및 이트륨 산화물/하프늄 산화물/이트륨 산화물을 포함한다.
다른 특성들은 메모리 소자의 합성을 결정하는데 또한 이용될 수 있다. 예를 들어, 메모리 소자(102-7A)는 하나의 금속 산화물의 베이스층(702) 및 상이한 금속 산화물의 도핑층(704)을 가질 수 있다. 예를 들어, 베이스층(702)은 4 eV보다 큰 밴드갭을 가질 수 있고, 도핑층(704)은 베이층(702)으로 이종원자적으로 도핑할 수 있다. 금속 산화물의 선택시에 다른 고려사항들은 금속 산화물의 전자 친화성(electron affinity)일 수 있다. 예를 들어, 베이스층(702)은 도핑층(704)보다 높은 전자 친화성을 가질 수 있다.
상기 예들은 명확한 이해를 위해 몇몇 상세들에서 기술되었지만 본 발명은 제공된 상세들로 국한되지 않는다. 본 발명을 구현하는 다수의 대안적인 방법들이 존재한다. 개시된 예들은 예시적이며 제한적이지 않다.

Claims (20)

  1. 저항성 스위칭 메모리 소자를 형성하는 방법으로서,
    제 1 전극을 형성하는 단계;
    상기 제 1 전극 상에 금속 산화물층을 형성하는 단계;
    상기 금속 산화물층의 표면의 노출된 영역들 및 숨겨진 영역들을 생성하도록 상기 금속 산화물층을 마스킹(masking)하는 단계; 및
    상기 금속 산화물층의 상기 노출된 영역들을 변경하고 상기 노출된 영역들 아래의 로컬화된 결함 경로들을 생성하는 단계를 포함하는, 저항성 스위칭 메모리 소자.
  2. 제 1 항에 있어서,
    상기 노출된 영역들을 변경하는 단계는 상기 금속 산화물층 내로 이온들을 주입하는 단계를 포함하는, 저항성 스위칭 메모리 소자.
  3. 제 2 항에 있어서,
    상기 이온들은 금속 이온, 할로겐화물(halide) 이온, 및 산소 이온들을 그룹으로부터 선택되는, 저항성 스위칭 메모리 소자.
  4. 제 2 항에 있어서,
    상기 이온들을 주입하는 단계는 산소 베이컨시들(vacancies), 금속 침입들(metal interstitals), 및 산소 침입들 중 적어도 하나를 포함하는, 저항성 스위칭 메모리 소자.
  5. 제 1 항에 있어서,
    상기 금속 산화물층을 마스킹하는 단계는 상기 금속 산화물층 상의 포토레지스트를 증착 및 패터닝하는 단계를 포함하는, 저항성 스위칭 메모리 소자.
  6. 제 1 항에 있어서,
    상기 금속 산화물층은 하프늄 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 니오브 산화물, 하프늄 티타늄 산화물, 하프늄 알루미늄 산화물, 란탄 산화물, 및 몰리브덴 산화물으로 구성된 그룹으로부터 선택되는, 저항성 스위칭 메모리 소자.
  7. 제 1 항에 있어서,
    상기 제 1 전극의 제 1 일함수는 상기 제 2 전극의 제 2 일함수보다 적은, 저항성 스위칭 메모리 소자.
  8. 제 7 항에 있어서,
    상기 금속 산화물층에 비-금속성 여과 경로들을 생성하기 위해 세트 펄스(set pulse)를 인가하는 단계; 및
    상기 비-금속성 여과 경로들을 파기하기 위해 리셋 펄스를 인가하는 단계를 더 포함하는, 저항성 스위칭 메모리 소자.
  9. 제 8 항에 있어서,
    상기 세트 펄스는 상기 제 2 전극에서 양(positive)이고, 상기 리셋 펄스는 상기 제 2 전극에서 음인, 저항성 스위칭 메모리 소자.
  10. 제 1 항에 있어서,
    상기 제 1 전극은 티타늄 질화물, 규화물, 코발트 규화물, 니켈 규화물, 팔라듐 규화물, 백금 규화물, 티타늄 규화물, 탄탈륨 질화물, 몰리브덴 질화물, 텅스텐, 텅스텐 질화물, 및 폴리실리콘으로 구성된 그룹으로부터 선택되고,
    상기 제 2 전극은 백금, 루테늄, 루테늄 산화물, 이리듐, 이리듐 산화물, 티타늄 질화물, 및 니켈로 구성된 그룹으로부터 선택되는, 저항성 스위칭 메모리 소자.
  11. 비-휘발성 저항성 스위칭 메모리 소자로서,
    제 1 전극;
    상기 제 1 전극 위의 금속 산화물층으로서, 상기 금속 산화물층은 4eV보다 큰 밴드갭(bandgap)을 갖는 재료, 및 상기 금속 산화물층의 로컬화된 영역들(localized regions)의 비-금속성 결함 경로들를 포함하는, 상기 금속 산화물층; 및
    상기 금속 산화물층의 제 2 전극을 포함하는, 비-휘발성 저항성 스위칭 메모리 소자.
  12. 제 11 항에 있어서,
    상기 금속 산화물층은 하프늄 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 니오브 산화물, 하프늄 알루미늄 산화물, 란탄 산화물, 및 몰리브덴 산화물로 구성된 그룹으로부터 선택되는, 비-휘발성 저항성 스위칭 메모리 소자.
  13. 제 11 항에 있어서,
    상기 제 1 전극은 티타늄 질화물, 규화물, 코발트 규화물, 니켈 규화물, 팔라듐 규화물, 백금 규화물, 티타늄 규화물, 탄탈륨 질화물, 몰리부덴 질화물, 텅스텐, 텅스텐 질화물 및 도핑된 실리콘으로 구성된 그룹으로부터 선택되고,
    상기 제 2 전극은 백금, 루테늄, 루테늄 산화물, 이리듐, 이리듐 산화물, 티타늄 질화물, 및 니켈로 구성된 그룹으로부터 선택되는, 비-휘발성 저항성 스위칭 메모리 소자.
  14. 제 11 항에 있어서,
    상기 비-휘발성 여과 경로들은 산소 베이컨시들, 금속 침입들, 및 산소 침입들 중 적어도 하나를 포함하는, 비-휘발성 저항성 스위칭 메모리 소자.
  15. 제 1 일함수를 갖는 제 1 전극을 형성하는 단계;
    상기 제 1 전극 위에 4eV보다 큰 밴드갭을 갖는 금속 산화물층을 형성하는 단계;
    상기 금속 산화물층의 표면에 노출된 영역들 및 숨겨진 영역들을 생성하도록 상기 금속 산화물층을 마스킹하는 단계;
    상기 금속 산화물층의 노출된 영역들을 변경하고 결함 경로들을 생성하는 단계;
    상기 결함 경로들로부터 로컬화된 채널들을 형성하도록 상기 금속 산화물층을 어닐링하는 단계; 및
    상기 제 1 일함수와 상이한 0.1 과 1.0 eV 사이에 있는 제 2 일함수를 갖는 제 2 전극을 증착하는 단계를 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 금속 산화물층은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 이트륨 산화물, 및 란탄 산화물로 구성된 그룹으로부터 선택되는, 방법.
  17. 제 15 항에 있어서,
    상기 제 1 전극은 도핑된 실리콘이고,
    상기 제 2 전극은 티타늄 질화물인, 방법.
  18. 제 15 항에 있어서,
    상기 금속 산화물층을 마스킹하는 단계는 상기 금속 산화물층 상에 포토레지스트를 증착하는 단계를 포함하는, 방법.
  19. 제 15 항에 있어서,
    상기 결함 경로들은 비-금속성 여과 경로들을 포함하는, 방법.
  20. 제 19 항에 있어서,
    상기 결함 경로들은 산소 베이컨시들, 금속 침입들, 및 산소 침입들 중 적어도 하나를 포함하는, 방법.
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