JP5727996B2 - 抵抗メモリのコントロールされた局在的欠陥パス - Google Patents

抵抗メモリのコントロールされた局在的欠陥パス Download PDF

Info

Publication number
JP5727996B2
JP5727996B2 JP2012503631A JP2012503631A JP5727996B2 JP 5727996 B2 JP5727996 B2 JP 5727996B2 JP 2012503631 A JP2012503631 A JP 2012503631A JP 2012503631 A JP2012503631 A JP 2012503631A JP 5727996 B2 JP5727996 B2 JP 5727996B2
Authority
JP
Japan
Prior art keywords
metal oxide
electrode
oxide layer
metal
memory component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012503631A
Other languages
English (en)
Other versions
JP2012523119A (ja
Inventor
チェン，トニー
ミラー，マイケル
ファタク，プラシャント
Original Assignee
インターモレキュラー，インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターモレキュラー，インコーポレーテッド filed Critical インターモレキュラー，インコーポレーテッド
Publication of JP2012523119A publication Critical patent/JP2012523119A/ja
Application granted granted Critical
Publication of JP5727996B2 publication Critical patent/JP5727996B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H10N70/043—Modification of switching materials after formation, e.g. doping by implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H10N70/046—Modification of switching materials after formation, e.g. doping by diffusion, e.g. photo-dissolution
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/25—Multistable switching devices, e.g. memristors based on bulk electronic defects, e.g. trapping of electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/55—Structure including two electrodes, a memory active layer and at least two other layers which can be a passive or source or reservoir layer or a less doped memory active layer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、２００９年３月３１日出願の米国仮特許出願第６１／１６５，４０７号”Ｃｏｎｔｒｏｌｌｅｄ Ｌｏｃａｌｉｚｅｄ Ｄｅｆｅｃｔ Ｐａｔｈｓ ｆｏｒ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ”の権利を主張し、同出願は参照により本明細書に組み込まれる。また２００９年１０月３０日出願の米国特許出願第１２／６１０，１３１号”Ｃｏｎｔｒｏｌｌｅｄ Ｌｏｃａｌｉｚｅｄ Ｄｅｆｅｃｔ Ｐａｔｈｓ ｆｏｒ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｉｅｓ”の権利を主張し、同出願は参照により本明細書に組み込まれる。
本発明は、一般的には半導体メモリに関する。より具体的にいうと，抵抗メモリのコントロールされた局在的欠陥パスが記載される。
不揮発性メモリは、電源が切れているときも内容を保持するメモリである。不揮発性メモリは、持ち運び可能な装置の記憶から組込システムの再書込み可能なメモリまで、さまざまな用途がある。いくつかの種類の不揮発性メモリが一般的に可能であり、これにはフラッシュメモリのような電子的消去可能プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）タイプのメモリが含まれる。これらのメモリは低速であることがあり、不揮発性メモリを使用した装置のスループット要求が増加するにつれて実用性が限定されている。
抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）は、不揮発性ではあるが、現在不揮発性（例えばフラッシュメモリ）のメモリ、および現在揮発性メモリ技術を使用するランダムアクセスメモリ（例えばダイナミックＲＡＭ）の両方のメモリを置き換えるのに潜在的に十分迅速な新興のメモリタイプである。ＲｅＲＡＭは、構成要素にわたって電圧が印加されるときに抵抗を変えるメモリ構成要素である。１つの電圧（例えば「セット」電圧Ｖｓｅｔ）が低抵抗状態に切り替えるため使用されると、一方で他の電圧（例えば「リセット」電圧ＶｒｅＳｅｔ）が高抵抗状態に切り替えるため使用される。他の電圧を、メモリ構成要素の抵抗を決定するために印加することができ、それによってメモリ構成要素の内容を読み出す。
電圧のセットおよびリセットに加え、ＲｅＲＡＭメモリ構成要素の種々の他の動作パラメータ（例えば電流オンオフ電流比、生成電圧など）が、メモリ構成要素の性能に影響しうる。例えば、低セット、リセットおよび生成電圧である一方で高オンオフ電流比であるＲｅＲＡＭメモリ構成要素を使用することが望ましい可能性がある。よって、必要とされているのは、限界の動作パラメータを超えて改善されたコントロールを有するＲｅＲＡＭメモリ構成要素である。
本発明の種々の実施形態が、以下の詳細な記載および添付の図に開示される。
抵抗スイッチングメモリ構成要素のメモリアレイを示す図である。 メモリ構成要素の電流対数（Ｉ）対電圧（Ｖ）プロットを示す図である。 抵抗状態の変化を表す、メモリ構成要素の電流対数（Ｉ）対電圧対数（Ｖ）プロットを示す図である。 図３Ａ〜図３Ｅは本明細書に記載された種々の実施形態によるメモリ構成要素の形成を示す図である。 図３Ａ〜図３Ｅのメモリ構成要素を形成するプロセスを記載したフローチャートである。 結晶構造内へのイオン衝撃を示す図である。 金属酸化物層内に注入されたときの、イオン停止分布および生成された空孔を示す図である。 種々の実施形態による例示的なメモリ構成要素を示す図である。 メモリ構成要素のサンプルのオフ電流、オン電流、セット電圧およびリセット電圧を表す分布グラフである。 メモリ構成要素のサンプルのオフ電流、オン電流、セット電圧およびリセット電圧を表す分布グラフである。 種々の実施形態による積層酸化物システムを用いたメモリ構成要素を示す図である。 欠陥アクセス層を有するメモリ構成要素を示す図である。 ドーピング層、ベース層および欠陥アクセス層を有するメモリ構成要素を示す図である。
１つまたは複数の実施形態の詳細な記載が、添付の図に沿って以下になされる。詳細な記載は、そのような実施形態に関連してなされるが、特定の例に限定されない。範囲は、請求項によってのみ限定され、多数の代替、改良および等価物が包含される。完全な理解のため、多数の具体的な詳細を以下の記載に説明する。これらの詳細は例示の目的で提供され、記載された技術は全てのこれらの具体的な詳細のいくつかまたは全てなしに請求項により実践しうる。明瞭にするため、実施形態に関連する技術的分野で公知の技術的な材質は、不必要に記載を曖昧にしないよう、詳細に記載しない。
種々の実施形態による、コントロールされた局在的欠陥パスを含む抵抗スイッチング不揮発性メモリが記載される。メモリのスイッチングパラメータは、改善が可能で、ＲｅＲＡＭメモリ構成要素の金属酸化物層に局在的欠陥パスを形成することにより、パラメータにより大きなコントロールを及ぼした。本発明のいくつかの実施形態で、局在的欠陥パスは、金属酸化物層の選択的な変更、例えば、イオン注入または他のドーピングプロセス（例えば同時スパッタリング、合金スパッタリング、ＡＬＤ蒸着など）を用いて生成されうる。金属酸化物層のいくつかの領域で局在的パスを形成するため、メモリ構成要素の金属酸化物層をマスキング技術を用いて変化させてもよく、一方で金属酸化物層の他の領域は変化させられない。局在的欠陥パスは、浸透パス、フィラメント、イオン輸送、トラップ変調空間電荷制限電流（ＳＣＬＣ）など、あらゆるタイプの伝導メカニズムを用いてＲｅＲＡＭ構成要素の動作を強化できる。また、金属酸化物層内の局在的欠陥パスは、メモリ構成要素のさまざまな特性をよりコントロールするため調整することが可能で、それにはセットおよびリセット電圧、オンオフ電流比、生成電圧などを含む。

Ｉ． メモリ構造
図１は、抵抗スイッチングメモリ構成要素１０２のメモリアレイ１００を示す。メモリアレイ１００は、メモリ装置または他の内蔵回路の部分であってもよい。
メモリアレイ１００は、可能性があるメモリ構成の例であり、いくつかの他の構成が可能なことが理解される。
読み出しおよび書き込み回路は、信号ライン１０４および直交信号ライン１０６を用いてメモリ構成要素１０２に接続してもよい。信号ライン１０４および信号ライン１０６のような信号ラインは、ときどきワード線およびビット線と呼ばれ、アレイ１００の構成要素１０２にデータを読み出しおよび書き込みするために使用される。個々のメモリ構成要素１０２またはメモリ構成要素１０２のグループは、信号ライン１０４および１０６の適切なセットを用いてやりとりが可能である。メモリ構成要素１０２は、以下にさらに詳細に記載するように、１つまたは複数の層１０８から形成してもよい。また、示されたメモリアレイは、複数層３次元メモリアレイを作るため、垂直に積み重ねてもよい。
構成要素１０２のような抵抗スイッチングメモリ構成要素から不揮発性メモリ装置を構成するため、いずれの適切な読み出しおよび書き込み回路およびアレイレイアウトスキームを使用してもよい。例えば、水平および垂直ライン１０４および１０６は、抵抗スイッチングメモリ構成要素１０２の末端に直接接続してもよい。これは単に一例である。
必要に応じて、他の電気装置をそれぞれのメモリ構成要素１０２と組み合わせて（すなわち層１０８の１つまたは複数である）もよい（例えば、図６Ａを参照）。ときどき電流ステアリング構成要素と呼ばれるこれらの装置は、例えば、ダイオード、ｐｉｎダイオード、シリコンダイオード、シリコンｐｉｎダイオード、トランジスタ、ショットキーダイオードなどを有してもよい。電流ステアリング構成要素は、メモリ構成要素１０２に直列で任意の適切な位置で接続してもよい。

ＩＩ． メモリ動作
Ａ． 基本動作
読み出し動作の間、信号ライン１０４および１０６の適切なセットに検出電圧（すなわち、「読み出し」電圧）を印加することにより、メモリ構成要素１０２の状態を検出できる。そのヒストリにより、この方法でやりとりされたメモリ構成要素は、高抵抗状態または低抵抗状態のどちらかである可能性がある。従って、メモリ構成要素の抵抗が、メモリ構成要素によってどのようなデジタルデータが格納されるかを決定する。メモリ構成要素が低抵抗であれば、例えば、メモリ構成要素が論理１（すなわち、「１」ビット）を有すると言ってもよい。他方で、メモリ構成要素が高抵抗であれば、メモリ構成要素が論理０（すなわち、「０」ビット）を有すると言ってもよい。書き込み動作の間、メモリ構成要素の状態は、信号ライン１０４および１０６の適切なセットへの適当な書き込み信号を印加することにより変化しうる。
図２Ａは、メモリ構成要素１０２の電流対数（Ｉ）対電圧（Ｖ）プロット２００である。図２Ａは、メモリ構成要素１０２の内容を変更するためのセットおよびリセット動作を示す。最初に、メモリ構成要素１０２は高抵抗状態（「ＨＲＳ」、例えば論理０を格納）でありうる。この状態では、メモリ構成要素１０２の電流電圧特性が実線２０２で表わされる。メモリ構成要素１０２の高抵抗状態を、信号ライン１０４および１０６を用いて、読み出しおよび書き込み回路が検出することが可能である。例えば、読み出しおよび書き込み回路は、メモリ構成要素１０２に読み出し電圧ＶＲＥＡＤを印加してもよく、メモリ構成要素１０２を流れる、結果の「オフ」電流ＩＯＦＦを検出することが可能である。メモリ構成要素１０２に論理１を格納することが所望されるとき、メモリ構成要素１０２は低抵抗状態におくことができる。これは、信号ライン１０４および１０６を通してセット電圧ＶＳＥＴを印加するため、読み出しおよび書き込み回路を用いることによりなされうる。メモリ構成要素１０２へのＶＳＥＴの印加は、点線２０６で示されるように、メモリ構成要素１０２の低抵抗状態への切り替えを起こす。この範囲で、メモリ構成要素１０２は、セット電圧ＶＳＥＴの除去に続き、メモリ構成要素１０２が低抵抗曲線ＬＲＳ２０４で特徴付けられるように変更される。さらに後述するように、１つの実施形態では、メモリ構成要素１０２の抵抗状態の変化は、金属酸化物質内でトラップを介在してもよい。
金属酸化物質の低抵抗状態は、読み出しおよび書き込み回路を用いて検出が可能である。読み出し電圧ＶＲＥＡＤが抵抗スイッチングメモリ構成要素１０２に印加されるとき、読み出しおよび書き込み回路は比較的高い「オン」電流値ＩＯＮを検出し、メモリ構成要素１０２が低抵抗状態であることを示す。メモリ構成要素１０２に論理０を格納することが所望されるとき、メモリ構成要素１０２は、リセット電圧ＶＲＥＳＥＴを印加されることにより、再び高抵抗状態におかれる。読み出しおよび書き込み回路がメモリ構成要素１０２にＶＲＥＳＥＴを印加するとき、メモリ構成要素１０２は、点線２０８で示されるように、高抵抗状態ＨＲＳに入る。メモリ構成要素１０２からリセット電圧ＶＲＥＳＥＴが除去されるとき、メモリ構成要素１０２は再び高抵抗線ＨＲＳ２０４で特徴付けられる。メモリ構成要素１０２のプログラミングに、単極および双極電圧パルスを使用してもよい。
生成電圧ＶＦＯＲＭは、使用のためメモリ構成要素１０２を準備するように、メモリ構成要素１０２に印加される電圧である。本明細書に記載されたいくつかのメモリ構成要素は、セット電圧またはリセット電圧より大きいか等しい電圧の印加を含む生成イベントを必要とする可能性がある。一度メモリ構成要素１０２が最初に切り替わると、メモリ構成要素１０２の抵抗状態を変更するため、セットおよびリセット電圧が使用可能である。
抵抗スイッチングメモリ構成要素１０２の双安定抵抗は、メモリ構成要素１０２をデジタルデータの格納に適切にする。電圧ＶＳＥＴおよびＶＲＥＳＥＴの印加がなくても格納されたデータに変化はおこらないので、構成要素１０２のような構成要素から形成されるメモリは不揮発性である。理解できるように、メモリ構成要素１０２のオフ電流およびオン電流の間の差が大きいことが望ましく（すなわち高ＩＯＮ／ＩＯＦＦ比）、これがメモリ構成要素のオンおよびオフ状態をより分離させ容易に検出可能にする。
図２Ｂは、抵抗状態の変化を示す、メモリ構成要素１０２の電流（Ｉ）対電圧（Ｖ）プロット２２０である。プロット２２０は、Ｘ軸はメモリ構成要素１０２に印加されるランプ電圧、Ｙ軸は結果の電流を示す。線２２２は、ランプ電圧が印加されたときのオーム物質の反応を示す。オーム反応は、セットまたはリセットが起こる分離した電圧がないので、望ましくない。
一般的に、グラフ２２４のような急激な反応が望ましい。グラフ２２４は、オーム反応２２４ａで始まり、それから鋭く上方２２４ｂに湾曲する。グラフ２２４はセット動作を示す可能性があり、そこではメモリ構成要素１０２はＨＲＳ２０２からＬＲＳ２０４へ切り変わる。

Ｂ． 伝導メカニズム
伝導パスを、金属−絶縁物−金属（ＭＩＭ）型抵抗スイッチングメモリ構成要素の金属酸化物層内に形成してもよい。本明細書で使用されるように、ＭＩＭ型抵抗スイッチングメモリ構成要素は、導電性半導体層を内蔵する金属酸化物層（例えば金属−絶縁物−半導体またはＭＩＳ構造）も有してもよい。伝導パスは、セット動作中の抵抗スイッチングメモリ構成要素の伝導度を上げるために使用が可能であり、それによって抵抗を減少させメモリ構成要素により格納された値を変える。種々の伝導メカニズムが本明細書に記載された実施形態で使用可能であり、これには、浸透パス、フィラメント、イオン輸送、およびトラップ変調されたＳＣＬＣを含む。実施形態は、いずれの特定の伝導メカニズムにも限定されず、空間的位置の調整を含む欠陥パスの調整を前述のタイプの伝導メカニズムの強化に使用することが可能である。
いくつかの実施形態は、メモリ構成要素の抵抗性の変更に浸透パスが使用可能である。いくつかの実施形態では、理論に制約されることなく、セット動作中に非金属浸透パスが形成され、リセット動作中に壊される。例えば、セット動作中、メモリ構成要素１０２は低抵抗状態に切り替える。そうしなければ電流を妨げるであろうトラップを穴埋めすることにより形成される浸透パスは、金属酸化物の伝導度を上げ、それによって抵抗度を下げる（すなわち、変化させる）。２２４ｂで示される電圧はセット電圧である。セット電圧において、トラップは満たされ、金属酸化物の抵抗度が下がるにつれ、電流には大幅な上昇が出る。浸透パスは、図６Ａで示される。
ここに示されるセット電圧は、非常に分離しており（すなわち垂直）、反復可能な電圧でメモリ構成要素のスイッチングが起こることを確実にするのが望ましい。また、オフ電流に対するオン電流の高い比率（すなわち高ＩＯＮ／ＩＯＦＦ比）は、ＨＲＳおよびＬＲＳにおいてメモリ構成要素の状態をより容易に判断するとき、金属酸化物の抵抗度において大きな差を示すので、例えば、１０またはそれを超える値が望ましい。最後に、メモリ構成要素の損傷を避け、メモリ構成要素１０２と直列のダイオードおよび／またはトランジスタのような相補的装置構成要素と互換性を持たせるため、低セット、リセット、およびスイッチング電圧を有することが望ましい（図６Ａ参照）。
いくつかの実施形態では、浸透パスは非金属として記載されうる。金属材質では、抵抗度は低温で下がる。本明細書に記載されたメモリ構成要素１０２は、動作温度の下降で抵抗（例えば、ＬＲＳ）の増加を示す。他の実施形態では、局在的欠陥パス形成により、金属フィラメント、イオン輸送（例えばイオン貯蔵部を用いて）が強化されうる。

ＩＩＩ． 局在的欠陥パスを含むメモリ構成要素
さらに後述するように、ＭＩＭ型メモリ構成要素の金属酸化物層内の生来およびもたらされた欠陥は、作動するＲｅＲＡＭ構成要素を形成するために利用が可能である。トラップのような欠陥（すなわち、電気的にアクティブな欠陥）は、金属酸化物質の結晶構造に電荷不均衡を形成する可能性がある。トラップは、金属酸化物層の抵抗度を変化させるためセットおよびリセット電圧を印加することにより満たし、および空けることが可能で、それによってメモリ構成要素により格納された値を変更する。メモリ構成要素１０２は、前述のように、信号ライン１０４および１０６に接続され、複数の層１０８を有する。層１０８は、例えば、ＭＩＭ構造内に金属および絶縁層を有してもよい。
図３Ａ〜図３Ｅは、本明細書に記載された種々の実施形態によるメモリ構成要素１０２の形成を示す。図４は、メモリ構成要素１０２を形成するためのプロセス４００を記載するフローチャートである。本明細書に記載されたメモリ構成要素１０２は、メモリ構成要素１０２の電極を通して電圧が印加されるとき、抵抗に変化を示すＭＩＭ型不揮発性メモリ構成要素である。浸透パス、トラップ変調されたＳＣＬＣ、フィラメント、またはイオン輸送パスのような伝導パスの形成は、金属酸化物絶縁物の抵抗度の変化に影響をおよぼすのに使用が可能であると信じられている。伝導パスの形成を助長しよりコントロールするため、本明細書に記載された技術を用いて欠陥パスを生成することが可能である。
図３Ａは、メモリ構成要素１０２の部分を形成する可能性がある信号ライン１０６、電極３０４、および金属酸化物層３０６を示す。信号ライン１０６は、タングステンまたは他の導線であってもよく、例えばメモリアレイ内のビット線またはワード線であってもよい。電極３０４は、メモリ構成要素１０２内の導電層（例えば層１０８のうちの１つ）であり、チタニウム窒化物、ドープされたシリコン、ドープされたポリシリコン、タングステン、タングステン窒化物、モリブデン窒化物、タンタル窒化物、モリブデン酸化物、コバルトシリサイド、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、チタニウムシリサイド、他のシリサイド、ニッケル、プラチナ、イリジウム、イリジウム酸化物、ルテニウム、またはルテニウム酸化物のようなあらゆる電極材質で構成してもよい。特定の実施形態による、またさらに後述されるように（例えば図６Ａ参照）、電極３０４は、メモリ構成要素１０２の他の電極と異なる作業機能を有してもよい。例えば、いくつかの実施形態で、１つの電極の作業機能が、０．１〜２．０ｅＶ、０．１〜１．０ｅＶ、０．４〜０．６ｅＶ、など他の電極の作業機能より大きくてもよい。ｎ型ポリシリコン電極（作業機能＝４．１〜４．１５ｅＶ）およびチタニウム窒化物電極（作業機能＝４．５〜４．６５ｅＶ）を有するメモリ構成要素１０２が１つの例となりうる。
メモリ構成要素１０２は、単極または双極スイッチング電圧の使用が可能である。いくつかの実施形態では、例えば、双極スイッチング電圧が使用され、ポジティブリセットパルス（公の電気基準に応じて）が高い方の作業機能電極に印加され、ネガティブセットパルス（公の電気基準に応じて）が高い方の作業機能電極に印加される。しかし、他の実施形態では、ネガティブリセットパルスおよびポジティブセットパルスを高い方の作業機能電極に印加してもよい。
動作４０２で、電極３０４が形成される。電極３０４は基板上に形成してもよく、例えば、すでにその上に形成された１つまたは複数の層を有する可能性があるシリコン基板上でもよい。電極３０４は、信号ライン１０６の上方に形成してもよい。電極３０４は、チタニウム窒化物、ドープされたシリコン、ドープされたポリシリコン、タングステン、タングステン窒化物、モリブデン窒化物、タンタル窒化物、モリブデン酸化物、コバルトシリサイド、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、チタニウムシリサイド、他のシリサイド、ニッケル、プラチナ、イリジウム、イリジウム酸化物、ルテニウム、ルテニウム酸化物、または他の適切な材質であってもよい。１つの例では、チタニウム窒化物電極がＰＶＤまたは前述の他のプロセスを用いて形成される。例えば、電極３０４は、およそ０．５〜５Å／ｓの蒸着率にするため、１５０〜５００Ｗで２〜１０ｍＴｏｒｒの圧力の金属ターゲットを用いてスパッタしてもよい。これらの仕様は例として出したもので、仕様は蒸着される材質、材質の蒸着に使用するツール、および蒸着の望ましい速度により大きく変わりうる。スパッタリングの持続時間が、電極の厚さを決定する。原子層蒸着（ＡＬＤ）、パルスレーザ蒸着（ＰＬＤ）、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、プラズマ強化ＡＬＤ（ＰＥＡＬＤ）、蒸発のような他の処理技術も、電極３０４の蒸着に使用できる。電極３０４は、例えば、１０Å〜２０００Åの厚さを有してもよいが、それに限定されない
金属酸化物層３０６は、ＭＩＭ型スタック内の絶縁層である。金属酸化物層３０６は、ハフニウム酸化物、チタニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、ニオブ酸化物、ハフニウムチタニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、およびモリブデン酸化物のうち１つまたは複数を含む金属酸化物質の１つまたは複数の層を有してもよい。いくつかの実施形態では、およびさらに後述するように、４電子ボルト（ｅＶ）より大きいバンドギャップを有する金属酸化物層を使用することが望ましい可能性があり、そのことで拡張性を持つことができ、他の利点を持てる。いくつかの実施形態では、金属酸化物層３０６は、異なる金属酸化物質の複数の層を有してもよい。金属酸化物層３０６は、複数の層、例えば層３０６−２、および層３０６−１と３０６−３の一方または両方から成ってもよい。層３０６−１および３０６−３は、ベース層３０６−２の変更された部分である。例えば、金属酸化物層３０６は、蒸着されたハフニウム酸化物層であってもよく、層３０６−１および３０６−３は拡散によりドーピングを通して生成された他の物質を含む。他の実施形態では、層３０６−１および／または３０６−３は、分離して蒸着された層であってもよく、従って、異なる金属酸化物質（例えばチタニウム酸化物とハフニウム酸化物）を含んでもよい。層３０６−１、３０６−２、および３０６−３の厚さは、メモリ構成要素３００の設計により異なる可能性がある。例えば金属酸化物層３０６の全体の厚さが、５０〜１０００Åの範囲であってもよく、一方で、層３０６−１および３０６−３が５〜５０Åであってもよい。複数の層および材質システムのさらなる詳細は、図６Ａおよび図７Ａ〜７Ｃを参照されたい。本明細書の他の箇所に記載される全ての抵抗スイッチングメモリ構成要素を含み、図３Ａ〜図３Ｅおよび図４に記載される実施形態で、あらゆる抵抗スイッチングメモリ構成要素を使用できることが理解される。
動作４０４で、金属酸化物層３０６が形成される。金属酸化物層は、前述のような湿式または乾式技術を用いて同様に蒸着してもよい。金属酸化物層３０６は、メモリ構成要素３００の設計によって、モノリシックに、または異なる金属酸化物質の分離した層として蒸着してもよい。例えば、金属酸化物層３０６は、蒸着率を０．１〜１．ＯÅ／ｓにするため、金属ハフニウムターゲットで、１００〜１０００ワット（Ｗ）の電力、２０〜６０％の酸素雰囲気での反応性スパッタリングを用いて形成された、５〜５００Åのハフニウム酸化物層であってもよい。スパッタリングの仕様は、使用するツール、および望ましい蒸着率により大きく変わる可能性があり、これらの仕様は例として出されたことが理解される。他の実施形態では、ハフニウム酸化物ターゲットを使用してもよく、異なる厚さを形成してもよい。さらなる実施形態では、例えばテトラキス（ジエチルアミド）ハフニウム（ＴＤＥＡＨｆ）、テトラキス（ジメチルアミド）ハフニウム（ＴＤＥＡＨｆ）、テトラキス（エチルメチルアミド）ハフニウム（ＴＥＭＡＨｆ）、またはハフニウムクロリド（ＨｆＣｌ４）のようなハフニウム前駆体、および水、酸素プラズマまたはオゾンのような適切な酸化体を用いてハフニウム酸化物層を形成するため、ＡＬＤを使用してもよい。ＰＬＤ、ＣＶＤ、ＰＥＣＶＤ、ＰＥＡＬＤ、または蒸発のような他の蒸着技術を使用してもよい。これらの蒸着技術は、本明細書に記載された他の金属酸化物（例えば、チタニウム酸化物、タンタル酸化物、アルミニウム酸化物など）を蒸着するためにも使用できる。これらの物質を蒸着する仕様は、使用されるツールおよび蒸着される物質による。
図３Ｂは、その上に蒸着されたマスク物質３０８を有するメモリ構成要素１０２を示す。動作４０６で、金属酸化物層３０６は、その隠蔽部域３１０ａおよび露出部域３１０ｂを生成するためマスクされる。露出部域３１０ｂは処理に直接さらされる金属酸化物層３０６の表面の領域であり、隠蔽部域３１０ａは、マスク物質３０８により覆われ、それによってイオン注入のような処理をブロックする金属酸化物層３０６の表面の領域である。マスキングは、フォトレジスト、選択的マスク物質、または他の物質のようなマスク物質３０８を用いて行ってもよい。
マスク物質３０８がフォトレジストであれば、例えば、マスキングは公知のフォトリソグラフィ技術を用いて行ってもよい。例えば、１つの公知のフォトリソグラフィ技術で、フォトレジストの層は金属酸化物層３０６上に蒸着される。フォトレジストは、それから、フォトレジストの特定の部分が露光され可溶となるよう、マスクを通して露光される。フォトレジストの可溶化した部分は、エッチプロセスを用いて除去され、残りのフォトレジスト物質は、金属酸化物層３０６の隠蔽部域３１０ａを覆う。
金属酸化物層３０６の隠蔽部域３１０ａを有することで、露出部域３１０ｂの下方の金属酸化物層３０６内に、目的の欠陥パスを生成することが可能になる。例えば、欠陥パスは、動作４０８で、金属酸化物層１０６の露出部域３１０ｂを変化させることで生成が可能である。図３Ｃは、実施形態による金属酸化物層３０６の変更を示す。
変更３１２は、例えば、イオン注入を含んでもよい。イオン注入は金属酸化物層３０６の表面領域全体に行われ、マスク物質３０８は隠蔽部域３１０ａ上に注入されたイオンを吸収し、一方で露出部域３１０ｂの下方の金属酸化物層３０６内にイオンが注入され、それによって目的の局在的欠陥パスを生成する。マスキング層３０８の厚さは、イオンを吸収し、金属酸化物層３０６にイオンを浸透させないために十分となるよう選択してよい。
イオン注入エネルギー、量、および他の変数が、注入されたイオンの浸透の深さに影響しうる。図５Ａは、結晶構造５０４内のイオン５０２の衝撃を示す。結晶構造５０４は、例えば、金属酸化物層３０６であってもよい。イオン５０２は、結晶構造内の原子５０６を崩壊させ、結晶格子内に欠陥を生成する。例えば、種々のタイプの欠陥は、金属侵入（Ｍｅ＋）、金属置換（例えばＡｌＨｆ）、酸素侵入（ＯＩ”）、および酸素空孔（Ｖｏ¨）を含みうる。
金属侵入は、金属イオンの注入、例えば、金属酸化物層の金属と同一の金属を構成する金属イオンの注入によって起こりうる。ハフニウム侵入（ＨｆＩ ＋４）を起こすため、ハフニウム酸化物内にハフニウム（Ｈｆ＋４）イオンを注入してもよい。ハフニウム侵入は、金属酸化物層に＋４の電荷不均衡を起こし、それによって、セット電圧の印加と共に浸透パスを生成するのに使用が可能な欠陥パスの部分を形成する。他の実施形態では、これらの技術で、イオン輸送およびフィラメントメカニズムを強化または可能にできる。例えば、欠陥は、フィラメントの部分を形成しうる。
欠陥および欠陥パスを生成するために注入可能な他のイオンは、金属酸化物層３０６内により電荷不均衡を起こすために使用が可能な、酸素イオン、異なる金属イオン（例えば、ハフニウム酸化物へのＡｌ＋３）、負電荷イオン（例えばＦ−、Ｃｌ−などのようなハロゲンイオン）を含む。理論に制約されずに、欠陥はトラップを介在させたＳＣＬＣメカニズムで電流を変調可能なトラップとしてはたらき、それにより満たされないトラップは電流を妨げる。トラップは、セット動作の間、金属酸化物層３０６の抵抗度を下げるため満たすことが可能で、それによって格納される値を変更する。イオン注入は、所望のエネルギーレベルの空間的に分散したトラップをより高密度にするようはたらく。エネルギーレベルは、固定ＩＯＮ／ＩＯＦＦ比およびプログラミング電圧に影響しうる。トラップの密度が高いほど、満たされたとき、抵抗度により大きな変化を引き起こす可能性があり、オンオフ電流比を上げ、それによってメモリ構成要素１０２のオンおよびオフ状態の間の差を大きくする。
注入エネルギーは、メモリ構成要素１０２に侵入するイオンの深さを変えるため選択が可能である。例えば、より高い注入パワーを用いると、注入されたイオンがマスキング層３０８の厚さ全体を通り金属酸化物層３０６ａの隠蔽部域３１０ａに侵入する結果となる。いくつかの実施形態では、注入パワーは選択して隠蔽部域３１０ａ内への注入を避けてもよい。別の実施形態では、注入エネルギーは、金属酸化物層３０６を通る注入の範囲をコントロールするよう選択される。例えば、エネルギーは、層３０６−１のみに注入されるよう、または層３０６−１および３０６−２に、または金属酸化物層３０６全体に注入されるよう選択が可能で、またはいくぶんかの他の所望の量の注入でありうる。
図５Ｂは、金属酸化物層への注入の際に生じたイオン停止分布および空孔を示す。例えば、分布グラフ５２０、５３０および５４０は、３５０Åのハフニウム酸化物層へのそれぞれ９ｋｅＶ、２２．５ｋｅＶおよび５５ｋｅＶハフニウムイオンの注入の深さを示す。グラフ５２０〜５７０、または、ハフニウム酸化物または他の物質の類似のグラフを用いて、適切な注入エネルギーが選択可能である。また、類似のデータを用いて、適切な厚さのフォトレジストまたは他のマスク物質が選択可能である。
グラフ５２０、５３０および５４０のｘ軸はターゲットの深さ（すなわちハフニウム酸化物層（例えば層３０６）および電極の深さ）を示し、グラフ５２０、５３０、および５４０のｙ軸は、イオン注入の分量あたりのハフニウム酸化物層内に注入されたイオンの密度を示す（表面フィルムの単位領域あたりの注入されたイオンの数として定義される）。線５２２、５３２、および５４２は、ボトム電極とハフニウム酸化物層の間のインタフェースを示す（すなわち、３５０Å）。これらのグラフを用いて、例えば、金属酸化物層への所望のイオン浸透を起こす注入エネルギーを選択してもよい。ハフニウム酸化物へのハフニウム注入を本明細書で示すが、他のイオンおよび金属酸化物の組み合わせにも類似の形状が生成されうることが理解される。
グラフ５５０、５６０、および５７０は、ハフニウム酸化物層内の所定の深さの空孔の数を示す。グラフのｘ軸はターゲットの深さを示し、グラフのｙ軸は結晶格子内の空孔の数を示す。線５５２、５６２、および５７２は、ボトム電極とハフニウム酸化物層の間のインタフェースを示す（すなわち、３５０Å）。
図５Ｂに示されるように、最小の可能な注入エネルギーから最大エネルギーの範囲内で、注入されるイオンの特性（例えばグラフ５２０、５３０、および５４０を用いて）を調整でき、注入のエネルギーおよび注入されるイオンの分量を変えることで、生じる空孔（例えばグラフ５５０、５６０、および５７０を用いて）を調整できる。すなわち、イオン注入エネルギーが低いほど、注入されたイオンおよび生成された空孔のより大きな局在性が上部表面近くにあり、生じる空間の総数は低くなる。さらに、注入の分量を増やすと、生じる空孔の数とともに注入されたイオンの数が増加する。別の実施形態では、金属酸化物層３０６の露出部域３１０ｂ内で均一に生じた欠陥（またはトラップ）を有することが望ましい。プラズマ浸積注入も使用してもよい。
動作４１０で、変更３１２はアニーリングも含む。いずれのタイプのアニーリング、例えば摂氏１００°から１０００°の間の温度での高速熱アニール（ＲＴＡ）も使用が可能である。他のアニールは、酸素空孔を満たすことが可能な高速熱酸化（ＲＴＯ）を含んでもよく、ガスアニーリング（例えばＨ２およびＮ２ガスの混合物内のアニーリング）、真空アニーリングなどがある。アニールは、さらに、既存の欠陥を変化させ、または新しい欠陥を生成する可能性がある。アニールは、いくつかの実施形態では、メモリ構成要素１０２の生成電圧を下げることが可能である。アニーリングは、金属酸化物層３０６内で欠陥を生成するまたは変化させる負荷を、金属酸化物層３０６内で生む可能性がある。
動作４１０でアニーリングが完了した後、動作４１２で局在的チャネルが形成される。図３Ｄは、一度マスク物質３０８を取り除き、露出部域３１０ｂの下方に局在的チャネルまたは局在的欠陥パス３１４が形成されたメモリ構成要素３００を示す。欠陥パス３１４は、金属酸化物層３０６の周囲の部域より高度に集中した欠陥を含む。欠陥パス３１４は、メモリ構成要素３００のスイッチング特性を調整するために使用が可能である。例えば欠陥パス３１４は、金属酸化物層３０６内に、伝導パス（例えば、浸透パス、フィラメント、イオン輸送）の生成、およびセット、リセット、および生成電圧のより強力なコントロールを可能にする局在的部域を生成する。伝導パスの局在化により、より小さい電圧でより大きな伝導度の変化がなされ、それによって
セットおよびリセット電圧を下げ、オンオフ電流比を上げると信じられている。
動作４１４で、電極３１６が蒸着される。電極３１６は、例えば、チタニウム窒化物、ドープされたシリコン、ドープされたポリシリコン、タングステン、タングステン窒化物、モリブデン窒化物、タンタル窒化物、モリブデン酸化物、コバルトシリサイド、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、チタニウムシリサイド、他のシリサイド、ニッケル、プラチナ、イリジウム、イリジウム酸化物、ルテニウム、またはルテニウム酸化物といったあらゆる適切な電極材質であってもよい。いくつかの実施形態では、前述のように、１つの電極が他より効率がより高い作業機能を有してもよい。例えば、電極３１６はプラチナであってもよく、一方で電極３０４はチタニウム窒化物であり、あるいは電極３１６はチタニウム窒化物であってもよく、一方で電極３０４は適切にドープされた化したポリシリコンである。このタイプの双極動作はさらに後述する。
他の信号ライン１０４、例えばタングステン信号ラインも電極３１６の上方に蒸着してもよい。図３Ｅは、完成された時点のメモリ構成要素３００を示す。メモリ構成要素３００は、図３Ｅに示されるように、抵抗スイッチングメモリ特性を有するＭＩＭ容量性スタックである。

ＩＶ． スイッチング材質特性
いくつかのタイプの抵抗スイッチングメモリ構成要素の材質特性およびスイッチングメカニズムを以下に記載する。例えば、バルクを介在させたスイッチングおよび非金属浸透パスを用いたメモリ構成要素を記載する。しかし、前述のような局在的チャネルおよび欠陥パスを形成する技術は、あらゆるスイッチングメカニズム（例えば、浸透パス、フィラメント、イオン輸送など）を用いていずれのタイプの抵抗スイッチングメモリ構成要素でも使用が可能であることが理解される。いくつかのメモリ構成要素は、インタフェース介在効果、またはバルクおよびインタフェース効果のいくつかの組み合わせによってもコントロールが可能であることがさらに理解される。

Ａ． バルクを介在させたスイッチング
最も基本的な型において、メモリ構成要素１０２の層１０８は、２つの電極（それぞれが１つまたは複数の材質および／または層を有する）、および間に配置された１つまたは複数の金属酸化物の１つまたは複数の層を有する。メモリ構成要素１０２は、一般的に、金属−絶縁物−金属（ＭＩＭ）キャパシタ構造を有するが、本明細書に記載されたように、金属−絶縁物−絶縁物−金属（ＭＩＩＭ）および金属−絶縁物−絶縁物−絶縁物−金属（ＭＩＩＩＭ）のような他の構造が使用可能である。他の実施形態では、例えば、金属−絶縁物−金属−絶縁物−金属（ＭＩＭＩＭ）または他のキャパシタ構造を形成するように付加的な導体を構造に追加してもよい。いくつかの実施形態では、金属層の１つまたは両方が導電性半導体（例えばドープされたシリコン）であってもよい。
いくつかの実施形態では、理論に制約されずに、メモリ構成要素１０２は金属酸化物のバルク内で介在されるスイッチングメカニズムを用いる。１つの実施形態では、スイッチングメカニズムは、フィラメントまたは金属導電性パスよりも非金属導電性パスを用いる（図６Ａ参照）。しかし、他の実施形態では、金属フィラメントまたはイオン輸送を含むあらゆるスイッチングメカニズムを用いてよい。一般的に、欠陥は形成され、すでに蒸着された金属酸化物内に存在し、既存の欠陥は付加的な処理により強化されうる。欠陥は、金属酸化物の構造内で、処理にあたり変化した形をとりうる。例えば、いくつかの電荷キャリアが構造にない可能性があり（すなわち空孔）、付加的な電荷キャリアが存在する可能性があり（すなわち侵入）、または１つの種類（例えば構成要素）が異原子価ドーピングにより他と置き換わる（すなわち置換）可能性がある。従って、メモリ構成要素１０２に電圧を印加することにより、トラップのような欠陥は金属酸化物の抵抗度を変化させるため満たすか空にされ、抵抗スイッチングメモリ構成要素はこれらの原理を用いて形成することが可能である。
金属酸化物は、いくつかの相（例えばクリスタルおよびアモルファス）または複数の相の混合物を有する。蒸着された金属酸化物は、ハフニウム原子があるべき場所にアルミニウム原子があるような不純物（すなわち置換欠陥）、空孔（原子の欠如）、および侵入（余分な原子）を有する可能性がある。アモルファス相金属酸化物は抵抗度が上がった可能性があり、これは、いくつかの実施形態では、装置の運用上の電流を下げ、メモリ構成要素１０２への潜在的な損傷を減少させる。

Ｂ． 欠陥
金属酸化物は、バルク内に、電気的にアクティブな欠陥（トラップとしても公知）を有する。トラップはセット電圧の印加により満たし、リセット電圧の印加により空にすることが可能であると信じられている。トラップは金属酸化物内に内在する（すなわち金属酸化物の形成から存在する）、またはドーピングにより生成される可能性があり、ドーピングおよび他の処理によって強化される可能性がある。例えば、ハフニウム酸化物は、浸透パスを生成しハフニウム酸化物層の伝導度を変化させるのに使用しうるトラップを形成する可能性がある、酸素またはハフニウム空孔、または酸素またはハフニウム侵入を含む可能性がある。
金属酸化物は、その形成に使用されたプロセスの結果の欠陥を有する可能性がある。言い換えれば、欠陥は金属酸化物内に内在する可能性がある。例えば、物理蒸着（ＰＶＤ）処理および原子層蒸着（ＡＬＤ）処理は、常にいくつかの不完全または欠点を持つことになる層を蒸着する。これらの不完全は、一般的に、金属酸化物内の構造の欠陥と呼ぶことができる。欠陥は、金属酸化物に電圧パルスを印加することにより満たすおよび空にすることが可能な局在的電荷変動を生成するため、使用が可能である。欠陥はドーピングによって生成される可能性があり、後で詳しく述べる。他の処理（例えばアニーリング）は、金属酸化物の欠陥を変化させおよび／または強化して、抵抗スイッチング特性を向上するために使用が可能である。

Ｖ． メモリ構成要素構造
Ａ． 設計の検討
この節で記載するのは、バルクを介在させたスイッチングおよび浸透パスを用いる抵抗スイッチングメモリ構成要素の望ましい特性の１つの例である。しかし、この例は限定するものではなく、他の伝導メカニズムも本明細書に記載された実施形態で使用が可能である。
一般的に、前述のように、抵抗スイッチングメモリ構成要素は低抵抗状態から高抵抗状態、および逆に切り替える。また前述のように、いくつかの実施形態の望ましい抵抗スイッチングメモリ構成要素は、低セットおよびリセット電圧、および高ＩＯＮ／ＩＯＦＦ比を有する。これらの目標を達成する材質システムは、以下の金属酸化物を含む。
１． バルクを介在させたスイッチングを行う
２． ４電子ボルト（ｅＶ）より大きいバンドギャップを持つベース金属酸化物を有する
３． ベース金属酸化物の厚さ１００オングストロームあたり少なくとも１ボルトのセット電圧を有する
４．メモリ構成要素のオフ状態で、ベース金属酸化物の厚さ２０オングストロームあたり０．５Ｖで測定した、平方センチメートルあたり４０アンペア未満のリーク電流密度を有する
他の設計の検討は、単一の層（同時蒸着）または複数層（積層）に２つ以上の金属酸化物の使用、異なる作業機能を有する電極の使用、少なくとも１つの貴金属または近貴金属電極の使用、異なるバンドギャップを有する異なる金属酸化物の使用、および低漏出物質の使用を含んでもよい。オフ電流は、材質の漏出および装置のサイズに関連する。一般的に、オンおよびオフ電流の間に適当な間隔をあける（すなわち充分な高ＩＯＮ／ＩＯＦＦ比）ためにオフ電流が十分低い状態を維持するため、漏出は十分低くあるべきである。漏出はＩＯＦＦに関連し、および本明細書に記載されたメモリ構成要素のオフ状態で、酸化物の厚さ２０Åあたり０．５Ｖで測定した４０Ａ／ｃｍ２は、確実に高ＩＯＮ／ＩＯＦＦ比を与えるために十分低いオフ電流をもたらす。

Ｂ． 材質
１． 金属酸化物
本発明の実施形態による、メモリ構成要素内のベース層として使用するための、およびバルクを介在させたスイッチングメカニズムを用いる具体的な金属酸化物は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物、ジルコニウム酸化物、およびイットリウム酸化物を含む。これらの金属酸化物は、４ｅＶより大きいバンドギャップを持ち、より絶縁性があり、従ってより高い抵抗度を持つことを示す。いくつかの実施形態では、より高いバンドギャップ（すなわち４ｅＶより大きい）の金属酸化物は、金属酸化物の厚さに関連するものとしてセット電圧のスケーリングを可能にする（例えば異原子価で）。
これらの酸化物は、互いにドープが可能であり、付加的に、例えばスカンジウム酸化物、イットリウム酸化物およびニッケル酸化物とドープが可能である。他のドーパントは、ランタン、セリウム、プラセオジム、ネオジム、ガドリニウム、エルビウム、イッテルビウムおよびルテチウム、およびそれらの酸化物のような希土類金属を含んでもよい。付加的なドーパントは、ハフニウム、ハフニウム酸化物、チタニウム酸化物、ニオブ酸化物、酸素、シリコン、シリコン酸化物、窒素、フッ素、クロム、およびクロム酸化物を含んでもよい。
ドーパントは、欠陥を生成しうる蓋然的な酸化状態を検討することで選択が可能である。例えば、ハフニウム原子は＋４（Ｈｆ＋４）の酸化状態を持ちえて、およびアルミニウム原子は＋３（Ａｌ＋３）の酸化状態を持ちうる。アルミニウム酸化物はハフニウム酸化物にドープされる可能性があり、アルミニウム原子がハフニウム原子に置き換わる（すなわちＡｌＨ−１）およびその逆（すなわちＨｆＡｌ＋１）ところで置換欠陥を起こすことで電荷不均衡を生じる。これらの欠陥は、金属酸化物のバルク内で浸透パスの形成を可能にする。
ドーパントを選択する他の基準は、ドーパントの価電子帯（例えばｐタイプドーパント）または伝導（例えばｎタイプドーパント）帯と、金属酸化物の価電子帯または伝導帯の差でありうる。いくつかの実施形態では、５０ｍｅＶより大きい価電子帯間の差は深いレベルのドーパントを生じうる。トラップエネルギーの深さが深いほど、より高いＩＯＮ／ＩＯＦＦ比を可能にでき、および／または維持を向上できる。
いくつかの実施形態によると、ドーパントは、ドーパントがその中へドープされる金属酸化物と同一の金属であってもよい。例えば、ハフニウム酸化物層は、ハフニウムイオンでドープしてもよい。ドーピングは、例えば、注入を用いて行ってもよい。注入エネルギーは、一般的に０．５ｋｅＶ〜１０ｋｅＶの範囲であってもよく、注入されるイオンおよび金属酸化物の厚さによる。このドーピングは、メモリ構成要素の歩留まりを向上できる。
ドーピングは、等原子価または異原子価のどちらでも実行が可能であり、相互拡散、注入、または同時蒸着で実行が可能である。例えば、ドーピングは、金属酸化物の２つの層の蒸着による相互拡散で実行が可能である（例えば、ハフニウム酸化物およびアルミニウム酸化物、またはハフニウム酸化物およびチタニウム酸化物）。これらの層は、それから、例えば高速熱アニール（ＲＴＡ）、高速熱酸化（ＲＴＯ）またはガスアニールの形成により、熱処理が可能である。熱処理は、材質間の欠陥種の相互拡散を引き起こし、トラップ状態としてはたらく可能性がある局在的電荷差を生じる。
金属酸化物を選択する他の基準は、金属窒化物電極、および金属窒化物電極に近接した金属酸化物を有することでありうる。金属酸化物および金属窒化物を形成する金属は、同一である。例えば、メモリ構成要素は、チタニウム窒化物電極およびチタニウム電極窒化物に近接したチタニウム酸化物を有して形成してもよい。これは、例えばインタフェースを安定化させるようにはたらく。メモリ構成要素は、積層または同時蒸着において、他の金属酸化物（例えばアルミニウム酸化物またはハフニウム酸化物）も有してもよい。
別の実施形態では、メモリ構成要素１０２のオン電流を効果的に調整するため、２つの金属酸化物を層に積層してもよい。第１の金属酸化物は第２の金属酸化物質より小さなオン電流を有してもよく、第２の金属酸化物質は第１の金属酸化物質より低いオフ電流を有してもよい。これらの実施形態では、メモリ構成要素１０２に、例えばメモリ構成要素と直列のダイオードまたはトランジスタといった他の装置構成要素と互換性を持たせるため、メモリ構成要素１０２は第２の金属酸化物質の低い方のオフ電流、および第１の金属酸化物質の低い方のオン電流を有することが可能である。

２． 電極
電極の材質は、チタニウム窒化物、ドープされたシリコン、ドープされたポリシリコン、タングステン、タングステン窒化物、モリブデン窒化物、タンタル窒化物、モリブデン酸化物、コバルトシリサイド、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、チタニウムシリサイド、他のシリサイド、ニッケル、プラチナ、イリジウム、イリジウム酸化物、ルテニウム、またはルテニウム酸化物を含んでもよい。電極はまた、ルテニウム−チタニウム合金またはニッケル−チタニウム合金のような合金であってもよい。いくつかの実施形態では、１つの電極がより高い作業機能材質であってもよく、他の電極がより低い作業機能材質であってもよい。例えば、１つの実施形態では、少なくとも１つの電極が貴金属または近貴金属のような高い作業機能材質である（すなわち酸化物形成の低い絶対値の自由エネルギー変化（｜ΔＧ｜）の金属）。貴金属または近貴金属は、ニッケル、イリジウム、イリジウム酸化物、プラチナ、ルテニウム、およびルテニウム酸化物を含んでもよい。他の電極は、チタニウム窒化物のようなより低い作業機能材質であってもよく、または、貴金属または近貴金属であってもよい。他の実施形態では、１つの材質が導電性のドープされたシリコン（例えばｎ＋ドープ型ポリシリコン）であってもよく、他の材質がより高い作業機能材質（例えばチタニウム窒化物）であってもよい。いくつかの実施形態では、より高い作業機能を有する電極におけるリセットパルスがポジティブパルス（すなわち、より高い作業機能の電極がメモリ構成要素の陽極）であり、他の実施形態では、より高い作業機能の電極におけるリセットパルスがネガティブである。
他の実施形態では、１つまたは複数の異なる材質を有しうる複数層の電極であってもよい。例えば、電極は、ルテニウムまたはルテニウム酸化物の層、またはタングステンのキャップ層を伴ったイリジウム、イリジウム酸化物、またはプラチナ、タングステン炭窒化物、またはタングステン炭素を含んでもよい。他の潜在的な複数層電極は、タンタル窒化物／ニッケル／タンタル窒化物スタックである。複数層電極は、いくつかの構成および実施形態で、メモリ構成要素の密着特性および性能を向上するのに使用が可能である。

Ｃ． 酸化物の単一層
図６Ａは、種々の実施形態による例示的なメモリ構成要素１０２−６Ａを示す。後述のように、メモリ構成要素１０２の種々の異なる構成が可能である。図６Ａに示されたメモリ構成要素１０２−６Ａは、メモリアレイ１００と共に使用が可能なメモリ構成要素１０２の１つの例である。
メモリ構成要素１０２−６Ａは、２つの電極３０４および３１６を有する。電極３０４および３１６は、ＰＶＤ、ＣＶＤ、ＡＬＤなどのようないずれの適切なプロセスを用いて形成が可能であり、例えば、１０〜２０００Åのいずれの適切な厚さを有してもよい。
ボトム電極３０４は、いくつかの実施形態では、メモリ構成要素１０２−４Ａが形成される基板により近い。トップ電極３１６は、この基板からより遠い。いくつかのシステムの電極を記載するため「ボトム」および「トップ」を使用するが、メモリ構成要素１０２−６Ａは基板、信号ライン、ワード線およびビット線、またはメモリアレイ１００の他の構成要素に対してどの方向でもよく、メモリ構成要素１０２−６Ａは示されているものと逆の順で形成してもよいことが理解される。
いくつかの実施形態では、ボトム電極３０４は、シリコン、ポリシリコン、シリサイド、チタニウム窒化物、またはいずれの他の適切な電極材質を含んでもよい。トップ電極３１６は、プラチナ、ニッケル、イリジウム、イリジウム酸化物、ルテニウム、ルテニウム酸化物、チタニウム窒化物、タンタル窒化物、ルテニウム−チタニウム合金、またはニッケル−チタニウム合金のようなより高い作業機能材質（例えば貴金属または近貴金属）を含んでもよく、またはタンタル窒化物／ニッケル／タンタル窒化物電極のような複数層電極であってもよい。
電極３０４および３１６は、信号ライン１０４および１０６に近接した、またはそうでなければ電気通信状態であってもよい。信号ライン１０４および１０６は、タングステン、アルミニウム、または銅のようなあらゆる導線であってもよい。
金属酸化物３０６は、電極３０４および３１６の間にある。金属酸化物３０６は、いくつかの実施形態では、遷移金属酸化物として記載してもよく、二元金属酸化物、三元金属酸化物、または前述の材質のいくつかの他の組み合わせであってもよい。金属酸化物は、乾式（ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＬＤ、蒸発）および湿式（無電解蒸着、電気化学蒸着）技術を含むいずれの適切な技術を用いて蒸着してもよい。金属酸化物が二元または三元金属酸化物であれば、金属酸化物３０６は同時蒸着してもよい（例えばＡＬＤまたはＣＶＤを用いて同時スパッタまたは同時注入）電極３０４および３１６、および金属酸化物４０６は、図１に示されたメモリ構成要素１０２の層１０８である。

１． 浸透パス
いくつかの実施形態では、浸透パス６１６は電極３０４から発し電極３１６へ伸びると信じられている。他の実施形態では、浸透パス６１６は電極３１６で発し電極３０４へ伸びてもよい。メモリ構成要素１０２とともに、陽極はリセットパルスがポジティブである電極である（例えば電極３０４または３１６）。メモリ構成要素１０２内で、浸透パス６１６は陰極から発し、トラップが満たされるにつれ、セット電圧パルスの存在する陽極へ移動する。トラップ自体は、移動性はない。リセットパルスは、それから、以前に満たされたトラップを空にすることにより浸透パス６１６を削除する。別の実施形態では、移動性欠陥（例えば酸素イオン）は、浸透パスの形成を導く。

２． 電流ステアリング構成要素
メモリ構成要素１０２−６Ａは（本明細書に記載された他のメモリ構成要素１０２と同様に）、電流ステアリング構成要素６１８のようなオプションの相補的装置を有してもよい。電流ステアリング構成要素６１８は、メモリ構成要素１０２と直列であり、例えば、ダイオードまたはトランジスタであってもよい。電流ステアリング構成要素６１８は、メモリ構成要素１０２に対して任意の位置に位置付けてもよい（例えば金属酸化物３０６および電極３１６の間）。

３． スイッチング極性
いくつかの実施形態では、セットおよびリセット電圧が公の電気基準に応じた異なる極性を有するところでは、双極スイッチングを使用してもよい。例えば、信号ライン（例えば信号ライン１０４）が「第２の」電極３１６に接続され、信号ラインは、第２の電極３１６にスイッチング電圧を与えるよう構成される。いくつかの実施形態では、第２の電極３１６は第１の電極３０４より高い作業機能を有し、信号ライン１０４は公の電気基準に応じたネガティブセット電圧、および公の電気基準に応じたポジティブリセット電圧を与えるよう構成される。実施形態は、より低い作業機能の第１の電極３０４（例えばチタニウム窒化物）およびプラチナまたはルテニウムのようなより高い作業機能の第２の電極を用いたものを有してもよい。例えば、公の電気基準は接地である可能性があり（すなわちＯＶ）、そのときセット電圧はネガティブ電圧（例えば−２Ｖ）、リセット電圧はポジティブ電圧（例えば２Ｖ）であるかもしれない。しかし、公の電気基準は、＋２Ｖまたは−２Ｖなど、あらゆる電圧でありうる。
他の実施形態では、第２の電極３１６も、第１の電極２０６より高い作業機能を有し、信号ライン１０４は公の電気基準に応じたポジティブセット電圧およびネガティブリセット電圧を与えるよう構成される。例えば、ドープされたシリコンの第１の電極３０４（例えばｎ型ポリシリコン）およびより高い作業機能の第２の電極３１６（例えばチタニウム窒化物）を有するメモリ構成要素内で、第２の電極３１６においてリセット電圧はネガティブであってもよい。
一般的に、いくつかの実施形態では、メモリ構成要素が双極スイッチングを使用するよう、メモリ構成要素の１つのスイッチング電圧（例えばリセット電圧）は、公の電気基準に応じた第１の極性（例えばポジティブ極性）を有してもよく、他のスイッチング電圧（例えばセット電圧）は、公の電気基準に応じたネガティブ極性を有してもよい。他の実施形態では、スイッチング電圧は、公の基準に応じた同一の極性を有し、単極スイッチングと呼ばれる。また、スイッチング電圧は、例えば１ｍｓ未満、５０μｓ未満、１μｓ未満、５０ｎｓ未満など、限定された持続時間の電圧パルス（例えば矩形波パルス）であってもよい。ここに記載された双極スイッチング極性および材質は、図６Ａおよび図７Ａ〜図７Ｃに示されたものを含む、本明細書に記載されたいずれのメモリ構成要素でも使用が可能である。

４． ハフニウム酸化物システム
低セット、リセットおよび生成電圧、および高オン／オフ電流比の基準を満たす１つのシステムは、単一層ハフニウム酸化物メモリ構成要素１０２−４６Ａである。１つの例は、ハフニウム酸化物ベース層３０６、チタニウム窒化物、シリサイド、またはシリコン電極３０４、および貴金属または近貴金属（例えば前述のような、プラチナ、ニッケル、イリジウム、イリジウム酸化物、ルテニウム、ルテニウム酸化物、タンタル窒化物、ルテニウムチタニウム合金、ニッケルチタニウム合金、または複数層電極）電極４０４を含むシステムである。層３０４、３０６、および３１６は、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、化学蒸着（ＣＶＤ）、または蒸発のようないずれの蒸着技術を用いて蒸着してもよい。いくつかの実施形態では、非常に薄い共形層の蒸着にＡＬＤを使用してもよい。他の実施形態は、例えば、ドープされたシリコン電極３０４（例えばｎ型ポリシリコン）およびチタニウム窒化物電極３１６を有してもよい。
図６Ｂおよび図６Ｃは、準備された多数のメモリ構成要素に対するオフ電流６２２およびオン電流６２４およびセット電圧６４２およびリセット電圧６４４を示す、分散グラフ６２０および６４０である。蒸着されたハフニウム酸化物内のトラップは、セット電圧に応えて浸透パスを形成するために満たされ、リセット電圧に応えて空にされる（例えば浸透パスを削除する）。５０Åの厚さのハフニウム酸化物層４０６を有するメモリ構成要素が準備された。
メモリ構成要素は、１０００Åのチタニウム窒化物および８００Åのプラチナ電極の間の５０Åのハフニウム酸化物層である。ハフニウム酸化物層は、酸素およびアルゴンを含む雰囲気内で、５００Ｗおよび５ｍＴｏｒｒでハフニウムターゲットを用いた反応性スパッタリングを用いて蒸着された。この装置は摂氏７５０°（０Ｃ）でアニールされた。これらの装置のＩＯＮ／ＩＯＦＦ比は、低セットおよびリセット電圧がよく分離されていることを示す。

５． 他の単一層メモリ構成要素
他の金属酸化物３０６は、ジルコニウム酸化物、アルミニウム酸化物、イットリウム酸化物およびタンタル酸化物のような高バンドギャップ材質を含んでもよい。金属酸化物３０６はまた、同時蒸着されたハフニウム酸化物およびアルミニウム酸化物層、同時蒸着されたハフニウム酸化物およびチタニウム酸化物層、同時蒸着されたアルミニウム酸化物およびチタニウム酸化物層、または前述の材質のあらゆる組み合わせのような二元金属酸化物であってもよい。金属酸化物３０６は、さらに三元、四元などの金属酸化物であってもよい。

Ｄ． 酸化物スタック
１． 設計
メモリ構成要素１０２はまた、複数層の酸化物または「スタック。」メモリ構成要素に所望の特性を付与するために使用が可能である酸化物の組み合わせを用いて構成してもよい。３種類の層、すなわちベース層、ドーピング層および欠陥アクセス層は後述する。酸化物スタックは、２つの電極（すなわち、ＭＩＩＭまたはＭＩＩＩＭ構造）の間に形成される。スタックは、以前に記載した電流ステアリング構成要素のような他の電気装置を任意選択的に有してもよい。前述のように、メモリ構成要素１０２に使用される金属酸化物は、乾式（ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＬＤ、蒸発）および湿式（無電解蒸着、電気化学蒸着）技術を含むいずれの適切な技術を用いて蒸着してもよい。
複数層の金属酸化物を含むメモリ構成要素１０２の動作は、一般的に単一金属酸化物層メモリ構成要素に記載されるものと同一である。例えば、前述のようなセットおよびリセットパルス、および浸透パスは、単一層金属酸化物の実施形態および複数層金属酸化物の実施形態に等しく印加する。
一般的に、酸化物スタックは、メモリ構成要素に所望の特性を付与するために使用が可能である。例えば、欠陥アクセス層は近接した電極の作業機能の効率を上げることが可能であり、それによってより低い作業機能電極の使用を可能にする。一部のケースで、酸化物のスタッキングは、リセット電圧分布および部位の歩留まり（すなわち動作しているメモリ構成要素１０２の数）を向上する。

ｉ． ベース層
ベース層は、内部に欠陥が存在しバルクを介在させたスイッチングが起こる金属酸化物層である。ベース層は、いくつかの実施形態では、金属酸化物の厚さ２０Åあたり０．５Ｖで測定したオフ状態において漏出が４０Ａ／ｃｍ２未満が望ましい高バンドギャップ（例えば４ｅＶより大きい）材質であり、メモリ構成要素は、ベース層１００Åあたり少なくとも１ボルトのセット電圧を有する。他の実施形態では、金属酸化物の１００Åの厚さの増加は、１Ｖのセット電圧の増加という結果となる可能性がある。
トラップを含む欠陥を生成するベース層内へのドーピングは、一般的に等原子価または異原子価でありえ、例えば相互拡散（例えばドーピング層およびアニールを用いて）、注入、および同時蒸着といったさまざまな技術を用いて実行が可能である。異原子価ドーピングは、ドーピング層に関する節でさらに詳述する。
同時蒸着は、複数の材質が１つの層に蒸着される技術をいう。例えば、ハフニウム酸化物層とアルミニウム酸化物ドーパントは、同時蒸着が可能である。１つの例では、反応性スパッタリングを用いて、アルミニウムターゲットおよびハフニウムターゲットが酸素およびアルゴン雰囲気中で投射される。ドーパントターゲットに使用された電力が、層内のドーパントの濃度を決定しうる。ＡＬＤ同時注入を含む他の同時蒸着技術も、使用が可能である。例えば、ＡＬＤ同時注入で、２つのソース金属が酸化体とともに同時注入される。他の実施形態は、効果的なドーピング濃度を調整するため、ベース金属酸化物へ相対数のドーパントのＡＬＤ蒸着サイクルを利用する（例えばナノ積層）。
イオン注入のような注入は、金属酸化物内へドーパントを導入するために使用が可能である。ドーピングがイオン注入を用いて実行されると、ドーパントはそれらの酸化物よりむしろ前述の金属である可能性がある。

ｉｉ． ドーピング層
ドーピング層は、ベース層に近接した他の金属酸化物層である。スタックがアニールされるまたはそうでなければ熱処理される（例えば、高速熱アニール（ＲＴＡ）、高速熱酸化（ＲＴＯ）、高速熱形成ガスアニール（ＲＴＦ））とき、ドーピング層はベース層内へ拡散するかベース層と相互拡散する。例えば、アルミニウム酸化物ベース層を用いて、チタニウム酸化物ドーピング層が陰極とベース層の間で蒸着し、ベース層内の置換欠陥を含む付加的な欠陥を生成する可能性がある。
ドーピング層は、ベース層内に異原子価でドープするよう選択が可能である。例えば、ベース層はハフニウム酸化物であってもよく、ドーピング層はアルミニウム酸化物であってもよい。ハフニウム酸化物の典型的な種類の欠陥はＨｆ＋４であり、アルミニウム酸化物の典型的な種類の欠陥はＡｌ＋３である。Ａｌ＋３イオンはハフニウム酸化物層内でＨｆ＋４イオンを排除し、それによって欠陥およびトラップを生成する。いくつかの実施形態では、ドーピング層（例えばチタニウム酸化物）はベース層と同一の最もよくある酸化状態（例えば＋４）であってもよい。これらのケースでは、異原子価ドーピングは、異なる酸化状態を有する他の種類（例えばＴｉ＋３）がベース層内へ拡散するときになお起こりうる。

ｉｉｉ． 欠陥アクセス層
欠陥アクセス層は、メモリ構成要素１０２のポジティブ電極（例えば電極３１６）とベース層の間の層である。欠陥アクセス層は、電極にベース層内の欠陥を「見て」アクセスすることを可能にし、一方で、いくつかの実施形態では欠陥アクセス層の抵抗度が増えるため電流を減少させる、薄い層である（すなわちベース層の厚さの２５％またはそれ未満）。
いくつかの実施形態では、１つの電極はより高い作業機能それ他の電極を有する。これらの実施形態では、欠陥アクセス層は高作業機能の電極に近接している。欠陥アクセス層は近接した電極の作業機能の効率を高めることが可能であり、それによって貴電極または非貴電極の使用をより少なくすることを可能にする。
また、選択された材質によって、電極３０４はベース層７０２の金属酸化物よりも欠陥アクセス層７２２の金属酸化物により密着する可能性がある。従って、欠陥アクセス層７２２は、メモリ構成要素１０２の物理的全体性を助長するために材質システム内で使用が可能である。
別の実施形態では、欠陥アクセス層は、アルミニウム酸化物のような薄い（例えば５０Å未満または２０Å未満）安定酸化物であってもよい。これは、より高い作業機能の電極（例えば電極３１６）のために非貴電極の使用を促進する。他の実施形態では、欠陥アクセス層７２２はジルコニウム酸化物またはチタニウム酸化物であってもよい。

２． 構造の例
図７Ａは、種々の実施形態による積層酸化物システムを用いたメモリ構成要素１０２−７Ａを示す。メモリ構成要素１０２−７Ａは、２つの電極３０４および３１６、ならびにベース層７０２およびドーピング層７０４を有する。ベース層７０２は、いくつかの実施形態では、本明細書に記載されたハフニウム酸化物、アルミニウム酸化物、タンタル酸化物または他の材質のような、４ｅＶより大きいバンドギャップの遷移金属酸化物であってもよい。ドーピング層７０４は、本明細書に記載されたチタニウム酸化物、スカンジウム酸化物、イットリウム酸化物、ニオブ酸化物、または他のドーピング材質のような他の材質である。いくつかの実施形態では、ドーピング層７０４は、ドーピング層７０４の金属がベース層７０２の金属にくらべ異なる最も一般的な酸化状態を有するよう選択してもよい（例えばベース層はＨｆ＋４酸化状態のハフニウム酸化物であってもよく、ドーピング層はＡｌ＋３酸化状態のアルミニウム酸化物であってもよい）。ドーピング層７０４は、いずれの適切な厚さを有してもよく、いくつかの実施形態では、ほぼベース層７０２と同じ厚さであってもよく、または特定の材質システムに適切であるような、ベース層の厚さの２５〜２００％の間、ベース層の厚さの１０〜５００％の間などであってもよい。
メモリ構成要素１０２−７Ａは、相互拡散した部域７０６を有する。相互拡散した部域７０６は、メモリ構成要素１０２−７Ａのアニーリング、例えば摂氏３００〜１０００°（°Ｃ）で１０秒から４時間またはそれ以上で形成してもよい。アニーリングは、結晶構造内の荷電した種類の移動を引き起こし、それによって浸透パスの形成に使用される可能性がある欠陥およびトラップを形成するか深くする。
図７Ｂは、欠陥アクセス層７２２を有するメモリ構成要素１０２−７Ｂを示す。欠陥アクセス層７２２は、ベース層７０２内の欠陥にアクセスさせ、電極３１６の作業機能の効率を上げるために使用される可能性がある材質の薄い層（例えばベース層７０２の厚さの２５％未満）である。欠陥アクセス層７２２の材質は、チタニウム酸化物、ニオブ酸化物、希土類酸化物などのような、ドーピング材質と同一のグループから選択してもよい。例えば、ベース層７０２は、５０Åのハフニウム酸化物またはアルミニウム酸化物層であってもよく、一方、欠陥アクセス層７２２は１０Åのチタニウム酸化物層である。欠陥アクセス層７２２は、ドーピング層７０４と類似した方法でベース層７０２をドープするためにもはたらくことが可能である。他の実施形態では、欠陥アクセス層７２２は、アルミニウム酸化物またはジルコニウム酸化物のようなより高いバンドギャップの材質であってもよい。
図７Ｃは、ドーピング層７０４、ベース層７０２、および欠陥アクセス層７２２を有するメモリ構成要素１０２−７Ｃを示す。この３層のシステムは、ドーピング層７０４からベース層７０２内へドープし、それによってベース層７０２に欠陥を生成するため、および電極３１６の作業機能の効率を高めるために選択された材質の使用が可能である。いくつかの実施形態では、欠陥アクセス層７２２およびドーピング層７０４に同一の材質を使用してもよい。

３． 材質システムの例
ｉ． ハフニウム酸化物およびアルミニウム酸化物
１つの実施形態によれば、メモリ構成要素１０２−７Ａは、チタニウム窒化物、シリコン、シリサイド、または貴金属、ハフニウム酸化物ベース層７０２、アルミニウム酸化物ドーピング層７０４である第１の電極３０４、およびプラチナ、イリジウム、イリジウム酸化物、ルテニウム、またはルテニウム酸化物のような貴金属または近貴金属である第２の電極３１６を用いて生成してもよい。
このシステムでは、相互拡散、および置換的にハフニウム酸化物層内へ異原子価でドープするアルミニウムにより、付加的な欠陥が生成される。ハフニウムおよびアルミニウムの異なる酸化状態はトラップを生成し、このことがバルクを介在させたスイッチングメカニズムを媒介する。

ｉｉ． ハフニウム酸化物およびチタニウム酸化物
他の実施形態によれば、メモリ構成要素１０２−７Ａは、チタニウム窒化物、シリコン、シリサイド、または貴金属または近貴金属、ハフニウム酸化物ベース層７０２、チタニウム酸化物ドーピング層７０４である第１の電極３０４、およびプラチナ、イリジウム、イリジウム酸化物、ルテニウム、またはルテニウム酸化物のような貴金属または近貴金属である第２の電極４０４を用いて生成してもよい。
このシステムでは、チタニウム酸化物ドーピング層７０４の抵抗度は、ハフニウム酸化物ベース層７０２の抵抗度より大きい。チタニウム酸化物ドーピング層７０４の抵抗度が増すと、メモリ構成要素１０２−７Ａの有効なオン電流が減少し、これでいくつかのシステムではメモリ構成要素およびあらゆる電流ステアリング装置（例えばトランジスタまたはダイオード）の保護が可能である。

ｉｉｉ． アルミニウム酸化物およびチタニウム酸化物
１つの実施形態によれば、メモリ構成要素１０２−７Ｂは、チタニウム窒化物、シリコン、シリサイド、または貴金属または近貴金属の電極３０４、アルミニウム酸化物ベース層７０２、チタニウム酸化物欠陥アクセス層７２２、およびプラチナ、イリジウム、イリジウム酸化物、ルテニウム、ルテニウム酸化物または他の貴金属または近貴金属の電極３１６を用いて生成してもよい。あるいは、電極は、チタニウム窒化物またはタンタル窒化物のような非貴金属であってもよい。チタニウム酸化物欠陥アクセス層７２２は、電極３１６の作業機能の効率を高め、それによってより少ない貴電極３１６を可能にする。
他の実施形態によれば、メモリ構成要素１０２−７Ｃは、前述の同一の構成を用いて、およびチタニウム酸化物ドーピング層７０４を加えて生成してもよい。このメモリ構成要素は、ドーピング層７０４および欠陥へのアクセスを用いる両方のドーピングを有し、欠陥アクセス層７２２を用いてより効率が低い作業機能を有する。さらなる実施形態によれば、メモリ構成要素１０２−７Ａは、アルミニウム酸化物ベース層７０２およびチタニウム酸化物ドーピング層７０４を用いて生成してもよい。

ｉｖ．ドープされたシリコンの例
いくつかの実施形態では、メモリ構成要素１０２は、ドープされたシリコン電極（例えばｎ型ポリシリコン）およびより高い作業機能の電極（例えばＴｉＮ）を有してもよい。より高い作業機能の電極は、例えば０．１〜１．５ｅＶの間、０．１〜１．０ｅＶの間または０．４〜０．６ｅＶ分より低い作業機能の電極より大きいような作業機能を有してもよい。メモリ構成要素は、１０２−７Ａ、１０２−７Ｂまたは１０２−７Ｃのいずれの型をとってもよい。
１つの例では、１０２−７Ｂ型のメモリ構成要素は、ドープされたシリコン電極３０４およびチタニウム窒化物電極３１６を有する。ベース層７０２は、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、イットリウム酸化物またはアルミニウム酸化物のようなより高いバンドギャップの材質である。欠陥アクセス層７２２は、チタニウム酸化物、ジルコニウム酸化物またはアルミニウム酸化物のような材質である。

ｖ．他の材質システム
相補的材質を用いて、材質の種々の他の組み合わせが生成可能である。例えば、ベース層は、４ｅＶより大きいバンドギャップ、厚さ１００Åあたり１Ｖより大きいセット電圧、およびオフ状態で金属酸化物２０Åあたり０．５Ｖで４０Ａ／ｃｍ２未満のリーク電流密度を有するいずれの遷移金属酸化物であってもよい。例は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物、およびジルコニウム酸化物を含む。他の層も、チタニウム酸化物またはニオブ酸化物のような遷移金属酸化物であってもよい。他の層を、高抵抗度または他の望ましい特性を示すという理由で選択してもよい。いくつかの他の例は、チタニウム酸化物／ハフニウム酸化物／チタニウム酸化物スタック、ハフニウム酸化物／イットリウム酸化物スタック、およびイットリウム酸化物／ハフニウム酸化物／イットリウム酸化物スタックを含む。
他の特性も、メモリ構成要素の組成を決定するのに使用してもよい。例えば、メモリ構成要素１０２−７Ａは、１つの金属酸化物のベース層７０２、および異なる金属酸化物のドーピング層７０４を有してもよい。例えば、ベース層７０２は、４電子ボルトより大きいバンドギャップを有してもよく、ドーピング層７０４はベース層７０２内に異原子価でドープしてもよい。金属酸化物を選択するときの他の検討は、金属酸化物の電子親和力であってもよい。例えば、ベース層７０２は、ドーピング層７０４より高い電子親和力を有してもよい。
前述の例は明瞭な理解のために多少詳しく記載したが、本発明は提供された詳細に限定されない。本発明を実施する多数の代替的な方法がある。開示された例は一例であり、制限するものではない。

Claims (20)

  1. 抵抗スイッチングメモリ構成要素を形成する方法であって、
    第１の電極を形成することと、
    前記第１の電極の金属酸化物層を形成することであって、前記金属酸化物層は４ｅＶより大きいバンドギャップを有することと、
    前記金属酸化物層の表面の露出部域および隠蔽部域を生成するために前記金属酸化物層をマスキングすることと、
    前記金属酸化物層の露出部域を変化させることと、
    前記露出部域の下方に局在的欠陥パスを生成することと、
    前記金属酸化物層からなる第２の電極を、前記金属酸化物層の上に蒸着することにより形成することと、
    を含む、方法。
  2. 前記変化が、前記金属酸化物層内へのイオンの注入を含む、請求項１に記載の方法。
  3. 前記イオンが、金属イオン、ハロゲンイオン、および酸素イオンからなる群から選択される、請求項２に記載の方法。
  4. 前記イオンの注入が、酸素空孔、金属侵入、および酸素侵入のうち少なくとも１つを含む欠陥の生成を含む、請求項２に記載の方法。
  5. 前記マスキングが、前記金属酸化物層の蒸着およびフォトレジストのパターニングを含む、請求項１に記載の方法。
  6. 前記金属酸化物層が、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、ハフニウムチタニウム酸化物、ハフニウムアルミニウム酸化物、およびランタン酸化物からなる群から選択される、請求項１に記載の方法。
  7. 前記第１の電極の第１の仕事関数が、前記第２の電極の第２の仕事関数より小さい、請求項１に記載の方法。
  8. 前記金属酸化物層内の非金属浸透パスを生成するためセットパルスを印加することと、
    前記非金属浸透パスを破壊するためリセットパルスを印加することと、
    をさらに含む、請求項７に記載の方法。
  9. 前記セットパルスが前記第２の電極においてポジティブであり、かつ前記リセットパルスが前記第２の電極においてネガティブである、請求項８に記載の方法。
  10. 前記第１の電極が、チタニウム窒化物、シリサイド、コバルトシリサイド、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、チタニウムシリサイド、タンタル窒化物、モリブデン窒化物、タングステン、タングステン窒化物、およびポリシリコンからなる群から選択され、
    前記第２の電極が、プラチナ、ルテニウム、ルテニウム酸化物、イリジウム、イリジウム酸化物、チタニウム窒化物およびニッケルからなる群から選択される、請求項１に記載の方法。
  11. 不揮発性抵抗スイッチングメモリ構成要素であって、
    第１の電極と、
    前記第１の電極の上方の金属酸化物層であって、前記金属酸化物層は、４ｅＶより大きいバンドギャップ、および金属酸化物層の局在的部域内に非金属欠陥パスを有する材質を含む、金属酸化物層と、
    前記金属酸化物層の第２の電極と、
    を備える、メモリ構成要素。
  12. 前記金属酸化物層が、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、ハフニウムアルミニウム酸化物、およびランタン酸化物からなる群から選択される、請求項１１に記載のメモリ構成要素。
  13. 前記第１の電極が、チタニウム窒化物、シリサイド、コバルトシリサイド、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、チタニウムシリサイド、タンタル窒化物、モリブデン窒化物、タングステン、タングステン窒化物、およびドープされたシリコンからなる群から選択され、
    前記第２の電極が、プラチナ、ルテニウム、ルテニウム酸化物、イリジウム、イリジウム酸化物、チタニウム窒化物、およびニッケルからなる群から選択される、請求項１１に記載のメモリ構成要素。
  14. 前記非金属浸透パスが、酸素空孔、金属侵入および酸素侵入のうち少なくとも１つを含む、請求項１１に記載のメモリ構成要素。
  15. 第１の仕事関数を有する第１の電極を形成することと、
    前記第１の電極の上方の金属酸化物層を形成することであって、前記金属酸化物層は４ｅＶより大きいバンドギャップを有することと、
    前記金属酸化物層の表面内の露出部域および隠蔽部域を生成するために前記金属酸化物層をマスキングすることと、
    前記金属酸化物層の露出部域を変化させることと、
    前記露出部域の下方に欠陥パスを生成することと、
    前記欠陥パスから局在的チャネルを形成するために前記金属酸化物層をアニーリングすることと、
    前記第１の仕事関数と０．１および１．０ｅＶの間で異なる第２の仕事関数を有する第２の電極を蒸着することと、
    を含む、方法。
  16. 前記金属酸化物層が、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物、ジルコニウム酸化物、イットリウム酸化物、およびランタン酸化物からなる群から選択される、請求項１５に記載の方法。
  17. 前記第１の電極がドープされたシリコンであり、前記第２の電極がチタニウム窒化物である、請求項１５に記載の方法。
  18. 前記金属酸化物層のマスキングが、前記金属酸化物層のフォトレジストの蒸着を含む、請求項１５に記載の方法。
  19. 前記欠陥パスが非金属浸透パスを含む、請求項１５に記載の方法。
  20. 前記欠陥パスが、酸素空孔、金属侵入、金属置換および酸素侵入のうち少なくとも１つを含む、請求項１９に記載の方法。
JP2012503631A 2009-03-31 2010-03-30 抵抗メモリのコントロールされた局在的欠陥パス Expired - Fee Related JP5727996B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US16540709P 2009-03-31 2009-03-31
US61/165,407 2009-03-31
US12/610,131 US8420478B2 (en) 2009-03-31 2009-10-30 Controlled localized defect paths for resistive memories
US12/610,131 2009-10-30
PCT/US2010/029278 WO2010117818A2 (en) 2009-03-31 2010-03-30 Controlled localized defect paths for resistive memories

Publications (2)

Publication Number Publication Date
JP2012523119A JP2012523119A (ja) 2012-09-27
JP5727996B2 true JP5727996B2 (ja) 2015-06-03

Family

ID=42782969

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012503631A Expired - Fee Related JP5727996B2 (ja) 2009-03-31 2010-03-30 抵抗メモリのコントロールされた局在的欠陥パス

Country Status (4)

Country Link
US (3) US8420478B2 (ja)
JP (1) JP5727996B2 (ja)
KR (1) KR20120006018A (ja)
WO (1) WO2010117818A2 (ja)

Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8343813B2 (en) * 2009-04-10 2013-01-01 Intermolecular, Inc. Resistive-switching memory elements having improved switching characteristics
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8420478B2 (en) * 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
US20120313070A1 (en) * 2010-01-29 2012-12-13 Williams R Stanley Controlled switching memristor
WO2011115926A1 (en) * 2010-03-16 2011-09-22 Sandisk 3D, Llc Bottom electrodes for use with metal oxide resistivity switching layers
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9437297B2 (en) 2010-06-14 2016-09-06 Crossbar, Inc. Write and erase scheme for resistive memory device
US8274812B2 (en) 2010-06-14 2012-09-25 Crossbar, Inc. Write and erase scheme for resistive memory device
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8389971B2 (en) 2010-10-14 2013-03-05 Sandisk 3D Llc Memory cells having storage elements that share material layers with steering elements and methods of forming the same
US8841648B2 (en) * 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US8767441B2 (en) 2010-11-04 2014-07-01 Crossbar, Inc. Switching device having a non-linear element
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
KR101485024B1 (ko) * 2011-01-03 2015-01-22 서울대학교산학협력단 저항 변화 메모리 소자
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8501621B2 (en) * 2011-01-30 2013-08-06 Microxact, Inc. Method of fabrication of the memristive device
US8488365B2 (en) * 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US20120305878A1 (en) * 2011-05-31 2012-12-06 Intermolecular, Inc. Resistive switching memory device
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9058865B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Multi-level cell operation in silver/amorphous silicon RRAM
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8519373B2 (en) 2011-08-11 2013-08-27 Micron Technology, Inc. Memory cells
US8802492B2 (en) 2011-08-29 2014-08-12 Intermolecular, Inc. Method for forming resistive switching memory elements
US8787066B2 (en) 2011-10-26 2014-07-22 Intermolecular, Inc. Method for forming resistive switching memory elements with improved switching behavior
JP2013120825A (ja) * 2011-12-07 2013-06-17 Elpida Memory Inc 半導体装置及びその製造方法
JP5480233B2 (ja) * 2011-12-20 2014-04-23 株式会社東芝 不揮発性記憶装置、及びその製造方法
WO2013130064A1 (en) * 2012-02-29 2013-09-06 Hewlett-Packard Development Company, L.P. Memristor with channel region in thermal equilibrium with containing region
US8878152B2 (en) 2012-02-29 2014-11-04 Intermolecular, Inc. Nonvolatile resistive memory element with an integrated oxygen isolation structure
US8971088B1 (en) 2012-03-22 2015-03-03 Crossbar, Inc. Multi-level cell operation using zinc oxide switching material in non-volatile memory device
JP5939482B2 (ja) * 2012-03-23 2016-06-22 国立研究開発法人物質・材料研究機構 抵抗変化型メモリ素子およびその製造方法
KR101935608B1 (ko) 2012-04-02 2019-01-04 서울대학교산학협력단 가변 저항체 및 이를 이용한 전자 소자들
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
JP6009867B2 (ja) * 2012-08-31 2016-10-19 株式会社東芝 不揮発性記憶装置
CN102881824B (zh) * 2012-09-25 2014-11-26 北京大学 阻变存储器及其制备方法
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US8912518B2 (en) * 2012-11-08 2014-12-16 Intermolecular, Inc. Resistive random access memory cells having doped current limiting layers
US9040413B2 (en) * 2012-12-13 2015-05-26 Intermolecular, Inc. Using saturated and unsaturated ALD processes to deposit oxides as ReRAM switching layer
US8809159B2 (en) 2012-12-20 2014-08-19 Intermolecular, Inc. Radiation enhanced resistive switching layers
US9001554B2 (en) * 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US8921821B2 (en) * 2013-01-10 2014-12-30 Micron Technology, Inc. Memory cells
US9214224B2 (en) 2013-02-28 2015-12-15 Hewlett Packard Enterprise Development Lp Memory elements with series volatile and nonvolatile switches
US8913418B2 (en) * 2013-03-14 2014-12-16 Intermolecular, Inc. Confined defect profiling within resistive random memory access cells
US20140264224A1 (en) * 2013-03-14 2014-09-18 Intermolecular, Inc. Performance Enhancement of Forming-Free ReRAM Devices Using 3D Nanoparticles
JP2014216647A (ja) * 2013-04-29 2014-11-17 エーエスエムアイピー ホールディング ビー．ブイ． 金属ドープされた抵抗切り替え層を有する抵抗変化型メモリを製造する方法
US9000407B2 (en) * 2013-05-28 2015-04-07 Intermolecular, Inc. ReRAM materials stack for low-operating-power and high-density applications
WO2014194069A2 (en) 2013-05-29 2014-12-04 Shih-Yuan Wang Resistive random-access memory formed without forming voltage
US9515262B2 (en) 2013-05-29 2016-12-06 Shih-Yuan Wang Resistive random-access memory with implanted and radiated channels
US9520562B2 (en) 2013-07-19 2016-12-13 Asm Ip Holding B.V. Method of making a resistive random access memory
US9472757B2 (en) 2013-07-19 2016-10-18 Asm Ip Holding B.V. Method of making a resistive random access memory device
JP6222690B2 (ja) * 2013-08-05 2017-11-01 マイクロンメモリジャパン株式会社 抵抗変化素子
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
US9246094B2 (en) * 2013-12-26 2016-01-26 Intermolecular, Inc. Stacked bi-layer as the low power switchable RRAM
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US9246091B1 (en) * 2014-07-23 2016-01-26 Intermolecular, Inc. ReRAM cells with diffusion-resistant metal silicon oxide layers
US9431609B2 (en) 2014-08-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Oxide film scheme for RRAM structure
US9722179B2 (en) 2014-12-09 2017-08-01 Symetrix Memory, Llc Transition metal oxide resistive switching device with doped buffer region
JP2018516447A (ja) * 2015-01-05 2018-06-21 ダブリュアンドダブリュラム デバイシーズ， インコーポレイテッド 注入型及び照射型チャンネルを具備する抵抗ランダムアクセスメモリ
US9793289B2 (en) * 2015-06-08 2017-10-17 Toshiba Memory Corporation Non-volatile memory device
US9431606B1 (en) * 2015-08-12 2016-08-30 Micron Technology, Inc. Memory cells
US20170133588A1 (en) * 2015-11-06 2017-05-11 HGST Netherlands B.V. Resistive ram cell with focused electric field
WO2017106317A1 (en) * 2015-12-14 2017-06-22 Shih-Yuan Wang Resistive random-access memory with protected switching layer
US9754665B2 (en) * 2016-01-29 2017-09-05 Sandisk Technologies Llc Vacancy-modulated conductive oxide resistive RAM device including an interfacial oxygen source layer
DE102016005537A1 (de) * 2016-05-04 2017-11-09 Forschungszentrum Jülich GmbH Fachbereich Patente Verfahren zur Herstellung von Schichten von ReRAM-Speichern und Verwendung eines Implanters
FR3056017B1 (fr) * 2016-09-09 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire non-volatile resistive a base d'oxyde et son procede de fabrication
CN110114894B (zh) * 2016-11-14 2023-07-28 合肥睿科微电子有限公司 采用定位掺杂的非易失性存储结构
FR3059157B1 (fr) 2016-11-18 2019-04-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’une memoire resistive
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN110622283A (zh) 2017-11-22 2019-12-27 应用材料公司 减少或消除钨膜中缺陷的方法
US10446746B1 (en) * 2018-05-01 2019-10-15 International Business Machines Corporation ReRAM structure formed by a single process
CN110838542A (zh) * 2018-08-15 2020-02-25 旺宏电子股份有限公司 电阻式存储器元件及其制作方法
FR3090196B1 (fr) * 2018-12-18 2021-10-29 Commissariat Energie Atomique Procede de fabrication d’une memoire ferroelectrique et procede de co-fabrication d’une memoire ferroelectrique et d’une memoire resistive
US10991881B2 (en) 2019-05-31 2021-04-27 Tokyo Electron Limited Method for controlling the forming voltage in resistive random access memory devices
TWI724441B (zh) 2019-07-01 2021-04-11 華邦電子股份有限公司 電阻式隨機存取記憶體結構及其製造方法
US11309491B2 (en) 2019-08-26 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Data storage structure for improving memory cell reliability
TWI810362B (zh) 2019-09-09 2023-08-01 聯華電子股份有限公司 形成可變電阻式記憶體單元的方法
KR102286867B1 (ko) * 2019-09-17 2021-08-06 아주대학교산학협력단 저항 스위칭 소자 및 이를 포함하는 메모리 장치
US11152566B2 (en) 2019-12-10 2021-10-19 Winbond Electronics Corp. Resistive random access memory
WO2022240426A1 (en) * 2021-05-12 2022-11-17 Tetramem Inc. Resistive random-access memory devices with multi-component electrodes
FR3113783B1 (fr) 2020-09-02 2022-08-12 Commissariat Energie Atomique Memoire resistive a zone de commutation entre deux regions dielectriques de dopages et/ou constantes dielectriques different(e)s
US11502252B2 (en) 2020-11-19 2022-11-15 International Business Machines Corporation Resistive switching memory cell
KR102497052B1 (ko) * 2021-02-08 2023-02-09 포항공과대학교 산학협력단 할라이드 페로브스카이트를 포함하는 저항 스위칭 메모리 소자 및 그 제조 방법
GB2611033A (en) * 2021-09-21 2023-03-29 Ucl Business Plc Method for manufacturing a memory resistor device

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2344694A (en) 1998-12-11 2000-06-14 Lucent Technologies Inc High dielectric constant capacitors
US7372065B2 (en) 2000-02-11 2008-05-13 Axon Technologies Corporation Programmable metallization cell structures including an oxide electrolyte, devices including the structure and method of forming same
US6835949B2 (en) 2001-05-21 2004-12-28 The Regents Of The University Of Colorado Terahertz device integrated antenna for use in resonant and non-resonant modes and method
EP1516375B9 (de) * 2002-06-14 2016-03-23 OSRAM OLED GmbH Herstellungsverfahren für ein material für eine dünne und niedrig leitfähige funktionsschicht für eine oled.
US7038935B2 (en) 2002-08-02 2006-05-02 Unity Semiconductor Corporation 2-terminal trapped charge memory device with voltage switchable multi-level resistance
US6965137B2 (en) 2002-08-02 2005-11-15 Unity Semiconductor Corporation Multi-layer conductive memory device
US7067862B2 (en) 2002-08-02 2006-06-27 Unity Semiconductor Corporation Conductive memory device with conductive oxide electrodes
US6830983B2 (en) 2002-08-29 2004-12-14 Micron Technology, Inc. Method of making an oxygen diffusion barrier for semiconductor devices using platinum, rhodium, or iridium stuffed with silicon oxide
US6944052B2 (en) 2002-11-26 2005-09-13 Freescale Semiconductor, Inc. Magnetoresistive random access memory (MRAM) cell having a diode with asymmetrical characteristics
US7618850B2 (en) 2002-12-19 2009-11-17 Sandisk 3D Llc Method of making a diode read/write memory cell in a programmed state
US20070164388A1 (en) 2002-12-19 2007-07-19 Sandisk 3D Llc Memory cell comprising a diode fabricated in a low resistivity, programmed state
US7400522B2 (en) 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
KR100609699B1 (ko) * 2004-07-15 2006-08-08 한국전자통신연구원 급격한 금속-절연체 전이 반도체 물질을 이용한 2단자반도체 소자 및 그 제조 방법
WO2006028215A1 (ja) * 2004-09-09 2006-03-16 Tokyo Electron Limited 薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体
KR100593448B1 (ko) 2004-09-10 2006-06-28 삼성전자주식회사 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들
DE102004046392A1 (de) 2004-09-24 2006-04-06 Infineon Technologies Ag Halbleiterspeicher
US7224013B2 (en) 2004-09-29 2007-05-29 Sandisk 3D Llc Junction diode comprising varying semiconductor compositions
KR100657911B1 (ko) * 2004-11-10 2006-12-14 삼성전자주식회사 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
KR100697282B1 (ko) * 2005-03-28 2007-03-20 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
US20060250836A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7812404B2 (en) 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
KR100695150B1 (ko) 2005-05-12 2007-03-14 삼성전자주식회사 금속-절연체 변환 물질을 이용한 트랜지스터 및 그 제조방법
JP4783070B2 (ja) * 2005-06-24 2011-09-28 シャープ株式会社 半導体記憶装置及びその製造方法
US7362604B2 (en) 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
US7426128B2 (en) 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
US7834338B2 (en) 2005-11-23 2010-11-16 Sandisk 3D Llc Memory cell comprising nickel-cobalt oxide switching element
US20070132049A1 (en) 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
JP5049491B2 (ja) * 2005-12-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
JPWO2007105284A1 (ja) * 2006-03-13 2009-07-23 富士通株式会社 抵抗変化型記憶素子および抵抗変化型記憶素子の製造方法
US7829875B2 (en) 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US7808810B2 (en) 2006-03-31 2010-10-05 Sandisk 3D Llc Multilevel nonvolatile memory cell comprising a resistivity-switching oxide or nitride and an antifuse
KR101275800B1 (ko) 2006-04-28 2013-06-18 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
US7649242B2 (en) 2006-05-19 2010-01-19 Infineon Technologies Ag Programmable resistive memory cell with a programmable resistance layer
KR101159075B1 (ko) 2006-06-27 2012-06-25 삼성전자주식회사 ｎ+ 계면층을 구비한 가변 저항 랜덤 액세스 메모리 소자
US7569459B2 (en) 2006-06-30 2009-08-04 International Business Machines Corporation Nonvolatile programmable resistor memory cell
KR100738116B1 (ko) 2006-07-06 2007-07-12 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
US20080011996A1 (en) 2006-07-11 2008-01-17 Johannes Georg Bednorz Multi-layer device with switchable resistance
US7495947B2 (en) 2006-07-31 2009-02-24 Sandisk 3D Llc Reverse bias trim operations in non-volatile memory
US8766224B2 (en) 2006-10-03 2014-07-01 Hewlett-Packard Development Company, L.P. Electrically actuated switch
KR100855855B1 (ko) 2006-10-04 2008-09-01 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
KR20080064353A (ko) 2007-01-04 2008-07-09 삼성전자주식회사 저항 메모리 소자 및 그 제조 방법
KR100855975B1 (ko) * 2007-01-30 2008-09-02 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR100898897B1 (ko) * 2007-02-16 2009-05-27 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR100847309B1 (ko) 2007-02-27 2008-07-21 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR100809724B1 (ko) 2007-03-02 2008-03-06 삼성전자주식회사 터널링층을 구비한 바이폴라 스위칭 타입의 비휘발성메모리소자
JP4967176B2 (ja) * 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
US7684226B2 (en) 2007-06-25 2010-03-23 Sandisk 3D Llc Method of making high forward current diodes for reverse write 3D cell
US20090003083A1 (en) 2007-06-28 2009-01-01 Sandisk 3D Llc Memory cell with voltage modulated sidewall poly resistor
US8294219B2 (en) 2007-07-25 2012-10-23 Intermolecular, Inc. Nonvolatile memory element including resistive switching metal oxide layers
JP5332149B2 (ja) * 2007-08-20 2013-11-06 富士通株式会社 抵抗変化素子、抵抗変化メモリおよびそれらの作製方法
US7551473B2 (en) 2007-10-12 2009-06-23 Macronix International Co., Ltd. Programmable resistive memory with diode structure
JP5159270B2 (ja) 2007-11-22 2013-03-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8450835B2 (en) 2008-04-29 2013-05-28 Sandisk 3D Llc Reverse leakage reduction and vertical height shrinking of diode with halo doping
US8062918B2 (en) 2008-05-01 2011-11-22 Intermolecular, Inc. Surface treatment to improve resistive-switching characteristics
US8551809B2 (en) 2008-05-01 2013-10-08 Intermolecular, Inc. Reduction of forming voltage in semiconductor devices
US8129704B2 (en) 2008-05-01 2012-03-06 Intermolecular, Inc. Non-volatile resistive-switching memories
US8420478B2 (en) * 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories

Also Published As

Publication number Publication date
WO2010117818A3 (en) 2011-01-13
KR20120006018A (ko) 2012-01-17
US20140138602A1 (en) 2014-05-22
US8420478B2 (en) 2013-04-16
WO2010117818A2 (en) 2010-10-14
US8648418B2 (en) 2014-02-11
US20100243983A1 (en) 2010-09-30
US20130207105A1 (en) 2013-08-15
US8872268B2 (en) 2014-10-28
JP2012523119A (ja) 2012-09-27

Similar Documents

Publication Publication Date Title
JP5727996B2 (ja) 抵抗メモリのコントロールされた局在的欠陥パス
US8921156B2 (en) Non-volatile resistive-switching memories
US7960216B2 (en) Confinement techniques for non-volatile resistive-switching memories
KR101529361B1 (ko) 저항 변화 특징을 개선시키는 표면 처리
KR101612142B1 (ko) 반도체 장치들에서 형성 전압의 감소
US8481338B2 (en) ALD processing techniques for forming non-volatile resistive-switching memories
US9178142B2 (en) Doped electrodes used to inhibit oxygen loss in ReRAM device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150331

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150403

R150 Certificate of patent or registration of utility model

Ref document number: 5727996

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees