KR20110122059A - 박막의 형성 방법 및 성막 장치 - Google Patents

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Abstract

(과제) 비교적 저온에서도 매입 특성이 양호한 어모퍼스 상태의 불순물 함유의 실리콘막을 형성하는 것이 가능한 박막의 형성 방법을 제공한다.
(해결 수단) 진공 배기가 가능하게 이루어진 처리 용기(14) 내에서 반도체 웨이퍼(W)의 표면에 불순물 함유의 실리콘막을 형성하는 박막의 형성 방법에 있어서, 처리 용기 내로 실리콘과 수소로 이루어지는 실란계 가스를 당해 실란계 가스가 피처리체의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과 처리 용기 내로 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 불순물 함유의 실리콘막을 형성한다. 이에 따라, 비교적 저온에서도 매입 특성이 양호한 어모퍼스 상태의 불순물 함유의 실리콘막을 형성한다.

Description

박막의 형성 방법 및 성막 장치{THIN FILM FORMATION METHOD AND FILM FORMATION APPARATUS}
본 발명은, 반도체 웨이퍼 등의 피처리체의 표면에 불순물 함유의 박막을 형성하는 성막 방법 및 성막 장치에 관한 것이다.
일반적으로, 반도체 집적 회로를 제조하기 위해서는 실리콘 기판 등으로 이루어지는 반도체 웨이퍼에 대하여, 성막 처리, 에칭 처리, 산화 처리, 확산 처리, 개질 처리, 자연 산화막의 제거 처리 등의 각종 처리가 행해진다. 상기 각종 처리 중, 성막 처리를 예로 들어 설명하면, 예를 들면 DRAM 등의 반도체 집적 회로의 제조 과정 도중에는, 반도체 웨이퍼의 표면에 형성된 절연막에 콘택트홀이나 스루홀이나 배선 홈이나 실린더 구조의 커패시터의 실린더 홈 등의 오목부를 형성하고, 오목부를 이 도전성의 박막으로 매입하도록 성막하는 성막 공정을 행하는 경우가 있다.
이러한 오목부 매입용의 박막으로서는, 스텝 커버리지가 비교적 양호하고, 게다가 비용도 비교적 낮은 점에서 불순물이 함유된 실리콘막이 종래부터 이용되고 있다. 도 12를 참조하여 상기 오목부의 매입에 대해서 설명한다. 도 12는 반도체 웨이퍼의 표면에 형성된 오목부를 매입할 때의 일 예를 나타내는 도면이다.
도 12의 (A)에 나타내는 바와 같이, 피처리체로서, 예를 들면 실리콘 기판 등으로 이루어지는 반도체 웨이퍼(W)의 표면에는, 예를 들면 SiO2 등으로 이루어지는 절연막(2)이 얇게 형성되어 있고, 이 절연막(2)에 오목부(4)가 형성되어 있다. 이 오목부(4)는, 하층이나 기판 자체와의 콘택트를 도모하는 콘택트홀이나 스루홀이나 배선홈이나 실린더 구조의 커패시터의 실린더 홈 등에 상당한다. 도 12에서는 기판 자체와의 콘택트를 도모하는 콘택트홀이 일 예로서 나타나 있다. 그리고, 도 12의 (B)에 나타내는 바와 같이 이 반도체 웨이퍼(W)의 표면에 상기 오목부(4)를 매입하기 위해 도전성의 박막(6)이 형성된다. 이 박막(6)으로서, 전술한 바와 같이 불순물이 함유된 실리콘막이 많이 이용되고 있다.
이러한 박막(6)을 형성하는 성막 방법으로서는, 예를 들면 SiCl4 등의 반도체인 실리콘의 성분 원소를 포함하는 가스와 BCl3 등의 불순물 원소를 포함하는 가스를 교대로 처리 용기 내로 공급하여 1∼10-6Pa 정도의 낮은 압력 범위 내에서 불순물을 포함하는 단결정 박막을 형성하는 성막 방법(특허문헌 1)이나 예를 들면, 모노실란(SiH4) 가스의 공급에 의한 폴리실리콘층의 형성과 포스핀 가스의 공급에 의한 인의 흡착층의 형성을 교대로 행하는 성막 방법(특허문헌 2)이나 모노실란과 3염화붕소(BCl3)를 동시 공급하여 CVD(Chemical Vapor Deposition)에 의해 성막하는 방법(특허문헌 3) 등이 알려져 있다.
일본공개특허공보 소61-034928호 일본공개특허공보 평05-251357호 일본공개특허공보 평08-153688호
그런데, 전술한 바와 같은 각 성막 방법은, 미세화의 요청이 그다지 엄격하지 않아서 설계 룰이 비교적 느슨한 경우에는, 상기한 바와 같은 오목부의 매입은 양호하게 행해지고, 스텝 커버리지도 양호하여 높은 매입 특성이 얻어지고 있었다. 그러나, 최근과 같이 더욱 미세화의 요청이 높아져 설계 룰이 보다 엄격해지면서, 충분한 매입 특성을 얻을 수 없게 되고 있다. 또한, 예를 들면, 도 12의 (B)에 나타내는 바와 같이, 막 중에 발생하는 보이드(8)의 존재를 무시할 수 없게 되고 있다. 이는 콘택트 저항의 증대를 일으키는 요인이 된다.
특히, 최근에 있어서는, 상기한 바와 같은 오목부(4)의 홀 지름이 40nm 이하이고, 또한 애스펙트비(aspect ratio)가 10 이상의 엄격한 설계 룰도 요청되고 있어, 상기한 바와 같은 문제점의 조기 해결이 요망되고 있다.
본 발명은, 이상과 같은 문제점에 착안하여, 이것을 유효하게 해결하기 위해 창안된 것이다. 본 발명은, 비교적 저온에서도 매입 특성이 양호한 어모퍼스 상태의 불순물 함유의 실리콘막이나 실리콘 게르마늄막과 같은 박막을 형성하는 것이 가능한 박막의 형성 방법 및 성막 장치이다.
청구항 1에 따른 발명은, 진공 배기가 가능하게 이루어진 처리 용기 내에서 피처리체의 표면에 불순물 함유의 실리콘막을 형성하는 박막의 형성 방법에 있어서, 상기 처리 용기 내로 실리콘과 수소로 이루어지는 실란계 가스를 당해 실란계 가스가 상기 피처리체의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과 상기 처리 용기 내로 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 상기 불순물 함유의 실리콘막을 형성하도록 한 것을 특징으로 하는 박막의 형성 방법이다.
청구항 9에 따른 발명은, 진공 배기가 가능하게 이루어진 처리 용기 내에서 피처리체의 표면에 불순물 함유의 실리콘막을 형성하는 박막의 형성 방법에 있어서, 상기 처리 용기 내로 실리콘과 수소로 이루어지는 실란계 가스와 게르마늄과 수소로 이루어지는 게르마늄계 가스를 상기 실란계 가스와 상기 게르마늄계 가스가 상기 피처리체의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과 상기 처리 용기 내로 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 상기 불순물 함유의 실리콘 게르마늄막을 형성하도록 한 것을 특징으로 하는 박막의 형성 방법이다.
청구항 18에 따른 발명은, 청구항 1 내지 8 중 어느 한 항에 기재된 박막의 형성 방법을 행한 후에 청구항 9 내지 17 중 어느 한 항에 기재된 박막의 형성 방법을 행하는 것을 특징으로 하는 박막의 형성 방법이다.
청구항 20에 따른 발명은, 피처리체의 표면에 불순물 함유의 박막을 형성하는 성막 장치에 있어서, 상기 피처리체를 수용할 수 있는 처리 용기와, 상기 처리 용기 내에서 상기 피처리체를 보지(保持; holding)하는 보지 수단과, 상기 피처리체를 가열하는 가열 수단과, 상기 처리 용기 내로 필요한 가스를 공급하는 가스 공급 수단과, 상기 처리 용기 내의 분위기를 배기하는 진공 배기계와, 청구항 1 내지 18 중 어느 한 항에 기재된 박막의 형성 방법을 실행하도록 장치 전체의 동작을 제어하는 제어 수단을 구비한 것을 특징으로 하는 성막 장치이다.
본 발명에 따른 박막의 형성 방법 및 성막 장치에 의하면, 다음과 같이 우수한 작용 효과를 발휘할 수 있다.
청구항 1 및 이것을 인용하는 청구항에 따른 발명에 의하면, 진공 배기가 가능하게 이루어진 처리 용기 내에서 피처리체의 표면에 불순물 함유의 실리콘막을 형성하는 박막의 형성 방법에 있어서, 처리 용기 내로 실리콘과 수소로 이루어지는 실란계 가스를 당해 실란계 가스가 피처리체의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과 처리 용기 내로 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 불순물 함유의 실리콘막을 형성하도록 했기 때문에, 비교적 저온에서도 매입 특성이 양호한 어모퍼스 상태의 불순물 함유의 실리콘막을 형성할 수 있다.
청구항 9 및 이를 인용하는 청구항에 따른 발명에 의하면, 진공 배기가 가능하게 이루어진 처리 용기 내에서 피처리체의 표면에 불순물 함유의 실리콘 게르마늄막을 형성하는 박막의 형성 방법에 있어서, 처리 용기 내로 실리콘과 수소로 이루어지는 실란계 가스와 게르마늄과 수소로 이루어지는 게르마늄계 가스를 실란계 가스와 게르마늄계 가스가 피처리체의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과 처리 용기 내로 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 불순물 함유의 실리콘 게르마늄막을 형성하도록 했기 때문에, 비교적 저온에서도 매입 특성이 양호한 어모퍼스 상태의 불순물 함유의 실리콘 게르마늄막을 형성할 수 있다.
도 1은 본 발명 방법을 실시하기 위한 성막 장치의 제1 실시예의 일 예를 나타내는 구성도이다.
도 2는 본 발명 방법의 제1 실시예에 있어서의 각 가스의 공급 양태의 일 예를 나타내는 타이밍 차트이다.
도 3은 본 발명 방법의 제1 실시예의 각 공정의 일 예를 나타내는 플로우 차트이다.
도 4는 SiH4와 BCl3와의 반응 과정을 모식적으로 나타내는 도면이다.
도 5는 ALD법에 의해 보론 도프의 어모퍼스 상태의 실리콘막을 오목부에 형성했을 때의 전자현미경 사진의 모식도이다.
도 6은 성막 장치의 제2 실시예의 일 예를 나타내는 구성도이다.
도 7은 본 발명 방법의 제2 실시예에 있어서의 각 가스의 공급 양태의 일 예를 나타내는 타이밍 차트이다.
도 8은 본 발명 방법의 제2 실시예의 각 공정의 일 예를 나타내는 플로우 차트이다.
도 9는 본 발명 방법의 제3 실시예의 공정을 설명하기 위한 설명도이다.
도 10은 본 발명 방법에 의해 형성한 박막을 이용한 반도체 소자의 일 예를 나타내는 확대 단면도이다.
도 11은 본 발명 방법의 제4 실시예를 설명하기 위한 상부 전극의 근방을 나타내는 단면도이다.
도 12는 반도체 웨이퍼의 표면에 형성된 오목부를 매입할 때의 일 예를 나타내는 도면이다.
(발명을 실시하기 위한 형태)
이하에, 본 발명에 따른 박막의 형성 방법 및 성막 장치의 일 실시예를 첨부 도면에 기초하여 상술한다.
＜제1 실시예＞
도 1은 본 발명 방법을 실시하기 위한 성막 장치의 제1 실시예의 일 예를 나타내는 구성도이다. 도시하는 바와 같이, 이 성막 장치(12)는 하단(下端)이 개방된 통체 형상으로 이루어진 배치식(batch type)의 종형의 처리 용기(14)를 갖고 있다. 이 처리 용기(14)는, 예를 들면 내열성이 높은 석영을 이용할 수 있다.
이 처리 용기(14)의 천정부에는, 개구된 배기구(16)가 형성됨과 함께, 이 배기구(16)에, 예를 들면 직각으로 횡방향으로 굴곡된 배기 노즐(18)이 연이어 설치되어 있다. 그리고, 이 배기 노즐(18)에는, 도중에 압력 제어 밸브(20)나 진공 펌프(22) 등이 사이에 설치된 진공 배기계(24)가 접속되어 있고, 상기 처리 용기(14) 내의 분위기를 진공흡인하여 배기할 수 있게 되어 있다.
상기 처리 용기(14)의 하단은, 예를 들면 스테인리스 스틸제의 통체 형상의 매니폴드(manifold; 26)에 의해 지지되어 있고, 이 매니폴드(26)의 하방으로부터 복수매의 피처리체로서의 반도체 웨이퍼(W)를 다단으로 소정의 피치(pitch)로 올려놓은 보지 수단으로서의 석영제의 웨이퍼 보트(28)가 승강 가능하게, 삽입 및 이탈이 자유롭게 이루어져 있다. 상기 처리 용기(14)의 하단과 상기 매니폴드(26)의 상단과의 사이에는, O링 등의 시일 부재(30)가 개재되어, 이 부분의 기밀성을 유지하고 있다. 본 실시예의 경우에 있어서, 이 웨이퍼 보트(28)에는, 예를 들면 50∼100매 정도의, 직경이 300mm인 반도체 웨이퍼(W)를 대략 등(等) 피치로 다단으로 지지할 수 있게 되어 있다. 또한, 상기 매니폴드(26)의 부분을 석영에 의해 상기 처리 용기(14)측과 일체로 성형하는 장치예도 있다.
이 웨이퍼 보트(28)는, 석영제의 보온통(32)을 개재하여 테이블(34) 상에 올려놓여져 있고, 이 테이블(34)은, 매니폴드(26)의 하단 개구부를 개폐하는 덮개부(36)를 관통하는 회전축(38)의 상단부에 지지된다. 그리고, 이 회전축(38)의 상기 덮개부(36)에 대한 관통부에는, 예를 들면 자성 유체 시일(40)이 개설되어, 이 회전축(38)을 기밀하게 시일하면서 회전 가능하게 지지하고 있다. 또한, 덮개부(36)의 주변부와 매니폴드(26)의 하단부에는, 예를 들면 O링 등으로 이루어지는 시일 부재(42)가 개설되어 있어, 처리 용기(14) 내의 시일성을 보지하고 있다.
상기한 회전축(38)은, 예를 들면 보트 엘리베이터 등의 승강 기구(44)에 지지된 아암(46)의 선단에 부착되어 있어, 웨이퍼 보트(28) 및 덮개부(36) 등을 일체적으로 승강할 수 있도록 이루어져 있다. 또한, 상기 테이블(34)을 상기 덮개부(36)측으로 고정해서 설치하여, 웨이퍼 보트(28)를 회전시키는 일 없이 반도체 웨이퍼(W)의 처리를 행하도록 해도 좋다.
상기 처리 용기(14)의 측부에는, 이를 둘러싸도록 하여 카본 와이어제의 히터로 이루어지는 가열 수단(48)이 설치되어 있어, 이 내측에 위치하는 상기 반도체 웨이퍼(W)를 가열할 수 있게 되어 있다. 또한 이 가열 수단(48)의 외주에는, 단열재(50)가 설치되어 있어, 이 열적 안정성을 확보하게 되어 있다. 그리고, 상기 매니폴드(26)에는, 각종의 가스를 이 처리 용기(14) 내로 도입하여 공급하기 위한 각종의 가스 공급 수단이 설치되어 있다.
구체적으로는, 이 매니폴드(26)에는, 상기 처리 용기(14) 내로 실리콘과 수소로 이루어지는 성막용의 실란계 가스를 공급하는 실란계 가스 공급 수단(52)과, 처리 용기(14) 내로 불순물 함유 가스를 공급하는 불순물 함유 가스 공급 수단(54)이 각각 설치되어 있다. 또한, 여기에서는, 필요에 따라서 퍼지 가스나 압력 조정용 가스를 처리 용기(14) 내로 공급하는 지원 가스 공급 수단(56)도 설치되어 있다. 여기에서는 퍼지 가스나 압력 조정용 가스로서 N2 가스를 이용한다. 또한, 이 N2 가스 대신에 Ar이나 He 등의 희가스(rare gas)를 이용할 수 있다.
상기 실란계 가스 공급 수단(52), 불순물 함유 가스 공급 수단(54) 및 지원 가스 공급 수단(56)은, 상기 매니폴드(26)의 측벽을 관통시켜 그의 선단부를 처리 용기(14) 내로 향하도록 하여 설치한 가스 노즐(52A, 54A 및 56A)을 각각 갖고 있다. 상기 각 가스 노즐(52A, 54A, 56A)에는 각각 가스 통로(62, 64, 66)가 접속됨과 함께, 각 가스 통로(62, 64, 66)에는 각각 개폐 밸브(62A, 64A, 66A) 및 매스 플로우 컨트롤러와 같은 유량 제어기(62B, 64B, 66B)가 순차로 개설되어 있어, 실란계 가스나 불순물 함유 가스나 N2 가스를 각각 유량 제어하면서 흘리게 되어 있다. 여기에서 실란계 가스로서는 전술한 바와 같이 실리콘과 수소로 이루어지는 실란계 가스, 즉 실리콘과 수소로만 이루어지는 실란계 가스, 예를 들면 모노실란을 이용하고, 불순물 함유 가스로서는 BCl3 가스를 이용하고, 퍼지 가스나 압력 조정용 가스로서는 N2 가스를 이용하고 있다.
그리고, 이 성막 장치에는, 각 가스의 공급 개시나 공급 정지, 프로세스 온도, 프로세스 압력 등을 제어하거나, 이 성막 장치 전체의 동작을 제어하기 위해, 예를 들면 마이크로 컴퓨터 등으로 이루어지는 제어 수단(70)이 설치되어 있다. 이 제어 수단(70)은, 이 성막 장치(12)의 동작을 제어할 때에 이용하는 프로그램을 기억하기 위해 기억 매체(72)를 갖고 있다. 이 기억 매체(72)는, 예를 들면 플렉시블 디스크, CD(Compact Disc), 하드 디스크, 플래시 메모리 혹은 DVD 등으로 이루어진다.
다음으로, 전술한 바와 같이 구성된 제1 실시예의 성막 장치(12)를 이용하여 행해지는 본 발명의 성막 방법의 제1 실시예에 대해서 설명한다. 이하에 설명하는 각 동작은, 전술한 바와 같이 컴퓨터로 이루어지는 제어 수단(70)의 제어하에 행해진다.
도 2는 본 발명 방법의 제1 실시예에 있어서의 각 가스의 공급 양태의 일 예를 나타내는 타이밍 차트이고, 도 3은 본 발명 방법의 제1 실시예의 각 공정의 일 예를 나타내는 플로우 차트이고, 도 4는 SiH4와 BCl3와의 반응 과정을 모식적으로 나타내는 도면이다. 본 발명 방법은, 상기 처리 용기(14) 내에 실리콘과 수소로 이루어지는 실란계 가스를 이 실란계 가스가 상기 반도체 웨이퍼(W)의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과 상기 처리 용기(14) 내에 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 상기 불순물 함유의 실리콘막을 형성하도록 하고 있다.
도 2의 타이밍 차트에 있어서 펄스가 기립되어 있는 부분은 가스를 공급하고 있는 상태를 나타내고 있다. 구체적으로는, 우선 실란계 가스로서, 예를 들면 SiH4(모노실란) 가스를 처리 용기(14) 내로 공급함으로써 제1 가스 공급 공정(도 3의 S1)을 행한다(도 2의 (A) 참조). 이 제1 가스 공급 공정에서는, 피처리체인 반도체 웨이퍼(W)의 표면에 모노실란 가스가 흡착되는 상태로 상기 모노실란 가스를 공급한다. 다음으로, 처리 용기(14) 내에 잔류하는 가스를 배제하는 퍼지 공정(도 3의 S2)을 행한다(도 2의 (C) 참조). 또한, 이 퍼지 공정은 생략해도 좋다.
다음으로, 불순물 함유 가스로서, 예를 들면 BCl3 가스를 처리 용기(14) 내로 공급함으로써 제2 가스 공급 공정(도 3의 S3)을 행한다(도 2의 (B) 참조). 이에 따라, BCl3 가스가 상기 반도체 웨이퍼(W)의 표면에 흡착되어 있던 SiH4와 반응하여 매우 얇은, 예를 들면 1원자 레벨 두께의 보론(B)이 도프된 실리콘막이 형성된다.
다음으로 재차, 처리 용기(14) 내에 잔류하는 가스를 배제하는 퍼지 공정(도 3의 S4)을 행한다(도 2의 (C) 참조). 또한, 이 퍼지 공정은 생략해도 좋다. 그리고, 상기한 각 공정 S1∼S4로 이루어지는 1사이클을 소정의 사이클수만큼 반복했는지 아닌지가 판단된다(도 3의 S5). 여기에서, 1사이클이란, 제1 가스 공급 공정(S1)을 행한 후에 다음의 제1 가스 공급 공정(S1)을 행할 때까지의 기간으로서 정의된다.
상기 스텝 S5에서 소정의 사이클수에 도달해 있지 않은 경우에는(S5의 NO), 스텝 S1로 되돌아가 소정의 사이클수에 도달할 때까지 스텝 S1∼S4가 반복하여 행해지게 되어, 보론이 도프된 어모퍼스 상태의 실리콘막이 적층되어 간다. 그리고, 상기 반복이 소정의 사이클수에 도달한 경우에는(S5의 YES), 성막 처리가 종료되게 된다. 이러한 성막 방법은, 소위 ALD(Atomic Layer Deposition)라고도 일컬어진다.
실제의 처리에서는, 우선, 웨이퍼 보트(28)에 미처리의 반도체 웨이퍼(W)가 다단으로 지지되어 있고, 이 상태로 미리 가열되어 있는 처리 용기(14) 내에 그의 하방으로부터 반입되어 밀폐 상태로 수용되어 있다. 이 반도체 웨이퍼(W)의 직경은, 예를 들면 300mm이며, 여기에서는 50∼100매 정도 수용된다. 이 반도체 웨이퍼(W)의 표면에는, 전(前) 공정에 있어서, 예를 들면 앞서 도 12를 참조하여 설명한 바와 같이, 절연층(2)이 형성되고, 이 절연층(2)에 콘택트홀이나 배선홈과 같은 오목부(4)가 형성되어 있다.
상기 처리 용기(14) 내의 분위기는, 이 성막 처리 중에는 진공 배기계(24)에 의해 상시 진공흡인되어 압력 조정되고 있다. 또한, 반도체 웨이퍼(W)는, 웨이퍼 보트(28)를 회전시킴으로써 성막 처리 중에는 소정의 회전수로 회전되고 있다. 그리고, 전술한 바와 같이 각종의 가스가 순차로 반복하여 처리 용기(14) 내로 공급되어 성막 처리가 행해진다. 제1 가스 공급 공정(S1)에서는, 상기 모노실란 가스는 실란계 가스 공급 수단(52)의 가스 노즐(52A)로부터 유량 제어되면서 공급된다. 이 모노실란 가스는 처리 용기(14) 내를 상승하면서 회전되고 있는 반도체 웨이퍼(W)의 표면에 흡착되게 되고, 또한 여분의 가스는 상부의 배기구(16) 및 배기 노즐(18)을 개재하여 진공 배기계(24)에 의해 배기되어 간다.
이때의 프로세스 조건은, 모노실란 가스의 유량은, 예를 들면 100∼4000sccm의 범위 내에서, 예를 들면 1200sccm 정도, 프로세스 압력은 27∼6665Pa(0.2∼50Torr)의 범위 내에서, 예를 들면 533Pa(4Torr) 정도, 프로세스 온도는 350∼600℃의 범위 내에서, 예를 들면 400℃ 정도, 가스의 공급 기간(T1)은 1∼300초의 범위 내에서, 예를 들면 60초 정도이다.
여기에서, 프로세스 온도가 350℃보다도 낮으면, 반도체 웨이퍼(W)의 표면에 모노실란이 흡착되기 어려워지기 때문에 바람직하지 않고, 또한 600℃보다도 온도가 높은 경우에는 모노실란이 열분해하여 실리콘막이 퇴적되어 버리기 때문에 바람직하지 않다. 또한, 프로세스 압력이 27Pa보다도 낮으면, 압력이 너무 낮아서 모노실란의 흡착이 발생하기 어려워져 바람직하지 않다. 또한 6665Pa보다도 높으면, 복수층의 모노실란이 흡착되어 막 중의 보론 농도 제어가 어려워지기 때문에 바람직하지 않다.
이 제1 가스 공급 공정 직후의 퍼지 공정(S2)에서는, 지원 가스 공급 수단(56)의 가스 노즐(56A)로부터 N2 가스가 유량 제어되면서 공급된다. 여기에서는 N2 가스는 퍼지 가스로서 이용되어, 처리 용기(14) 내에 잔류하는 모노실란 가스를 배제하기 위해 이용된다. 여기에서는, 이 N2 가스는 퍼지 공정의 전체 기간에 걸쳐 공급하는 것이 아니라, 일부의 기간, 예를 들면 전반 절반의 기간만 공급하고 후반 절반의 기간에는 공급하지 않고 진공흡인만을 계속적으로 행하도록 하고 있다.
이때의 프로세스 조건에 관해서는, N2 가스의 유량은, 예를 들면 최대 5slm 정도이다. 프로세스 압력은 27∼6665Pa의 범위 내, 프로세스 온도는 350∼600℃의 범위 내, 퍼지 기간(T2)은 0∼300초의 범위 내에서, 예를 들면 30초 정도이다.
이 퍼지 공정 후의 제2 가스 공급 공정(S3)에서는, 상기 BCl3 가스는 불순물 함유 가스 공급 수단(54)의 가스 노즐(54A)로부터 유량 제어되면서 공급된다. 이와 동시에 압력 조정용 가스로서 N2 가스가 지원 가스 공급 수단(56)의 가스 노즐(56A)로부터 유량 제어되면서 공급된다(도 2의 (C) 참조). 이 BCl3 가스와 N2 가스는 처리 용기(14) 내를 상승하고, BCl3 가스는 반도체 웨이퍼(W)의 표면에 흡착되어 있는 모노실란과 반응해 보론이 함유된 어모퍼스의 실리콘막이 형성되게 된다. 그리고, 여분의 가스는 상부의 배기구(16) 및 배기 노즐(18)을 개재하여 진공 배기계(24)에 의해 배기되어 간다.
이때의 프로세스 조건은, BCl3 가스의 유량은, 예를 들면 1∼500sccm의 범위 내에서, 예를 들면 100sccm 정도, N2 가스의 유량은 최대 5slm 정도, 프로세스 압력은 27∼6665Pa(0.2∼50Torr)의 범위 내에서, 예를 들면 533Pa(4Torr) 정도, 프로세스 온도는 350∼600℃의 범위 내에서, 예를 들면 400℃ 정도, 가스의 공급 기간(T3)은 1∼300초의 범위 내에서, 예를 들면 60초 정도이다.
여기에서, 프로세스 온도가 350℃보다도 낮으면, 반도체 웨이퍼(W)의 표면에 흡착되어 있는 모노실란과 BCl3과의 반응이 발생하기 어려워지기 때문에 바람직하지 않고, 또한 600℃보다도 온도가 높은 경우에는 온도 상승에 시간을 필요로 하기 때문에 바람직하지 않다.
이 제2 가스 공급 공정 직후의 퍼지 공정(S4)에서는, 스텝 S2의 퍼지 공정과 동일하게 지원 가스 공급 수단(56)의 가스 노즐(56A)로부터 N2 가스가 유량 제어되면서 공급된다. 실제로는, N2 가스는 제2 가스 공급 공정으로부터 연속하여 공급되고 있다. 여기에서는 N2 가스는 퍼지 가스로서 이용되고, 처리 용기(14) 내에 잔류하는 BCl3 가스를 배제하기 위해 이용된다. 여기에서는, 이 N2 가스는 퍼지 공정의 전체 기간에 걸쳐 공급되는 것이 아니라, 일부의 기간, 예를 들면 전반 절반의 기간만 공급되고, 후반 절반의 기간에는 공급되지 않고 진공 흡인만을 계속적으로 행하도록 하고 있다.
이때의 프로세스 조건에 관해서는, 앞의 스텝 S2의 퍼지 공정과 동일하다. 즉, N2 가스의 유량은, 예를 들면 최대 5slm 정도이다. 프로세스 압력은 27∼6665Pa의 범위 내, 프로세스 온도는 350∼600℃의 범위 내, 퍼지 기간(T4)은 0∼300초의 범위 내에서, 예를 들면 30초 정도이다.
이상과 같은 스텝 S1∼S4의 각 공정으로 이루어지는 1사이클이, 소정의 횟수만 반복하여 행해진다. 이 사이클수는, 성막해야 할 목표의 막두께에 의존하지만, 1사이클에서, 예를 들면 0.2∼0.7nm 정도의 막두께의 성막이 행해지기 때문에, 예를 들면 60nm 정도의 막두께를 필요로 한다면, 100사이클 정도 실행되게 된다. 이상과 같이 하여, 불순물로서 B(보론)이 도프된 매우 얇은 원자 레벨 두께의 어모퍼스의 실리콘막으로 이루어지는 박막이 적층 형성되게 되어, 반도체 웨이퍼(W)의 표면에 형성되어 있는 오목부(4)(도 12 참조) 내를 매입성이 양호한 상태로 매입할 수 있다.
여기에서 상기 성막에서 발생하고 있는 보론 도프의 어모퍼스 실리콘막의 성막 과정을 도 4에 나타내는 모식도를 참조하여 설명한다. 도 4는 보론 도프의 어모퍼스 실리콘막의 성막 과정을 양자 화학 계산을 이용하여 시뮬레이션했을 때의 결과를 나타내는 모식도이다. 각 도의 아래에는 활성화 에너지(eV)가 기재되어 있다. 여기에서는 특히 SiH4와 BCl3를 이용한 상호 공급(ALD법)에 의한 저온 성막의 가능성을 시뮬레이션에 의해 검증했다.
우선, 외부로부터 도입된 SiH4가, 반도체 웨이퍼의 표면에 이미 형성되어 있는 Si-B 결합에 접근하면(도 4의 (A) 참조), B원자에 의한 촉매 작용이 작용하여, 도 4의 (B)에 나타내는 바와 같이 SiH4로부터 H2가 제거됨으로써 SiH2가 생기고, 이 SiH2가 B흡착 사이트에 용이하게 취입되게 된다. 구체적으로는, SiH2의 B흡착 사이트로의 활성화 에너지는 1.2eV 정도로 저하된다. 또한, B(보론)이 없는 경우에는 활성화 에너지는 ＋2.4eV 정도이다. 그 후는, 도 4의 (C)에 나타내는 바와 같이, Si-Si 결합이 연쇄적으로 형성되어 가게 된다.
이상의 점에서, 종래 행해지고 있던 SiH4만의 단독 공급으로는 실용적인 성막이 불가능했던 350℃ 정도의 저온하에 있어서도 성막이 가능해지고, 또한 가스를 교대로 공급하는 ALD 성막함으로써 스텝 커버리지가 양호한 박막이 얻어진다고 생각된다.
한편, SiH4만을 이용하여 행하는 통상의 CVD법으로는, 실용적인 성막을 행하는 것은 거의 불가능했다. 또 Si2H6만을 이용한 CVD법에서는 프로세스 온도가 400℃라도 성막은 가능했지만, 그의 스텝 커버리지는 약 80％ 정도에 지나지 않아, 양호한 결과를 얻을 수 없었다.
이와 같이, 진공 배기가 가능하게 이루어진 처리 용기(14) 내에서 반도체 웨이퍼(W)의 표면에 불순물 함유의 실리콘막을 형성하는 박막의 형성 방법에 있어서, 처리 용기(14) 내로 실리콘과 수소로 이루어지는 실란계 가스를 당해 실란계 가스가 반도체 웨이퍼(W)의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과 처리 용기(14) 내로 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 불순물 함유의 실리콘막을 형성하도록 했기 때문에, 비교적 저온에서도 매입 특성이 양호한 어모퍼스 상태의 불순물 함유의 실리콘막을 형성할 수 있다.
＜본 발명 방법의 평가＞
여기에서 본 발명 방법을 실제로 실시하여, 보론이 도프된 어모퍼스의 실리콘막을 형성했기 때문에, 그의 평가 결과에 대해서 설명한다. 여기에서 반도체 웨이퍼로서 실리콘 기판을 이용하고, 이 표면에 하지(base)층으로서 실리콘 산화막을 형성하고, 이 실리콘 산화막에 홀 지름이 50nm이고, 애스펙트비가 7인 오목부를 형성했다. 그리고, 이 실리콘 산화막 상에 불순물로서 보론이 도프된 어모퍼스의 실리콘막을 형성했다.
성막 방법으로서는, 앞서 도 2의 (A)∼도 2의 (C)를 참조하여 설명한 성막 방법을 이용했다. 실란계 가스로서 SiH4를 이용하고, 불순물 함유 가스로서 BCl3를 이용했다. 프로세스 조건은, SiH4 가스의 유량은 2000sccm, BCl3 가스의 유량은 200sccm, N2 가스의 유량은 퍼지 가스로서 이용했을 때는 2slm, 압력 조정용 가스로서 이용했을 때는 1slm이다. 프로세스 온도는 전체를 통틀어 400℃로 설정하고, 제1 가스 공급 공정 및 제2 가스 공급 공정에 있어서의 프로세스 압력은 모두 533Pa(4Torr)이다. 각 공정의 시간은, T1이 30초, T2가 30초, T3이 30초, T4가 30초이다.
이와 같이 하여, 표면이 트렌치 구조(trench structure)로 이루어진 웨이퍼에 대하여 성막한 결과, 60cycle로 180Å의 보론 도프의 어모퍼스 상태의 실리콘막을 얻을 수 있었다. 이때의 결과를 도 5에 나타낸다. 도 5는 상기와 같이 ALD법에 의해 보론 도프의 어모퍼스 상태의 실리콘막을 오목부에 형성했을 때의 전자현미경 사진의 모식도를 나타낸다. 여기에서는 오목부의 직경은 50nm이며, 또한, 오목부의 애스펙트비(A/R)는 “7”이다. 도면 중에는, 오목부 내를 따라서 막두께의 치수가 기재되어 있다. 이 도 5로부터 판단하면, 스텝 커버리지는 95％ 이상으로 우수한 결과를 얻을 수 있었다.
또한, 상기 성막 방법의 제1 실시예에서는, 도 2의 (C)에 나타내는 바와 같이 N2 가스를, 퍼지 공정(T2, T4)에서는 퍼지 가스로서 공급하고, 제2 가스 공급 공정에서는 압력 조정용 가스로서 공급했지만, 이에 한정되지 않고, 이하에 설명하는 바와 같이 공급하도록 해도 좋다. 도 2의 (D)∼도 2의 (F)는 N2 가스의 공급 형태의 변형 실시예를 나타낸다. 도 2의 (D)에 나타내는 경우는, 도 2의 (C)에 나타내는 경우와는 달리, 제2 가스 공급 공정의 전후에 있어서의 양 퍼지 공정에 있어서 전반의 부분에서 N2 가스를 공급하지 않고, 후반의 부분에서 N2 가스를 공급하도록 하고 있다. 그리고, 제2 가스 공급 공정에서는 도 2의 (C)의 경우와 동일하게 N2 가스를 압력 조정용 가스로서 공급하고 있다.
도 2의 (E)에 나타내는 경우는, 제2 가스 공급 공정 전후의 양 퍼지 공정에 있어서의 N2 가스의 공급 형태는 도 2의 (C)에 나타내는 경우와 동일하고, 제2 가스 공급 공정에서는 N2 가스(압력 조정용 가스)를 공급하지 않도록 하고 있다. 또한, 도 2의 (D)에 나타내는 경우에 있어서, 제2 가스 공급 공정에서 N2 가스를 공급하지 않도록 해도 좋다.
도 2의 (F)에 나타내는 경우는, 상기와는 달리, 제2 가스 공급 공정 전후의 양 퍼지 공정에서는 전체의 기간에 걸쳐 N2 가스(퍼지 가스)를 공급하지 않도록 하고, 제2 가스 공급 공정에서는 N2 가스(압력 조정용 가스)를 도 2의 (C)에 나타내는 경우와 동일하게 공급하도록 하고 있다. 이와 같이, 퍼지 가스나 압력 조정용 가스의 공급은 여러 가지의 실시 형태를 취할 수 있다. 전술한 바와 같이 제2 가스 공급 공정에 있어서 압력 조정용 가스를 공급하는 이유는, 제1 및 제2 가스 공급 공정 간에 있어서 압력이 큰 폭으로 변화하면 실리콘의 마이그레이션이 발생하기 쉬워지기 때문이다.
＜제2 실시예＞
다음으로 본 발명의 성막 장치 및 박막의 형성 방법의 제2 실시예에 대해서 설명한다. 앞의 제1 실시예에서는 어모퍼스 상태로 불순물 함유의 실리콘막을 형성하는 경우에 대해서 설명했지만, 이 제2 실시예에서는 어모퍼스 상태로 불순물 함유의 실리콘 게르마늄막을 형성하게 된다.
도 6은 이러한 성막 장치의 제2 실시예의 일 예를 나타내는 구성도이고, 도 7은 본 발명 방법의 제2 실시예에 있어서의 각 가스의 공급 양태의 일 예를 나타내는 타이밍 차트이고, 도 8은 본 발명 방법의 제2 실시예의 각 공정의 일 예를 나타내는 플로우 차트이다. 또한, 도 6 내지 도 8에 있어서, 각각 도 1 내지 도 3에 나타내는 부분과 동일 부분에 대해서는 동일 참조 부호를 붙여, 그의 설명을 생략한다.
도 6에 나타내는 바와 같이, 이 제2 실시예에 따른 성막 장치(12)에서는, 전술한 바와 같이 박막으로서 어모퍼스 상태로 불순물 함유의 실리콘 게르마늄막을 형성하는 점에서, 가스 공급 수단으로는, 앞서 설명한 실란계 가스 공급 수단(52), 불순물 함유 가스 공급 수단(54) 및 지원 가스 공급 수단(56)에 더하여 게르마늄계 가스 공급 수단(80)을 형성하고 있다. 이 게르마늄계 가스 공급 수단(80)은, 상기 다른 가스 공급계와 동일하게, 상기 매니폴드(26)의 측벽을 관통시켜 그의 선단부를 처리 용기(14) 내로 향하게 하여 형성한 가스 노즐(80A)을 갖고 있다.
이 가스 노즐(80A)에는, 가스 통로(82)가 접속됨과 함께, 이 가스 통로(82)에는, 개폐 밸브(82A) 및 매스 플로우 컨트롤러와 같은 유량 제어기(82B)가 순차로 개설되어 있어, 게르마늄계 가스를 유량 제어하면서 흘리게 되어 있다. 이 게르마늄계 가스로서는, GeH4 가스와 GeH6 가스와 Ge2H6 가스로 이루어지는 군으로부터 선택되는 1 이상의 가스를 포함할 수 있으며, 여기에서는 GeH4 가스를 이용하고 있다.
이 제2 실시예의 성막 장치(12)를 이용하여 행해지는 성막 방법의 제2 실시예에서는, 도 7 및 도 8에 나타내는 바와 같이, GeH4 가스(도 7의 (D) 및 도 8의 S1 참조)는, 실란계 가스인 SiH4 가스와 동시에, 또한 동기(同期)시켜 처리 용기(14) 내로 공급하도록 하고 있다. 즉, 이 GeH4 가스는, 도 7에 나타내는 각 사이클 중의 제1 가스 공급 공정(T1)에서 공급되게 되고, 제1 실시예의 경우와 동일하게 ALD법에 의해 성막된다. 이에 따라, 실리콘과 게르마늄으로 이루어지는 막 중에 불순물로서 보론(B)이 취입되어, 보론 함유의 어모퍼스 상태의 실리콘 게르마늄막이 형성되게 된다.
이 경우, 퍼지 공정은, 도 2 등을 참조하여 제1 실시예에서 설명한 것과 동일한 양태로 행해진다. 또한, 제1 가스 공급 공정, 제2 가스 공급 공정 및 퍼지 공정에 있어서의 프로세스 조건, 예를 들면 프로세스 압력, 프로세스 온도, 각 가스의 유량은, 제1 실시예에서 설명한 경우와 동일하다. 이 경우, 제1 가스 공급 공정에 있어서의 게르마늄계 가스의 유량은, 100∼2000sccm의 범위 내이며, 예를 들면 500sccm 정도이다.
또한, 이 앞의 제1 실시예에서 N2 가스의 공급 양태에 대해서 2의 (D) 내지 도 2의 (F)를 참조하여 여러 가지로 설명했지만, 이 여러 가지의 공급 양태에 대해서도 이 제2 실시예에 대하여 적용할 수 있음은 물론이다.
이와 같이, 진공 배기가 가능하게 이루어진 처리 용기(14) 내에서 피처리체의 표면에 불순물 함유의 실리콘 게르마늄막을 형성하는 박막의 형성 방법에 있어서, 처리 용기(14) 내로 실리콘과 수소로 이루어지는 실란계 가스와 게르마늄과 수소로 이루어지는 게르마늄계 가스를, 실란계 가스와 게르마늄계 가스가 반도체 웨이퍼(W)의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과, 처리 용기(14) 내로 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 불순물 함유의 실리콘 게르마늄막을 형성하도록 했기 때문에, 비교적 저온에서도 매입 특성이 양호한 어모퍼스 상태의 불순물 함유의 실리콘 게르마늄막을 형성할 수 있다.
＜제3 실시예＞
다음으로, 본 발명 방법의 제3 실시예에 대해서 설명한다. 앞서 설명한 성막 방법에서는, 제1 실시예에 있어서는 박막으로서 어모퍼스 상태의 보론 도프의 실리콘막을 형성하고, 제2 실시예에 있어서는 박막으로서 어모퍼스 상태의 보론 도프의 실리콘 게르마늄막을 형성하는 경우를 예를 들어 설명했지만, 이들을 조합하도록 해도 좋다. 도 9는 이러한 본 발명 방법의 제3 실시예의 공정을 설명하기 위한 설명도이다. 여기에서는, 도전막 상에 상기 각 박막을 형성하고, 추가로 마지막에 어닐 처리를 행하는 경우를 예를 들어 설명한다.
우선, 도 9의 (A)에 나타내는 바와 같이, 피처리체로 이루어지는 반도체 웨이퍼(W)의 표면에는 도전막(90)이 형성되어 있다. 이 도전막(90)으로서는, 예를 들면 전극으로서 많이 이용되는 TiN막 등이 적용된다. 그리고, 이 도전막(90) 상에, 성막 방법의 상기 제1 실시예 또는 이 변형 실시예를 이용하여, 박막으로서 어모퍼스 상태의 보론 도프의 실리콘막(92)을 형성한다.
다음으로, 도 9의 (B)에 나타내는 바와 같이, 이 실리콘막(92) 상에 성막 방법의 상기 제2 실시예 또는 이 변형예를 이용하여, 박막으로서 어모퍼스 상태의 보론 도프의 실리콘 게르마늄막(94)을 형성한다. 여기에서 상기 실리콘막(92)의 두께는, 예를 들면 2nm 이하이며, 상기 실리콘 게르마늄막(94)의 두께는, 예를 들면 90nm 이하이다. 이 경우, 도 6에 나타내는 제2 실시예의 성막 장치를 이용하면, 1개의 성막 장치로 상기 실리콘막(92)과 상기 실리콘 게르마늄막(94)을 연속적으로 형성할 수 있다.
다음으로, 도 9의 (C)에 나타내는 바와 같이, 이들 각 박막에 대하여 어닐 처리(어닐 공정)를 시행하여 상기 실리콘 게르마늄막(94) 중의 게르마늄을 양 박막(92, 94) 중에 확산시켜 혼합시켜서 혼합막(96)을 형성한다. 이 어닐 공정의 온도는, 예를 들면 410∼500℃의 범위 내이다. 또한, 이 어닐 공정은 필요에 따라서 행하면 좋고, 이 어닐 공정을 행하지 않는 경우도 있다.
여기에서, 상기 실리콘 게르마늄막(94)의 두께는, 예를 들면 90nm로 두껍기 때문에, 이 실리콘 게르마늄막(94)을 형성할 때에, 성막 방법의 제2 실시예를 이용하여 도중의 두께, 예를 들면 10nm 정도까지 실리콘 게르마늄막(94)을 형성하고, 나머지 80nm의 두께는 종래의 성막 방법인 CVD(Chemical Vapor Deposition)법에 의해 보론 도프의 실리콘 게르마늄막을 형성하도록 해도 좋다. 이 경우에도, 마지막에는 어닐 처리를 행하는 것이 바람직하다.
이와 같이 하여, 혼합막(96)을 형성함으로써, 예를 들면 트렌치 부분과 같은 오목부를 매입하는 경우, 시드층으로서 보론 도프의 B-Si막을 형성한 후에 보론 도프의 B-SiGe막을 성막하도록 하면, 저온 성막에서도 스텝 커버리지가 양호하고, 또한 우수한 매입 특성을 얻을 수 있다는 이점을 가질 수 있다.
＜반도체 소자로의 응용예＞
다음으로, 본 발명 방법에 의해 형성한 박막을 적용한 반도체 소자의 응용예에 대해서 설명한다. 도 10은 본 발명 방법에 의해 형성한 박막을 이용한 반도체 소자의 일 예를 나타내는 확대 단면도이다. 이 반도체 소자(100)는, 예를 들면 실린더 구조의 커패시터(102)로 이루어진다. 구체적으로는, 이 커패시터(102)는, 예를 들면 실리콘 기판으로 이루어지는 반도체 웨이퍼(W)의 표면에 오목부 형상으로 움푹 패이게 형성된 미세한 실린더 홈(104) 내에 형성되어 있다.
즉, 이 커패시터(102)는, 상기 오목부 형상의 실린더 홈(104)의 내벽을 따라서 형성된 하부 전극(106)을 갖고 있고, 이 하부 전극(106) 상에 고유전율막(108) 및 상부 전극(110)을 순차로 적층하여 형성되어 있다. 상기 하부 전극(106) 및 상부 전극(110)으로서는 각각, 예를 들면 TiN막을 이용할 수 있고, 상기 고유전율막(108)으로서는, 예를 들면 산화 지르코늄(ZrO)을 이용할 수 있다.
그리고, 상기 상부 전극(110) 상에 도전막(112)을 형성함으로써, 상기 실린더 홈(104) 내를 매입하여, 이 도전막(112) 상에, 예를 들면 텅스텐막으로 이루어지는 배선막(114)을 스퍼터 등에 의해 형성하게 된다. 여기에서, 상기 실린더 홈(104) 내의 매입용 도전막(112)으로서 전술한 본 발명 방법으로 형성된 실리콘막(92)이나 실리콘 게르마늄막(94)이나 혼합막(96)(도 9 참조)을 이용한다.
상기 실린더 구조의 커패시터(102)의 실린더 홈(104) 내를 매입할 때에 있어서, 예를 들면 CVD법에 의해 보론 도프의 실리콘 게르마늄막을 성막하는 종래 이용되고 있던 성막 방법으로는 충분한 스텝 커버리지를 얻을 수 없어 실용적이지 않았지만, 전술한 바와 같은 본 발명 방법에 의한 성막 방법을 채용함으로써, 높은 스텝 커버리지로 실린더 홈(104) 내를 매입할 수 있다.
또한, 전술한 바와 같은 본 발명 방법에 의해 형성한 박막, 즉 실리콘막(92)이나 실리콘 게르마늄막(94)이나 혼합막(96)에 의해, 스퍼터를 이용하여 형성한 배선막(114)과 TiN막으로 이루어지는 상부 전극(110)과의 사이의 기계적 스트레스의 내성을 향상시키는 것이 가능해진다.
＜제4 실시예＞
다음으로 본 발명 방법의 제4 실시예에 대해서 설명한다. 도 10에 나타내는 반도체 소자로의 응용예에 있어서는, 예를 들면 TiN막으로 이루어지는 상부 전극(110) 상에 어모퍼스의 보론 도프의 실리콘막(92) 등을 형성하고 있지만, 여기에서 상기 상부 전극(110)으로서 TiN막과 어모퍼스의 보론 도프의 실리콘막(92)을 교대로 복수회 적층시킨 적층 구조를 채용하도록 해도 좋다. 이에 따르면, 이 상부 전극(110) 자체의 스트레스를 완화시킬 수 있다.
도 11은 이러한 본 발명 방법의 제4 실시예를 설명하기 위한 상부 전극의 근방을 나타내는 단면도이다. 여기에서는 막의 적층 순서만을 나타내고, 실린더 홈은 나타나 있지 않다. 또한 도 10에 나타내는 적층 구조와 동일 구성 부분에 대해서는 동일 참조 부호를 붙이고 있다.
이 제4 실시예에서는, 전술한 바와 같이 상기 상부 전극(110)으로서 두꺼운 TiN막 대신에, 도 11에 나타내는 바와 같이 얇은 TiN막(120)과 본 발명 방법에서 형성되는 얇은 어모퍼스의 보론 도프의 실리콘막(92)을 교대로 복수회 반복하여 성막해서 이루어지는 적층막(122)을 이용하고 있다. 도시예에서는, TiN막(120)과 실리콘막(92)의 성막 처리를 3회 반복한 상태를 나타내고 있지만, 이 반복 회수는 특별히 한정되지 않는다. 이때의 상부 전극(110)에 있어서의 실리콘막(92)의 1층의 두께는, 예를 들면 5∼15nm 정도이며, TiN막(120)의 1층 두께는, 예를 들면 5∼20nm 정도이다.
이러한 TiN막(120)을 형성하기 위해서는, 도 1이나 도 6에 나타내는 성막 장치에, 티탄 함유 가스 공급 수단과 질화 가스 공급 수단을 형성하고, 이들 가스를 유량 제어하면서 공급하도록 하면 좋다. 이 티탄 함유 가스로서는, 예를 들면 TiCl4 가스를 이용할 수 있고, 또한 질화 가스로서는 NH3 가스를 이용할 수 있지만, 이들 가스종으로 한정되지 않는다. TiN막(120)의 성막시에는 상기 양 가스를 동시에 처리 용기에 공급하여 CVD법에 의해 성막해도 좋고, 상기 양 가스를 교대로 반복하여 처리 용기에 공급하여 ALD법에 의해 성막해도 좋다.
이에 따르면, 전술한 바와 같이 상부 전극(110) 자체의 스트레스를 완화할 수 있다. 또한, 이 적층막(122)으로 이루어지는 상부 전극(110)과 도전막(112)을 연속하여 동일한 성막 장치 내에서 형성할 수 있다. 또한, 상기한 적층막(122)으로 이루어지는 상부 전극(110) 상에는, 도 10에 있어서 설명한 바와 같이, 도전막(112)으로서 실리콘막(92)이나 실리콘 게르마늄막(94)이나 혼합막(96)이 적층되게 됨은 물론이다.
또한, 상기 성막 방법의 각 실시예에서는, N2 가스를 간헐적으로 공급하도록 하고 있지만, 이에 한정되지 않고, 성막 처리의 전체에 걸쳐 N2 가스를 연속적으로 공급하여 압력이 크게 변동하지 않도록 해도 좋다.
또한, 상기 성막 방법의 각 실시예에서는, 각 퍼지 공정의 퍼지 가스나 제2 가스 공급 공정의 압력 조정용 가스로서 N2 가스를 이용하도록 했지만, 이것 대신에 Ar이나 He 등의 희가스를 이용해도 좋다. 또한, 상기 각 실시예에서는, 각 퍼지 공정의 퍼지 가스나 제2 가스 공급 공정의 압력 조정용 가스로서 N2 가스를 이용하도록 했지만, 상기 N2 가스나 희가스 대신에, 혹은 이들 가스와 함께 혼합시켜 H2(수소) 가스를 이용하도록 해도 좋다. 특히 H2 가스를 이용하면, 이 H2 가스는 실리콘에 대하여 마이그레이션을 억제하도록 작용하기 때문에, 실리콘막이 미립화되어 부착되는 것을 방지하여, 매입 특성을 한층 향상시키는 것이 가능해진다.
또한, 상기 성막 방법의 각 실시예에서는, 주로 제2 가스 공급 공정에 있어서 압력 조정용 가스를 공급하도록 했지만, 이것 대신에, 혹은 이것과 함께 제1 가스 공급 공정에 있어서도 압력 조정용 가스를 공급하도록 해도 좋다. 또한, 상기 각 실시예에서는, 실리콘과 수소로 이루어지는 실란계 가스로서 모노실란을 이용한 경우를 예로 들어 설명했지만, 이에 한정되지 않고, 모노실란 및 디실란이나 트리실란이나 테트라실란 등의 고차(高次) 실란으로 이루어지는 군으로부터 선택되는 1 이상의 가스종을 이용할 수 있다.
또한, 상기 성막 방법의 각 실시예에서는, 어모퍼스의 실리콘막 또는 실리콘 게르마늄막에 불순물(도펀트)을 함유시키기 위해 BCl3 가스를 이용했지만, 이에 한정되지 않고, 상기 불순물 함유 가스는, BCl3 , PH3 , PF3 , AsH3 , PCl3, B2H6으로 이루어지는 군으로부터 선택되는 1 이상의 가스종을 이용할 수 있어, 여러 가지의 불순물이 도프되도록 해도 좋다.
또한, 여기에서는 도 1 및 도 6에 나타내는 바와 같이, 처리 용기(14)가 홑겹으로 되어 있는 단관식의 배치형 성막 장치를 예로 들어 설명했지만, 이에 한정되지 않고, 처리 용기(14)가 내통과 외통으로 이루어지는 이중관식의 배치형 성막 장치에도 본 발명을 적용할 수 있다. 또한, 가스 노즐(52A, 54A, 56A, 80A)은 그의 선단으로부터만 가스를 방출하는 직관식의 가스 노즐을 이용하고 있지만, 이에 한정되지 않고, 처리 용기(14)의 길이 방향을 따라서 배치한 가스관에 대하여 소정의 피치로 복수의 가스 분사공을 형성하여 각 가스 분사공으로부터 가스를 분사하도록 한, 소위 분산형의 가스 노즐을 이용해도 좋다.
또한, 여기에서는 전술한 바와 같이 한번에 복수매의 반도체 웨이퍼(W)를 처리하는 배치식의 성막 장치를 예로 들어 설명했지만, 이에 한정되지 않고, 반도체 웨이퍼(W)를 1매씩 처리하는, 소위 매엽식의 성막 장치에도 본 발명을 적용할 수 있음은 물론이다.
또한, 여기에서는 피처리체로서 반도체 웨이퍼를 예로 들어 설명했지만, 이 반도체 웨이퍼에는 실리콘 기판이나 GaAs, SiC, GaN 등의 화합물 반도체 기판도 포함되며, 또한 이들 기판에 한정되지 않고, 액정 표시 장치에 이용하는 유리 기판이나 세라믹 기판 등에도 본 발명을 적용할 수 있다.
12 : 성막 장치
14 : 처리 용기
28 : 웨이퍼 보트(보지 수단)
48 : 가열 수단
52 : 실란계 가스 공급 수단
54 : 불순물 함유 가스 공급 수단
56 : 지원 가스 공급 수단
70 : 제어 수단
80 : 게르마늄계 가스 공급 수단
W : 반도체 웨이퍼(피처리체)

Claims (20)

  1. 진공 배기가 가능하게 이루어진 처리 용기 내에서 피처리체의 표면에 불순물 함유의 실리콘막을 형성하는 박막의 형성 방법에 있어서,
    상기 처리 용기 내로 실리콘과 수소로 이루어지는 실란계 가스를 당해 실란계 가스가 상기 피처리체의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과 상기 처리 용기 내로 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 상기 불순물 함유의 실리콘막을 형성하도록 한 것을 특징으로 하는 박막의 형성 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 가스 공급 공정에 있어서의 프로세스 온도는, 각각 350∼600℃의 범위 내인 것을 특징으로 하는 박막의 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 가스 공급 공정에 있어서의 프로세스 압력은, 각각 27∼6665Pa(0.2∼50Torr)의 범위 내인 것을 특징으로 하는 박막의 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 가스 공급 공정과 상기 제2 가스 공급 공정과의 사이에는, 상기 처리 용기 내의 잔류 가스를 배제하기 위한 퍼지 공정이 행해지는 것을 특징으로 하는 박막의 형성 방법.
  5. 제4항에 있어서,
    상기 퍼지 공정의 전체 기간 또는 일부의 기간에서는, 잔류 가스의 배제를 촉진하기 위한 퍼지 가스를 공급하도록 하고 있는 것을 특징으로 하는 박막의 형성 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 가스 공급 공정 및 상기 제2 가스 공급 공정 중의 적어도 어느 한쪽의 가스 공급 공정에서는, 압력 조정용 가스가 공급되는 것을 특징으로 하는 박막의 형성 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 실란계 가스는, 모노실란 및 고차 실란으로 이루어지는 군으로부터 선택되는 1 이상의 가스종으로 이루어지는 것을 특징으로 하는 박막의 형성 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 불순물 함유 가스는, BCl3, PH3, PF3, AsH3, PCl3, B2H6으로 이루어지는 군으로부터 선택되는 1 이상의 가스종으로 이루어지는 것을 특징으로 하는 박막의 형성 방법.
  9. 진공 배기가 가능하게 이루어진 처리 용기 내에서 피처리체의 표면에 불순물 함유의 실리콘막을 형성하는 박막의 형성 방법에 있어서,
    상기 처리 용기 내로 실리콘과 수소로 이루어지는 실란계 가스와 게르마늄과 수소로 이루어지는 게르마늄계 가스를 상기 실란계 가스와 상기 게르마늄계 가스가 상기 피처리체의 표면에 흡착되는 상태로 공급하는 제1 가스 공급 공정과 상기 처리 용기 내로 불순물 함유 가스를 공급하는 제2 가스 공급 공정을 교대로 반복하여 행함으로써 어모퍼스 상태로 상기 불순물 함유의 실리콘 게르마늄막을 형성하도록 한 것을 특징으로 하는 박막의 형성 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 가스 공급 공정에 있어서의 프로세스 온도는, 각각 350∼600℃의 범위 내인 것을 특징으로 하는 박막의 형성 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 제1 및 제2 가스 공급 공정에 있어서의 프로세스 압력은, 각각 27∼6665Pa(0.2∼50Torr)의 범위 내인 것을 특징으로 하는 박막의 형성 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 가스 공급 공정과 상기 제2 가스 공급 공정과의 사이에는, 상기 처리 용기 내의 잔류 가스를 배제하기 위한 퍼지 공정이 행해지는 것을 특징으로 하는 박막의 형성 방법.
  13. 제12항에 있어서,
    상기 퍼지 공정의 전체 기간 또는 일부의 기간에서는, 잔류 가스의 배제를 촉진하기 위한 퍼지 가스를 공급하도록 하고 있는 것을 특징으로 하는 박막의 형성 방법.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 가스 공급 공정 및 상기 제2 가스 공급 공정 중의 적어도 어느 한쪽의 가스 공급 공정에서는, 압력 조정용 가스가 공급되는 것을 특징으로 하는 박막의 형성 방법.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    상기 실란계 가스는, 모노실란 및 고차 실란으로 이루어지는 군으로부터 선택되는 1 이상의 가스종으로 이루어지는 것을 특징으로 하는 박막의 형성 방법.
  16. 제9항 내지 제15항 중 어느 한 항에 있어서,
    상기 게르마늄계 가스는, GeH4 가스와 GeH6 가스와 Ge2H6 가스로 이루어지는 군으로부터 선택되는 1 이상의 가스를 포함하는 것을 특징으로 하는 박막의 형성 방법.
  17. 제9항 내지 제16항 중 어느 한 항에 있어서,
    상기 불순물 함유 가스는, BCl3, PH3, PF3, AsH3, PCl3, B2H6으로 이루어지는 군으로부터 선택되는 1 이상의 가스종으로 이루어지는 것을 특징으로 하는 박막의 형성 방법.
  18. 제1항 내지 제8항 중 어느 한 항에 기재된 박막의 형성 방법을 행한 후에 제9항 내지 제17항 중 어느 한 항에 기재된 박막의 형성 방법을 행하는 것을 특징으로 하는 박막의 형성 방법.
  19. 제18항에 있어서,
    모든 상기 박막이 형성된 후에, 어닐 공정을 행하는 것을 특징으로 하는 박막의 형성 방법.
  20. 피처리체의 표면에 불순물 함유의 박막을 형성하는 성막 장치에 있어서,
    상기 피처리체를 수용할 수 있는 처리 용기와,
    상기 처리 용기 내에서 상기 피처리체를 보지(保持)하는 보지 수단과,
    상기 피처리체를 가열하는 가열 수단과,
    상기 처리 용기 내로 필요한 가스를 공급하는 가스 공급 수단과,
    상기 처리 용기 내의 분위기를 배기하는 진공 배기계와,
    제1항 내지 제18항 중 어느 한 항에 기재된 박막의 형성 방법을 실행하도록 장치 전체의 동작을 제어하는 제어 수단을 구비한 것을 특징으로 하는 성막 장치.
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Publication number Priority date Publication date Assignee Title
JP5544343B2 (ja) * 2010-10-29 2014-07-09 東京エレクトロン株式会社 成膜装置
FI124354B (fi) * 2011-04-04 2014-07-15 Okmetic Oyj Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille
JP5794949B2 (ja) * 2012-05-29 2015-10-14 東京エレクトロン株式会社 シリコン膜の形成方法およびその形成装置
JP2014192485A (ja) 2013-03-28 2014-10-06 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法及び基板処理装置
CN104465657B (zh) * 2013-09-22 2017-10-20 中芯国际集成电路制造(上海)有限公司 互补tfet 及其制造方法
JP6267080B2 (ja) 2013-10-07 2018-01-24 東京エレクトロン株式会社 シリコン窒化物膜の成膜方法および成膜装置
CN105575763B (zh) * 2014-10-15 2018-02-16 中芯国际集成电路制造(上海)有限公司 应力层的形成方法和晶体管的形成方法
JP6456185B2 (ja) 2015-02-26 2019-01-23 東京エレクトロン株式会社 シリコン含有膜の成膜方法
NL2015533B1 (en) * 2015-09-30 2017-04-20 Tempress Ip B V Method of manufacturing of a solar cell and solar cell thus obtained.
JP6624998B2 (ja) * 2016-03-30 2019-12-25 東京エレクトロン株式会社 ボロンドープシリコンゲルマニウム膜の形成方法および形成装置
JP6613213B2 (ja) 2016-07-26 2019-11-27 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
JP2018199863A (ja) * 2017-05-02 2018-12-20 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ タングステン柱を形成する方法
EP3830860A4 (en) * 2018-07-30 2022-04-20 Applied Materials, Inc. PROCESS FOR SELECTIVE SILICON-GERMANIUM EPITAXY AT LOW TEMPERATURES
JP6957442B2 (ja) * 2018-11-30 2021-11-02 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム
CN111403271A (zh) * 2020-03-30 2020-07-10 深圳市拉普拉斯能源技术有限公司 一种对硅片表面进行沉积掺杂的工艺方法
CN111816735B (zh) * 2020-07-10 2023-05-09 普乐新能源科技(泰兴)有限公司 一种ald制作非晶硅的方法
JP2022143997A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体製造方法および半導体製造装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58104094A (ja) * 1981-12-14 1983-06-21 Seiko Epson Corp 原子層エピタキシヤル法
JPH0766909B2 (ja) * 1984-07-26 1995-07-19 新技術事業団 元素半導体単結晶薄膜の成長法
JP2742789B2 (ja) * 1987-08-12 1998-04-22 セイコーエプソン株式会社 シリコン薄膜の製造方法及びシリコン薄膜製造装置
JP3158259B2 (ja) * 1992-01-29 2001-04-23 株式会社東芝 成膜方法
JPH05226279A (ja) * 1992-02-10 1993-09-03 Toshiba Corp 半導体装置の製造方法
JP2881069B2 (ja) * 1992-03-27 1999-04-12 大同ほくさん株式会社 半導体デバイスの製法
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
KR100343144B1 (ko) * 1999-10-06 2002-07-05 윤종용 원자층 증착법을 이용한 박막 형성 방법
US6984591B1 (en) * 2000-04-20 2006-01-10 International Business Machines Corporation Precursor source mixtures
TW475207B (en) * 2000-07-24 2002-02-01 United Microelectronics Corp Method to improve hump phenomenon on surface of doped polysilicon layer
US6858547B2 (en) * 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
US7399388B2 (en) * 2003-07-25 2008-07-15 Applied Materials, Inc. Sequential gas flow oxide deposition technique
EP1741802B1 (en) * 2004-03-29 2013-08-21 Tadahiro Ohmi Film-forming apparatus and film-forming method
JP4179311B2 (ja) * 2004-07-28 2008-11-12 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
KR100711519B1 (ko) * 2005-08-19 2007-04-27 삼성전자주식회사 고농도로 도핑된 실리콘 박막의 형성 방법 및 이를 이용한비휘발성 메모리 장치의 제조 방법
JP2007061711A (ja) * 2005-08-30 2007-03-15 Sharp Corp 真空処理装置および真空処理装置の圧力調整方法
US20070087581A1 (en) * 2005-09-09 2007-04-19 Varian Semiconductor Equipment Associates, Inc. Technique for atomic layer deposition
WO2009097572A1 (en) * 2008-02-01 2009-08-06 Amerigon Incorporated Condensation and humidity sensors for thermoelectric devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160131793A (ko) * 2015-05-08 2016-11-16 주식회사 유진테크 비정질 박막의 형성방법
WO2016182296A1 (ko) * 2015-05-08 2016-11-17 주식회사 유진테크 비정질 박막의 형성방법
US10246773B2 (en) 2015-05-08 2019-04-02 Eugene Technology Co., Ltd. Method for forming amorphous thin film

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