KR20110112455A - 광기전 전지 및 반도체층 적층체에서의 광 포획성 향상 방법 - Google Patents

광기전 전지 및 반도체층 적층체에서의 광 포획성 향상 방법 Download PDF

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Abstract

광기전 전지는 기판과, 반도체층 적층체와, 반사성 도전 전극층과, 텍스처링된 템플레이트층을 포함한다. 반도체층 적층체는 기판 상부에 배치된다. 전극층은 기판과 반도체층 적층체 사이에 위치된다. 템플레이트층은 기판과 전극층 사이에 위치한다. 템플레이트층은 전극층에 소정 형상을 부여하는 요철 상부면을 포함한다. 전극층은 전극층의 소정 형상에 기초하여 반도체층 적층체 내로 광을 다시 반사시킨다.

Description

광기전 전지 및 반도체층 적층체에서의 광 포획성 향상 방법{PHOTOVOLTAIC CELLS AND METHODS TO ENHANCE LIGHT TRAPPING IN SEMICONDUCTOR LAYER STACKS}
본 출원은 발명의 명칭이 "광기전 전지 및 박막 실리콘에서의 광 포획성 향상 방법"인 계류 중인 미국 특허 가출원 제61/176,072호(이하, "'072 출원")의 정규 특허 출원으로 해당 가출원의 우선권 이익을 주장한다. '072 출원은 2009년 5월 6일 출원되었다. '072 출원의 전체 내용은 본 출원에서 전체적으로 참조로서 인용된다.
본 출원에서 설명된 요지는 광기전 장치에 관한 것이다.
여러 가지 공지된 광기전 장치는 실리콘 또는 다른 반도체 재료의 박막을 이용하여 제조되는 박막 태양 전지 모듈을 포함한다. 모듈로 입사되는 광은 실리콘 막 안으로 통과한다. 광이 실리콘 막에 흡수되면, 광은 실리콘 내에서 전자와 정공을 생성할 수 있다. 전자와 정공은 모듈로부터 인출되어 외부 전기 부하에 인가될 수 있는 전기 포텐셜 및/또는 전류를 생성하는 데 이용된다.
광의 광자는 실리콘 막 내의 전자를 여기시킴으로써 실리콘 막 내에서 원자로부터 전자를 분리시킨다. 광자가 실리콘 막 내에서 전자를 여기시키고 원자로부터 전자를 분리시킬 수 있도록 하기 위해서, 광자는 실리콘 막의 에너지 밴드갭보다 큰 에너지를 필요로 한다. 광자의 에너지는 실리콘 막으로 입사하는 광의 파장에 관련된다. 따라서, 실리콘 막에 흡수된 광은 실리콘 막의 에너지 밴드갭과 광의 파장에 기초한다. 실리콘 막에 흡수된 광을 막에 의회 "포획된(trapped)" 광이라 지칭할 수 있다.
광기전 장치가 생성하는 전류 또는 전력의 양은 실리콘 막에 포획된 광량과 직접적으로 관련될 수 있다. 예컨대, 입사광을 전류로 전환함에 있어 광기전 장치의 효율은 광기전 장치의 실리콘 막에서 전자를 여기시키는 광 또는 광자의 양과 관련될 수 있다. 그러나, 일부 공지된 광기전 장치는 비교적 다량의 입사광이 실리콘 막을 통과해서 반사 전극에서 반사되고 실리콘 막을 통해 다시 통과할 수 있게 함으로써 실리콘 막의 전자를 여기시키기 않고 광기전 장치 밖으로 나온다. 광은 실리콘 막 하부의 기판에 대략 수직한 방향으로 막을 통과할 수 있으며 그 반대 방향으로 반사될 수 있다.
광기전 장치의 반도체층에 포획되거나 반도체층 내에서 전자를 여기시키는 광 또는 광자의 양을 증가시키는 광기전 장치가 요구된다.
일 실시예에서, 광기전 전지는 기판과, 반도체층 적층체와, 반사성 도전 전극층과, 텍스처링된 템플레이트층을 포함한다. 반도체층 적층체는 기판 상부에 배치된다. 전극층은 기판과 반도체층 적층체 사이에 위치된다. 템플레이트층은 기판과 전극층 사이에 위치한다. 템플레이트층은 전극층에 소정 형상을 부여하는 요철 상부면을 포함한다. 전극층은 전극층의 소정 형상에 기초하여 반도체층 적층체 내로 광을 다시 반사시킨다.
다른 실시예에서, 다른 광기전 전지가 마련된다. 광기전 전지는 기판과, 반도체층 적층체와, 전극층을 포함한다. 반도체층 적층체는 기판 상부에 배치된다. 전극층은 기판과 반도체층 적층체 사이에 위치하고 반사층 및 광 투과성 도전층을 포함한다. 도전층은 입사광을 반사층으로 산란시키는 요철 상부면을 포함한다. 반사층은 도전층에 의해 산란된 광을 다시 반도체층 적층체 내로 반사시킨다.
다른 실시예에서, 다른 광기전 전지가 마련된다. 광기전 전지는 기판과, 반도체층 적층체와, 반사성 도전 전극층을 포함한다. 기판은 소정의 요철 상부면을 갖는다. 반도체층 적층체는 기판 상부에 배치된다. 전극층은 기판의 상부면과 반도체층 적층체 사이에 위치한다. 기판의 요철 상부면은 전극층에 소정 형상을 부여한다. 전극층은 소정 형상에 기초하여 반도체층 적층체 내로 광을 다시 반사시킨다.
도 1은 일 실시예에 따른 광기전(PV) 장치의 개략 사시도 및 PV 장치의 단면부의 상세도이다.
도 2는 도 1의 2-2 라인을 따라 취한 도 1에 도시된 일 실시예에 따른 PV 전지의 단면도이다.
도 3은 일 실시예에 따른 도 1에 도시된 템플레이트층을 위한 피크(peak) 구조물의 일예를 도시한 단면도이다.
도 4는 일 실시예에 따른 도 1에 도시된 템플레이트층을 위한 밸리(valley) 구조물의 일예를 도시한 단면도이다.
도 5는 일 실시예에 따른 도 1에 도시된 템플레이트층을 위한 곡면 구조물의 일예를 도시한 단면도이다.
도 6은 다른 실시예에 따른 복수의 템플레이트층을 포함하는 PV 전지의 단면도이다.
도 7은 다른 실시예에 따른 텍스처링된 전극을 구비한 PV 전지의 단면도이다.
도 8은 다른 실시예에 따른 분리된 층들로 형성된 텍스처링된 템플레이트층을 구비한 PV 전지의 단면도이다.
도 9은 다른 실시예에 따른 텍스처링된 기판을 구비한 PV 전지의 단면도이다.
도 10은 일 실시예에 따른 텍스처링된 템플레이트층을 구비한 PV 장치의 제조 방법을 도시한 흐름도이다.
도 11은 일 실시예에 따른 복수의 텍스처링된 템플레이트층을 구비한 PV 장치의 제조 방법을 도시한 흐름도이다.
도 12는 일 실시예에 따른 텍스처링된 전극을 구비한 PV 장치의 제조 방법을 도시한 흐름도이다.
도 13은 일 실시예에 따른 분리된 층들로 형성된 텍스처링된 템플레이트층을 구비한 PV 장치의 제조 방법을 도시한 흐름도이다.
도 14는 일 실시예에 따른 텍스처링된 기판을 구비한 PV 장치의 제조 방법을 도시한 흐름도이다.
현재 요구되는 기술에 대한 소정 실시예의 후술하는 상세한 설명뿐만 아니라 상술한 내용은 첨부 도면과 더불어 파악함으로써 보다 잘 이해할 수 있을 것이다. 도면에는 현재 요구되는 기술을 예시하기 위한 목적으로 제시된 소정 실시예들이 도시된다. 그러나, 현재 요구되는 기술이 첨부 도면에 도시된 배열과 구성으로 제한되지 않음은 물론이다. 또한, 도면의 구성요소들은 정확한 비율로 도시된 것이 아니며 다른 구성요소에 대한 일 구성요소의 상대 치수는 그런 상대 치수를 요하는 것으로 해석되거나 이해되어서는 안 된다.
현재 요구되는 기술에 대한 소정 실시예의 후술하는 상세한 설명뿐만 아니라 상술한 내용은 첨부 도면과 더불어 파악함으로써 보다 잘 이해할 수 있을 것이다. 본 명세서에서 단수로서 언급되거나 갯수에 대한 별다른 언급 없이 사용된 요소 또는 단계는 명백히 배제되지 않는 한 해당 요소 또는 단계가 복수인 경우를 배제하지 않는 것으로 이해되어야 한다. 더불어, "일 실시예"라 함은 언급된 특징도 포함하는 추가의 실시예가 존재함을 배제하기 위한 의도로 사용된 것이 아니다. 또한, 반대적으로 명시되지 않는 한, 특별한 특성을 갖는 요소 또는 복수의 요소를 "포함"하거나 "구비"하는 실시예들은 해당 특성이 없는 추가의 그런 요소를 포함할 수 있다.
도 1은 일 실시예에 따른 광기전(photovoltatic; PV) 장치(100)의 개략 사시도 및 PV 장치(100)의 단면부의 상세도(110)이다. PV 장치(100)는 서로 전기적으로 접속된 복수의 PV 전지(102)를 포함한다. 예컨대 PV 장치(100)는 서로 직렬 접속된 100개 이상의 PV 전지(102)를 구비할 수 있다. PV 장치(100)의 양 측면(132, 134)에 또는 그에 인접해서 위치되는 최외측 PV 전지(102)는 각각의 도전성 리드(104, 106)와 전기적으로 결합된다. 리드(104, 106)는 PV 장치(100)의 양 단부(128, 130) 사이에서 연장될 수 있다. 리드(104, 106)는 PV 장치(100)에 의해 생성된 전류가 수집되거나 인가되는 전기 부하를 포함하는 회로(108)과 연결된다. 예컨대 PV 장치(100)에 의해 생성된 전류는 배터리와 같은 에너지 저장장치에서 수집될 수 있고/있거나 전류의 적어도 일부를 소비하여 소정 기능을 수행하는 장치로 인가될 수 있다.
PV 전지(102)는 복수 층의 적층체를 포함한다. 일 실시예에서, PV 전지(102)는 지지 기판(112)과, 텍스처링된(textured) 템플레이트층(136)과, 바닥 전극(114)과, 반도체층 적층체(116)와, 상부 전극(118)과, 상부 점착층(120) 및 커버 시트(122)를 포함한다. 하나의 PV 전지(102)의 상부 전극(118)은 PV 전지(102)들을 전기적으로 직렬 결합하기 위해 이웃하는 PV 전지(102)의 바닥 전극(114)과 전기적으로 접속될 수 있다.
PV 장치(100)는 커버 시트(122)의 상면(124)으로 입사하는 광으로 전류를 생성한다. 광은 커버 시트(122)와, 상부 점착층(120)과, 상부 전극(118)을 통과한다. 광의 적어도 일부는 광이 초기에 반도체층 적층체(116)로 입사하여 통과할 때 반도체층 적층체(116)에 의해 흡수된다. 반도체층 적층체(116)는 예시된 실시예에서 도핑된 반도체층 또는 막의 N-I-P 또는 P-I-N 적층체(126, 128, 130)를 포함할 수 있다. 이와 달리, 반도체층 적층체(116)는 도핑된 반도체층 또는 막의 N-I-P 및/또는 P-I-N 적층체(126, 128, 130)를 포함할 수 있다. 광의 일부는 반도체층 적층체(116)를 통과할 수 있다. 반도체층 적층체(116)를 통과하는 광은 템플레이트층(136) 및/또는 바닥 전극(114)에 의해 반도체층 적층체(116) 내로 다시 반사될 수 있다.
광이 초기에 반도체층 적층체(116)를 통과할 때 그리고/또는 광이 템플레이트층(136)으로부터 반도체층 적층체(116) 내로 다시 반사될 때, 광의 광자는 반도체층 적층체(116) 내에서 전자를 여기시킨다. 광의 파장과 반도체층 적층체(116) 내의 재료의 에너지 밴드갭에 따라, 광의 광자는 반도체층 적층체(116) 내에서 전자를 여기시켜 원자로부터 전자를 분리시킬 수 있다. 전자가 원자로부터 분리될 때 상보적인 양의 전하 또는 정공이 생성된다. 광이 반도체층 적층체(116) 내의 반도체층 또는 막(126, 128, 130)을 통과할 때 전자-정공쌍을 생성하는 반도체층 적층체(116) 내의 반도체층 또는 막(126, 128, 130)을 활성층 또는 활성막이라 지칭할 수 있다. 전자는 반도체층 적층체(116)을 통해 이동(drift) 또는 확산되어 상부 또는 바닥 전극(118, 114)에서 수집된다. 정공은 반도체층 적층체(116)을 통해 이동 또는 확산되어 상부 및 바닥 전극(118, 114) 중 나머지 전극에서 수집된다. 상부 또는 바닥 전극(118, 114)에서 수집된 전자와 정공은 PV 전지(102) 내에 전위차를 생성한다. PV 전지(102) 내의 전위차는 전체 PV 장치(100)를 거쳐 더해질 수 있다. 예컨대 각각의 PV 전지(102)의 전위차가 서로 합산될 수 있다. PV 전지(102)의 수가 증가함에 따라, 일련의 PV 전지(102)에 걸친 추가적인 전압차 또한 증가할 수 있다.
전자와 정공은 어느 한 PV 전지(102)의 상부 및 바닥 전극(118, 114)을 통해서 이웃하는 PV 전지(102)의 대향하는 전극(114, 118)으로 흐른다. 예컨대, 광이 반도체층 적층체(116)와 만날 때 전자가 제1 PV 전지(102)의 바닥 전극(114)으로 흐른다면, 그 후 전자는 바닥 전극(114)을 통해서 이웃하는 PV 전지(102)의 상부 전극(118)으로 흐른다. 마찬가지로, 정공이 제1 PV 전지(102)의 상부 전극(118)으로 흐른다면, 그 후 정공은 상부 전극(118)을 통해서 이웃하는 PV 전지(102)의 바닥 전극(114)으로 흐른다.
전자 및 정공이 상부 및 바닥 전극(118, 114)을 통해 서로 이웃하는 PV 전지(102) 사이에서 흐름으로써 전류와 전압이 생성된다. 각각의 PV 전지(102)에 의해 생성된 전압은 복수의 PV 전지(102)에 걸쳐 직렬로 합산된다. 그 후, 전류는 최외측 PV 전지(102)의 상부 및 바닥 전극(118, 114)에 대한 리드(104, 106)의 접속을 통해서 회로(108)로 유입된다. 예컨대 제1 리드(104)는 최좌측 PV 전지(102)의 상부 전극(118)에 전기 접속될 수 있는 반면, 제2 리드(106)는 최우측 PV 전지(102)의 바닥 전극(114)에 전기 접속될 수 있다.
일 실시예에 따르면, 템플레이트층(136)은 소정의 텍스처링된 형상을 가지며, 이로 인해 반도체층 적층체(116)와 기판(112) 사이의 하나 이상의 반사면은 템플레이트층(136)에 기초하거나 이에 대응하는 형상을 갖게 된다. 템플레이트층(136)은 제어된 또는 소정의 요철 상부면(138)을 갖는다. 후술하는 바와 같이, 상부면(138)은 3차원 원뿔, 피라미드, 원통 등과 같은 소정 구조물(300, 400, 500)(도 3 내지 도 5에 도시)의 규칙적인 또는 주기적인 배열에 의해 정의될 수 있다. 광을 반사하는 반사면은 PV 전지(102)의 일부 외층으로서 바닥 전극(114)의 일부일 수 있다. 반사면의 텍스처링된 형상 입사광을 산란시켜서 반도체층 적층체 내로 서로 다른 다양한 방향으로 다시 반사되도록 할 수 있다. 반도체층 적층체(116) 내로 광을 다시 산란시키면 추가의 전자를 원자로부터 여기시켜서 PV 전지(102) 내에 생성되는 전압차를 증가시킨다.
템플레이트층(136)의 상부면(138)은 템플레이트층(136) 상부에 도포된 층으로 제어된 또는 소정 형상을 부여할 수 있다. 예컨대 템플레이트층(136)의 소정 패턴 또는 어레이는 템플레이트층(136) 상으로 도포되는 하나 이상의 층 내로 반복될 수 있다. 예컨대, 바닥 전극(114), 반도체층 적층체(116) 및/또는 상부 전극(118) 중 하나 이상이 템플레이트층(136)의 형상에 대응하거나 일치하거나 부합하는 형상을 가질 수 있다. 템플레이트층(136)은 반도체층 적층체(116)에서의 광 산란, 광 집속 및 광 흡수를 향상시키는 형상을 가질 수 있다.
도 2는 도 1의 선 2-2를 따라 취한 도 1에 도시된 일 실시예에 따른 PV 전지(102)의 단면도이다. 상술한 바와 같이, PV 전지(102)는 PV 전지(102)가 기판(112)에 대향하는 PV 전지(102)의 측면(124)으로부터 광을 수광한다는 점에서 기판-구성 태양전지이다. 기판(112)은 PV 전지(102)의 나머지 막이나 층들이 도포되는 적층면이다. 기판(112)은 절연재 또는 도전재를 포함하거나 이로부터 형성될 수 있다. 일 실시예에서, 기판(112)은 플로트 유리(float glass) 또는 보로실리케이트(borosilicate) 유리와 같은 유리로 형성된다. 다른 실시예에서, 기판(112)은 소다-석회 플로트 유리, 저함량 철성분 플로트 유리 또는 적어도 10 중량%의 산화 나트륨(Na2O)을 포함하는 유리로부터 형성될 수 있다. 다른 실시예에서, 기판(112)은 질화실리콘(Si3N4) 또는 산화 알루미늄(알루미나, Al2O3)과 같은 세라믹으로부터 형성된다. 다른 실시예에서, 기판(112)은 금속 또는 금속 합금과 같은 도전재로 형성된다. 예컨대 기판(112)은 스테인레스 강, 알루미늄, 티탄, 폴리에텔렌테레프탈레이트(PET), 폴리에텔렌나프탈렌(PEN) 등으로부터 형성될 수 있다.
템플레이트층(136)은 기판(112) 상에 도포된다. 템플레이트층(136)은 바닥 전극(114), 반도체층 적층체(116) 및/또는 상부 전극(118)을 도포하는 동안 템플레이트층(136)이 겪는 온도를 견딜 수 있는 절연재나 도전재를 포함하거나 이런 재료로부터 형성될 수 있다. 예컨대 템플레이트층(136)은 적어도 200℃의 온도를 지탱할 수 있는 재료로 형성될 수 있다. 다른 실시예에서, 템플레이트층(136)은 적어도 400℃의 온도를 지탱할 수 있어야 한다.
템플레이트층(136)은 입사광을 반사하는 구조물(300, 400, 500)(도 3 내지 도 5에 도시)과 같은 구조물을 형성하도록 기판(112)에 도포된 후에 식각되는 비정질 실리콘으로부터 형성될 수 있다. 템플레이트층(136)은 템플레이트층(136)의 반응성 이온 식각을 이용하여 식각될 수 있다. 템플레이트층(136)의 소정 영역들이 식각되지 않도록 하고 템플레이트층(136)에 구조물(300, 400, 500)을 형성하기 위해 템플레이트층(136)에 식각 마스크가 배치될 수 있다. 단지 예시로서, 구체(sphere)와 같은 이산화규소체가 바닥 전극(114)을 도포하기 전에 템플레이트층(136)에 도포될 수 있다. 그런 다음, 템플레이트층(136)은 이산화규소체에 의해 피복된 템플레이트층(136)의 소정 영역들이 제거되는 것을 방지하면서 이산화규소체를 이용하여 식각될 수 있다.
다른 예에서, 템플레이트층(136)은 기판(112) 상에 금속층 또는 금속 합금층을 스퍼터링 등에 의해 도포한 다음 해당 금속층 또는 금속 합금층을 양극 산화 처리(anodizing)함으로써 형성될 수 있다. 일 실시예에서, 템플레이트층(136)은 기판(112) 상으로 알루미늄 또는 탄탈을 스퍼터링한 다음 템플레이트층(136)에 구조물(300, 400, 500)(도 3 내지 도 5에 도시)을 형성하도록 알루미늄 또는 탄탈을 양극 산화 처리함으로써 도포된다. 템플레이트층(136)은 산을 함유한 액체조 내로 기판(112)과 템플레이트층(136)을 침지시킴으로써 양극 산화 처리될 수 있다. 템플레이트층(136)과 역시 액체조 내로 침지된 도전성 부재 사이에는 전압차가 인가된다. 템플레이트층(136)에는 양의 전압이 인가되고 도전성 부재에는 음의 전압이 인가된다. 전압차는 도전성 부재 또는 캐소드에서 수소를 방출시키고 템플레이트층(136) 또는 애노드에서 산소를 방출시킨다. 템플레이트층(136) 상에 알루미늄 산화물이 형성될 수 있다. 액체조에 함유된 산은 알루미늄 산화물의 적어도 일부를 용해시켜서 구조물(300, 400, 500)을 형성한다. 템플레이트층(136)을 산성조(acid bath) 내로 추가 침지시키면 템플레이트층(136)의 알루미늄 산화물이 추가로 식각되어 구조물(300, 400, 500)이 한정될 수 있다. 템플레이트층(136)의 양극 산화 처리에 수반되는 하나 이상의 매개변수가 구조물(300, 400, 500)의 형상 및/또는 크기를 제어하기 위해 변경될 수 있다. 예컨대 전압차가 인가된 상태로 액체조 내로 템플레이트층(136)가 침지되는 시간, 액체조 내에 수용된 산의 종류, 전압차의 강도 및/또는 양극 산화 처리후 산성 식각 기간은 후술하는 하나 이상의 구조물(300, 400, 500)의 크기 및/또는 형상을 변경시킬 수 있다.
다른 실시예에서, 템플레이트층(136)은 기판(112)에 정전하를 인가한 다음 반대로 대전된 입자를 포함하는 대기에 기판(112)을 위치시킴으로써 도포된다. 기판(112)에 인가된 전하는 입자를 기판(112)으로 유인하여 기포상에 도포함으로써 템플레이트층(136)의 구조물(300, 400, 500)(도 3 내지 도 5에 도시)을 형성한다. 템플레이트층(136)을 형성하는 입자들은 템플레이트층(136) 상부에 점착층을 도포함으로써 적소에 유지될 수 있다. 대안으로서, 입자들은 기판(112)과 입자들을 어니닐링(annealing)함으로써 적소에 유지될 수 있다. 정전하를 이용하여 도포될 수 있는 입자의 예로는 면상 세라믹(faceted ceramic) 또는 다이아몬드형 물질을 포함하지만 이에 제한되지 않는다. 예컨대 입자는 실리콘 카바이드, 알루미나(Al2O3), 알루미늄 질화물(AlN), 다이아몬드 및 화학 증기 증착(CVD)된 다이아몬드를 포함하거나 이들로부터 형성될 수 있다.
템플레이트층(136)은 PV 전지(102) 내에 전압차를 형성하고 그리고/또는 PV 전지(102)에 의해 생성된 전류를 전달하는 PV 전지(102)의 층과 별개일 수 있다. 예컨대, 템플레이트층(136)은 어느 전극(114, 118)과 전압이나 전류를 주고 받는 도전층이 아닐 수 있으며, 템플레이트층(136)은 입사광이 템플레이트층(136)과 만날 때 전자 및/또는 정공을 생성하는 층이 아닐 수 있다. 대안으로서, 템플레이트층(136)은 바닥 전극(114)의 일부를 형성할 수 있다. 예컨대, 템플레이트층(136)은 템플레이트층(136) 상에 도포된 바닥 전극(114)과 전기적으로 결합된 반사성 도전재를 포함할 수 있다.
템플레이트층(136)이 PV 장치(100)(도 1에 도시)의 인접한 전지(102)들 사이에서 전류를 흐르게 하지 않는 절연재 또는 유전재인 실시예에서, 템플레이트층(136)은 도 1에 도시된 바와 같이 인접한 전지(102)들 사이에서 연속으로 연장될 수 있다. 대안으로서, 템플레이트층(136)이 전류를 흐르게 하는 경우, 인접한 전지(102) 사이에 위치된 부분들 또는 템플레이트층(136)은 인접한 전지(102)의 바닥 전극(114)을 전기적으로 절연시키도록 제거될 수 있다. 예컨대 템플레이트층(136)이 금속이나 금속 합금을 포함하거나 이들로부터 형성되는 경우, 전류가 어느 한 전지(102)의 바닥 전극(114)으로부터 템플레이트층(136)을 거쳐 인접한 전지(102)의 바닥 전극(114)으로 통과하지 않도록 보장하기 위해 템플레이트층(136)은 이들 전지(102) 사이에서 식각될 수 있다.
기판(112)이 도전재인 실시예에서, 템플레이트층(136)은 인접한 전지(102) 사이에서 연속으로 연장되는 절연재 또는 유전재로서 기판(112) 상에 도포될 수 있다. 예컨대, 기판(112)이 금속이나 금속 합금을 포함하는 경우, 템플레이트층(136)은 전지(102) 사이에서 식각되거나 제거되지 않을 수 있다. 대안으로서, 기판(112)과 템플레이트층(136) 모두가 도전재인 경우, 도전성 기판(112)과 도전성 템플레이트층(136) 사이에는 추가의 절연층이 배치될 수 있다. 예컨대, 기판(112)과 템플레이트층(136) 모두가 금속이나 금속 합금을 포함하는 경우, 템플레이트층(136)이 도포되기 전에 절연 재료 층이 기판(112) 상에 도포될 수 있다. 추가의절연층은 템플레이트층(136)에서 기판(112)으로 전달되는 전류를 직접적으로 결합시키는 도전 경로가 없도록 템플레이트층(136)을 기판(112)으로부터 전기적으로 분리시킨다. 템플레이트층(136)은 템플레이트층(136)이 인접한 전지(102)의 바닥 전극(114) 사이에서 연장되는 도전 경로를 구축하지 않도록 상술한 바와 유사하게 전지(102) 사이에서 제거될 수 있다.
일 실시예에서, 템플레이트층(136)은 적어도 부분적으로 불투명하다. 예컨대 템플레이트층(136)은 광이 템플레이트층(136)을 통과하지 못하게 할 수 있다. 템플레이트층(136)은 광 반사성일 수 있다. 예컨대 템플레이트층(136)은 반사성 재료로 형성될 수 있거나 입사광을 반사하는 반사성 재료의 상부막 또는 층을 포함할 수 있다. 예컨대 템플레이트층(136)은 템플레이트층(136)과 바닥 전극(114) 사이의 계면에서 상부면(138) 상에 반사성 은(Ag)층 또는 막을 구비할 수 있다. 이런 도전성 반사층 또는 막은 바닥 전극(114)과 전기적으로 결합될 수 있다.
다른 실시예에서, 템플레이트층(136)은 비반사층이다. 비반사성 템플레이트층(136)은 바닥 전극(114) 상으로 제어된 또는 소정의 형상을 부여하도록 도포될 수 있다. 예컨대 바닥 전극(114)은 광 반사성일 수 있다. 바닥 전극(114)은 반사성 바닥 전극(114)이 템플레이트층(136)과 동일하거나 거의 동일한 형상을 갖도록 템플레이트층(136) 상에 도포된다. 그런 다음, 형성된 바닥 전극(114)은 템플레이트층(136)이 광 반사성이었다면 템플레이트층(136)과 마찬가지로 입사광을 반사하고 산란시킬 수 있다. 일 실시예에서, 바닥 전극(114)은 템플레이트층(136) 상에 도포되는 도전성 반사층(200)과 반사층(200) 상에 도포되는 투명 도전층(202)을 포함한다. 예컨대 반사층(200)은 전류를 운반하는 도전층 또는 막일 수 있고 입사광을 반도체층 적층체(116) 내로 다시 반사시킬 수 있다. 단지 예시로서, 반사층(200)은 은, 알루미늄, 은 합금 또는 알루미늄 합금을 포함하거나 이들 재료로부터 형성될 수 있다. 반사층(200)은 다양한 두께로 도포될 수 있다. 예컨대 반사층(200)은 대략 100 내지 300 나노미터의 두께로 도포될 수 있다.
도전층(202)은 반도체층 적층체(116)에 대한 전기 접점을 제공한다. 예컨대 반도체층 적층체(116) 내에 생성된 전자나 정공은 도전층(202) 내로 전달될 수 있다. 도전층(202)은 도전재를 포함하거나 도전재로 형성되어 적어도 일부의 광이 도전층(202)을 통과할 수 있도록 한다는 점에서 "투명" 도전층으로 지칭된다. "투명"이라는 용어는 광에 완전히 투명한 재료로 도전층(202)을 제한하기 위한 의도로서 사용하는 것이 아니다. 단지 예시로서, 도전층(202)은 알루미늄 도핑된 아연 산화물, 아연 산화물, 인듐 주석 산화물(indium tin oxide) 중 하나 이상을 포함하거나 이들로부터 형성될 수 있다.
도전층(202)은 반도체층 적층체(116)와 반사층(200) 사이에 화학적 및/또는 광학적 완충을 제공하는 버퍼층으로 작용할 수 있다. 예컨대 도전층(202)은 반사층(200)과 반도체층 적층체(116) 사이에서 도펀트 및/또는 불순물의 확산을 방해하거나 막는 화학적 완충층을 제공할 수 있다.
도전층(202)은 하나 이상의 광 파장에 조율된 두께를 갖는 광학 완충층을 제공할 수 있다. 예컨대 반사층(200)과 반도체층 적층체(116) 사이에서 연장되는 도전층(202)의 두께 치수는 반도체층 적층체(116) 내로 다시 반사될 광의 파장에 기초하여 변경될 수 있다. 반사된 광에서 광자의 에너지는 광의 파장에 기초한다. 따라서 반도체층 적층체(116) 내로 반사되는 광에서 광자의 적어도 일부의 에너지를 제어하기 위해, 도전층(202)의 두께는 다른 파장의 광에 비해 소정 파장의 광이 보다 많이 반도체층 적층체(116) 내로 다시 반사될 수 있도록 설정될 수 있다. 소정 파장을 갖는 반사광의 양을 증가시키도록 도전층(202)의 두께를 조절함으로써, 반도체층 적층체(116)에서 생성되는 전자/정공쌍의 양은 증가될 수 있다. 단지 예시로서, 도전층(202)의 통상적인 두께 범위는 50 내지 500 나노미터 사이일 수 있다.
반도체층 적층체(116)는 실리콘과 같은 반도체 재료로 된 하나 이상의 층 또는 막으로 포함할 수 있다. 대안으로서, 반도체층 적층체(116)는 카드뮴, 카드뮴 텔루라이드, 인듐, 갈륨, 셀레늄 등을 포함하거나 이들로부터 형성될 수 있다. 반도체층 적층체(116)는 P-I-N 또는 N-I-P형 접합을 포함하거나 둘 이상의 P-I-N 또는 N-I-P형 접합을 구비하는 탠덤 구조(tandem structure)를 포함할 수 있다. 예컨대 반도체층 적층체(116)는 서로 간에 도포되는 p-도핑 실리콘, 진성 실리콘, n-도핑 실리콘의 막들을 포함할 수 있다. 반도체층 적층체(116)의 반도체 재료는 비정질, 미세결정질 또는 이들의 조합일 수 있다.
상부 전극(118)은 반도체층 적층체(116) 상에 도포된다. 상부 전극(118)은 PV 장치(100)(도 1에 도시) 내에서 전류를 흐르게 하면서도 광이 상부 전극(118)을 통과할 수 있도록 하는 "투명" 도전재를 포함하거나 투명 도전재로 형성된다. "투명"이라는 용어는 광에 완전히 투명한 재료로 상부 전극(118)을 제한하기 위한 의도로서 사용하는 것이 아니다. 단지 예시로서, 상부 전극(118)은 알루미늄 도핑된 아연 산화물, 아연 산화물, 인듐 주석 산화물 중 하나 이상을 포함하거나 이들로부터 형성될 수 있다.
도 2에 도시된 바와 같이, 템플레이트층(136)은 템플레이트층(136) 상으로 도포되는 층에 형상을 부여할 수 있다. 예컨대 템플레이트층(136)의 피크와 밸리는 바닥 전극(114), 반도체층 적층체(116) 및/또는 상부 전극(118)에서 반복될 수 있다. 상부 전극(118)은 템플레이트층(136)에 대응하면서 이에 기초한 텍스처링된 패턴을 구비할 수 있다. 텍스처링된 상부 전극(118)은 반-반사(anti-reflection) 특성을 형성하여 보다 많은 입사광을 포획할 수 있다. 예컨대 텍스처링된 상부 전극(118)은 상부 전극(118)에 의해 반사되어 반도체층 적층체(116)에서 멀어지는 광의 양보다 상부 전극(118)을 통해 반도체층 적층체(116) 내로 들어가는 광의 양이 많게 할 수 있다. 상부 전극(118), 반도체층 적층체(116) 및 바닥 전극(114)을 통과하고 기판(112)에 수직한 또는 기판(112)에 거의 수직한 입사광은 템플레이트층(136)의 서로 다른 구조물(300, 400, 500)(도 3 내지 도 5에 도시)로부터 반도체층 적층체(116) 내로 다시 반사된다. 마찬가지로, 예각, 즉 여입사각(스침각, glancing angle)으로 상부 전극(118)에 입사하는 광은 상부 전극(118)에 존재하는 하나 이상의 구조물(300, 400, 500)과 만나는 것이 보다 쉬울 수 있다. 구조물(300, 400, 500)은 예각 입사광이 반도체층 적층체(116)로부터 반사되는 것을 방지할 수 있다. 대신에, 예각 입사광은 구조물(300, 400, 500)과 충돌하여 상부 전극(118)을 통해 반도체층 적층체(116) 내로 진입할 수 있다.
점착층(120) 및 커버 시트(122)는 상부 전극(118) 상에 배치된다. 템플레이트층(136)의 형상은 템플레이트층(136)의 하나 이상의 매개변수에 의해 결정되거나 제어될 수 있다. 이들 매개변수는 PV 전지(102)(도 1에 도시)의 활성층에 포획되는 광량을 증가시키도록 제어된다. 예컨대 템플레이트층(136)의 매개변수는 반도체층 적층체(116)(도 1에 도시)을 통과하여 반사층(200)(도 2에 도시) 및/또는 템플레이트층(136)에서 반도체층 적층체(116) 내로 다시 반사되는 광량을 증가시키도록 변경될 수 있다.
템플레이트층(136)의 매개변수는 원하는 또는 소정 범위에 있는 입사광 파장을 위해 포획되는 광량을 증가시키도록 변경될 수 있다. 예컨대 템플레이트층(136)에는 반도체층 적층체(116)에서 하나 이상의 층 또는 막(126, 128, 130)의 결정질 구조에 기초한 제어된 피치, 높이 및/또는 형상을 갖는 3차원 원뿔, 포물면 및/또는 피라미드를 포함하는 구조물(300, 400, 500)(도 3 내지 도 5에 도시)이 도포될 수 있다. 매개변수는 반도체층 적층체(116)의 비정질 실리콘층에 있어서 가시광 파장 범위에서 또는 반도체층 적층체(116)의 미세결정질 실리콘층에 있어서 적외선 파장 범위에서 광 산란 및 흡수를 증가시키도록 조절될 수 있다.
복수의 광 산란 구조물(300, 400, 500)(도 3 내지 도 5에 도시)과 구조물(300, 400, 500)의 패턴은 PV 전지(102) 내에서 복수의 활성층에서 광의 산란과 집속을 향상시키도록 PV 전지(102)에 구현될 수 있다. 예컨대 템플레이트층(136) 내의 하나의 구조물(300, 400, 500) 패턴은 가시광층에서 광 산란을 향상시키기 위해 반도체층 적층체(116)의 비정질 활성층에 인접하여 사용될 수 있고 템플레이트층(136) 내의 제2 구조물(300, 400, 500) 패턴은 적외선층에서 광 산란을 향상시키기 위해 반도체층 적층체(116)의 결정질 활성층에 인접하여 사용될 수 있다.
도 3 내지 도 5는 여러 실시예에 따르는 소정 형상의 템플레이트층(136)을 달성하는 다양한 구조물(300, 400, 500)의 예들을 평면적으로 도시한 도면이다. 구조물(300, 400, 500)은 템플레이트층(136)의 상부면(138) 및/또는 템플레이트층(136) 상부에 도포되거나 마련되는 층에 소정 텍스처를 부여하도록 템플레이트층(136) 내에 생성된다. 예컨대 구조물(300, 400, 500)은 바닥 전극(114) 내에 소정의 텍스처 또는 패턴을 부여하기 위해 템플레이트층(136)을 도포하거나 식각하는 동안 생성될 수 있다. 템플레이트층(136)은 템플레이트층(136) 전체에 걸쳐 반복되는 단일 유형의 구조물(300, 400, 500)을 포함할 수 있거나 구조물(300, 400, 및/또는 500) 중 둘 이상의 조합을 포함할 수 있다.
도 3에 도시된 구조물(300)은 해당 구조물(300)이 템플레이트층(136)의 상부면(138)을 따라 배열된 가파른 피크처럼 보이기 때문에 피크 구조물(300)로 지칭된다. 피크 구조물(300)은 피크 높이(Hpk)(302), 피치(304), 전이 형상(306) 및 기부 폭(Wb)(308)을 포함하는 하나 이상의 매개변수에 의해 정의된다. 도 3에 도시된 바와 같이, 피크 구조물(300)은 기판(112)으로부터의 거리가 증가함에 따라 폭이 감소하는 형상으로 형성된다. 예컨대 피크 구조물(300)은 기판(112)에 위치하거나 이에 인접하여 위치하는 기부(310)로부터 여러 개의 피크(312)까지 크기가 감소한다. 구조물(300)은 도 3의 평면도에서는 삼각형으로 도시되지만, 대안으로서 3차원에서는 피라미드 또는 원뿔 형상을 가질 수 있다.
피크 높이(Hpk)(302)는 구조물(300) 사이의 전이 형상(306)으로부터 피크(312)의 평균 거리 또는 중간 거리를 나타낸다. 예컨대 템플레이트층(136)은 피크(312)의 기부(310)까지 또는 전이 형상(306)의 영역까지 대략 편평한 층으로서 도포될 수 있다. 템플레이트층(136)은 피크(312)를 형성하도록 계속하여 도포될 수 있다. 기부(310) 또는 전이 형상(306)에서 피크(312)까지의 거리는 피크 높이(Hpk)(302)일 수 있다.
피치(304)는 피크 구조물(300)의 피크(312) 간의 평균 거리 또는 중간 거리를 나타낸다. 피치(304)는 둘 이상의 방향으로 대략적으로 동일할 수 있다. 예컨대 피치(304)는 기판(112)에 평행하게 연장되는 두 개의 수직한 방향으로 동일할 수 있다. 다른 실시예에서, 피치(304)는 서로 다른 방향을 따라 달라질 수 있다. 대안으로서, 피치(304)는 인접한 구조물(300) 상에서 다른 유사한 지점 간의 평균 거리 또는 중간 거리를 나타낼 수 있다. 전이 형상(306)은 구조물(300) 사이에서 템플레이트층(136)의 상부면(138)의 일반적인 형상이다. 예시된 실시예에 도시된 바와 같이, 전이 형상(306)은 편평한 "절개면(facet)"의 형상을 취할 수 있다. 대안으로서, 편평한 절개면 형상은 3차원으로 볼 때 원뿔이거나 피라미드일 수 있다. 기부폭(Wb)(308)은 템플레이트층(136)의 기부(310)와 구조물(300) 사이의 계면에서 구조물(300)을 가로지르는 평균 거리 또는 중간 거리이다. 기부폭(Wb)(308)은 둘 이상의 방향으로 대략 동일할 수 있다. 예컨대 기부폭(Wb)(308)은 기판(112)에 평행하게 연장되는 두 개의 수직한 방향으로 동일할 수 있다. 대안으로서, 기부폭(Wb)(308)은 서로 다른 방향을 따라 달라질 수 있다.
도 4는 일 실시예에 따른 템플레이트층(136)의 밸리(valley) 구조물(400)을 예시한다. 밸리 구조물(400)의 형상은 도 3에 도시된 피크 구조물(300)의 형상과 다르지만 도 3에 연계하여 위에서 설명한 매개변수들 중 하나 이상에 의해 한정될 수 있다. 예컨대 밸리 구조물(400)은 피크 높이(Hpk)(402), 피치(404), 전이 형상(406) 및 기부 폭(Wb)(408)에 의해 정의된다. 밸리 구조물(400)은 상부면(138)으로부터 템플레이트층(136) 내로 연장되는 리세스나 캐비티로서 형성된다. 밸리 구조물(400)은 도 4의 2차원 도면에서 포물선 형상을 갖는 것으로 도시되지만, 3차원에서 원뿔, 피라미드 또는 포물면 형상을 가질 수 있다. 작업시, 밸리 구조물(400)은 이상적인 포물선의 형상에서 조금 변경될 수 있다.
일반적으로, 밸리 구조물(400)은 상부면(138)으로부터 템플레이트층(136) 내로 기판(112)을 향해 하향 연장되는 캐비티를 포함한다. 밸리 구조물(400)은 전이 형상(406) 사이에 위치하는 템플레이트층(136)의 저점(410) 또는 최저점(nadir)까지 하향 연장된다. 피크 높이(Hpk)(402)는 상부면(412)과 저점(410) 사이의 평균 거리 또는 중간 거리를 나타낸다. 피치(404)는 밸리 구조물(400)의 동일 지점 또는 공통 지점 간의 평균 거리 또는 중간 거리를 나타낸다. 예컨대 피치(404)는 밸리 구조물(400) 사이에서 연장되는 전이 형상(406)의 중간점 사이의 거리 또는 중간 거리일 수 있다. 피치(404)는 둘 이상의 방향으로 대략적으로 동일할 수 있다. 예컨대, 피치(404)는 기판(112)에 평행하게 연장되는 두 개의 수직한 방향으로 동일할 수 있다. 다른 실시예에서, 피치(404)는 서로 다른 방향을 따라 달라질 수 있다. 대안으로서, 피치(404)는 밸리 구조물(400)의 저점(410) 사이의 거리를 나타낼 수 있다. 대안으로서, 피치(404)는 인접한 밸리 구조물(400) 상에서 다른 유사한 지점 간의 평균 거리 또는 중간 거리를 나타낼 수 있다.
전이 형상(406)은 밸리 구조물(400) 사이의 상부면(138)의 일반적인 형상이다. 예시된 실시예에 도시된 바와 같이, 전이 형상(406)은 편평한 "절개면(facet)"의 형상을 취할 수 있다. 대안으로서, 편평한 절개면 형상은 3차원으로 볼 때 원뿔이거나 피라미드일 수 있다. 기부폭(Wb)(408)은 인접한 밸리 구조물(400)의 저점(410) 간의 평균 거리 또는 중간 거리를 나타낸다. 대안으로서, 기부폭(Wb)(408)은 전이 형상(406)의 중간점 간의 거리를 나타낼 수 있다. 기부폭(Wb)(408)은 대략 둘 이상의 방향으로 동일할 수 있다. 예컨대 기부폭(Wb)(408)은 기판(112)에 평행하게 연장되는 두 개의 수직한 방향으로 동일할 수 있다. 대안으로서, 기부폭(Wb)(408)은 서로 다른 방향을 따라 달라질 수 있다.
도 5는 일 실시예에 따른 템플레이트층(136)의 곡면 구조물(500)을 예시한다. 곡면 구조물(500)의 형상은 도 3에 도시된 피크 구조물(300) 및 도 4에 도시된 밸리 구조물(400)의 형상과 상이하지만, 도 3 및 도 4와 연계하여 위에서 설명한 매개변수들 중 하나 이상에 의해 한정될 수 있다. 예컨대 곡면 구조물(500)은 피크 높이(Hpk)(502), 피치(504), 전이 형상(506) 및 기부 폭(Wb)(508)에 의해 정의된다. 곡면 구조물(500)은 템플레이트층(136)의 기부막(510)으로부터 상향 연장되는 템플레이트층(136)의 상부면(138)의 돌기로서 형성된다. 곡면 구조물(500)은 대략적으로 포물선 또는 곡면 형상을 갖는다. 작업시, 곡면 구조물(500)은 이상적인 포물선 형상에서 조금 변경될 수 있다. 곡면 구조물(500)은 도 5의 2차원 도면에서 포물선으로 표현되지만, 대안으로서 곡면 구조물(500)은 기판(112)에서 상향 연장되는 3차원 포물면, 피라미드 또는 원뿔 형상을 가질 수 있다.
일반적으로, 곡면 구조물(500)은 기판(112)에서 벗어나서 곡면 고점(512), 즉 곡면 정점까지 기부막(510)으로부터 상향 돌출한다. 피크 높이(Hpk)(502)는 기부막(510)과 고점(512) 사이의 평균 거리 또는 중간 거리를 나타낸다. 피치(504)는 곡면 구조물(500)의 동일 지점 또는 공통 지점 간의 평균 거리 또는 중간 거리를 나타낸다. 예컨대, 피치(504)는 고점(512) 간의 거리일 수 있다. 피치(504)는 둘 이상의 방향으로 대략적으로 동일할 수 있다. 예컨대, 피치(504)는 기판(112)에 평행하게 연장되는 두 개의 수직한 방향으로 동일할 수 있다. 대안으로서, 피치(504)는 서로 다른 방향을 따라 달라질 수 있다. 다른 예에서, 피치(504)는 곡면 구조물(500) 사이에서 연장되는 전이 형상(506)의 중간점 간의 거리를 나타낼 수 있다. 대안으로서, 피치(504)는 인접한 곡면 구조물(500) 상에서 다른 유사한 지점 간의 평균 거리 또는 중간 거리를 나타낼 수 있다.
전이 형상(506)은 곡면 구조물(500) 사이의 상부면(138)의 일반적인 형상이다. 예시된 실시예에 도시된 바와 같이, 전이 형상(506)은 편평한 "절개면(facet)"의 형상을 취할 수 있다. 대안으로서, 편평한 절개면 형상은 3차원으로 볼 때 원뿔이거나 피라미드일 수 있다. 기부폭(Wb)(508)은 곡면 구조물(500)의 양 측면 상의 전이 형상(506) 간의 평균 거리 또는 중간 거리를 나타낸다. 대안으로서, 기부폭(Wb)(508)은 전이 형상(506)의 중간점 간의 거리를 나타낼 수 있다.
일 실시예에 따르면, 구조물(300, 400, 500)의 피치(304, 404, 504) 및/또는 기부폭(Wb)(308, 408, 508)은 대략 400 나노미터 내지 대략 1500 나노미터이다. 대안으로서, 구조물(300, 400, 500)의 피치(304, 404, 504)는 대략 400 나노미터보다 작거나 대략 1500 나노미터보다 클 수 있다. 구조물(300, 400, 500)의 평균 또는 중간값 피크 높이(Hpk)(302, 402, 502)는 대응하는 구조물(300, 400, 500)에 대해 피치(304, 404, 504)의 대략 25 내지 80%일 수 있다. 대안으로서, 평균 피크 높이(Hpk)(302, 402, 502)는 피치(304, 404, 504)의 다른 분율일 수 있다. 기부폭(Wb)(308, 408, 508)은 피치(304, 404, 504)와 대략적으로 동일할 수 있다. 대안으로서, 기부폭(Wb)(308, 408, 508)은 피치(304, 404, 504)와 다를 수 있다. 기부폭(Wb)(508)은 둘 이상의 방향으로 대략 동일할 수 있다. 예컨대 기부폭(Wb)(508)은 기판(112)에 평행하게 연장되는 두 개의 수직한 방향으로 동일할 수 있다. 대안으로서, 기부폭(Wb)(508)은 서로 다른 방향을 따라 달라질 수 있다.
템플레이트층(136)에서 구조물(300, 400, 500)의 매개변수들은 PV 전지(102)(도 1에 도시)가 이중 또는 삼중-접합 전지(102)인지 여부 및/또는 반도체층 적층체(116) 내의 반도체막 또는 층 중 어떤 것이 전류 제한층인지에 기초하여 달라질 수 있다. 예컨대 반도체층 적층체(116)는 도핑된 비정질 또는 도핑된 미세결정 반도체층의 단일 N-I-P 적층체 또는 단일 P-I-N 적층체, 또는 N-I-P 및/또는 P-I-N 도핑된 비정질 또는 도핑된 미세결정 실리콘층의 둘 이상의 적층체를 포함할 수 있다. 상술한 매개변수들 중 하나 이상은 N-I-P 및/또는 P-I-N 적층체 내의 반도체층 중에서 어느 것이 전류 제한층인지에 기초할 수 있다. 예컨대, N-I-P 및/또는 P-I-N 적층체에서 하나 이상의 층은 광이 PV 전지(102)를 가격할 때 PV 전지(102)에 의해 생성되는 전류의 양을 제한할 수 있다. 구조물(300, 400, 500)의 매개변수들 중 하나 이상은 이들 층 중에서 어느 것이 전류 제한층인지에 기초할 수 있다.
일 실시예에서, PV 전지(102)(도 1에 도시)가 반도체층 적층체(116)(도 1에 도시)에 미세결정 실리콘층을 포함하고 미세결정 실리콘층이 반도체층 적층체(116)의 전류 제한층인 경우, 미세결정 실리콘층 하부의 템플레이트층(136)에서 구조물(300, 400, 400)의 피치(304, 404, 504)는 대략 500 내지 1500 나노미터 사이일 수 있다. 미세결정 실리콘층은 대략 500 내지 1500 나노미터 사이의 파장을 갖는 적외선에 대응하는 에너지 밴드갭을 가진다. 예컨대, 피치(304, 404, 504)가 대략적으로 파장과 일치할 경우, 구조물(300, 400, 500)은 500 내지 1500 나노미터 사이의 파장을 갖는 증가된 광량의 적외선을 반사시킬 수 있다. 구조물(300, 400, 500)의 전이 형상(306, 406, 506)은 편평 절개면일 수 있으며 기부폭(Wb)(308, 408, 508)은 피치(304, 404, 504)의 60% 내지 100%일 수 있다. 피크 높이(Hpk)(302, 402, 502)는 피치(304, 404, 504)의 25% 내지 75% 사이일 수 있다. 예컨대 피크 높이(Hpk)(302, 402, 502) 대 피치(304, 404, 504)의 비율은 다른 비율에 비해 많은 광을 반도체층 적층체(116) 내로 다시 반사시키는 구조물(300, 400, 500) 내에서의 산란각을 제공할 수 있다.
다른 예에서, PV 전지(102)가 일 층 적층체(116)가 비정질 반도체층이고 타층 적층체(116)가 미세결정질 반도체층인 서로 적층된 두 개의 반도체층 적층체(116)의 탠덤(tandem) 배열을 포함하는 경우, 템플레이트층(136)을 위한 피치(304, 404, 504)의 범위는 반도체층 적층체(116) 중 어느 것이 전류 제한층인지에 기초하여 변경될 수 있다. PV 전지(102)가 비정질 N-I-P 또는 P-I-N 도핑 반도체층 적층체(116) 위에 도포된 미세결정질 N-I-P 또는 P-I-N 도핑 반도체층 적층체(116)를 포함하는 이중-접합 미세결정질 실리콘/비정질 실리콘 탠덤 배열 전지이고 미세결정질 반도체층 적층체(116)가 전류 제한층인 경우, 피치(304, 504, 604)는 대략 500 내지 1500 나노미터 사이일 수 있다. 이에 비해, 비정질 반도체층 적층체(116)가 전류 제한층이라면, 피치(304, 404, 504)는 대략 350 내지 1000 나노미터 사이일 수 있다.
N-I-P 또는 P-I-N 도핑 반도체막으로 된 단일 반도체층 적층체(116)를 포함하는 PV 전지(102)(도 1에 도시)에 대해, 구조물(300, 400, 500)의 하나 이상의 매개변수는 반도체층 적층체(116)(도 1에 도시)의 결정질 특성 또는 구조에 기초하여 변경될 수 있다. 예컨대, 반도체층 적층체(116) 내에 비정질 실리콘층의 단일 N-I-P 또는 P-I-N 적층체를 포함하는 PV 전지(102)에서, 템플레이트층(136)은 대략 500 나노미터의 피치(304, 404, 504)를 갖는 구조물(300, 400, 500)을 가질 수 있다. 구조물(300, 400, 500)의 전이 형상(306, 406, 506)은 편평면일 수 있으며 기부폭(Wb)(308, 408, 508)은 대략 500 나노미터일 수 있다. 높이(Hpk)(302, 402, 502)는 대략 250 나노미터일 수 있다. 다른 예에서, 반도체층 적층체(116) 내에 미세결정 실리콘층들의 단일 N-I-P 또는 P-I-N 적층체를 포함하는 PV 전지(102)에서, 템플레이트층(136)은 대략 1000 나노미터의 보다 큰 피치(304, 404, 504)를 갖는 구조물(300, 400, 500)을 구비할 수 있다. 구조물(300, 400, 500)의 전이 형상(306, 406, 506)은 편평면일 수 있으며 기부폭(Wb)(308, 408, 508)은 대략 1000 나노미터만큼 더 클 수 있다. 높이(Hpk)(302, 402, 502)는 대략 500 나노미터일 수 있다.
도 6은 다른 실시예에 따른 복수의 템플레이트층(604, 614)을 포함하는 PV 전지(600)의 단면도이다. PV 전지(600)는 여러 개의 PV 전지(600)가 전기적으로 연결되어 PV 장치(100)(도 1에 도시)를 형성한다는 점에서 PV 전지(102)(도 1에 도시)와 유사하다. PV 전지(600)는 기판(112)(도 1에 도시)과 유사할 수 있는 기판(602)과, 템플레이트층(136)(도 1에 도시)과 유사할 수 있는 하부 템플레이트층(604)과, 바닥 전극(114)(도 1에 도시)과 유사할 수 있는 바닥 전극(606)과, 반도체층 적층체(116)(도 1에 도시)와 유사할 수 있는 하부 반도체층 적층체(608)를 포함한다. 바닥 전극(606)은 바닥 전극(114)의 반사층(200) 및 도전층(202)(도 2에 도시)과 유사한 반사층(610) 및 도전층(612)을 포함할 수 있다.
PV 전지(600)는 하부 반도체층 적층체(608) 상에 또는 그 상부에 도포되는 상부 템플레이트층(614)을 포함한다. 상부 템플레이트층(614)은 본 출원에서 설명된 기술을 이용하여 하나 이상의 구조물(300, 400 및/또는 500)(도 3 내지 도 5에 도시)을 포함하도록 도포될 수 있다. 템플레이트층(604, 614) 내의 구조물(300, 400, 500)의 패턴은 도 6에 도시된 바와 같이 서로 다를 수 있다. 예컨대 구조물(300, 400, 500)의 피치(304, 404, 504)(도 3 내지 도 5에 도시)는 상부 템플레이트층(614)에서 보다 하부 템플레이트층(604)에서 더 클 수 있다.
상부 템플레이트층(614) 상에는 상부 반도체층 적층체(616)가 도포된다. 상부 반도체층 적층체(616)는 상부 반도체층 적층체(616)가 N-I-P 또는 P-I-N 도핑 비정질 또는 미세결정질 반도체층 적층체를 포함할 수 있다는 점에서 반도체층 적층체(116)(도 1에 도시)와 유사할 수 있다. 일 실시예에서, 하부 반도체층 적층체(608) 미세결정질 반도체층의 N-I-P 또는 P-I-N 적층체인 반면, 상부 반도체층 적층체(616)는 비정질 반도체층의 N-I-P 또는 P-I-N 적층체이다. 상부 및 하부 템플레이트층(614, 604) 각각에서 구조물(300, 400, 500)(도 3 내지 도 5에 도시)을 한정하는 매개변수는 템플레이트층(614, 604) 상부에 도포된 반도체층 적층체(616, 608)에 맞춰질 수 있다. 예컨대 상부 템플레이트층(614) 내의 구조물(300, 400, 500)의 피치(304, 404, 504)(도 3 내지 도 5에 도시)는 하부 템플레이트층(604) 내의 구조물(300, 400, 500)의 피치(304, 404, 504)보다 작을 수 있다. 상술한 바와 같이, 각각의 템플레이트층(604, 614)에서 구조물(300, 400, 500)의 피치(304, 404, 504)는 대응하는 반도체층 적층체(608, 616) 내에 포획되거나 전자를 여기시키는 데 사용될 광의 파장에 기초할 수 있다.
상부 전극(118)(도 1에 도시)과 유사할 수 있는 상부 전극(618)은 상부 반도체층 적층체(616) 상에 도포될 수 있다. 점착층(120)(도 1에 도시)과 유사한 점착층(620)이 상부 전극(618) 상에 도포될 수 있다. 커버 시트(122)(도 1에 도시)와 유사한 커버 시트(622)가 점착층(620) 상에 배치될 수 있다.
도 7은 다른 실시예에 따른 텍스처링된 전극(704)을 구비한 PV 전지(700)의 단면도이다. PV 전지(700)는 여러 개의 PV 전지(700)들이 전기적으로 연결되어 PV 장치 100(도 1에 도시)를 형성한다는 점에서 PV 전지(102)(도 1에 도시)와 유사할 수 있다. PV 전지(700)는 기판(112)(도 1에 도시)과 유사할 수 있는 기판(702)을 포함한다. 템플레이트층(704)은 기판(702) 상에 도포되며 상술한 하나 이상의 구조물(300, 400, 500)(도 3 내지 도 5에 도시)을 포함하도록 형성될 수 있다. 예시된 실시예에서, 템플레이트층(704)은 기판(702) 상에 도포된 반사층(706)과 반사층(706) 상에 도포된 도전층(708)을 포함한다. 반사층(706)은 입사광을 반사시키는 금속 또는 금속 합금을 포함하거나 그로부터 형성될 수 있다. 도전층(708)은 도전층(202(도 2에 도시), 612(도 6에 도시))에서 하나 이상의 재료와 같이 광 투과성 도전재로 형성될 수 있다. 반사층(706)과 도전층(708)은 전기적으로 결합될 수 있으며 PV 전지(700)을 위한 바닥 전극의 역할을 할 수 있다. 반도체층 적층체(116)(도 1에 도시)와 유사할 수 있는 반도체층 적층체(710)가 템플레이트층(704) 상에 도포된다.
반사층(706)은 대략적으로 평활층으로서 도포될 수 있다. 도전층(708)은 요철 상부면(718)을 갖도록 도포되고/되거나 식각될 수 있다. 템플레이트층(136)(도 1에 도시)의 상부면(138)(도 1에 도시)과 마찬가지로, 도전층(708)의 상부면(718)은 반사층(706) 쪽으로 입사광을 산란시키기 위해 하나 이상의 구조물(300, 400 및/또는 500)(도 3 내지 도 5에 도시)의 소정 패턴 또는 어레이를 가질 수 있다. 바닥 전극(704) 상에 도포된 반도체층 적층체(710)을 통과하는 입사광은 적어도 광의 일부를 반도체층 적층체(710) 내로 다시 반사시킬 수 있다. 광의 일부는 도전층(708)을 통과해서 반사층(706)에서 반사될 수 있다. 입사광이 도전층(708)의 구조물(300, 400, 500)과 만나는 각도에 따라서, 광은 반도체층 적층체(710)와 도전층(708) 간의 계면을 가로질러 광로를 변경시킬 수 있다. 예컨대, 입사광은 반도체층 적층체(710)를 통과하여 기판(702)의 표면에 수직하게 배향된 광로를 따라 도전층(708)에 도달할 수 있다. 광이 도전층(708)의 구조물(300, 400, 500)과 만나는 각도를 기초로, 광은 도전층(708)을 통과해서 반사층(706)과 경사각으로 만날 수 있다. 그 후, 광은 도전층(708)을 통해서 초기에 반도체층 적층체(710)를 통과하는 각도와 상이한 각도로 반도체층 적층체(710) 내로 다시 반사된다. 반사된 광이 반도체층 적층체(710)를 통과하는 각도를 변경시키면 포획되거나 반도체층 적층체(710) 내의 전자를 여기시키는 광량을 증가시킬 수 있다.
상부 전극(118)(도 1에 도시)과 유사할 수 있는 상부 전극(712)이 반도체층 적층체(710) 상에 도포될 수 있다. 점착층(120)(도 1에 도시)과 유사한 점착층(714)이 상부 전극(712)에 도포될 수 있다. 커버 시트(122)(도 1에 도시)와 유사한 커버 시트(716)가 점착층(714) 상에 배치될 수 있다.
도 8은 다른 실시예에 따른 분리된 층들로 형성된 텍스처링된 템플레이트층(804)을 구비한 PV 전지(800)의 단면도이다. PV 전지(800)는 여러 개의 PV 전지(800)들이 전기적으로 연결되어 PV 장치 100(도 1에 도시)를 형성한다는 점에서 PV 전지(102)(도 1에 도시)와 유사할 수 있다. PV 전지(800)는 기판(112)(도 1에 도시)과 유사할 수 있는 기판(802)을 포함한다.
템플레이트층(804)은 기판(802) 상에 도포된다. 템플레이트층(804)은 반사층(806)과 텍스처링층(808)을 포함한다. 반사층(806)은 반사층(706)(도 7에 도시)과 유사할 수 있다. 예컨대 반사층(806)은 기판(802) 상에 도포되는 반사성 금속 또는 금속 합금일 수 있다. 텍스처링층(808)은 반사층(806) 상에 도포되는 주기적인 개별 섬 형상체(812)이거나 그 어레이일 수 있다. 텍스처링층(808)의 섬 형상체(812)는 도 8에 도시된 바와 같이 개별적이고 서로 분리될 수 있거나, 서로 연결될 수 있다. 텍스처링층(808)은 유전성 및/또는 도전성 입자를 반사층(808) 상으로 도포함으로써 형성될 수 있다. 반사층(806) 상에서 이들 입자의 크기 및/또는 위치는 하나 이상의 구조물(300, 400 및/또는 500)(도 3 내지 도 5에 도시)을 형성하도록 설정된다.
바닥 전극(810)이 텍스처링층(808)에만 도포되거나, 도 8에 도시된 바와 같이 텍스처링층(808) 및 반사층(806)에 도포된다. 바닥 전극(810)은 바닥 전극(114)(도 1에 도시)의 도전층(122)(도 1에 도시)과 유사할 수 있다. 예컨대, 일 실시예에서 바닥 전극(810)은 광 투과성 도전재를 포함하거나 광 투과성 도전재로 형성된다. 바닥 전극(810)은 텍스처링층(808)의 섬 형상체(812)들 사이에서 도전 반사층(806)과 접촉하거나 전기적으로 결합될 수 있다. 섬 형상체(812)들이 도전성인 경우, 바닥 전극(810)은 섬 형상체(812) 및 반사층(806)과 전기적으로 연결될 수 있다.
바닥 전극(810) 상에는 반도체층 적층체(116)(도 1에 도시)와 유사한 반도체층 적층체(814)가 도포된다. 반도체층 적층체(814) 상에는 상부 전극(118)(도 1에 도시)과 유사할 수 있는 상부 전극(816)이 도포될 수 있다. 상부 전극(816) 상에는 점착층(120)(도 1에 도시)과 유사한 점착층(818)이 도포될 수 있다. 점착층(818) 상에는 커버 시트(122)(도 1에 도시)와 유사한 커버 시트(820)가 배치될 수 있다.
도 9는 다른 실시예에 따르는 텍스처링된 기판(902)을 구비한 PV 전지(900)의 단면도이다. PV 전지(900)는 여러 개의 PV 전지(900)들이 전기적으로 연결되어 PV 장치 100(도 1에 도시)를 형성한다는 점에서 PV 전지(102)(도 1에 도시)와 유사할 수 있다. PV 전지(900)는 기판(112)(도 1에 도시)과 동일하거나 유사한 재료를 포함하거나 이런 재료로 형성될 수 있는 텍스처링된 기판(902)을 포함한다. 도시된 실시예의 기판(902)은 기판(902)이 구조물(300, 400 및/또는 500)(도 3 내지 도 5에 도시)과 유사할 수 있는 하나 이상의 텍스처링된 형상을 포함한다는 점에서 일체형 템플레이트층을 포함한다. 일 실시예에서, 기판(902)은 대략적으로 편평층으로서 도포되어 구조물(300, 400 및/또는 500)을 형성하도록 식각된다. 단지 예시로서, 기판(902)은 산성조에 기판(902)을 노출시키고/노출시키거나 입자를 이용하여 기판(902)을 타격함으로써 식각될 수 있다. 일 실시예에서, 기판(902)은 원하는 구조물(300, 400, 500)에 따라 사전 결정된 그릿 블라스트(grit blast) 재료, 입자 크기, 입자 속도 및/또는 입자가 기판(902)을 가격하는 각도로 그릿 블라스팅 처리된다.
기판(902)이 원하는 텍스처와 구조물(300, 400 및/또는 500)(도 3 내지 도 5에 도시)을 갖게 되면, 기판(902) 상에는 바닥 전극(904)이 마련된다. 바닥 전극(904)은 바닥 전극(114)(도 1에 도시)과 유사할 수 있으며 반사층(200) 및 도전층(202)(도 2에 도시)과 유사한 반사층(906) 및 도전층(908)을 포함할 수 있다. 반도체층 적층체(116)(도 1에 도시)와 유사한 반도체층 적층체(910)가 바닥 전극(904) 상에 마련된다. 반도체층 적층체(910) 상부에는 상부 전극(118)(도 1에 도시)과 유사한 상부 전극(912)이 도포된다. 상부 전극(912) 상에는 점착층(120)(도 1에 도시)과 유사한 점착층(914)이 도포될 수 있다. 점착층(912) 상에는 커버 시트(122)(도 1에 도시)와 유사한 커버 시트(916)가 배치될 수 있다.
도 10은 일 실시예에 따른 텍스처링된 템플레이트층을 구비한 PV 장치의 제조 방법(1000)을 도시한 흐름도이다. 1002 단계에서, 기판이 마련된다. 예컨대 기판(112)(도 1에 도시)이 마련될 수 있다. 1004 단계에서, 템플레이트층이 기판 상에 도포된다. 예컨대 템플레이트층(136)(도 1에 도시)이 기판(112) 상에 도포될 수 있다. 상술한 바와 같이, 템플레이트층은 반도체층 적층체 내로 광을 다시 산란 및/또는 반사시키기 위해 템플레이트층 상부에 도포되는 하나 이상의 층에 소정 텍스처링된 패턴을 부여한다.
1006 단계에서, 바닥 전극이 템플레이트층 상부에 마련된다. 예컨대 바닥 전극(114)(도 1에 도시)이 템플레이트층(136)(도 1에 도시) 상에 도포될 수 있다. 1008 단계에서, 반도체층 적층체(116)(도 1에 도시)와 같은 하나 이상의 반도체층 적층체가 바닥 전극(114) 상부에 도포된다.
1010 단계에서, 상부 전극이 반도체층 적층체 상부에 마련된다. 일 실시예에서, 상부 전극(118)(도 1에 도시)이 반도체층 적층체(116)(도 1에 도시) 상에 도포된다. 1012 단계에서, 접착제가 상부 전극 상에 도포되고 커버 시트가 접착제 상에 마련되어 PV 장치를 에워싼다. 예컨대 점착층(120)(도 1에 도시)과 커버 시트(122)(도 1에 도시)가 상부 전극(118) 위에 마련될 수 있다.
도 11은 일 실시예에 따른 복수의 텍스처링된 템플레이트층을 구비한 PV 장치의 제조 방법(1100)을 도시한 흐름도이다. 1102 단계에서, 기판이 마련된다. 예컨대 기판(602)(도 6에 도시)이 마련될 수 있다. 1104 단계에서, 제1 템플레이트층이 기판 상부에 도포된다. 예컨대 하부 템플레이트층(604)(도 6에 도시)이 기판(602) 상에 도포될 수 있다. 상술한 바와 같이, 하부 템플레이트층은 하부 템플레이트 상부에 도포된 반도체층 적층체 내로 광을 다시 산란 및/또는 반사시키기 위해 템플레이트층 상부에 도포되는 하나 이상의 층에 소정의 텍스처링된 패턴을 부여한다.
1106 단계에서, 바닥 전극 하부 템플레이트층 상부에 마련된다. 예컨대, 바닥 전극(606)(도 6에 도시)이 하부 템플레이트층(604)(도 6에 도시) 상에 도포될 수 있다. 1108 단계에서, 하부 반도체층 적층체(608)(도 6에 도시)와 같은 적어도 하나의 반도체층 적층체 또는 반도체층이 바닥 전극(606) 상부에 도포된다.
1110 단계에서, 제2 템플레이트층이 하부 반도체층 적층체 상부에 마련된다. 예컨대, 상부 템플레이트층(614)(도 6에 도시)이 하부 반도체층 적층체(608)(도 6에 도시) 상에 도포될 수 있다. 1112 단계에서, 상부 반도체층 적층체가 제2 템플레이트층 상에 도포된다. 일 실시예에서, 상부 반도체층 적층체(616)(도 6에 도시)가 상부 템플레이트층(614) 상부에 마련될 수 있다.
1114 단계에서, 상부 전극이 제2 반도체층 적층체 상부에 마련된다. 일 실시예에서, 상부 전극(618)(도 6에 도시)이 상부 반도체층 적층체(616)(도 6에 도시) 상부에 마련된다. 1116 단계에서, 접착제가 상부 전극 상에 도포되고 커버 시트가 접착제 상에 마련되어 PV 장치를 에워싼다. 예컨대 점착층(620)(도 6에 도시)과 커버 시트(622)(도 6에 도시)가 상부 전극(618) 위에 마련될 수 있다.
도 12는 일 실시예에 따른 텍스처링된 전극을 구비한 PV 장치의 제조 방법(1200)을 도시한 흐름도이다. 1202 단계에서, 기판이 마련된다. 예컨대 기판(702)(도 7에 도시)이 마련될 수 있다. 1204 단계에서, 반사층이 기판 상에 도포된다. 예컨대 반사층(706)이 기판(702) 상부에 도포될 수 있다. 1206 단계에서, 텍스처링된 도전층이 반사층 상부에 도포된다. 일 실시예에서, 텍스처링된 도전층(708)이 반사층(706) 상에 도포되어 텍스처링된 바닥 전극을 형성한다.
1208 단계에서, 반도체층 적층체(710)(도 7에 도시)와 같은 하나 이상의 반도체층 적층체가 반사층(706)(도 7에 도시) 및 텍스처링된 도전층(706)(도 7에 도시)을 포함하는 텍스처링된 바닥 전극(704)(도7에 도시) 상부에 도포된다.
1210 단계에서, 상부 전극이 반도체층 적층체 상부에 마련된다. 일 실시예에서, 상부 전극(712)(도 7에 도시)이 상부 반도체층 적층체(710)(도 7에 도시) 상에 도포된다. 1212 단계에서, 접착제가 상부 전극 상에 도포되고 커버 시트가 접착제 상에 마련되어 PV 장치를 에워싼다. 예컨대, 점착층(714)(도 7에 도시)과 커버 시트(716)(도 7에 도시)가 상부 전극(712) 상부에 마련될 수 있다.
도 13은 일 실시예에 따른 분리된 층들로 형성된 텍스처링된 템플레이트층을 구비한 PV 장치의 제조 방법(1300)을 도시한 흐름도이다. 1302 단계에서, 기판이 마련된다. 예컨대 기판(802)(도 8에 도시)이 마련될 수 있다. 1304 단계에서, 반사층이 기판 상부에 도포된다. 예컨대 반사층(806)(도 8에 도시)이 기판(802) 상에 도포될 수 있다. 1306 단계에서, 텍스처링층이 반사층 상에 마련된다. 일 실시예에서, 텍스처링층(808)(도 8에 도시)이 반사층(806) 상에 도포된다. 반사층(806)과 텍스처링층(808)은 반도체층 적층체 내로 광을 다시 반사시키는 텍스처링된 템플레이트층의 개별 층들을 형성한다.
1308 단계에서, 바닥 전극이 텍스처링층 및/또는 반사층 위에 마련된다. 예컨대, 상술한 바와 같이, 바닥 전극(810)(도 8에 도시)이 텍스처링층(808)(도 8에 도시) 및/또는 반사층(806)(도 8에 도시) 상에 도포될 수 있다. 1310 단계에서, 반도체층 적층체(814)(도 8에 도시)와 같은 하나 이상의 반도체층 적층체가 바닥 전극(810) 상부에 도포된다.
1312 단계에서, 상부 전극이 반도체층 적층체 상부에 마련된다. 일 실시예에서, 상부 전극(816)(도 8에 도시)이 반도체층 적층체(814)(도 8에 도시) 상에 도포된다. 1314 단계에서, 접착제가 상부 전극 상에 도포되고 커버 시트가 접착제 상에 마련되어 PV 장치를 에워싼다. 예컨대 점착층(818)(도 8에 도시)과 커버 시트(820)(도 8에 도시)가 상부 전극(816) 상부에 마련될 수 있다.
도 14는 일 실시예에 따른 텍스처링된 기판을 구비한 PV 장치의 제조 방법(1400)의 흐름도이다. 1402 단계에서, 텍스처링된 기판이 마련된다. 예컨대, 기판(902)(도 9에 도시)이 마련될 수 있다. 상술한 바와 같이, 기판(902)은 기판(902)에 도포되는 추가의 층에 부여되는 텍스처링된 표면을 제공하도록 식각될 수 있다.
1404 단계에서, 바닥 전극이 텍스처링된 기판 상부에 마련된다. 예컨대 바닥 전극(904)(도 9에 도시)이 텍스처링된 기판(902)(도 9에 도시) 상에 도포될 수 있다. 1406 단계에서, 반도체층 적층체(910)(도 9에 도시)와 같은 하나 이상의 반도체층 적층체가 바닥 전극(904) 상부에 도포된다.
1408 단계에서, 상부 전극이 반도체층 적층체 상부에 도포된다. 일 실시예에서, 상부 전극(912)(도 9에 도시)이 반도체층 적층체(910)(도 9에 도시) 상에 도포된다. 1410 단계에서, 접착제가 상부 전극 상에 도포되고 커버 시트가 접착제 상에 마련되어 PV 장치를 에워싼다. 예컨대 점착층(914)(도 9에 도시)과 커버 시트(916)(도 9에 도시)가 상부 전극(912) 상부에 마련될 수 있다.
이들 방법(1000, 1100, 1200, 1300, 1400)은 반도체층 적층체 내로 광을 다시 반사시키는 것을 돕는 하나 이상의 텍스처링층을 포함하는 PV 장치를 제조 또는 생성하는 다양한 실시예를 설명한다. 추가의 작업, 방법, 공정 및/또는 단계가 PV 장치를 제조하기 위해 이들 방법(1000, 1100, 1200, 1300, 1400)에 개시된 작업과 연계하여 수행될 수 있다. 예컨대, 제조 대상인 PV 장치에 따라, 이들 방법(1000, 1100, 1200, 1300, 1400)에서 마련되는 하나 이상의 층은 PV 장치의 인접한 PV 전지 내에서 층들을 전기적으로 절연시키거나 다른 방식으로 분리시키도록 식각될 필요가 있을 수 있다.
상술한 설명은 제한적인 것이 아니라 예시적인 것으로 의도된 것으로 이해되어야 한다. 예컨대 상술한 실시예들(및/또는 그 양태들)은 서로 조합되어 사용될 수 있다. 더불어, 본 발명의 범위에서 벗어나지 않고 본 발명의 가르침에 특정 상황이나 재료를 맞추기 위해 많은 변경이 이루어질 수 있다. 본 명세서에서 설명되는 다양한 구성요소의 치수, 재료의 종류, 배향, 갯수, 위치 등은 특정 실시예의 매개변수를 한정하도록 의도된 것으로 제한적인 의미가 아니며 단지 예시적인 실시예일 뿐이다. 기술분야의 당업자라면 상술한 설명에 기초함으로써 특허청구범위의 정신과 범위에 속하는 그 밖의 많은 실시예와 변경예들을 자명하게 알 수 있을 것이다. 따라서, 본 발명의 범위는 첨부된 특허청구범위와 더불어 이런 특허청구범위와 균등한 모든 범위를 참조하여 결정되어야 한다. 첨부된 특허청구범위에서, "포함하는" 및 "~에서"라는 용어는 각각 "포함하여 구성되는" 및 "~에 있어서"라는 용어와 균등한 의미로서 사용된다. 또한, 다음의 청구항에서, "제1", "제2" 및 "제3"이란 용어는 단지 나열 순서로서 사용되는 것으로 그 대상에 수치적 요건을 부여하기 위한 의도가 아니다. 또한, 다음 청구항의 제한은 "기능식 포맷(means plus function format)으로 기록된 것이 아니며 해당 청구항의 제한이 명시적으로 추가의 구조에 대한 설명이 없이 기능 문구를 수반하는 "~하기 위한 수단"이라는 문구를 사용하지 않는 한 35 USC §112 제6항에 기반하여 해석되도록 의도한 것이 아니다.

Claims (19)

  1. 기판과,
    상기 기판 상부에 배치되는 반도체층 적층체와,
    상기 기판과 상기 반도체층 적층체 사이에 배치되는 반사성 도전 전극층과,
    상기 기판과 상기 전극층 사이에 배치되는 텍스처링된 템플레이트층을 포함하며, 상기 템플레이트층은 상기 전극층에 소정 형상을 부여하는 요철 상부면을 구비하고 상기 전극층은 상기 소정 형상에 따라 상기 반도체층 적층체 내로 광을 다시 반사시키는 광기전 전지.
  2. 제1항에 있어서, 상기 템플레이트층은 상기 템플레이트층의 요철 상부면을 제공하는 피크 구조물, 밸리 구조물 또는 곡면 구조물 중 하나 이상의 구조물의 어레이를 포함하는 광기전 전지.
  3. 제1항에 있어서, 상기 템플레이트층의 요철 상부면은 인접한 구조물 간의 소정 피치, 소정 기부폭, 또는 상기 구조물이 상기 기판으로부터 돌출하거나 상기 템플레이트층 내로 리세스된 소정 높이 중 하나 이상을 갖는 구조물에 의해 한정되는 광기전 전지.
  4. 제3항에 있어서, 상기 구조물의 피치, 기부폭 또는 높이 중 하나 이상은 상기 반도체층 적층체의 결정질 구조에 기초하는 광기전 전지.
  5. 제3항에 있어서, 상기 구조물의 피치, 기부폭 또는 높이 중 하나 이상은 상기 반도체층 적층체 내로 다시 반사되는 광의 파장에 기초하는 광기전 전지.
  6. 제1항에 있어서, 상기 템플레이트층은 하부 템플레이트층이고 상기 반도체층 적층체는 하부 반도체층 적층체이며, 상기 광기전 전지는 상부 전극과 상기 하부 반도체층 적층체 사이에 마련되는 상부 반도체층 적층체 및 상기 하부 반도체층 적층체와 상기 상부 반도체층 적층체 사이에 마련되는 상부 템플레이트층을 더 포함하는 광기전 전지.
  7. 제1항에 있어서, 상기 템플레이트층은 서로 분리되고 상기 기판과 바닥 전극 사이에 배치되는 복수의 개별 섬 형상체를 포함하는 광기전 전지.
  8. 기판과,
    상기 기판 상부에 배치되는 반도체층 적층체와,
    상기 기판과 상기 반도체층 적층체 사이에 배치되는 전극층을 포함하며, 상기 전극층은 반사층 및 광투과성 도전층을 포함하며, 상기 도전층은 입사광을 상기 반사층으로 산란시키는 요철 상부면을 포함하고 상기 반사층은 상기 도전층에 의해 산란된 광을 다시 반도체층 적층체 내로 반사시키는 광기전 전지.
  9. 제8항에 있어서, 상기 도전층은 상기 요철 상부면을 제공하는 피크 구조물, 밸리 구조물 또는 곡면 구조물 중 하나 이상의 구조물의 어레이를 포함하는 광기전 전지.
  10. 제8항에 있어서, 상기 도전층의 요철 상부면은 인접한 구조물 간의 소정 피치, 소정 기부폭, 또는 상기 구조물이 상기 기판으로부터 돌출하거나 상기 도전층 내로 리세스된 소정 높이 중 하나 이상을 갖는 구조물에 의해 한정되는 광기전 전지.
  11. 제10항에 있어서, 상기 구조물의 피치, 기부폭 또는 높이 중 하나 이상은 상기 반도체층 적층체의 결정질 구조에 기초하는 광기전 전지.
  12. 제10항에 있어서, 상기 구조물의 피치, 기부폭 또는 높이 중 하나 이상은 반사층에 의해 상기 반도체층 적층체 내로 다시 반사되는 광의 파장에 기초하는 광기전 전지.
  13. 소정의 요철 상부면을 갖는 기판과,
    상기 기판 상부에 배치되는 반도체층 적층체와,
    상기 기판의 요철 상부면과 상기 반도체층 적층체 사이에 위치하는 반사성 도전 전극층을 포함하며, 상기 기판의 요철 상부면은 상기 전극층에 소정 형상을 부여하고 상기 전극층은 상기 소정 형상에 기초하여 반도체층 적층체 내로 광을 다시 반사시키는 광기전 전지.
  14. 제13항에 있어서, 상기 기판은 상기 기판의 요철 상부면을 제공하는 피크 구조물, 밸리 구조물 또는 곡면 구조물 중 하나 이상의 구조물의 어레이를 포함하는 광기전 전지.
  15. 제13항에 있어서, 상기 기판의 요철 상부면은 인접한 구조물 간의 소정 피치, 소정 기부폭, 또는 상기 구조물이 상기 기판으로부터 돌출하거나 기판 내로 리세스된 소정 높이 중 하나 이상을 갖는 구조물에 의해 한정되는 광기전 전지.
  16. 제15항에 있어서, 상기 구조물의 피치, 기부폭 또는 높이 중 하나 이상은 상기 반도체층 적층체의 결정질 구조에 기초하는 광기전 전지.
  17. 제16항에 있어서, 상기 구조물의 피치, 기부폭 또는 높이 중 하나 이상은 상기 반도체층 적층체가 미세결정질층을 포함하는 경우 감소되고 상기 반도체층 적층체가 비정질층을 포함하는 경우 증가되는 광기전 전지.
  18. 제15항에 있어서, 상기 구조물의 피치, 기부폭 또는 높이 중 하나 이상은 상기 반도체층 적층체 내로 다시 반사되는 광의 파장에 기초하는 광기전 전지.
  19. 제13항에 있어서, 상기 반도체층 적층체는 상기 기판의 상부면에 기초하는 형상을 갖는 광기전 전지.
KR1020117020307A 2009-05-06 2010-04-19 광기전 전지 및 반도체층 적층체에서의 광 포획성 향상 방법 KR101319674B1 (ko)

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US17607209P 2009-05-06 2009-05-06
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ID=43050694

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117020307A KR101319674B1 (ko) 2009-05-06 2010-04-19 광기전 전지 및 반도체층 적층체에서의 광 포획성 향상 방법

Country Status (7)

Country Link
US (1) US20100282314A1 (ko)
EP (1) EP2356696A4 (ko)
JP (1) JP2012522403A (ko)
KR (1) KR101319674B1 (ko)
CN (1) CN102272944B (ko)
TW (1) TW201044614A (ko)
WO (1) WO2010129163A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101294009B1 (ko) * 2012-01-03 2013-08-07 (재)한국나노기술원 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 및 그 제조방법
WO2013141651A1 (ko) * 2012-03-23 2013-09-26 한국에너지기술연구원 텍스처층을 포함하는 2중 텍스처 구조의 칼코게나이드계 태양전지의 제조방법 및 이에 따라 제조된 칼코게나이드계 태양전지

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9000353B2 (en) 2010-06-22 2015-04-07 President And Fellows Of Harvard College Light absorption and filtering properties of vertically oriented semiconductor nano wires
US9082673B2 (en) 2009-10-05 2015-07-14 Zena Technologies, Inc. Passivated upstanding nanostructures and methods of making the same
US8866065B2 (en) 2010-12-13 2014-10-21 Zena Technologies, Inc. Nanowire arrays comprising fluorescent nanowires
US8229255B2 (en) 2008-09-04 2012-07-24 Zena Technologies, Inc. Optical waveguides in image sensors
US8274039B2 (en) 2008-11-13 2012-09-25 Zena Technologies, Inc. Vertical waveguides with various functionality on integrated circuits
US8507840B2 (en) 2010-12-21 2013-08-13 Zena Technologies, Inc. Vertically structured passive pixel arrays and methods for fabricating the same
US8384007B2 (en) 2009-10-07 2013-02-26 Zena Technologies, Inc. Nano wire based passive pixel image sensor
US8546742B2 (en) 2009-06-04 2013-10-01 Zena Technologies, Inc. Array of nanowires in a single cavity with anti-reflective coating on substrate
US9478685B2 (en) 2014-06-23 2016-10-25 Zena Technologies, Inc. Vertical pillar structured infrared detector and fabrication method for the same
US8890271B2 (en) 2010-06-30 2014-11-18 Zena Technologies, Inc. Silicon nitride light pipes for image sensors
US8299472B2 (en) 2009-12-08 2012-10-30 Young-June Yu Active pixel sensor with nanowire structured photodetectors
US8835831B2 (en) 2010-06-22 2014-09-16 Zena Technologies, Inc. Polarized light detecting device and fabrication methods of the same
US9515218B2 (en) 2008-09-04 2016-12-06 Zena Technologies, Inc. Vertical pillar structured photovoltaic devices with mirrors and optical claddings
US9299866B2 (en) 2010-12-30 2016-03-29 Zena Technologies, Inc. Nanowire array based solar energy harvesting device
US9406709B2 (en) 2010-06-22 2016-08-02 President And Fellows Of Harvard College Methods for fabricating and using nanowires
US8519379B2 (en) 2009-12-08 2013-08-27 Zena Technologies, Inc. Nanowire structured photodiode with a surrounding epitaxially grown P or N layer
US8791470B2 (en) 2009-10-05 2014-07-29 Zena Technologies, Inc. Nano structured LEDs
US8889455B2 (en) 2009-12-08 2014-11-18 Zena Technologies, Inc. Manufacturing nanowire photo-detector grown on a back-side illuminated image sensor
US9343490B2 (en) 2013-08-09 2016-05-17 Zena Technologies, Inc. Nanowire structured color filter arrays and fabrication method of the same
US8735797B2 (en) 2009-12-08 2014-05-27 Zena Technologies, Inc. Nanowire photo-detector grown on a back-side illuminated image sensor
US8748799B2 (en) 2010-12-14 2014-06-10 Zena Technologies, Inc. Full color single pixel including doublet or quadruplet si nanowires for image sensors
US8269985B2 (en) 2009-05-26 2012-09-18 Zena Technologies, Inc. Determination of optimal diameters for nanowires
US20110186119A1 (en) * 2009-12-24 2011-08-04 Atwater Harry A Light-trapping plasmonic back reflector design for solar cells
US20120319223A1 (en) * 2010-01-08 2012-12-20 Magnolia Solar, Inc. Diffuse omni-directional back reflectors and methods of manufacturing the same
WO2011143327A2 (en) 2010-05-11 2011-11-17 Molecular Imprints, Inc. Nanostructured solar cell
KR20120085571A (ko) * 2011-01-24 2012-08-01 엘지이노텍 주식회사 태양 전지
JP2012156500A (ja) * 2011-01-27 2012-08-16 Moser Baer India Ltd 薄膜シリコン太陽電池用の光トラッピング層
TWI453927B (zh) 2011-06-29 2014-09-21 Ind Tech Res Inst 多重反射結構以及光電元件
US8916409B2 (en) * 2011-10-18 2014-12-23 International Business Machines Corporation Photovoltaic device using nano-spheres for textured electrodes
US20130125983A1 (en) * 2011-11-18 2013-05-23 Integrated Photovoltaic, Inc. Imprinted Dielectric Structures
US11367800B1 (en) 2012-04-20 2022-06-21 Magnolia Solar, Inc. Optically-thin III-V solar cells and methods for constructing the same
US9614108B1 (en) * 2012-04-20 2017-04-04 Magnolia Solar, Inc. Optically-thin chalcogenide solar cells
US20130291934A1 (en) * 2012-05-01 2013-11-07 Chih-Hua Yang Thin film solar cell structure
US20140004648A1 (en) * 2012-06-28 2014-01-02 International Business Machines Corporation Transparent conductive electrode for three dimensional photovoltaic device
KR101984031B1 (ko) * 2012-07-30 2019-06-04 한국전자통신연구원 전자소자 및 그 제조방법
US9640698B2 (en) * 2013-03-15 2017-05-02 Banpil Photonics, Inc. Energy harvesting devices and method of fabrication thereof
USD743329S1 (en) * 2014-01-27 2015-11-17 Solaero Technologies Corp. Solar cell
US20190140115A1 (en) 2016-05-06 2019-05-09 Rensselaer Polytechnic Institute High absorption photovoltaic material and methods of making the same
TWM587826U (zh) * 2019-08-15 2019-12-11 凌巨科技股份有限公司 薄膜太陽能電池
WO2021119092A1 (en) * 2019-12-09 2021-06-17 Pacific Integrated Energy, Inc. Thin-film crystalline silicon solar cell using a nanoimprinted photonic-plasmonic back-reflector structure
CN111564112B (zh) * 2020-06-09 2022-09-23 京东方科技集团股份有限公司 显示装置、显示面板及其制造方法

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2968723A (en) * 1957-04-11 1961-01-17 Zeiss Carl Means for controlling crystal structure of materials
US4260427A (en) * 1979-06-18 1981-04-07 Ametek, Inc. CdTe Schottky barrier photovoltaic cell
US4309225A (en) * 1979-09-13 1982-01-05 Massachusetts Institute Of Technology Method of crystallizing amorphous material with a moving energy beam
US4379020A (en) * 1980-06-16 1983-04-05 Massachusetts Institute Of Technology Polycrystalline semiconductor processing
US4891074A (en) * 1980-11-13 1990-01-02 Energy Conversion Devices, Inc. Multiple cell photoresponsive amorphous alloys and devices
HU184389B (en) * 1981-02-27 1984-08-28 Villamos Ipari Kutato Intezet Method and apparatus for destroying wastes by using of plasmatechnic
US4371421A (en) * 1981-04-16 1983-02-01 Massachusetts Institute Of Technology Lateral epitaxial growth by seeded solidification
US4585952A (en) * 1982-03-04 1986-04-29 Sansui Electric Co., Ltd. Digital waveform shaping circuit
US4670088A (en) * 1982-03-18 1987-06-02 Massachusetts Institute Of Technology Lateral epitaxial growth by seeded solidification
JPS58197775A (ja) * 1982-05-13 1983-11-17 Canon Inc 薄膜トランジスタ
EP0097883B1 (de) * 1982-06-26 1987-09-16 AUTE Gesellschaft für autogene Technik mbH Einteilige Kurzdüse für einen Brenner zum thermochemischen Trennen oder Hobeln
JPS5914682A (ja) * 1982-07-16 1984-01-25 Denkaihaku Kogyo:Kk アモルフアスシリコン太陽電池
US4665504A (en) * 1982-11-26 1987-05-12 The British Petroleum Company Memory device containing electrically conducting substrate having deposited hereon a layer of amorphous or microcrystalline silicon-carbon alloy and a layer of amorphous or microcrystalline silicon-containing material
US4576676A (en) * 1983-05-24 1986-03-18 Massachusetts Institute Of Technology Thick crystalline films on foreign substrates
US4795500A (en) * 1985-07-02 1989-01-03 Sanyo Electric Co., Ltd. Photovoltaic device
US4677250A (en) * 1985-10-30 1987-06-30 Astrosystems, Inc. Fault tolerant thin-film photovoltaic cell
US4818337A (en) * 1986-04-11 1989-04-04 University Of Delaware Thin active-layer solar cell with multiple internal reflections
US4827137A (en) * 1986-04-28 1989-05-02 Applied Electron Corporation Soft vacuum electron beam patterning apparatus and process
DE3752249T2 (de) * 1986-07-04 1999-07-08 Canon Kk Elektronen emittierende Vorrichtung
US4826668A (en) * 1987-06-11 1989-05-02 Union Carbide Corporation Process for the production of ultra high purity polycrystalline silicon
JP2616929B2 (ja) * 1987-08-22 1997-06-04 株式会社日本自動車部品総合研究所 微結晶炭化ケイ素半導体膜の製造方法
JPH0750794B2 (ja) * 1990-06-28 1995-05-31 三洋電機株式会社 光電変換素子の製造方法
US5281541A (en) * 1990-09-07 1994-01-25 Canon Kabushiki Kaisha Method for repairing an electrically short-circuited semiconductor device, and process for producing a semiconductor device utilizing said method
US5221365A (en) * 1990-10-22 1993-06-22 Sanyo Electric Co., Ltd. Photovoltaic cell and method of manufacturing polycrystalline semiconductive film
JP2908067B2 (ja) * 1991-05-09 1999-06-21 キヤノン株式会社 太陽電池用基板および太陽電池
US5126633A (en) * 1991-07-29 1992-06-30 Energy Sciences Inc. Method of and apparatus for generating uniform elongated electron beam with the aid of multiple filaments
DE4133644A1 (de) * 1991-10-11 1993-04-15 Nukem Gmbh Halbleiterbauelement, verfahren zu dessen herstellung sowie hierzu benutzte anordnung
JP2975751B2 (ja) * 1991-12-19 1999-11-10 三洋電機株式会社 光起電力装置
US5501744A (en) * 1992-01-13 1996-03-26 Photon Energy, Inc. Photovoltaic cell having a p-type polycrystalline layer with large crystals
JP2974485B2 (ja) * 1992-02-05 1999-11-10 キヤノン株式会社 光起電力素子の製造法
JPH061285A (ja) * 1992-06-23 1994-01-11 Mitsubishi Heavy Ind Ltd 微粉炭スラリー運搬タンカー
US5296045A (en) * 1992-09-04 1994-03-22 United Solar Systems Corporation Composite back reflector for photovoltaic device
US5336335A (en) * 1992-10-09 1994-08-09 Astropower, Inc. Columnar-grained polycrystalline solar cell and process of manufacture
JPH06163954A (ja) * 1992-11-20 1994-06-10 Sanyo Electric Co Ltd 結晶系シリコン薄膜の形成方法及びこの膜を用いた光起電力装置
JP3006701B2 (ja) * 1992-12-28 2000-02-07 キヤノン株式会社 薄膜半導体太陽電池
JP2771414B2 (ja) * 1992-12-28 1998-07-02 キヤノン株式会社 太陽電池の製造方法
US5498904A (en) * 1994-02-22 1996-03-12 Sanyo Electric Co., Ltd. Polycrystalline semiconductive film, semiconductor device using the same and method of manufacturing the same
US5538564A (en) * 1994-03-18 1996-07-23 Regents Of The University Of California Three dimensional amorphous silicon/microcrystalline silicon solar cells
DE19581590T1 (de) * 1994-03-25 1997-04-17 Amoco Enron Solar Erhöhung eines Stabilitätsverhaltens von Vorrichtungen auf der Grundlage von amorphem Silizium, die durch Plasmaablagerung unter hochgradiger Wasserstoffverdünnung bei niedrigerer Temperatur hergestellt werden
US5668050A (en) * 1994-04-28 1997-09-16 Canon Kabushiki Kaisha Solar cell manufacturing method
JP3651932B2 (ja) * 1994-08-24 2005-05-25 キヤノン株式会社 光起電力素子用裏面反射層及びその形成方法並びに光起電力素子及びその製造方法
US5627081A (en) * 1994-11-29 1997-05-06 Midwest Research Institute Method for processing silicon solar cells
JPH0936406A (ja) * 1995-07-21 1997-02-07 Fuji Electric Co Ltd 光電変換装置およびその製造方法
US5885884A (en) * 1995-09-29 1999-03-23 Intel Corporation Process for fabricating a microcrystalline silicon structure
JP2984595B2 (ja) * 1996-03-01 1999-11-29 キヤノン株式会社 光起電力素子
US6555449B1 (en) * 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
AU739048B2 (en) * 1997-03-04 2001-10-04 Astropower Inc. Columnar-grained polycrystalline solar cell substrate and improved method of manufacture
US6207890B1 (en) * 1997-03-21 2001-03-27 Sanyo Electric Co., Ltd. Photovoltaic element and method for manufacture thereof
JPH1197733A (ja) * 1997-09-18 1999-04-09 Sanyo Electric Co Ltd 光起電力装置
US6099649A (en) * 1997-12-23 2000-08-08 Applied Materials, Inc. Chemical vapor deposition hot-trap for unreacted precursor conversion and effluent removal
JP3252780B2 (ja) * 1998-01-16 2002-02-04 日本電気株式会社 シリコン層のエッチング方法
JPH11246971A (ja) * 1998-03-03 1999-09-14 Canon Inc 微結晶シリコン系薄膜の作製方法及び作製装置
JP3749015B2 (ja) * 1998-03-23 2006-02-22 シャープ株式会社 太陽電池の製造方法
US6248948B1 (en) * 1998-05-15 2001-06-19 Canon Kabushiki Kaisha Solar cell module and method of producing the same
EP1100130B3 (en) * 1998-06-01 2008-10-29 Kaneka Corporation Silicon-base thin-film photoelectric device
JP3754841B2 (ja) * 1998-06-11 2006-03-15 キヤノン株式会社 光起電力素子およびその製造方法
AU749571B2 (en) * 1998-07-02 2002-06-27 Astropower Inc. Silicon thin-film, integrated solar cell, module, and methods of manufacturing the same
US6524662B2 (en) * 1998-07-10 2003-02-25 Jin Jang Method of crystallizing amorphous silicon layer and crystallizing apparatus thereof
US6077722A (en) * 1998-07-14 2000-06-20 Bp Solarex Producing thin film photovoltaic modules with high integrity interconnects and dual layer contacts
JP2000252500A (ja) * 1999-02-26 2000-09-14 Kanegafuchi Chem Ind Co Ltd シリコン系薄膜光電変換装置
JP3819632B2 (ja) * 1999-04-07 2006-09-13 三洋電機株式会社 光電変換素子及びその製造方法
US6713329B1 (en) * 1999-05-10 2004-03-30 The Trustees Of Princeton University Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film
US6197698B1 (en) * 1999-06-28 2001-03-06 United Microelectronics Corp. Method for etching a poly-silicon layer of a semiconductor wafer
US7103684B2 (en) * 2003-12-02 2006-09-05 Super Talent Electronics, Inc. Single-chip USB controller reading power-on boot code from integrated flash memory for user storage
JP2001217440A (ja) * 2000-02-04 2001-08-10 Kanegafuchi Chem Ind Co Ltd ハイブリッド型薄膜光電変換装置とそれに用いられる透光性積層体
WO2001060456A1 (en) * 2000-02-19 2001-08-23 Ion Diagnostics, Inc. Multi-beam multi-column electron beam inspection system
JP2001257369A (ja) * 2000-03-10 2001-09-21 Sharp Corp 光電変換素子及びその製造方法
US6879014B2 (en) * 2000-03-20 2005-04-12 Aegis Semiconductor, Inc. Semitransparent optical detector including a polycrystalline layer and method of making
US6863019B2 (en) * 2000-06-13 2005-03-08 Applied Materials, Inc. Semiconductor device fabrication chamber cleaning method and apparatus with recirculation of cleaning gas
JP2004503112A (ja) * 2000-07-06 2004-01-29 ビーピー・コーポレーション・ノース・アメリカ・インコーポレーテッド 部分透過性光起電モジュール
US7906229B2 (en) * 2007-03-08 2011-03-15 Amit Goyal Semiconductor-based, large-area, flexible, electronic devices
JP4289768B2 (ja) * 2000-07-18 2009-07-01 三洋電機株式会社 光起電力装置
US6525264B2 (en) * 2000-07-21 2003-02-25 Sharp Kabushiki Kaisha Thin-film solar cell module
JP3513592B2 (ja) * 2000-09-25 2004-03-31 独立行政法人産業技術総合研究所 太陽電池の製造方法
US6632993B2 (en) * 2000-10-05 2003-10-14 Kaneka Corporation Photovoltaic module
JP2002222975A (ja) * 2001-01-29 2002-08-09 Kyocera Corp 薄膜結晶質Ｓｉ太陽電池およびその製造方法
US6930025B2 (en) * 2001-02-01 2005-08-16 Canon Kabushiki Kaisha Transparent conductive film formation process, photovoltaic device production process, transparent conductive film, and photovoltaic device
US6630774B2 (en) * 2001-03-21 2003-10-07 Advanced Electron Beams, Inc. Electron beam emitter
US6737361B2 (en) * 2001-04-06 2004-05-18 Wafermaster, Inc Method for H2 Recycling in semiconductor processing system
JP4201241B2 (ja) * 2001-05-17 2008-12-24 株式会社カネカ 集積型薄膜光電変換モジュールの作製方法
JP4560245B2 (ja) * 2001-06-29 2010-10-13 キヤノン株式会社 光起電力素子
US6750455B2 (en) * 2001-07-02 2004-06-15 Applied Materials, Inc. Method and apparatus for multiple charged particle beams
JP2003031824A (ja) * 2001-07-13 2003-01-31 Sharp Corp 太陽電池モジュール
US6858196B2 (en) * 2001-07-19 2005-02-22 Asm America, Inc. Method and apparatus for chemical synthesis
GB0123664D0 (en) * 2001-10-02 2001-11-21 Inst Of Cancer Res The Histone deacetylase 9
US7259085B2 (en) * 2001-12-03 2007-08-21 Nippon Sheet Glass Company, Limited Method for forming thin film, substrate having thin film formed by the method, and photoelectric conversion device using the substrate
ES2268134T3 (es) * 2001-12-13 2007-03-16 Asahi Glass Company Ltd. Un vidrio de cubierta para una bateria solar.
US20040003837A1 (en) * 2002-04-24 2004-01-08 Astropower, Inc. Photovoltaic-photoelectrochemical device and processes
JP2004031648A (ja) * 2002-06-26 2004-01-29 Toppan Printing Co Ltd 光閉じ込め層を持つ光電変換素子と光電変換装置およびこの装置を備えた太陽電池
GB0219735D0 (en) * 2002-08-23 2002-10-02 Boc Group Plc Utilisation of waste gas streams
JP2004153028A (ja) * 2002-10-30 2004-05-27 Kyocera Corp 薄膜光電変換装置
US7217398B2 (en) * 2002-12-23 2007-05-15 Novellus Systems Deposition reactor with precursor recycle
US20080105303A1 (en) * 2003-01-03 2008-05-08 Bp Corporation North America Inc. Method and Manufacturing Thin Film Photovoltaic Modules
US20080171185A9 (en) * 2003-04-17 2008-07-17 Minoru Komada Barrier film and laminated material, container for wrapping and image display medium using the saw, and manufacturing method for barrier film
US20060024442A1 (en) * 2003-05-19 2006-02-02 Ovshinsky Stanford R Deposition methods for the formation of polycrystalline materials on mobile substrates
JP4186725B2 (ja) * 2003-06-24 2008-11-26 トヨタ自動車株式会社 光電変換素子
AU2004259485B2 (en) * 2003-07-24 2009-04-23 Kaneka Corporation Stacked photoelectric converter
JP4194468B2 (ja) * 2003-10-10 2008-12-10 シャープ株式会社 太陽電池およびその製造方法
US7846822B2 (en) * 2004-07-30 2010-12-07 The Board Of Trustees Of The University Of Illinois Methods for controlling dopant concentration and activation in semiconductor structures
DE102004050269A1 (de) * 2004-10-14 2006-04-20 Institut Für Solarenergieforschung Gmbh Verfahren zur Kontakttrennung elektrisch leitfähiger Schichten auf rückkontaktierten Solarzellen und Solarzelle
US20060108688A1 (en) * 2004-11-19 2006-05-25 California Institute Of Technology Large grained polycrystalline silicon and method of making same
US7368000B2 (en) * 2004-12-22 2008-05-06 The Boc Group Plc Treatment of effluent gases
JP2006269607A (ja) * 2005-03-23 2006-10-05 Canon Inc 光起電力素子の製造方法
JP2006310348A (ja) * 2005-04-26 2006-11-09 Sanyo Electric Co Ltd 積層型光起電力装置
JP5289764B2 (ja) * 2005-05-11 2013-09-11 三菱電機株式会社 太陽電池およびその製造方法
JP2007067001A (ja) * 2005-08-29 2007-03-15 Sharp Corp 薄膜太陽電池モジュール及びその製造方法
EP1920468B1 (en) * 2005-09-01 2014-02-26 Merck Patent GmbH Photovoltaic cells integrated with bypass diode
CN101305454B (zh) * 2005-11-07 2010-05-19 应用材料股份有限公司 形成光致电压接点和连线的方法
US7687707B2 (en) * 2005-11-16 2010-03-30 Emcore Solar Power, Inc. Via structures in solar cells with bypass diode
US7718888B2 (en) * 2005-12-30 2010-05-18 Sunpower Corporation Solar cell having polymer heterojunction contacts
JP2008053273A (ja) * 2006-08-22 2008-03-06 Toppan Printing Co Ltd 太陽電池およびその製造方法
US20080072953A1 (en) * 2006-09-27 2008-03-27 Thinsilicon Corp. Back contact device for photovoltaic cells and method of manufacturing a back contact device
US8012317B2 (en) * 2006-11-02 2011-09-06 Guardian Industries Corp. Front electrode including transparent conductive coating on patterned glass substrate for use in photovoltaic device and method of making same
US20080149173A1 (en) * 2006-12-21 2008-06-26 Sharps Paul R Inverted metamorphic solar cell with bypass diode
JP2008181965A (ja) * 2007-01-23 2008-08-07 Sharp Corp 積層型光電変換装置及びその製造方法
US20080223436A1 (en) * 2007-03-15 2008-09-18 Guardian Industries Corp. Back reflector for use in photovoltaic device
JP5004623B2 (ja) * 2007-03-19 2012-08-22 新日鉄マテリアルズ株式会社 アモルファスシリコン太陽電池用絶縁被覆ステンレス箔及びその製造方法
US7875945B2 (en) * 2007-06-12 2011-01-25 Guardian Industries Corp. Rear electrode structure for use in photovoltaic device such as CIGS/CIS photovoltaic device and method of making same
US20090017206A1 (en) * 2007-06-16 2009-01-15 Applied Materials, Inc. Methods and apparatus for reducing the consumption of reagents in electronic device manufacturing processes
US20090101201A1 (en) * 2007-10-22 2009-04-23 White John M Nip-nip thin-film photovoltaic structure
KR101608953B1 (ko) * 2007-11-09 2016-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전 변환 장치 및 그 제조 방법
US20100059110A1 (en) * 2008-09-11 2010-03-11 Applied Materials, Inc. Microcrystalline silicon alloys for thin film and wafer based solar applications
JP2012504350A (ja) * 2008-09-29 2012-02-16 シンシリコン・コーポレーション 一体的に統合されたソーラーモジュール

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101294009B1 (ko) * 2012-01-03 2013-08-07 (재)한국나노기술원 나노 그레이스케일 패턴의 활성층을 포함하는 광전자 소자 및 그 제조방법
WO2013141651A1 (ko) * 2012-03-23 2013-09-26 한국에너지기술연구원 텍스처층을 포함하는 2중 텍스처 구조의 칼코게나이드계 태양전지의 제조방법 및 이에 따라 제조된 칼코게나이드계 태양전지
KR101334055B1 (ko) * 2012-03-23 2013-11-29 한국에너지기술연구원 텍스처층을 포함하는 2중 텍스처 구조의 칼코게나이드계 태양전지의 제조방법 및 이에 따라 제조된 칼코게나이드계 태양전지

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