KR20110063306A

KR20110063306A - 촬상 소자 및 카메라 시스템

Info

Publication number: KR20110063306A
Application number: KR1020100117935A
Authority: KR
Inventors: 토시유키 니시하라; 히로후미 스미
Original assignee: 소니 주식회사
Priority date: 2009-12-03
Filing date: 2010-11-25
Publication date: 2011-06-10
Also published as: CN102110697A; JP2011119441A; TWI508272B; EP2330625A2; KR101691667B1; RU2537697C2; US20110134264A1; US9202830B2; JP5564918B2; EP2330625A3; CN103094294B; RU2010148449A; CN103094294A; BRPI1004846A2; TW201143048A

Abstract

촬상 소자는 증폭 트랜지스터를 포함한다. 포토다이오드로부터의 신호 전하는 증폭 트랜지스터의 게이트로 전송 가능하고, 포토다이오드는 반도체 기판 내에 있다. 증폭 트랜지스터의 소스와 드레인은 반도체 기판과 전기적으로 절연되고, 소스가 웰 내에 있거나 또는 소스와 드레인이 SOI층 내에 있다.

Description

촬상 소자 및 카메라 시스템{IMAGING ELEMENT AND CAMERA SYSTEM}

본 발명은 2009년 12월 3일자로 일본특허청에 특허출원된 일본특허원 제2009-275332호를 우선권으로 주장한다.

본 발명은, CMOS 이미지 센서 등의 촬상 소자 및 카메라 시스템에 관한 것이다.

근래, 생체가 발한 미소한 발광이나 형광의 계측이나 촬상이, 의료나 바이오 테크놀로지의 분야에서 활발화하고 있다.

이와 같은 촬상은 통상의 이미져(imager) 보다 훨씬 고감도, 저 노이즈일 필요가 있고, 예를 들면 아날로그 전하의 증배 기능을 가진 EM-CCD가 사용되고 있다.

한편, 일본 특개 1995-67043호 공보에는, 시분할 광자 카운트를 이용하는 촬상 소자가 제안되고 있다.

이것은 일정 기간에 있어서 포토다이오드로의 광자 입사의 유무를 2치 판정하고, 그것을 복수회 반복한 결과를 집적하여 2차원의 촬상 데이터를 얻는 것이다.

즉, 이 촬상 소자는, 일정 기간마다 포토다이오드로부터의 신호를 센싱하여, 그 기간에 입사한 광자수가 1개 이상이라면, 입사한 광자수에 관계없이, 각 픽셀에 접속된 카운터는 1씩 카운트업된다. 광자 입사의 빈도가 시간축으로 랜덤하면, 실제의 광자 입사수와 카운트 수는 포와송 분포에 따르기 때문에, 입사 빈도가 적은 경우는 거의 리니어한 관계로 되고, 입사 빈도가 많은 경우도 일률적으로 보정이 가능하다.

이와 같은 촬상 소자는 판독 노이즈를 완전히 제거할 수 있기 때문에, 미소광의 촬상에는 특히 적합하다.

이와 같은 광자 카운트도, 일반적으로는 전하 증배에 의해 실현된다.

예를 들면, 일본 특개 제1995-67043호 공보에서는, 전하를 증배하기 위해 애벌란시 다이오드가 사용되는 것으로 가정한다. 애벌란시 다이오드는 수광면에 입사한 광자를 광전자로 변환하고, 또한 광전자를 고전압으로 가속하고, 충돌에 의한 2차 전자 발생을 반복하는 것에 의해 신호 전하를 증배한다.

이것에 의해, 1 광자의 입사에 대하여, 그것을 검지하는데에 충분한 크기의 신호를 얻을 수 있다.

광자 카운트를 이용하는 촬상 소자는 디바이스 간의 감도 편차도 거의 생기지 않기 때문에, 이러한 촬상 소자를 배치하는 것에 의해 촬상면을 형성하는 것도 가능하다.

이와 같은 촬상 소자에는, 예를 들면 신틸레이터와 조합시켜 초저 피폭의 X선 투과 촬상을 행하는 등, 다양한 응용이 기대된다.

그런데, 전하 증배는, 통상 전자 가속에 의하고 행해지기 때문에, 상당히 높은 전압을 필요로 하고, 반도체 제조에 있어서는 특수한 공정을 필요로 한다.

또한, 애벌란시 다이오드 등에 의해 픽셀마다 전하 증배를 행하는 경우, 고전압의 사용은 인접 픽셀과의 전기적 분리가 곤란해지고, 픽셀의 미세화에 불리하다.

한편, 아날로그 신호 전송시에 증배가 되는 경우, 증배 자체가 새로운 노이즈를 발생시킨다. 또한, 디바이스 사이의 편차도 상당히 크다.

이와 같은 과제에 대하여, 전자를 증배하는 것이 아니라, 픽셀마다 앰프를 설치하고, 앰프의 입력 용량을 극한까지 작게 하는 것으로 광전자 1개로부터 큰 신호를 얻는 것도 상정된다.

도 1은, 앰프를 갖는 픽셀의 회로 구성예를 나타내는 도면이다.

1 단위의 픽셀 회로(PX1)는, 포토다이오드(1), 전송 트랜지스터(2), 리셋 트랜지스터(3), 증폭 트랜지스터(4), 축적 노드(5), 및 플로팅 디퓨전(FD: Floating Diffusion, 부유 확산층) 노드(6)를 갖는다. 전송 트랜지스터(2)의 게이트 전극이 전송선(7)에 접속되고, 리셋 트랜지스터(3)의 게이트 전극이 리셋선(8)에 접속되어 있다. 증폭 트랜지스터(4)의 게이트 전극이 FD 노드(6)에 접속되어 있다.

픽셀 회로(PX1)에 있어서는, 픽셀의 실리콘 기판에 입사한 빛은 전자와 홀의 페어를 발생시키고, 그 중의 전자가 포토다이오드(1)에 의해, 축적 노드(5)에 축적된다.

소정의 타이밍에 전송 트랜지스터(2)를 온 시키는 것으로 전자는 FD 노드(6)로 전송되고, 증폭 트랜지스터(4)의 게이트를 구동한다.

이것에 의해, 신호 전하는 증폭 트랜지스터(4)의 소스인 픽셀 출력(9)에의 신호로 되고 판독된다. 픽셀 출력(9)은, 도시하지 않은 정전류 회로나 저항 소자를 통해 접지되면 소스 폴로워로서 동작한다.

리셋 트랜지스터(3)는, 전송 트랜지스터(2)와 동시 병렬적으로 온 시키는 것으로 포토다이오드(1)에 축적된 전자를 빼내 전원으로 주입하고, 픽셀을 축적전의 암(dark) 상태, 즉 광자가 미입사된 상태로 리셋한다.

또한, FD 노드(6)는, 그 용량을 축소하기 위해, 레이아웃이나 제조 공정의 궁리에 의해, 전송 트랜지스터(2)의 확산층 용량을 절감하거나, 전송 트랜지스터의 확산층으로부터 증폭 트랜지스터(4)의 게이트에의 접속 배선의 용량을 절감하거나 하는 것이 행해지고 있다.

그러나, 이와 같은 용량 절감책만으로는 극적인 효과를 얻을 수 없고, 1광전자 검출에는 불충분했다.

FD 노드의 용량에는, 전술과 같은 배선 용량이나 확산층 용량이 포함된다.

그러나, 이들을 레이아웃의 궁리나 반도체 미세 가공 기술의 진전에 의해 삭감했다 하여도, 최종적으로 남는 것은, 증폭 트랜지스터(4) 그 자체의 게이트 용량이고, 그것이 FD 노드에 있어서 기생 용량의 대부분을 차지하게 된다.

증폭 트랜지스터의 사이즈를 작게 하면, 그것에 따라 출력의 랜덤 노이즈가 증가하기 때문에, 이 부분의 미세화에는 한계가 있다.

본 발명은, 증폭 트랜지스터의 실효적인 게이트 용량을, 그 게이트 면적을 바꾸는 일 없이 크게 삭감하는 것이 가능하고, 종합적인 기생 용량을 대폭적으로 삭감하는 것이 가능한 촬상 소자 및 카메라 시스템을 제공한 것에 있다.

본 발명에 의하면 증폭 트랜지스터의 게이트 용량을, 그 게이트 면적을 바꾸는 일 없이 크게 삭감할 수 있고, 종합적인 기생 용량을 대폭적으로 삭감할 수 있다.

도 1은 앰프를 갖는 픽셀의 회로 구성예를 나타내는 도면.
도 2는 본 발명의 제1의 실시 형태에 관계된 CMOS 이미지 센서(촬상 소자)의 구성예를 나타내는 도면.
도 3은 제1의 실시 형태에 관계된 픽셀의 회로 구성의 일 예를 나타내는 도면.
도 4의 A 내지 D는 도 3의 픽셀 회로에서 리셋, 전하 축적, 판독을 행한 때의 타이밍 차트를 나타내는 도면.
도 5는 제1의 실시 형태에 관계된 픽셀 회로의 단면 구조의 일 예를 나타내는 도면.
도 6은 도 3 및 도 4에 나타내는 제1의 실시 형태에 관계된 픽셀 회로를 갖는 픽셀부의 레이아웃 예를 나타내는 도면.
도 7의 A 및 B는 제1의 실시 형태에 관계된 픽셀 회로의 제조 방법에 관하여 설명하기 위한 제1 도면.
도 8의 A 및 B는 제1의 실시 형태에 관계된 픽셀 회로의 제조 방법에 관하여 설명하기 위한 제2 도면.
도 9는 제1의 실시 형태에 관계된 픽셀 회로의 제조 방법에 관하여 설명하기 위한 제3 도면.
도 10은 자기 참조 기능을 갖는 센스 회로의 일 예를 나타내는 회로도.
도 11의 A 내지 D는 도 3의 픽셀을 예로 취하는 것에 의해, 도 10의 자기 참조 기능을 갖는 센스 회로를 이용하는 판독 동작예를 설명하기 위한 타이밍 차트.
도 12는 제2의 실시 형태에 관계된 픽셀의 회로 구성의 일 예를 나타내는 도면.
도 13은 제2의 실시 형태에 관계된 픽셀 회로의 단면 구조의 일 예를 나타내는 도면.
도 14는 제3의 실시 형태에 관계된 픽셀의 회로 구성의 일 예를 나타내는 도면.
도 15는 제4의 실시 형태에 관계된 픽셀의 회로 구성의 일 예를 나타내는 도면.
도 16은 본 발명의 실시 형태에 관계된 고체 촬상 소자가 적용된 카메라 시스템의 구성의 일 예를 나타내는 도면.

이하, 본 발명의 실시 형태를 도면과 관련지어 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 본 실시 형태의 촬상 소자의 특징의 개요

2. 제1의 실시 형태(촬상 소자의 제1의 구성예)

3. 제2의 실시 형태(촬상 소자의 제2의 구성예)

4. 제3의 실시 형태(촬상 소자의 제3의 구성예)

5. 제4의 실시 형태(촬상 소자의 제4의 구성예)

6. 제5의 실시 형태(카메라 시스템)

<1. 본 실시 형태의 촬상 소자의 특징의 개요>

본 실시 형태에 있어서는, 고속 병렬 판독을 달성하기 위한 관점에서, 광자(광양자) 카운트를 이용하는 풀 디지털 이미지 센서로서의 촬상 소자(CMOS 이미지 센서)가 최적인 구성을 실현하고 있다.

먼저, 각 픽셀은 특정 기간내에 있어서 광자의 입사의 유무를 전기 신호로서 출력한다. 센스 회로는, 1 프레임 기간내에 그 결과를 복수회 수취하고 각각2진값에 의한 판정을 실시한다. 촬상 소자는 그 집적에 의해 예를 들면 픽셀마다 계조 데이터를 생성한다.

본 실시 형태의 촬상 소자는, 이 기본적 구성을 기초로, 이하의 특징적인 구성을 갖는다.

본 실시 형태의 촬상 소자는, 픽셀의 FD 노드의 용량 구성에 기초하여, 전계 효과 트랜지스터(FET)에 의해 형성된 증폭 트랜지스터의 게이트 용량을, 그 게이트 면적을 바꾸지 않으면서 크게 삭감하는 것이 가능한 구성을 갖는다.

본 실시 형태에 있어서는, 이 용량치가 소스 폴로워의 게인과 기판의 거동에 크게 의존하는 사실에 착안하여, 이하의 형태를 실현하고 있다.

제1의 형태에서는, 매입형 포토다이오드를 채용하는 픽셀에서, 소스 폴로워 출력과 증폭 트랜지스터의 기판을 접속하고, 기판 바이어스 효과를 억제하고 게인을 1에 접근시킨다. 그리고, 증폭 트랜지스터의 게이트와 기판의 전위이 연동하여 변조되도록 한다.

이것에 의해, 증폭 트랜지스터의 게이트 용량을 실효적으로 격감시킬 수 있다.

또한 제1의 형태에서는, 이와 같은 구성을 취하면서 면적 증가를 최소한으로 억제하는 회로 구성을 실현하고 있다.

제2의 형태에서는, 매입형 포토다이오드를 채용하는 픽셀에서, 증폭 트랜지스터에 SOI 구조를 채용하고, 그 기판을 부유 상태로 한다.

이와 같은 구조에서는 기판은 완전 공핍화 하여, 그 전위은 역시 소스에 추종하여 변조된다.

그것과 함께, 기판 바이어스 효과도 억제되고 게인은 1에 접근하고, 동일한 원리로 증폭 트랜지스터의 게이트 용량을 실효적으로 격감시킬 수 있다.

상기 구성을 채용한 본 실시 형태에 의하면, 픽셀의 증폭 트랜지스터의 입력 용량이 격감하고, 하나의 광자라도 검지 가능한 픽셀 출력을 얻어지게 된다.

이것에 의해, 시분할 광자 카운트를 이용하는 이미져의 실현이 가능해지고, 미소광의 촬상이나, 복수 이미져를 나열한 대형 촬상이 가능해진다.

게다가, 최적인 회로 구성의 채용으로, 포토다이오드를 제외한 회로군의 점유 면적의 증가는 최소한으로 억제되고, 높은 개구율을 유지하는 것이 가능하다.

또한 본 발명을 통상의 CMOS 이미져에 채용해도, 대폭적인 감도 향상을 실현하는 것이 가능하다.

이하에, 상기한 특징을 갖는 본 실시 형태에 관계된 촬상 소자인 CMOS 이미지 센서에 관하여 상세히 설명한다.

<2. 제1의 실시 형태>

도 2는, 본 발명의 제1의 실시 형태에 관계된 CMOS 이미지 센서(촬상 소자)의 구성예를 나타내는 도면이다.

[전체 구성의 대략]

본 CMOS 이미지 센서(100)는, 픽셀 어레이부(110), 센스 회로부(120), 출력 신호선군(130), 전송선군(140), 및 판정 결과 집적 회로부(150)를 갖는다.

본 CMOS 이미지 센서(100)에서는, 후술하는 바와 같이, 하나의 센스 회로가 복수의 픽셀 사이에서 공유된다.

따라서, 본 CMOS 이미지 센서(100)에서는, 하나의 신호선(131)에 의해 선택 회로(21)에 접속된 동일 열의 복수의 픽셀(DPX)을 각각 구비하는 픽셀 블록(160)이 형성된다. 도 2에서는 픽셀 블록(160-0∼160-3)이 도시되었지만, 부가적인 픽셀 블록(160)이 픽셀 어레이부(110) 내에 존재할 수 있다.

또한, CMOS 이미지 센서(100)는, 픽셀 어레이부(110)의 픽셀(DPX)를 구동하고, 픽셀(DPX)의 전기 신호를 출력 신호선(131)에 출력시키기 위한 행 구동 회로(170), 및 행 제어선군(180)을 갖는다.

픽셀 어레이부(110)에서는, 복수의 디지털 픽셀(DPX)이 행렬 형태의 매트릭스 모양으로 배치되어 있다.

각 디지털 픽셀(DPX)은 광전 변환 소자를 구비하고, 광자 입사에 따라 전기 신호를 출력하는 기능을 갖는다.

그리고, 상술했던 것처럼, 동일 열의 복수의 픽셀(DPX)과 선택 회로를 구비하는 픽셀 블록(160)이 형성된다.

CMOS 이미지 센서(100)는, 일정 기간마다, 출력 신호선(131)을 통해 전송된 전기 신호를 2치 판정하고, 판정 결과를 픽셀마다 복수회 집적하여, 2차원 촬상 데이터를 생성하는 회로 블록(CBLK)를 갖는다.

CMOS 이미지 센서(100)는, 복수의 픽셀, 본 실시 형태에서는 픽셀 블록(160)단위의 복수 픽셀의 복수회의 상기 판정 결과를 집적하는 것으로, 수광부인 픽셀 어레이부(110)에의 광자 입사량을 도출한다.

CMOS 이미지 센서(100)는, 또한 광자 카운트의 다이내믹 레인지를, 복수 픽셀의 카운트 결과를 가산하는 것에 의해, 확대하는 기능을 갖고 있다.

회로 블록(CBLK)에는, 픽셀 어레이부(110), 센스 회로부(120) 및 판정 결과 집적 회로부(150)가 배치되어 있다.

센스 회로부(120)는 센스 회로(121)를 포함한다. 센스 회로부(120)의 센스 회로(121)는 픽셀 블록(160)과 관련된다. 도 2에는 센스 회로(121-0 내지 121-3)가 도시되어 있지만, 본 발명의 범위 내에서 센스 회로부(120) 내에 부가적인 센스 회로(121)가 존재할 수 있다.

도 2에 도시된 바와 같이, 센스 회로(121-0)는, 그 입력이 픽셀 블록(160-0)을 형성하는 모든 픽셀(DPX-0:0 내지 DPX-p:0)의 출력이 공통으로 접속된 출력 신호선(131-0)에 접속되어 있다.

즉, 복수의 픽셀(DPX-0:0∼DPX-p:0)이 1개의 센스 회로(121-0)를 공유하고 있다.

또한, 각 픽셀 블록(160)의 픽셀 수는, 예를 들면 128개로 설정된다. 이 경우, p=0∼127이고, 픽셀 블록(160-0)은 픽셀(DPX-0:0∼DPX127:0)을 포함한다.

센스 회로(121-1)는, 그 입력이 픽셀 블록(160-1)을 형성하는 모든 픽셀(DPX-0:1∼DPX-p:1)의 출력이 공통으로 접속된 출력 신호선(131-1)에 접속되어 있다.

즉, 복수의 픽셀(DPX-0:1∼DPX-p:1)이 1개의 센스 회로(121-1)를 공유하고 있다.

픽셀 블록(160-1)은, 예를 들면 128개의 픽셀(DPX-0:1∼DPX127:1)을 포함한다.

센스 회로(121-2)는, 그 입력이 픽셀 블록(160-2)을 형성하는 모든 픽셀(DPX-0:2∼DPX-p:2)의 출력이 공통으로 접속된 출력 신호선(131-2)에 접속되어 있다.

즉, 복수의 픽셀(DPX-0:2∼DPX-p:2)이 1개의 센스 회로(121-2)를 공유하고 있다.

픽셀 블록(160-2)은, 예를 들면 128개의 픽셀(DPX-0:2∼DPX127:2)을 포함한다.

센스 회로(121-3)은, 그 입력이 픽셀 블록(160-3)을 형성하는 모든 픽셀(DPX-0:3∼DPX-p:3)의 출력이 공통으로 접속된 출력 신호선(131-3)에 접속되어 있다.

즉, 복수의 픽셀(DPX-0:3∼DPX-p:3)이 1개의 센스 회로(121-3)를 공유하고 있다.

픽셀 블록(160-3)은, 예를 들면 128개의 픽셀(DPX-0:2∼DPX127:3)을 포함한다.

센스 회로부(120)에 있어서는, 도시하지 않은 다른 픽셀 블록에 대해서도 복수의 픽셀이 센스 회로를 공유하도록 센스 회로가 배치된다.

판정 결과 집적 회로부(150)는, 센스 회로(121-0∼121-3)의 판정 결과를 픽셀마다 복수회 집적하고, 예를 들면 계조가 있는 2차원 촬상 데이터를 생성하는 기능을 갖는다. 또는, 복수 픽셀의 카운트 결과를 가산하고, 이들 픽셀 그룹을 단위 수광면으로 간주하는 것에 의해, 다이내믹 레인지가 넓은 촬상을 가능하게 한다. 즉 판정 결과 집적 회로부(150)는, 복수의 픽셀, 본 실시 형태에서는 픽셀 블록(160-0∼160-3, …) 단위의 복수 픽셀의 복수회의 상기 판정 결과를 집적하는 것으로, 수광부인 픽셀 어레이부(110)에의 광자 입사량을 도출하는 기능을 갖는다.

판정 결과 집적 회로부(150)는, 레지스터(151-0∼151-3), 선택 회로(152), 카운트 회로(153), 및 메모리(154)를 갖는다.

레지스터(151-0∼151-3)는, 전송선(141-0∼141-3)을 통해 전송된 센스 회로(121-0∼121-3)의 판정치를 유지한다.

선택 회로(152)는, 레지스터(151-0∼151-3)의 출력을 순차적으로 선택하고, 각 레지스터(151-0∼151-3)가 유지한 판정치를 카운트 회로(153)에 공급한다.

카운트 회로(153)는, 행 단위 선택을 통해 판독되며, 선택 회로(152)를 통해 전송된 복수 픽셀(본 예에서는 4 픽셀)의 판정치를 카운트하고, 픽셀마다의 카운트 결과를 메모리(154)에 격납한다.

또는, 카운트 회로(153)는, 복수 픽셀의 카운트 결과를 가산하고, 그 가산 결과를 메모리(154)에 격납한다.

카운트 회로(153)는, 메모리(154)로부터 전회의 판독된 픽셀의 데이터를 로드한다.

본 발명의 제1의 실시 형태의 판정 결과 집적 회로부(150)는, 1개의 카운트 회로(153)를 포함하고, 복수의 레지스터(152-0∼152-3)로 카운트 회로(153)를 공유하고 있다.

환언하면, 본 발명의 제1의 실시 형태의 CMOS 이미지 센서(100)는, 복수의 센스 회로(121-0∼121-3)로 카운트 회로(153)를 공유하고 있다.

본 실시 형태의 CMOS 이미지 센서(100)는, 전술한 특징적 구성을 포함하여 구성된다.

즉, CMOS 이미지 센서(100)는, 복수의 픽셀로 센스 회로를 공유하고, 순환적으로 액세스시키는 것으로, 노광 시간을 확보하면서, 또한 소형의 픽셀에도 대응할 수 있도록 구성된다.

또한, CMOS 이미지 센서(100)는, 복수의 센스 회로가 카운트 회로를 공유하는 것으로, 회로 규모와 처리 속도의 유연한 최적화가 가능해지도록 구성된다.

또한 CMOS 이미지 센서(100)는, 광자 카운트의 다이내믹 레인지를 복수 픽셀의 카운트 결과를 가산하는 것에 의해 확대하는 기능을 갖고 있다.

[디지털 픽셀에 관계된 기능]

여기에서, 디지털 픽셀(DPX)의 구성예에 관하여 설명한다.

디지털 픽셀(이하, 단지 픽셀이라고 말하는 경우도 있다)(DPX) 각각은, 상술한 것처럼, 광전 변환 소자를 구비하고, 광자 입사에 따라 전기 신호를 출력한다.

촬상 소자로서의 CMOS 이미지 센서(100)는, 픽셀(DPX)의 리셋 기능과 판독 기능을 구비하고 있고, 임의의 타이밍에 리셋과 판독을 실행할 수 있다.

리셋은 픽셀(DPX)을 광자가 미입사된 상태로 리셋한다. 각 픽셀(DPX)은, 그 수광면에, 각각 렌즈와, 또는 필요에 따라 컬러 필터를 구비하는 것이 바람직하다.

이와 같은 픽셀의 기본 기능은 통상 픽셀에 가깝지만, 그 출력에 아날로그 값으로서의 정밀도나 리니어리티는 요구되지 않는다.

여기에서, 디지털 픽셀의 구성의 일 예에 관하여 설명한다.

도 3은, 본 발명의 제1의 실시 형태에 관계된 픽셀의 회로 구성의 일 예를 나타내는 도면이다.

도 3은, 단위 픽셀(DPX)로 3개의 트랜지스터를 포함하는 픽셀 회로의 일 예를 나타내고 있다.

본 발명의 제1의 실시 형태의 단위 픽셀은, 증폭 트랜지스터가 p형 FET(PMOS 트랜지스터)에 의해 형성되어 있다.

단위 픽셀(DPXA)은, 포토다이오드(111), 전송용 NMOS 트랜지스터(112), 리셋용 NMOS 트랜지스터(113), 앰프용 PMOS 트랜지스터(114), 축적 노드(115), 및 FD( Floating Diffusion) 노드(116)을 포함한다.

전송용 NMOS 트랜지스터(112)의 게이트 전극이 행 제어선으로서의 전송선(181)에 접속되고, 리셋용 NMOS 트랜지스터(113)의 게이트 전극이 행 제어선으로서의 리셋선(182)에 접속되어 있다.

앰프용 PMOS 트랜지스터(114)의 게이트 전극이 FD 노드(116)에 접속되고, 출력 신호선(131)이 PMOS 트랜지스터(114)의 소스(114S)와 콘택트 영역(214)에 접속된다.

그리고, 본 발명의 제1의 실시 형태에 있어서는, 앰프용 PMOS 트랜지스터(114)의 소스(114S)가 콘택트 영역(214)을 통해 n-웰(206)에 접속된다. 앰프용 PMOS 트랜지스터(114)의 드레인(114D)은 기준 전위(VSS)(예를 들면 그라운드(GND))에 접속되어 있다.

단위 픽셀(DPX10)에 있어서는, 픽셀의 실리콘 기판에 입사한 빛은 전자와 홀의 페어를 발생시키고, 그 중 전자가 매입형의 포토다이오드(111)에 의해, 축적 노드(115)에 축적된다.

전자는 소정의 타이밍에 전송용 NMOS 트랜지스터(112)를 온 시키는 것으로 FD 노드(116)에 전송되고, 앰프용 PMOS 트랜지스터(114)의 게이트를 구동한다.

한편, 드레인이 전원(VDD)라고 접속된 리셋용 NMOS 트랜지스터(113)는 픽셀의 리셋에 사용된다.

앰프용 PMOS 트랜지스터(114)의 드레인(114D)은 접지되어 있고, 소스(114S)는 콘택트 영역(214)을 통해 n-웰(206)에 접속되고, 또한 픽셀 출력으로서 출력 신호선(131)에 접속되어 있다.

출력 신호선(131)은 열방향으로 배열된 복수의 픽셀에 의해 공유되고, 정전류 회로(190)를 통해 전원에 접속되어 있다. 이것에 의해, 앰프용 PMOS 트랜지스터(114)는 소스 폴로워로서 동작한다.

즉, FD 노드(116)에 전송된 신호 전하는 출력 신호선(131)에의 신호로서 출력된다.

이하에, 본 실시 형태에 관계된 픽셀 회로의 전하 축적과 판독의 구체적 동작을 설명한다.

도 4의 A∼D는, 도 3의 픽셀 회로에서 리셋, 전하 축적, 판독을 행할 때의 타이밍 차트를 나타내는 도면이다.

도 4의 A는 리셋선(182)의 신호 전위를, B는 전송선(181)의 신호 전위를, C는 FD 노드(116)의 전위를, D는 앰프용 PMOS 트랜지스터(114)의 소스(114S)의 전위를, 각각 나타내고 있다.

전하 축적에 앞서, 먼저 픽셀의 리셋을 행한다.

리셋 시, 리셋선(182) 및 전송선(181)이 하이 레벨로 설정된다. 이것에 의해, 리셋용 NMOS 트랜지스터(113)와 전송용 NMOS 트랜지스터(112)가 온 상태가 된다.

이것은 예를 들면, 1.8V의 전원 전압을 포토다이오드의 축적 노드(115)에 전달시키는 조작이다.

이것에 의해, 축적 노드(115)의 전위는 상승하고, 거기에 축적된 전자의 추출(extract)이 행해진다.

특히, HAD (Hole-AccumulationDiode ) 구조에 있어서는, 축적 노드(115)는 P형층 사이에 끼인 얇은 n형층으로 형성되고, 그 전자는 전부 배출되고 완전 공핍 상태로 된다.

그 후, 전송선(181)이 로우 레벨로 설정된다. 이것에 의해, 전송용 NMOS 트랜지스터(112)가 오프하게 되어, 축적 노드(115)는 부유 상태로 되고, 새로운 전하 축적이 시작된다.

한편, 전하 축적 중, 리셋선(182)은 하이 상태로 유지되고, 비선택 픽셀의 리셋용 NMOS 트랜지스터(113)를 온 상태로 고정한다.

이것에 수반하여, 앰프용 PMOS 트랜지스터(114)의 게이트에 접속된 FD 노드(116)는 전원 전압으로 유지된다.

이것에 의해, 비선택 픽셀의 앰프용 PMOS 트랜지스터(114)는 오프 상태로 유지된다.

다음에 축적된 전하의 판독 동작에 관하여 설명한다.

먼저, 선택된 행의 리셋선(182)이 로우 레벨로 설정되고, 리셋용 NMOS 트랜지스터(113)가 오프된다.

이때, FD 노드(116)는 리셋용 NMOS 트랜지스터(113)의 게이트에 결합된다. 이것에 의해, FD 노드(16)의 전위는, 예를 들면 1.8V로부터 0.8V에 변경되어, 부유 상태로 된다. 이것에 수반하여, 앰프용 PMOS 트랜지스터(114)가 온 상태로 된다.

여기에서, 앰프용 PMOS 트랜지스터(114)와 정전류 회로(190)에 접속된 출력 신호선(131)은 소스 폴로워 회로를 구성하고 있다. 그리고, 그 입력인 FD 노드(116)의 전위(Vfd)와, 출력인 출력 신호선(131)의 전위(Vsl)는, 변동비가 1에 가까운 리니어한 관계로 된다.

즉, 정전류 회로(190)의 전류치를 i라고 하면, 이상적으로는 다음 식이 성립한다.

[수학식 1]

i=(1/2)*β*(Vfd-Vth-Vsl)²//여기서, β는 상수

여기에서, (Vfd-Vth-Vsl)는 일정으로 되고, FD 노드(116)의 전위(Vfd)의 변동은 1에 가까운 게인으로 출력 신호선(131)의 전위(Vsl)에 반영된다.

즉, 앰프용 PMOS 트랜지스터(114)가 온 상태가 되면, FD 노드(116)의 전위 변동이, 출력 신호선(131)의 전위 변동에 반영된다.

여기에서 1회째의 판독이 실시되고(READ1), 출력 신호선(131)에 나타난 전위는 센스 회로(121)에 의해 일시적으로 유지된다.

다음에, 전송선(181)이 하이 레벨로 설정되고, 이것에 수반하여 전송용 NMOS 트랜지스터(112)가 온된다. 결과적으로, FD 노드(116)는 축적 노드(115)에 결합되어, FD 노드(116)의 전위를 상승시키게된다. 이것에 의해, 축적 노드(115)에 축적된 전자가 FD 노드(116)로 흐르게 된다.

이때, FD 노드(116)의 전위가 충분 높으면, 축적 노드(115)에 축적되어 있던 전자는 전부 FD 노드(116)에 유출되고, 축적 노드(115)는 완전 공핍 상태가 된다.

그 후, 전송선(181)이 로우 레벨로 설정된다. 이것에 의해, 전송용 NMOS 트랜지스터(112)가 오프되고, 그 결과, FD 노드(116)의 전위는 전송선 구동전과 비교하여 신호 전하만큼 하강한다.

즉, 광자 입사가 완전히(전혀) 없었던 경우는 원래의 0.8V 부근에 돌아오지만, 광자가 입사하여 광전자가 생긴 경우에는, 광전자 수에 따라 전위가 하강하고, 예를 들면 0.7V로 된다. 이것이 소스 폴로워의 출력인 출력 신호선(131)에 반영된다.

여기에서 2회째의 판독이 실시되고(READ2), 센스 회로(121)에 의해 유지된 신호는 이번의 판독 신호와 비교되어, 광자 입사의 유무를 판정한다.

각 픽셀의 노광 기간은, 상기 리셋 동작과 판독 동작과의 사이의 기간이고, 정확하게는, 전송용 NMOS 트랜지스터(112)가 리셋 후 오프하고 나서, 판독을 위해 온하기까지의 기간(T3)이다.

이 기간 동안, 포토다이오드(111)에 광자가 입사하여 전하가 발생하면, 그것은 2 회의 판독에 있어서 신호의 차분으로서 센스 회로(121)에 의해 검출된다.

상술과 같은 픽셀 구성에 있어서는, 소스 폴로워를 구성하는 앰프용 PMOS 트랜지스터(114)의 n-웰(206)은 그 소스(114S)에 접속된다. 이것에 의해, 기판에는 기판 바이어스 효과가 발생하지 않게 되고, 게인이 1에 근접하게 된다.

동시에, 앰프용 PMOS 트랜지스터(114)의 게이트와 기판의 전위는 연동하여 변조되기 때문에, FD 노드(116)에 앰프용 PMOS 트랜지스터(114)의 게이트 용량은 실효적에 제로에 가까워지고, 그 종합적인 기생 용량은 대폭적으로 삭감된다.

즉, FD 노드(116)에 약간의 광전자가 전송되어도, 픽셀은 큰 출력 진폭을 얻을 수 있다.

또한, 통상 소스 폴로워 회로에 있어서, 증폭 트랜지스터의 소스 출력을 그 기판과 접속하는 것 자체는, 출력 게인을 올릴 목적으로 과거에도 실시되어 왔다.

그러나, 본 발명의 실시 형태에서 그것을 행하는 목적은, 픽셀의 FD 노드의 용량을 극한까지 저하시키고, 예를 들면 1 광자라는 초미소 전하를 검출하는 것이다.

그 때문에, 큰 기생 용량을 갖는 포토다이오드(111)는 FD 노드(116)와 용량 결합하지 않는다.

구체적으로는, 포토다이오드(111)와 FD 노드(116)는 전송 트랜지스터(112)에 의해 분리된다. 또한 포토다이오드(111)는, 예를 들면 HAD형 구조로 대표되는 매입형으로 되어 있다.

이와 같은 구성에 있어서는, 리셋 동작이 축적 노드(115)로부터 포토다이오드(111)로 모든 전자를 방출하여, 축적 노드를 완전히 공핍시킨다. 결과적으로, 그 전위는, 예를 들면 0.4V까지만 상승한다.

판독 시에도 마찬가지이고, 전송 트랜지스터(112)가 온 하여 모든 전하가 FD 노도(116)에 전송되면, 포토다이오드(111)와 FD 노드(116) 사이에는 전위 차이가 유지되고, 양자가 용량 결합하는 것을 방지한다.

또한, 이와 같이 극한까지 FD 노드의 용량을 저하시킨 경우, 용량 자체의 제조 편차는 커진다.

따라서 픽셀 출력을 아날로그 데이터로서 취급하는 경우, 이 편차는 그대로 신호 편차가 되고 만다.

그러나, 특정 기간의 광자 입사의 유무를 이진값으로 판정하고, 그 결과를 집적하여 촬상의 계조를 얻는 경우에는, 판정에 충분한 신호량이 확보되고 있는 한, FD 노드의 용량 편차는 신호에는 반영되지 않는다.

즉, 픽셀 출력의 집계치는 픽셀에의 입사 광자수를 그대로 반영하는 것으로 되고, 제조 공정에 의해 그것이 변경되지는 않는다.

또한 상기 예에서는, 증폭 트랜지스터(114)의 온/오프는 리셋 트랜지스터(113)의 게이트와의 결합(coupling)에 의해 제어된다.

이것은 배선을 간소화하는데도 유효한 수단이지만, 필요가 있으면 리셋 트랜지스터(113)의 드레인(113D) 측을 적시 구동해도 좋다.

예를 들면, 픽셀의 비선택시에는 드레인(113D)을 상승시키고, FD 노드(116)를 보다 높은 전위로 승압해도 좋다.

이것에 의해, 비선택시에 증폭 트랜지스터(114)로부터 전류가 누설되는 것을 완전하게 방지할 수 있고, 비선택 픽셀이 출력 신호선에 불필요한 노이즈를 발생시키는 것을 억제할 수 있다.

도 5는, 본 발명의 제1의 실시 형태에 관계된 픽셀 회로의 단면 구조의 일 예를 나타내는 도면이다.

도 5의 픽셀 회로(200)는, 웨이퍼 위에 에피택셜 형성된 얇은 n형 층(201)을 포함한다. 픽셀용의 p-웰 영역(202)은 n형 층(201) 위에 형성된다. 픽셀을 구성하는 소자는 p-웰 영역(02)에 형성된다.

포토다이오드(111)에 있어서, n형의 축적층(203)의 표면에 p형 층(204)이 형성되고, 기판의 깊이 방향으로 신호 전하 축적층이 반대의 도전형층 사이에 끼인 이른바 매입형 포토다이오드로 되어 있다.

본 예에서는, 표면의 p형 층(204)과 기판의 p-웰(202) 사이에 n형 축적층(203)이 끼인 HAD형 구조가 채용되고 있다.

전송 트랜지스터(112)는, p-웰(202)을 기판으로 하는 NMOS이고, 포토다이오드(111)에 축적된 전하를, 증폭 트랜지스터(114)의 게이트나 n형 확산층(205)을 포함하는 FD 노드(116)에 전송한다.

증폭 트랜지스터(114)는 PMOS이고, p-웰(202) 안에 형성된 n-웰(206)을 기판으로 하고 있다.

p-웰(202)은 접지되고, n-웰(206)은 항상 정방향으로 바이어스되어 있기 때문에, 양자는 전기적으로 분리되어 있다.

증폭 트랜지스터(114)의 드레인(114D)은 접지되고, 소스(114S)는 n-웰 기판(206)에 접속되어 픽셀 출력을 형성하고 있다.

또한, 픽셀 회로(200)에는, p-웰(202)을 기판으로 하는 리셋용 NMOS 트랜지스터(113)가 형성되어 있고, 그 드레인(113D)이 전원에 접속되거나, 또는 픽셀의 선택, 비선택에 따라 주변 회로에 의해 적절히 구동된다.

매입 산화막(207)은 n-웰(206)과 포토다이오드(111)의 n형 축적층(203) 사이의 신호 리크를 방지하는 소자간 분리층이고, 고농도 p형 층(208)에 의해 바닥면과 측면이 덮여 있다.

이처럼, p-웰(202)을 기판으로 사용하여 포토다이오드(111)와 전송용 NMOS 트랜지스터(112)가 형성된다.

또한, p-웰(202) 안에 설치된 n-웰 층(206)을 기판으로 사용하여 앰프용 PMOS 트랜지스터(114)가 형성되어 있다.

이와 같은 본 예의 픽셀 구조는, 최소의 점유 면적으로 증폭 트랜지스터(114)의 기판을 다른 소자로부터 분리하는 것이고, 이것에 의해 증폭 트랜지스터(114)의 소스 출력과 기판과의 접속을 가능하게 하고, FD 노드의 실효적 기생 용량의 대폭 절감을 가능하게 한다.

도 6은, 도 3 및 도 4에 가리키는 제1의 실시 형태에 관계된 픽셀 회로를 갖는 픽셀부의 레이아웃 예를 나타내는 도면이다.

각 픽셀 회로(200A)는, 포토다이오드(111), 전송 트랜지스터(112), 리셋 트랜지스터(113), 및 증폭 트랜지스터(114)를 포함한다.

증폭 트랜지스터(114)의 활성 영역은 n-웰 영역(206)의 내에 형성되고, 다른 소자의 기판에서 전기적으로 분리되어 있다.

다음에, 도 7의 A 및 B, 도 8의 A 및 B, 및 도 9를 참조하여 본 발명의 제1의 실시 형태에 관계된 픽셀 회로의 제조 방법에 관하여 설명한다.

증폭 트랜지스터(114)를 포토다이오드(111)와 전송 트랜지스터(112)로부터 전기적으로 분리하기 위해, 기판에, 소자간 분리용 매입 확산층(208) 및 트렌치 분리부/매입 산화막(207)을 형성한다.

보다 구체적으로는, 도 7의 A에 나타낸 바와 같이, 얇은 n형의 에피택셜 기판(210)의 주면(211) 측의 도면 중 우단부측에, p형의 소자간 분리용 매입 확산층(208) 및 트렌치 분리부/매입 산화막(207)을 형성한다.

다음에, 도 7의 B에 나타낸 바와 같이, p-웰(202) 용의 붕소를 다른 깊이로 3회 주입한다.

1회째는, 붕소를 깊이 주입하여, p-웰(202)의 바닥부(202-1)를 형성한다.

2회째는, 붕소를 바닥부(202-1)보다 얕게 선택적으로 주입하여 포토다이오드(111)의 주변부의 p-웰(202-2)을 형성한다. 이때, 포토다이오드(111)의 영역에는 붕소의 주입은 행하지 않는다.

3회째는, 주면(211)의 표면 부근에 붕소를 선택적으로 주입하여 p-웰(203)을 형성한다. 이때, 포토다이오드(111)와 n-웰(206)에는 붕소의 주입은 행하지 않는다.

다음에, 도 8의 A에 나타낸 바와 같이, 소자간 분리용 매입 확산층(208) 및 트렌치 분리부/매입 산화막(207) 사이의 영역에 n-웰(206) 용의 인을 주입한다.

또한 필요에 따라, 포토다이오드(111)의 영역에 농도 조정용의 n형 이온(인)을 주입한다.

다음에, 도 8의 B에 나타낸 바와 같이, 열처리로 이온을 확산, 활성화시켜, p-웰(202), n-웰(206), 포토다이오드(111)를 형성한다.

그리고, 도 9에 나타낸 바와 같이, 상부 소자로서 증폭 트랜지스터(114), 리셋 트랜지스터(113), 전송 트랜지스터(112)의 소스(S)/드레인(D), 게이트(G), 및 HAD용 p형 확산층(204)을 형성한다.

이상에 의해 본 실시 형태에 관계된 픽셀 회로가 제조된다.

다음에, 제1의 실시 형태에 관계된 CMOS 이미지 센서(100)의 전체적인 동작 개요에 관하여 설명한다.

상술한 것처럼, 픽셀 블록(160)(160-0, 160-1, 160-2, 160-3, …중 하나)은 128개의 디지털 픽셀(DPX)와 선택 회로를 포함한다. 선택 회로는 그 중 1 픽셀을 선택하고 리셋이나 판독을 실시한다.

본 예에서는 행 구동 회로(170)에 의해 구동된 행 제어선(181, 182)에 따라 픽셀 블록(160)의 1 픽셀이 선택된다.

판독 동작 동안, 선택 픽셀로의 광자 입사의 유무가 출력 신호선(131)(130-0, 130-1, 130-2, 130-3, …)에의 전기 신호로서 출력되고, 이 전기 신호는 2진값으로 판정된다. 센스 회로(121)(120-0 내지 120-3)는 입사 광자가 있을 때 1, 입사 광자가 없을 때 0을 판정치로서 확정하고, 그 판정치를 래치 한다.

센스 회로(121)(121-0∼121-3)의 판정치는, 먼저 레지스터 151(151-0∼151-3)에 전송된다.

카운트 회로(153)는 4개의 픽셀 블록(160-0∼160-3)에 의해 공유되고, 행 선택되어 판독된 4 픽셀에 대한 카운트 처리가 선택 회로(152)를 통해 순차적으로 실시된다.

그리고, 픽셀마다의 카운트 결과가 메모리(154)에 격납된다.

즉, 먼저 전회의 판독 시의 픽셀의 데이터가 메모리(154)로부터 카운트 회로(153)에 로드된다.

여기에서 카운트 회로(153)에서는, 레지스터(151)(151-0∼151-3 )에 1이 격납되어 있으면 카운트 값에 1이 추가되고, 0이 격납되어 있으면 카운트 값은 갱신되지 않는다.

그 후, 메모리(154)에 카운트 회로(153)의 값이 다시 기록되고, 1 픽셀분의 카운트 처리가 완료된다. 이 처리를 4 픽셀에 대하여 순차적으로 실시한다.

이와 같은 카운트 처리가 실시되고 있는 동안, 픽셀 블록(160)(160-0~160-3)과 센스 회로(121)(121-0∼121-3)는 다음 행의 판독과 판정을 병행하여 실시할 수 있다.

이와 같은 디지털 판독은, 예를 들면 1 프레임 기간에 1023회 실시되고, 픽셀마다 10비트의 계조 데이터를 구성한다.

이때, 카운트 회로(153)는 10비트이고, 메모리(154)는 (128×4)개의 픽셀이 각각 10비트의 데이터를 갖기 때문에 5120비트이다.

즉 본 CMOS 이미지 센서(100)는, 독자적인 구성을 갖고 어레이화된 광자 카운터로서 동작한다.

또한 복수의 픽셀의 카운트 결과를 가산하여 다이내믹 레인지를 확대하는 기능을 이용할 때에는, 이하와 같은 제어를 행한다. 예를 들면, 촬상 단위를 종횡 4×4의 픽셀로 구성한 경우는, 각각의 촬상 단위에 포함된 픽셀의 데이터는, 메모리(154)의 동일 어드레스에 격납한다.

이것에 의해, 16개의 픽셀에 대한 광자 입사의 카운트 값은 메모리를 통해 카운트 회로(153) 안에서 가산된다.

이때 카운트 총수는 16 배로 되고, 카운트 회로(153)에는 14 비트가 필요해진다.

한편, 메모리(154)의 어드레스 수는 1/16 또는 32로 되고, 각각이 14 비트의 값을 격납한다. 따라서 그 필요 용량은 448 비트이다.

또는, 수광면 전체에의 광자 입사 총수만을 카운트하는 경우에는, 카운트 회로(153)에 데이터를 유지하기만 하면 좋기 때문에, 메모리가 반드시 필요한 것은 아니다.

이 경우, 카운터의 비트수는 512 픽셀분의 10비트 카운트에 대응하는 19비트가 필요하다. 이와 같이 카운트 회로(153)나 메모리(154)의 필요한 사이즈는 용도에 따라 변한다.

또는, 모든 픽셀의 2차원 촬상으로부터 총 가산까지 용도에 따라 기능의 교체를 행하는 경우에는, 카운트 회로(153)를 14비트로 하여, 메모리(154)를 (128×4)개의 픽셀에 대하여 각각 14 비트 준비한다. 그리고, 회로 블록(CBLK)의 레벨은 4×4 픽셀까지의 가산에 대응해 둔다.

모든 픽셀 가산에 대해서는, 먼저 회로 블록(CBLK)이 4×4 픽셀의 가산을 실행하고, 또한 출력 회로에 별도 가산기를 준비하고, 메모리(154)로부터의 복수의 출력치를 가산하여 총계하면 좋다. 이 경우, 출력부의 가산기의 처리량은, 사전의 가산이 없는 경우와 비교하여 1/16이면 좋고, 고속의 처리는 불필요하다.

그런데, 본 실시 형태에 사용된 디지털 픽셀로부터 데이터가 판독될 때, 픽셀마다의 출력 편차를 상계하기 위해, 센싱 동안 이하와 같은 자기 참조 기능을 도입하는 것이 바람직하다.

예를 들면 픽셀로부터 데이터가 판독될 때, 예를 들면 도 10에 도시한 센스 회로를 사용하여, 도 4에 도시된 2개의 판독 데이터 사이의 차분의 유무를 검출하고, 단일 광자 입사의 유무를 판정한다.

도 10은, 자기 참조 기능을 갖는 센스 회로의 일 예를 나타내는 회로도이다.

도 10의 센스 회로(121A)는, 스위치(SW121, SW122, SW123, SW124), 캐패시터(C121, C122, C123), 인버터(IV121, IV122, IV123), 및 오프셋 신호(OFFSET)의 공급 라인(L121)을 갖는다.

스위치(SW121)는, 단자(a)가 캐패시터(C121)의 제1 단자 및 캐패시터(C122)의 제1 단자에 접속되고, 단자(b)가 출력 신호선에 접속된 단자(SIG)에 접속되어 있다.

캐패시터(C121)의 제2 단자가, 인버터(IV121)의 입력 단자, 및 스위치(SW122)의 단자(a)에 접속되어 있다.

캐패시터(C122)의 제2 단자가, 오프셋 신호(OFFSET)의 공급 라인(L121)에 접속되어 있다.

인버터(IV121)의 출력 단자는, 캐패시터(C123)의 제1 단자 및 스위치(SW122)의 단자(b)에 접속되어 있다.

캐패시터(C123)의 제2 단자가, 인버터(IV122)의 입력 단자, 및 스위치(SW123)의 단자(a), 스위치(SW124)의 단자(a)에 접속되어 있다.

인버터(IV122)의 출력 단자는, 인버터(IV123)의 입력단자 및 스위치(SW123)의 단자(b)에 접속되어 있다.

인버터(IV123)의 출력 단자는, 스위치(SW124)의 단자(b) 및 출력 단자(SAOUT)에 접속되어 있다.

여기에서, 도 3의 픽셀을 예로, 도 10의 자기 참조 기능을 갖는 센스 회로를 이용하는 판독 동작예에 관하여 설명한다.

도 11의 A∼D는, 도 3의 픽셀을 예로, 도 10의 자기 참조 기능을 갖는 센스 회로를 이용하는 판독 동작예를 설명하기 위한 타이밍 차트이다.

도 11의 A는 스위치(SW121)의 ON/OFF 상태를, 도 11의 B은 스위치(SW122, SW123)의 ON/OFF 상태를, 도 11의 C는 스위치(SW124)의 ON/OFF 상태를, 도 11의 D는 오프셋 신호(OFFSET)를, 각각 나타내고 있다.

먼저, 스위치(SW121)와 스위치(SW122)와 스위치(SW123)를 온(ON) 하고, 1회째의 판독 신호를 입력 단자(SIG)에 입력한다.

뒤이어, 스위치(SW122 및 SW123)를 오프로 하여 신호 레벨을 홀드 한다.

다음에, 2회째의 판독 신호를 입력 단자(SIG)에 입력하고, 스위치(SW121)를 오프로 한다.

이때, 오프셋 신호(OFFSET) 입력은 0V로 유지되고 있다.

다음에, 오프셋 신호(OFFSET)를 약간 상승시키고, 캐패시터(C122)를 통해 판독 신호에 오프셋 전위를 추가한다.

이것에 의해, 리셋 상태의 출력과, 판독 신호에 약간의 오프셋을 가한 상태에서의 출력이 비교된다.

도 3의 픽셀에 광자가 입사하고 있는 경우, 2회째의 판독 신호는 1회째 보다 저전위로 되고, 출력 단자(SAOUT)에 1이 출력된다.

픽셀에 광자가 입사하고 있지 않은 경우는 그 반대로 되고 출력 단자(SAOUT)에 0이 출력된다.

마지막으로, 스위치(SW124)를 온으로 하여 판정 결과를 래치한다.

이와 같은 자기 참조적인 센싱은, 각 픽셀의 증폭 트랜지스터의 임계치 편차 등에 기인한 픽셀마다의 고정 노이즈를 상계하고, 미소한 신호에 대해서도 정확한 2치 판정을 가능하게 한다. 또한 상기 시퀀스는 리셋의 kTC 노이즈도 상계한다.

회로는 이와 같은 예에 한정되지 않고, 또 리셋 신호측에 오프셋을 가한 것을 판독 신호와 비교하여 판정을 실시해도 좋다.

또한, 상기 센스 회로의 예는 1 광자를 검출하고 시분할의 광자 카운트를 행하는 케이스를 상정하고 있다.

그러나, 본 발명의 실시 형태의 픽셀 구성은, 픽셀 출력을 아날로그 신호로서 취급하는 통상의 이미지 센서에도 적용할 수 있고, 그 경우에는 상당히 큰 감도를 획득할 수 있다.

통상의 이미지 센서에 있어서는, 1회째의 판독 신호와 2회째의 판독 신호의 차분을 아날로그 신호로서 검출하고, 디지털 값으로 변환할 필요가 있다. 예를 들면 도 10의 오프셋선을 일정한 범위에서 청소시키고 출력(SAOUT)이 반전한 타이밍을 계측한다.

이때 센스 회로는 바이너리의 센스 회로가 아니라, AD 변환기로 된다.

<3. 제2의 실시 형태>

도 12는, 본 발명의 제2의 실시 형태에 관계된 픽셀의 회로 구성의 일 예를 나타내는 도면이다.

본 발명의 제2의 실시 형태에 관계된 단위 픽셀(11C)이 제1의 실시 형태에 관계된 단위 픽셀(A)과 다른 점은, 증폭 트랜지스터(114B)가 p형 FET(PMOS 트랜지스터) 대용으로 n형 FET인 NMOS 트랜지스터에 의해 형성되어 있다는 것이다.

앰프용 NMOS 트랜지스터(114B)는, 드레인이 전원 전위(VDD)에 접속되고, 소스가 출력 신호선(131)에 접속되어 있다.

그리고, 본 발명의 제2의 실시 형태에 있어서, 앰프용 NMOS 트랜지스터(114B)는, NMOS 기판이 SOI(Silicon on Insulater) 구조에 의해 부유 상태가 되어 있다.

1 단위 픽셀(DPXB)에 있어서는, 픽셀의 실리콘 기판에 입사한 광자는 전자와 홀의 페어를 발생시키고, 그 중 전자가 매입형의 포토다이오드(111)에 의해, 축적 노드(115)에 축적된다.

전자는 소정의 타이밍에 전송용 NMOS 트랜지스터(112)를 온 시키는 것으로 FD 노드(116)에 전송되고, 앰프용 NMOS 트랜지스터(114B)의 게이트를 구동한다.

한편, 리셋용 NMOS 트랜지스터(113)는, 드레인에 접속된 제어선(183)을 구동하는 것으로, 포토다이오드(111)로부터 전자를 배출하고 픽셀을 리셋한다. 리셋용 NMOS 트랜지스터(113)는, 비선택시에는 앰프용 NMOS 트랜지스터(114B)를 오프 상태로 하여 픽셀을 출력 신호선(131)으로부터 분리한다.

앰프용 NMOS 트랜지스터(114B)의 드레인은 전원 전위(VDD)에 접속되고, 소스는 픽셀 출력으로서 출력 신호선(131)에 접속되어 있다.

여기에서 앰프용 NMOS 트랜지스터(114B)는 SOI 구조를 가지며, 그 기판은 상당히 작은 기생 용량(VD)을 갖는 부유 상태로 되어 있다.

이와 같은 트랜지스터는 채널이 완전하게 공핍화 하고 있고, 앰프용 NMOS 트랜지스터(114B)의 기판 전위는 소스 전위의 변동에 그대로 추종하여 변동하고, 기판 바이어스 효과가 억제되고, 소스 폴로워의 게인은 1에 가까워진다.

이것에 의해 앰프용 NMOS 트랜지스터(114B)의 실효적인 게이트 용량은 상당히 작아진다.

출력 신호선(131)은 열방향으로 나란한 복수의 픽셀과 공유되고, 정전류 회로(190)를 통해 그라운드(GND)에 접속되어 있다. 이것에 의해, 앰프용 NMOS 트랜지스터(114B)는 소스 폴로워로서 동작한다.

도 13은, 본 발명의 제2의 실시 형태에 관계된 픽셀 회로의 단면 구조의 일 예를 나타내는 도면이다.

도 13의 픽셀 회로(200B)는, 도 5의 제1의 실시 형태와 마찬가지로, 얇은 n형 층(201)에 픽셀용의 p-웰 영역(202)이 형성되어 있고, p-웰 영역(202)에 픽셀을 구성하는 각 소자가 형성되어 있다.

포토다이오드(111)에 있어서는, n형의 축적층(203)의 표면에 p형 층(204)이 형성되어 있고, 매입형 포토다이오드로 되어 있다.

전송 트랜지스터(112)는, p-웰(202)을 기판으로 하는 NMOS이고, 포토다이오드(111)에 축적된 전하를 FD 노드(116)에 전송한다.

증폭 트랜지스터(114B)는 NMOS 트랜지스터이고, p-웰(202)로부터 산화 절연막(231)에 의해 전기적으로 분리된 SOI층(232)을 기판으로 하고 있다.

산화 절연막(231)은, 예를 들면 산소 이온을 기판에 이온 주입하고, 열처리하는 것에 의해 형성된다. 증폭 트랜지스터(114B)의 드레인은 전원에 접속되고, 소스는 픽셀 출력을 형성하고 있다.

또한, 픽셀 회로(200A)에는 p-웰(202)을 기판으로 하는 리셋용 NMOS 트랜지스터(113)가 형성되어 있고, 그 드레인(113D)는 픽셀의 선택, 비선택에 따라 주변 회로에 의해 구동된다.

매입 산화막(207)은 산화 절연막(231)과 함께 SOI층(132)을 p-웰 기판(202)으로부터 분리하고 있고, 고농도의 p형 층(208)에 의해 바닥면과 측면이 피복되어 있다.

그 결과, SOI층(232)은 부유 상태가 되고, 그 기생 용량은 상당히 작기 때문에, 소스 출력의 변동에 추종해 그 전위가 변동한다.

그 결과, 증폭 트랜지스터(114B)의 게이트 용량은 실효적으로 상당히 작아지고, FD 노드(116)의 실효적 기생 용량의 대폭 절감이 이루어지고 있다.

또한, 증폭 트랜지스터(114B)에 사용되는 SOI 트랜지스터에는 다양한 구조가 이용될 수 있고 다양한 제조 방법에 의해 제조될 수 있다.

즉, 포토다이오드(111)나 전송 트랜지스터(112)의 기판인 p-웰(202)로부터 절연막에 의해 분리되고, 기판이 부유 상태가 되어 있으면, 구조나 제조 방법에 관계되지 않고 본 발명에 적용된다.

<4. 제3의 실시 형태>

도 14는, 본 발명의 제3의 실시 형태에 관계된 픽셀의 회로 구성의 일 예를 나타내는 도면이다.

본 발명의 제3의 실시 형태에 관계된 단위 픽셀(DPXC)가 제1의 실시 형태에 관계된 단위 픽셀(DPXA)과 다른 점은, 증폭 트랜지스터(114C)가 p형 FET(PMOS 트랜지스터) 대용으로 n형 FET인 NMOS 트랜지스터에 의해 형성되어 있다는 것이다.

앰프용 NMOS 트랜지스터(114C)는, 드레인이 전원 전위(VDD)에 접속되고, 소스가 출력 신호선(131) 및 NMOS 기판에 접속되어 있다.

NMOS에 있어서도, 그 기판은 다른 소자의 기판에서 전기적으로 분리되고, 소스 폴로워의 출력측의 출력 신호선(131)에 접속되어 있다.

또한, 리셋용 NMOS 트랜지스터(113)의 드레인은 제어선(183)에 접속되어 있다.

본 발명의 제3의 실시 형태에 의하면, 제1의 실시 형태와 동일한 효과를 얻을 수 있다.

<5. 제4의 실시 형태>

도 15는, 본 발명의 제4의 실시 형태에 관계된 픽셀의 회로 구성의 일 예를 나타내는 도면이다.

본 발명의 제4의 실시 형태에 관계된 단위 픽셀(DPXD)이 제1의 실시 형태에 관계된 단위 픽셀(DPXA)과 다른 점은, 증폭 트랜지스터(114)와 출력 신호선(131) 사이에 선택 트랜지스터(117)을 추가한 것에 있다.

선택 트랜지스터(117)의 게이트는 선택선(184)에 접속되어 있다.

이와 같은 선택 트랜지스터의 추가는, 비선택 픽셀을 출력 신호선(131)으로부터 분리하고, 그 용량 부하를 절감할 수 있는 이점이 있다.

또한, 이상 설명한 제1 내지 제4의 실시 형태에 관계된 촬상 소자는, 디지털 카메라나 비디오 카메라의 촬상 디바이스로서도 적용할 수 있다.

<6. 제5의 실시 형태>

도 16은, 본 발명의 실시 형태에 관계된 촬상 소자가 적용된 카메라 시스템의 구성의 일 예를 나타내는 도면이다.

본 카메라 시스템(300)은, 도 16에 나타낸 바와 같이, 본 실시 형태에 관계된 CMOS 이미지 센서(촬상 소자)(100)가 적용 가능한 촬상 디바이스(310)를 갖는다.

카메라 시스템(300)은, 이 촬상 디바이스(310)의 픽셀 영역에 입사광을 유도하는(피사체상을 결상하는) 광학계, 예를 들면 입사광(상광)을 촬상면 상에 결상시키는 렌즈(320)를 갖는다.

또한, 카메라 시스템(300)은, 촬상 디바이스(310)를 구동하는 구동 회로(DRV)(330)와, 촬상 디바이스(310)의 출력 신호를 처리하는 신호 처리 회로(PRC)(340)를 갖는다.

구동 회로(330)는, 촬상 디바이스(310) 내의 회로를 구동하는 스타트 펄스나 클록 펄스와 같은 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(도시하지 않음)를 구비하고, 소정의 타이밍 신호로 촬상 디바이스(310)를 구동한다.

또한, 신호 처리 회로(340)는, 촬상 디바이스(310)의 출력 신호에 대하여 소정의 신호 처리를 가한다.

신호 처리 회로(340)에 의해 처리된 화상 신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는, 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(340)에 의해 처리된 화상 신호는 액정 디스플레이 등으로 된 모니터에 동화상으로서 투영된다.

상술한 것처럼, 디지털 카메라 등의 촬상 장치에 있어서, 촬상 디바이스(310)로서, 전술한 촬상 소자(100)를 탑재하는 것으로, 저소비 전력으로, 고정밀의 카메라가 실현할 수 있다.

그런데, 복수 픽셀에 센스 회로를 공유시키는 도 1의 구성은, 픽셀과 센스 회로를 동일한 반도체 기판에 배치하는 경우 필수로 되지만, 근래 웨이퍼의 본딩 기술을 이용하여 반도체층을 다층화하는 기술도 등장하고 있다.

이와 같은 경우에서는, 예를 들면 각 픽셀의 하층에 픽셀마다의 센스 회로를 배치하는 옵션도 생길 수 있다.

이와 같은 경우에서도, 복수의 센스 회로에 카운터 등으로 된 집적 회로를 공유시키는 것으로, 픽셀 간의 가산은 용이하게 실행할 수 있고, 촬상의 다이내믹 레인지를 향상시킬 수 있다.

당업자라면, 첨부된 특허청구범위 또는 그 등가의 범위 내에서, 설계상의 필요 또는 다른 요인에 따라, 여러 가지 변경예, 조합예, 부분 조합예, 및 수정예를 실시할 수 있을 것이다.

100: CMOS 이미지 센서(촬상 소자)
110: 픽셀 어레이부
DPX: 디지털 픽셀
DPXA∼DPXD: 픽셀 회로
111: 포토다이오드
112: 전송 트랜지스터
113: 리셋 트랜지스터
114, 114B, 114C, 114D: 증폭 트랜지스터
115: 축적 노드
116: FD 노드
117: 선택 트랜지스터
120: 센스 회로부
121: 센스 회로
130: 출력 신호선군
131: 출력 신호선
140: 전송선군
141: 전송선
150: 판정 결과 집적 회로부
151: 레지스터
152: 선택 회로
153: 카운트 회로
154: 메모리
160, 160B: 픽셀 블록
170: 행 구동 회로
180: 행 제어선군
181, 182, 183, 184: 행 제어선
200, 200B: 픽셀, 300: 카메라 시스템
310: 촬상 디바이스
320: 렌즈
330: 구동 회로(DRV)
340: 신호 처리 회로(PRC)

Claims

게이트 및 소스와, 상기 소스에 전기적으로 접속된 웰 내에 콘택트 영역을 구비하는 증폭 트랜지스터와;
반도체 기판 내의 포토 다이오드를 포함하고,
상기 포토다이오드로부터의 신호 전하는 상기 게이트에 전송 가능하고,
상기 소스는 상기 웰 내에 있고, 상기 웰은 상기 포토다이오드와 전기적으로 절연되어 있는 것을 특징으로 하는 촬상 소자.
제 1항에 있어서,
상기 포토다이오드와 절연층 사이에 고농도의 층이 존재하고, 상기 절연층은 상기 고농도의 층과 상기 웰 사이에 있는 것을 특징으로 하는 촬상 소자.
제 2항에 있어서,
상기 고농도의 층과 상기 반도체 기판은 동일한 도전형인 것을 특징으로 하는 촬상 소자.
제 1항에 있어서,
상기 웰의 도전형은 상기 반도체 기판의 도전형과 반대인 것을 특징으로 하는 촬상 소자.
제 1항에 있어서,
상기 증폭 트랜지스터의 드레인은 상기 웰 내에 있고, 상기 반도체 기판과 상기 드레인은 기준 전위인 것을 특징으로 하는 촬상 소자.
제 5항에 있어서,
상기 기준 전위는 접지인 것을 특징으로 하는 촬상 소자.
제 1항에 있어서,
상기 게이트는 확산층에 전기적으로 접속되고, 상기 확산층은 상기 반도체 기판 내에 있는 것을 특징으로 하는 촬상 소자.
제 7항에 있어서,
상기 확산층의 도전형은 상기 반도체 기판의 도전형과 반대인 것을 특징으로 하는 촬상 소자.
제 7항에 있어서,
리셋용 트랜지스터에 대한 소스가 상기 확산층이고, 상기 확산층은 전송 트랜지스터에 대한 소스인 것을 특징으로 하는 촬상 소자.
제 9항에 있어서,
상기 전송 트랜지스터는 신호 전하의 전송을 수행하고, 상기 신호 전하의 전송은 상기 포토다이오드로부터 상기 확산층으로 수행되는 것을 특징으로 하는 촬상 소자.
제 10항에 있어서,
상기 전송 트랜지스터의 게이트는 전송선에 전기적으로 접속되고, 상기 전송선 상의 신호 전위는 상기 신호 전하의 전송을 제어하는 것을 특징으로 하는 촬상 소자.
제 9항에 있어서,
상기 리셋용 트랜지스터는 소스 전위의 전송을 수행하고, 상기 소스 전위의 전송은 상기 리셋용 트랜지스터에 대한 드레인으로부터 상기 확산층으로 수행되는 것을 특징으로 하는 촬상 소자.
제 12항에 있어서,
상기 리셋용 트랜지스터의 게이트는 리셋선에 전기적으로 접속되고, 상기 리셋선 상의 신호 전위는 상기 소스 전위의 전송을 제어하는 것을 특징으로 하는 촬상 소자.
제 1항에 있어서,
상기 포토다이오드의 축적층은 상기 반도체 기판의 일부이고, 상기 축적층의 도전형은 상기 반도체 기판의 도전형과 반대인 것을 특징으로 하는 촬상 소자.
제 14항에 있어서,
상기 축적층은 상기 반도체 기판의 다른 부분과 상기 포토다이오드의 수광면 사이에 있고, 상기 다른 부분과 상기 수광면은 동일한 도전형을 갖는 것을 특징으로 하는 촬상 소자.
제 15항에 있어서,
상기 다른 부분은 상기 확산층과 상기 축적층 사이에 있고, 상기 다른 부분은 상기 전송 트랜지스터에 대한 채널 영역인 것을 특징으로 하는 촬상 소자.
제 1항에 있어서,
상기 포토다이오드에 입사하는 광자는 상기 신호 전하로 변환되고, 상기 포토다이오드 상에서의 광자의 유무는 상기 소스로부터 전기 신호로서 출력되는 것을 특징으로 하는 촬상 소자.
제 17항에 있어서,
센스 회로는 상기 전기 신호를 수신하고, 판정 결과 집적 회로부는 일정 기간동안 상기 광자의 존재를 카운트하는 것을 특징으로 하는 촬상 소자.
이미지 신호를 출력하는 제 1항의 촬상 소자로 입사광을 가이드하는 광학계와,
상기 이미지 신호를 처리하는 신호 처리기를 포함하고,
처리된 상기 이미지 신호는 영상 신호가 되는 것을 특징으로 하는 카메라 시스템.
게이트, 소스 및 드레인을 구비하는 증폭 트랜지스터와;
반도체 기판 내의 포토다이오드를 포함하고,
상기 포토다이오드로부터의 신호 전하는 상기 게이트로 전송 가능하고,
상기 소스와 상기 드레인은 SOI(Silion-on-Insulator) 층 내에 있고, 절연막이 상기 SOI층을 상기 반도체 기판과 전기적으로 절연시키는 것을 특징으로 하는 촬상 소자.
제 20항에 있어서,
상기 절연막은 상기 SOI층과 상기 반도체 기판 사이에 있는 것을 특징으로 하는 촬상 소자.
제 20항에 있어서,
상기 포토다이오드와 절연층 사이에 고농도의 층이 존재하고, 상기 절연층은 상기 고농도의 층과 상기 SOI층 사이에 있는 것을 특징으로 하는 촬상 소자.
제 22항에 있어서,
상기 고농도의 층과 상기 반도체 기판은 동일한 도전형인 것을 특징으로 하는 촬상 소자.
제 20항에 있어서,
상기 SOI층과 상기 반도체 기판은 동일한 도전형인 것을 특징으로 하는 촬상 소자.
제 20항에 있어서,
상기 포토다이오드는 광자를 상기 신호 전하로 변환하고, 상기 광자는 상기 포토다이오드에 입사하는 것을 특징으로 하는 촬상 소자.
제 20항에 있어서,
상기 반도체 기판은 기준 전위인 것을 특징으로 하는 촬상 소자.
제 26항에 있어서,
상기 기준 전위는 접지인 것을 특징으로 하는 촬상 소자.
제 20항에 있어서,
상기 게이트는 확산층에 전기적으로 접속되고, 상기 확산층은 상기 반도체 기판 내에 있는 것을 특징으로 하는 촬상 소자.
제 28항에 있어서,
상기 확산층의 도전형은 상기 반도체 기판의 도전형과 반대인 것을 특징으로 하는 촬상 소자.
제 28항에 있어서,
리셋용 트랜지스터에 대한 소스는 상기 확산층이고, 상기 확산층은 전송 트랜지스터에 대한 소스인 것을 특징으로 하는 촬상 소자.
제 30항에 있어서,
상기 전송 트랜지스터는 신호 전하의 전송을 수행하고, 상기 신호 전하의 전송은 상기 포토다이오드로부터 상기 확산층으로 수행되는 것을 특징으로 하는 촬상 소자.
제 31항에 있어서,
상기 전송 트랜지스터에 대한 게이트는 전송선에 전기적으로 접속되고, 상기 전송선 상의 신호 전위는 상기 신호 전하의 전송을 제어하는 것을 특징으로 하는 촬상 소자.
제 30항에 있어서,
상기 리셋용 트랜지스터는 소스 전위의 전송을 수행하고, 상기 소스 전위의 전송은 상기 리셋용 트랜지스터에 대한 드레인으로부터 상기 확산층으로 수행되는 것을 특징으로 하는 촬상 소자.
제 33항에 있어서,
상기 리셋용 트랜지스터에 대한 게이트는 리셋선에 전기적으로 접속되고, 상기 리셋선 상의 신호 전위는 상기 소스 전위의 전송을 제어하는 것을 특징으로 하는 촬상 소자.
제 20항에 있어서,
상기 포토다이오드에 대한 축적층은 상기 반도체 기판의 일부이고, 상기 축적층의 도전형은 상기 반도체 기판의 도전형과 반대인 것을 특징으로 하는 촬상 소자.
제 35항에 있어서,
상기 축적층은 상기 반도체 기판의 다른 부분과 상기 포토다이오드의 수광면 사이에 있고, 상기 다른 부분과 상기 수광면은 동일한 도전형을 갖는 것을 특징으로 하는 촬상 소자.
제 36항에 있어서,
상기 다른 부분은 상기 확산층과 상기 축적층 사이에 있고, 상기 다른 부분은 상기 전송 트랜지스터에 대한 채널 영역인 것을 특징으로 하는 촬상 소자.
제 20항에 있어서,
상기 포토다이오드에 입사하는 광자는 상기 신호 전하로 변환되고, 상기 포토다이오드 상에서의 광자의 유무는 상기 소스로부터 전기 신호로서 출력되는 것을 특징으로 하는 촬상 소자.
제 38항에 있어서,
센스 회로는 상기 전기 신호를 수신하고, 판정 결과 집적 회로부는 일정 기간동안 상기 광자의 존재를 카운트하는 것을 특징으로 하는 촬상 소자.
이미지 신호를 출력하는 제 20항의 촬상 소자로 입사광을 가이드하는 광학계와,
상기 이미지 신호를 처리하는 신호 처리기를 포함하고,
처리된 상기 이미지 신호는 영상 신호가 되는 것을 특징으로 하는 카메라 시스템.