KR20180080420A - 이미지 센서 - Google Patents
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Abstract
이미지 센서가 제공된다. 이미지 센서는 제 1 도전형의 반도체층, 상기 반도체층 내에 제공되며, 광전 변환 영역 및 독출 회로 영역을 정의하는 제 1 도전형의 분리 불순물층, 상기 광전 변환 영역의 상기 반도체층 내에 제공되며, 상기 분리 불순물층에 의해 둘러싸인 제 2 도전형의 광전 변환층, 상기 광전 변환층과 이격되어 상기 광전 변환 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 플로팅 확산 영역, 상기 광전 변환층과 상기 플로팅 확산 영역 사이에 배치되는 전송 게이트 전극, 및 상기 독출 회로 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 불순물 영역들을 포함하되, 상기 광전 변환층에 광 전하들이 집적되는 동안, 상기 분리 불순물층은 상기 광전 변환층 둘레에서 제 1 전위 레벨을 갖되, 상기 광전 변환층과 상기 독출 회로 영역의 상기 불순물 영역들 사이에서 국소적으로 상기 제 1 전위 레벨보다 높은 제 2 전위 레벨을 가질 수 있다.
Description
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 블루밍(blooming) 특성이 보다 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 광학적 특성을 갖는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 제 1 도전형의 반도체층, 상기 반도체층 내에 제공되며, 광전 변환 영역 및 독출 회로 영역을 정의하는 제 1 도전형의 분리 불순물층, 상기 광전 변환 영역의 상기 반도체층 내에 제공되며, 상기 분리 불순물층에 의해 둘러싸인 제 2 도전형의 광전 변환층, 상기 광전 변환층과 이격되어 상기 광전 변환 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 플로팅 확산 영역, 상기 광전 변환층과 상기 플로팅 확산 영역 사이에 배치되는 전송 게이트 전극, 및 상기 독출 회로 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 불순물 영역들을 포함하되, 상기 광전 변환층에 광 전하들이 집적되는 동안, 상기 분리 불순물층은 상기 광전 변환층 둘레에서 제 1 전위 레벨을 갖되, 상기 광전 변환층과 상기 독출 회로 영역의 상기 불순물 영역들 사이에서 국소적으로 상기 제 1 전위 레벨보다 높은 제 2 전위 레벨을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 제 1 도전형의 반도체층, 상기 반도체층 내에 제공되며, 광전 변환 영역 및 독출 회로 영역을 정의하는 상기 제 1 도전형의 분리 불순물층, 상기 광전 변환 영역에 내에 제공되며, 각각 상기 분리 불순물층에 의해 둘러싸인 제 2 도전형의 광전 변환층들, 상기 광전 변환층들과 이격되어 상기 광전 변환 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 플로팅 확산 영역, 상기 광전 변환층들과 상기 플로팅 확산 영역 사이에 각각 배치되는 전송 게이트 전극들, 및 상기 독출 회로 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 불순물 영역들을 포함하되, 상기 광전 변환층들에 광 전하들이 집적되는 동안, 상기 광전 변환층들에서 상기 플로팅 확산 영역으로 전하들을 배출시키는 제 1 전하 통로 및 상기 광전 변환층들에서 상기 독출 회로 영역의 상기 제 2 도전형의 불순물 영역들로 전하들을 배출시키는 제 2 전하 통로를 가질 수 있다.
본 발명의 실시예들에 따르면, 포토다이오드의 최대 전하 저장 용량 이상의 광전하가 발생될 때, 포토다이오드에서 오버플로우(overflow)되는 광전하들이 전하 검출 노드(즉, 플로팅 확산 영역)과 독출 회로 영역에 배치되는 독출 회로 트랜지스터들의 소오스/드레인 영역들로 배출(drain)될 수 있다. 즉, 오버플로우된 광전하들이 2개의 통로들을 통해 배출(drain)될 수 있어 포토다이오드의 풀 웰 전하 저장 용량(full well capacity)을 감소시키지 않으면서, 블루밍(blooming) 특성을 개선할 수 있다.
또한, 블루밍 특성 개선을 위해 전송 게이트 아래의 포텐셜 배리어를 감소시키지 않아도 되므로, 포토다이오드의 풀 웰 전하 저장 용량의 산포가 개선될 수 있다.
따라서, 실시예들에 따른 이미지 센서는 보다 선명한 이미지를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 블록도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 회로도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 개략 평면도이다.
도 5a는 도 4의 A-A'선의 단면을 나타내며, 도 5b는 도 4의 B-B'선을 따라 자른 단면을 나타낸다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀들의 동작을 설명하기 위한 타이밍도이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 이미지 센서의 전위 도면(potential diagram)들이다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 개략 평면도이다.
도 9는 도 8의 C-C'선의 단면을 나타낸다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 회로도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 개략 평면도이다.
도 12는 도 11의 D-D'선의 단면을 나타낸다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 블록도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 회로도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 개략 평면도이다.
도 5a는 도 4의 A-A'선의 단면을 나타내며, 도 5b는 도 4의 B-B'선을 따라 자른 단면을 나타낸다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀들의 동작을 설명하기 위한 타이밍도이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 이미지 센서의 전위 도면(potential diagram)들이다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 개략 평면도이다.
도 9는 도 8의 C-C'선의 단면을 나타낸다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 회로도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 개략 평면도이다.
도 12는 도 11의 D-D'선의 단면을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 이미지 센서는 픽셀 어레이(10; Pixel array), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함한다.
픽셀 어레이(10)는 행들 및 열들을 따라 배열된 복수 개의 단위 픽셀들을 포함하며, 단위 픽셀들 입사되는 빛을 전기적 신호로 변환한다. 픽셀 어레이(10)는 행 디코더(20)로부터 제공된 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다.
행 디코더(20)는 단위 픽셀들의 각 행 별로 구동 신호들을 제공할 수 있다. 또한, 구동 신호들에 응답하여 픽셀 어레이(10)에서 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공된다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 픽셀 어레이(10)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행 별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 및 열 디코더들(20, 40), 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70), 및 입출력 버퍼(80)를 제어하며, 이들의 동작에 클럭 신호(Clock signal), 타이밍 컨트롤 신호(Timing control signal) 등과 같은 제어 신호들(Control signals)을 공급할 수 있다. 타이밍 발생기(50)는 로직 제어 회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop; PLL) 회로, 타이밍 컨트롤 회로(Timing control circuit), 및 통신 인터페이스 회로 (Communication interface circuit) 등을 포함할 수 있다.
상관 이중 샘플러(CDS; 60)는 픽셀 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(80)는 아날로그 디지털 컨버터에서 출력되는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력한다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 블록도이다.
도 2를 참조하면, 픽셀 어레이(10)는 복수 개의 행들(rows) 및 복수 개의 열들(columns)을 따라 2차원적으로 배열된 복수의 단위 픽셀들(P)을 포함한다.
단위 픽셀들(P) 각각에서 입사광에 의해 전기적 신호가 발생될 수 있으며, 단위 픽셀들(P)에 연결되는 전하 전송 라인(TG), 리셋 라인(RG), 및 픽셀 선택 라인(SG) 등을 통해 전송되는 구동 신호에 의해 단위 픽셀들(P)이 구동될 수 있다. 그리고, 단위 픽셀들(P)에서 변환된 전기적 신호는 복수의 출력 라인들(VOUT)을 통해서 상관 이중 샘플러(도 1의 60 참조)에 제공된다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 회로도이다.
도 3을 참조하면, 픽셀 어레이(10)는 복수의 단위 픽셀들(P)을 포함하며, 단위 픽셀들(P)은 행들 및 열들을 따라 배열될 수 있다.
각각의 단위 픽셀들(P)은 4개의 광전 변화 소자들(PD1, PD2, PD3, PD4) 및 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)을 포함할 수 있다. 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 전하 검출 노드(FD) 및 독출 회로(RX, SX, DX)를 공유할 수 있다. 여기서, 독출 회로는 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 드라이브 트랜지스터 또는 소오스 팔로워 트랜지스터(DX; Drive transistor or source follower transistor)를 포함할 수 있다. 일 예에서, 단위 픽셀들(P) 각각은 4개의 광전 변환 소자들 및 4개의 트랜스퍼 트랜지스터들을 포함하는 것을 도시하였으나, 본 발명은 이에 제한되지 않으며, 단위 픽셀들(P) 각각은 2개의 광전 변환 소자들 및 2개의 트랜스퍼 트랜지스터들을 포함할 수도 있다.
제 1 내지 제 4 광전 변환 소자들(PD1, PD2, PD3, PD4)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제 1 내지 제 4 광전 변환 소자들(PD1, PD2, PD3, PD4)은 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
제 1 내지 제 4 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 제 1 내지 제 4 광전 변환 소자들(PD1, PD2, PD3, PD4)에 축적된 전하를 전하 검출 노드(FD)으로 전송한다. 제 1 내지 제 4 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 제 1 내지 제 4 전하 전송 라인들(TG1, TG2, TG3, TG4)을 통해 제공되는 전하 전송 신호에 의해 제어될 수 있으며, 제 1 내지 제 4 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)에 인가되는 신호에 따라, 제 1 내지 제 4 광전 변화 소자들(PD1, PD2, PD3, PD4) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
전하 검출 노드(FD)는 제 1 내지 제 4 광전 변환 소자들(PD1, PD2, PD3, PD4)에서 생성된 전하를 전송 받아 누적적으로 저장한다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 소오스 팔로워 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 전극은 전하 검출 노드(FD)와 연결되며 소오스 전극은 픽셀 전원 전압(VPIX)에 연결된다. 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스 전극과 연결된 픽셀 전원 전압(VPIX)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온될 때, 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다.
소오스 팔로워 트랜지스터(DX)는 게이트 전극으로 입력되는 광 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 소오스 팔로워 트랜지스터(DX)는 전하 검출 노드(FD)에서의 전위 변화를 증폭하고 선택 트랜지스터(SX)를 통해 증폭된 신호를 출력 라인(VOUT)으로 출력한다. 소오스 팔로워 트랜지스터(DX)의 소오스 전극은 픽셀 전원 전압(VPIX)에 연결되고, 소오스 팔로워 트랜지스터(DX)의 드레인은 선택 트랜지스터(SX)의 소오스와 연결될 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 소오스 팔로워 트랜지스터(DX)의 드레인 전극에 출력되는 전기적 신호를 출력 라인(VOUT)으로 출력할 수 있다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 개략 평면도이다. 도 5a는 도 4의 A-A'선의 단면을 나타내며, 도 5b는 도 4의 B-B'선을 따라 자른 단면을 나타낸다. 도 4에 도시된 화살표들(P1, P2)은 광전 변환층들에 광 전하들을 집적하는 동안, 오버플로우된 광 전하들이 배출되는 통로들을 나타내며, 이에 대해서는 도 6, 도 7a, 및 도 7b를 참조하여 보다 상세히 설명된다.
도 4, 도 5a, 및 도 5b를 참조하면, 복수 개의 픽셀 영역들(P)을 포함하는 제 1 도전형(예를 들어, p형)의 반도체층(100)이 제공될 수 있다. 실시예들에서, 제 1 도전형의 반도체층(100)은 p형 불순물들이 도핑된 실리콘 에피택셜층일 수 있다.
픽셀 영역들(P)은, 평면적 관점에서, x축 방향 및 y축 방향을 따라 매트릭스 형태로 배열될 수 있다. 픽셀 영역들(P) 각각은 분리 불순물층(105)에 의해 정의되는 광전 변환 영역(R1) 및 독출 회로 영역(R2)을 포함할 수 있다. 픽셀 영역들(P)의 광전 변환 영역들(R1)은 x축 방향으로 서로 인접하도록 배치될 수 있으며, 픽셀 영역들(P)의 독출 회로 영역들(R2)은 y축 방향으로 광전 변환 영역들(R1)과 인접할 수 있다.
분리 불순물층(105)은 반도체층(100) 내에 제 1 도전형의 불순물들(예를 들어, p형 불순물들)을 이온 주입하여 형성될 수 있다. 분리 불순물층(105)에서 p형 불순물들의 농도는 반도체층(100) 내의 p형 불순물 농도보다 클 수 있다.
분리 불순물층(105)은 x축 방향으로 연장되는 제 1 부분들 및 y축 방향으로 연장되는 제 2 부분들을 포함할 수 있으며, 광전 변환 영역들(R1)에서, 격자 형태로 형성될 수 있다.
분리 불순물층(105)의 제 1 부분들은 광전 변환 영역(R1)과 상기 독출 회로 영역(R2) 사이에 배치될 수 있으며, 분리 불순물층(105)의 제 2 부분들은 서로 인접하는 x축 방향으로 인접하는 광전 변환층들(110a-110d) 사이에 배치될 수 있다. 분리 불순물층(105)에서 제 1 도전형의 불순물 농도는 제 1 부분과 제 2 부분에서 실질적으로 동일할 수 있다.
일 예에 따르면, 광전 변환 영역(R1)의 반도체층(100) 내에 제 1 내지 제 4 광전 변환층들(110a, 110b, 110c, 110d)이 형성될 수 있다. 제 1 내지 제 4 광전 변환층들(110a-110d)은, 평면적 관점에서, x축 방향 및 y축 방향을 따라 매트릭스 형태로 배열될 수 있다.
제 1 내지 제 4 광전 변환층들(110a-110d)은 제 2 도전형(예를 들어, n형)의 불순물들을 반도체층(100)에 이온주입하여 형성될 수 있다. 제 1 도전형의 반도체층(100)과 제 2 도전형의 제 1 내지 제 4 광전 변환층들(110a-110d)의 접합(junction)에 의해 포토다이오드들이 형성될 수 있다.
각각의 광전 변환 영역들(R1)에서, 제 1 내지 제 4 광전 변환층들(110a-110d)은 분리 불순물층(105)에 의해 서로 분리될 수 있다. 분리 불순물층(105)은 각각의 제 1 내지 제 4 광전 변환층들(110a-110d)을 둘러쌀 수 있다. 다시 말해, x축 방향으로 인접하는 제 1 및 제 2 광전 변환층들(110a, 110b) 사이와 제 3 및 제 4 광전 변환층들(110c, 110d) 사이에 분리 불순물층(105)이 형성되며, y축 방향으로 인접하는 제 1 및 제 3 광전 변환층들(110a, 110c) 사이와 제 2 및 제 4 광전 변환층들(110b, 110d) 사이에 분리 불순물층(105)이 형성될 수 있다.
제 1 내지 제 4 광전 변환층들(110a-110d)과 반대의 도전형을 갖는 분리 불순물층(105)은 제 1 내지 제 4 광전 변환층들(110a-110d) 사이에 포텐셜 배리어(potential barrier)를 제공할 수 있다. 즉, 분리 불순물층(105)에 의해 제 1 내지 제 4 광전 변환층들(110a-110d)에 포텐셜 웰(potential well)이 형성될 수 있다.
실시예들에 따르면, 제 1 내지 제 4 광전 변환층들(110a-110d)은 분리 불순물층(105)에 의해 서로 분리될 수 있으므로, 제 1 내지 제 4 광전 변환층들(110a-110d) 사이에 반도체층(100)과 굴절률이 다른 절연 물질이 제공되어 입사되는 빛이 굴절 또는 반사되는 것을 줄일 수 있다. 또한, 분리 불순물층(105)에 의해 제 1 내지 제 4 광전 변환층들(110a-110d)이 분리되므로, 제 1 내지 제 4 광전 변환층들(110a-110d)을 격리하기 위한 구조물(예를 들어, 절연막)을 반도체층(100) 내에 형성할 때, 제 1 내지 제 4 광전 변환층들(110a-110d) 사이에 격자 결함들(예를 들어, 댕글링 본드)이 생성되는 것은 방지될 수 있다.
나아가, 제 1 내지 제 4 광전 변환층들(110a-110d) 상에 각각 암전류를 방지하기 위한 제 1 도전형의 표면 불순물층(111)이 형성될 수 있다. 표면 불순물층(111)은 제 1 내지 제 4 광전 변환층들(110a-110d)의 표면에 제 1 도전형의 불순물이 얕게 도핑하게 형성될 수 있다.
픽셀 영역들(P) 각각에서, 광전 변환 영역(R1)의 중심에 공통 플로팅 확산 영역(120)이 배치될 수 있다. 공통 플로팅 확산 영역(120)은 반도체층(100) 내에 제 2 도전형의 불순물(예를 들어, n형)을 이온 주입하여 형성될 수 있다.
제 1 내지 제 4 전송 게이트 전극들(130a, 130b, 130c, 130d)이 광전 변환 영역(R1)의 반도체층(100) 상에 배치될 수 있다. 제 1 내지 제 4 전송 게이트 전극들(130a-130d)은 제 1 내지 제 4 광전 변환층들(110a-110d)과 공통 플로팅 확산 영역(120) 사이에 각각 배치될 수 있다. 제 1 내지 제 4 전송 게이트 전극들(130a-130d)과 반도체층(100)의 상면 사이에 게이트 절연막들이 개재될 수 있다.
독출 회로 영역(R2)의 반도체층(100) 내에 분리 불순물층(105)에 의해 둘러싸인 웰 불순물층(115)이 제공될 수 있다. 웰 불순물층(115)은 제 1 도전형의 불순물들을 반도체층(100) 내에 도핑하여 형성될 수 있으며, 웰 불순물층(115)에서 제 1 도전형의 불순물 농도는 분리 불순물층(105)에서 보다 낮을 수 있다. 일 예에 따르면, 분리 불순물층(105)은 독출 회로 영역(R2)의 웰 불순물층(115)을 둘러쌀 수 있으며, 광전 변환 영역(R1)과 독출 회로 영역(R2) 사이에 포텐셜 배리어를 제공할 수 있다.
독출 회로 영역(R2)의 웰 불순물층(115) 상에 소오스 팔로워 트랜지스터(도 3의 DX), 리셋 트랜지스터(도 3의 RX), 및 선택 트랜지스터(도 3의 SX)가 제공될 수 있다. 다른 예에서, 웰 불순물층(115)은 생략될 수도 있으며, 이러한 경우, 소오스 팔로워 트랜지스터(도 3의 DX), 리셋 트랜지스터(도 3의 RX), 및 선택 트랜지스터(도 3의 SX)는 반도체층(100) 상에 제공될 수 있다.
상세하게, 웰 불순물층(115) 상에 게이트 절연막을 개재하여, 선택 게이트 전극(131), 소오스 팔로워 게이트 전극(133), 및 리셋 게이트 전극(135)이 서로 이격되어 배치될 수 있다. 각 픽셀 영역(P)에서, 소오스 팔로워 게이트 전극(133)은 선택 게이트 전극(131)과 리셋 게이트 전극(135) 사이에 배치될 수 있다. x축 방향으로, 소오스 팔로워 게이트 전극(133)의 길이는 선택 게이트 전극(131) 및 리셋 게이트 전극(135)의 길이들보다 클 수 있다.
제 1 소오스/드레인 영역(141)이 선택 게이트 전극(131) 일측의 웰 불순물층(115) 내에 형성될 수 있으며, 제 2 소오스/드레인 영역(143)이 소오스 팔로워 게이트 전극(133) 일측의 웰 불순물층(115) 내에 형성될 수 있다. 제 3 소오스/드레인 영역(145)이 리셋 게이트 전극(135) 일측의 웰 불순물층(115) 내에 형성될 수 있다. 제 4 소오스/드레인 영역(147)이 리셋 게이트 전극(135) 타측의 웰 불순물층(115) 내에 형성될 수 있다.
제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)은 웰 불순물층(115) 내에 제 2 도전형(예를 들어, n형) 불순물들을 이온주입하여 형성될 수 있다. 일 예에서, 제 1 내지 제 3 소오스/드레인 영역(145)들 각각은 저농도 불순물 영역(141a, 143a, 145a) 및 고농도 불순물 영역(141b, 143b, 145b)을 포함할 수 있으며, 제 4 소오스/드레인 영역(147)은 저농도 불순물 영역으로 이루어질 수 있다. 일 예에 따르면, 제 1 내지 제 3 소오스/드레인 영역들(141, 143, 145, 147)에서 제 2 도전형 불순물들의 농도는 제 1 내지 제 4 광전 변환층들(110a-110d)에서 제 2 도전형 불순물들의 농도보다 클 수 있다.
제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)은 분리 불순물층(105)과 인접할 수 있으며, 이로 인해 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)과 인접한 분리 불순물층(105)의 일부 영역들(105a)에서 전위 레벨이 증가할 수 있다.
y축 방향으로, 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)의 폭이 증가함에 따라, 분리 불순물층(105)와 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147) 간의 거리가 감소될 수 있다. 분리 불순물층(105)와 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147) 간의 거리가 감소될수록, 분리 불순물층(105)의 일부 영역들(105a)에서 전위 레벨이 증가할 수 있다. 다시 말해, 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)과 인접한 영역들(105a)에서 분리 불순물층(105)의 포텐셜 배리어가 낮아질 수 있다.
실시예들에 따르면, 제 1 소오스/드레인 영역(141)은 출력 라인(VOUT)과 전기적으로 연결될 수 있으며, 제 2 소오스/드레인 영역(143)은 소오스 팔로워 트랜지스터의 드레인 전극일 수 있다. 소오스 팔로워 게이트 전극(133)과 리셋 게이트 전극(135) 사이의 제 3 소오스/드레인 영역(145)은 픽셀 전원 전압(VPIX)에 전기적으로 연결될 수 있다. 제 4 소오스/드레인 영역(147)은 소오스 팔로워 게이트 전극(133)과 함께 도전 라인(미도시)을 통해 공통 플로팅 확산 영역(120)에 전기적으로 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀들의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 이미지 센서의 단위 픽셀들은 광전 변환층들 및 플로팅 확산 영역(전하 검출 노드)을 리셋시키는 리셋 모드(T1), 광전 변환층들에 광전하들을 축적하는 광 집적 모드(T2), 및 축적된 광전하들을 전기적 신호로 출력하는 리드아웃(readout) 모드(T3)의 순서로 동작될 수 있다.
상세하게, 도 3 및 도 6을 참조하면, 리셋 모드(T1)시, 리셋 신호(RG) 및 전하 전송 신호(TG)가 활성화되어 리셋 트랜지스터(RX) 및 트랜스퍼 트랜지스터(TX1-TX4)가 턴 온될 수 있다. 이에 따라, 광전 변환층들 및 플로팅 확산 영역 내의 전하들이 배출되어 광전 변환층들 및 공통 플로팅 확산 영역이 리셋(초기화)될 수 있다.
리셋 모드(T1)가 수행된 후에, 광 집적 모드(T2)가 수행될 수 있다. 광 집적 모드(T2)에서, 트랜스퍼 트랜지스터(TX1-TX4)가 턴 오프된 후 다시 턴 온될 때까지(즉, 광전 변환 시간 동안), 광전 변환층들에서 입사광에 의해 광 전하들이 생성 및 축적될 수 있다.
리드아웃 모드(T3)에서, 선택 신호(SG)가 활성화되어 선택 트랜지스터(SX)가 턴 온됨에 따라 선택된 단위 픽셀들에서 광신호의 독출 동작이 시작될 수 있다. 선택 신호(SG)가 활성화된 후, 리셋 신호(RG)를 비활성화되어 리셋 트랜지스터(RX)가 턴 오프될 수 있으며, 플로팅 확산 영역의 리셋은 종료될 수 있다. 이 때, 플로팅 확산 영역의 리셋 전위를 검출하여 기준 신호를 출력할 수 있다.
기준 신호를 출력한 후, 전하 전송 신호(TG)가 활성화될 수 있으며, 광전 변환층들에 축적된 광전하들이 플로팅 확산 영역으로 전달될 수 있다. 전하 전송 신호(TG)가 비활성화된 후, 광전 변환층들에서 전달받은 전하들이 저장된 플로팅 확산 영역의 전위를 검출하여 픽셀 신호를 출력할 수 있다.
리드아웃 모드(T3)에서 출력된 기준 신호와 픽셀 신호는 신호 처리부로 전달되며, 신호 처리부는 기준 신호와 픽셀 신호의 차이를 이용하여 각 단위 픽셀의 이미지 데이터를 출력할 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 이미지 센서의 전위 도면들(potential diagram)이다. 도 7a 및 도 7b는 광전 변환층들에 광전하를 집적(integration)하는 광 집적 모드에서 이미지 센서의 전위 레벨을 나타낸다.
도 7a 및 도 7b를 참조하면, 이미지 센서의 동작시, 분리 불순물층(105)의 전위 레벨과 광전 변환층들(110a-110d; 즉, 포토다이오드)의 전위 레벨 차이에 의해 분리 불순물층(105)과 광전 변환층들(110a-110d) 사이에 제 1 포텐셜 배리어가 제공될 수 있다.
광 집적 모드(T2)에서, 고농도의 p형 분리 불순물층(105)은 제 1 전위 레벨(V1)을 가질 수 있다. 광 집적 모드에서 전하 전송 신호는 비활성화되어 트랜스퍼 트랜지스터가 턴-오프되므로, 전송 게이트 전극들(130a-130d) 아래의 채널 영역은 제 2 전위 레벨(V2)을 가질 수 있다. 여기서, 제 2 전위 레벨(V2)은 제 1 전위 레벨(V1)보다 클 수 있다. 광전 변환층들(110a-110d)의 전위 레벨과 전송 게이트 전극들(130a-130d) 아래의 전위 레벨 차이에 의해 광전 변환층들(110a-110d)과 플로팅 확산 영역(120) 사이에 제 2 포텐셜 배리어가 제공될 수 있다. 여기서 제 2 포텐셜 배리어는 제 1 포텐셜 배리어보다 낮을 수 있다. 이와 같은 포텐셜 배리어들에 의해 광전 변환층들(110a-110d)에 포텐셜 웰이 형성될 수 있으며, 광 집적 모드 동안 광전 변환층들(110a-110d)로 입사된 빛에 의해 광전 변화층들 내에 광 전하들이 집적될 수 있다.
실시예들에 따르면, 독출 회로 영역(R2)에 제공된 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147) 중 어느 하나와 인접한 영역에서, 분리 불순물층(105)의 전위 레벨은 고농도의 n형 불순물 영역에 의해 낮아질 수 있다. 이에 따라, 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)과 인접한 영역에서 분리 불순물층(105)은 제 1 전위 레벨(V1)보다 낮고, 제 2 전위 레벨(V2)보다 큰 제 3 전위 레벨(V3)을 가질 수 있다. 다시 말해, 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)과 인접한 분리 불순물층(105)의 일부 영역에서 제 1 포텐셜 배리어가 국소적으로 낮아질 수 있다.
실시예들에 따르면, 분리 불순물층(105)의 제 3 전위 레벨(V3)은 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)에서 n형 불순물들의 도핑 농도 및 인가 전압에 따라 달라질 수 있다. 나아가, 분리 불순물층(105)의 제 3 전위 레벨(V3)은 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)의 y축 방향으로의 폭에 따라 달라질 수 있다. 구체적으로, 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)의 y축 방향 폭이 증가할수록, 다시 말해, 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)이 분리 불순물층(105)과 인접할수록 제 3 전위 레벨(V3)이 낮아질 수 있다.
광 집적 모드 동안, 광전 변환층들(110a-110d)로 기준 조도 이상의 빛이 입사될 경우, 광전 변환층들(110a-110d)의 풀 웰 전하 저장 용량(full well capacity) 이상의 광 전하들이 생성될 수 있다. 이에 따라, 광전 변환층들(110a-110d)에서 오버플로우(overflow)된 전하들이 전송 게이트 전극들(130a-130d) 아래의 제 2 포텐셜 배리어를 넘어 플로팅 확산 영역(120)에 저장될 수 있다. 또한, 오버플로우된 전하들은 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)에 인접한 제 1 포텐셜 배리어를 넘어 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)에 저장될 수 있다. 플로팅 확산 영역(120) 및 제 1 내지 제 3 소오스/드레인 영역들(141, 143, 145, 147)로 오버 플로우된 전하들은 단위 픽셀들의 리셋 동작에 의해 배출될 수 있다.
다시 말해, 포토다이오드의 풀 웰 전하 저장 용량 이상의 광 전하들이 생성될 때, 오버플로우된 전하들은, 도 4에 도시된 바와 같이, 광전 변환층들(110a-110d)과 플로팅 확산 영역(120) 사이의 제 1 통로들(P1) 및 광전 변환층들(110a-110d)과 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147) 사이의 제 2 통로들(P2)을 통해 배출될 수 있다. 따라서, 오버플로우된 광전하들이 분리 불순물층(105) 아래의 제 1 포텐셜 배리어를 넘어 이웃하는 광전 변환층들(110a-110d)로 전달되는 블루밍(blooming) 현상은 개선될 수 있다.
나아가, 제 1 내지 제 4 소오스/드레인 영역들(141, 143, 145, 147)에 인접한 분리 불순물층(105)의 일부 영역들에서 제 3 전위 레벨(V3)을 가지므로, 포토다이오드에 광전하들이 축적되는 동안, 블루밍 현상이 개선될 수 있다. 이에 따라, 블루밍 현상 개선을 위해 전송 게이트 전극들(130a-130d) 아래(즉, 제 1 통로들(P1))에서 포텐셜 배리어를 감소시키지 않아도 되므로, 포토다이오드의 풀 웰 전하 저장 용량을 확보할 수 있다 .
도 8은 본 발명의 실시예들에 따른 이미지 센서의 개략 평면도이다. 도 9는 도 8의 III-III'선의 단면을 나타낸다. 설명의 간략함을 위해, 앞서 설명된 실시예들과 동일한 구성요소들은 동일한 참조 번호로 도시되며, 이에 대한 설명은 간략히 하거나 생략하기로 한다.
도 8을 참조하면, 각 픽셀 영역(P)의 독출 회로 영역(R2)에 소자 분리막(101)이 제공될 수 있다. 상세하게, 소자 분리막(101)은 인접하는 독출 회로 영역들(R2) 사이에 배치될 수 있으며, 제 1 및 제 4 소오스/드레인 영역들(141, 147)을 둘러쌀 수 있다.
독출 회로 영역(R2)에서, 픽셀 전원 전압(VPIX)과 같이 고전압이 걸리는 지점이나 계단 접합이 발생될 수 있는 P형 불순물 영역과 N형 불순물 영역 사이에 소자 분리막(101)을 국소적으로 배치함으로써, 인접하는 단위 픽셀들의 독출 회로들 간의 간섭을 줄일 수 있다.
제 2 및 제 3 소오스/드레인 영역들(143, 145)은, 앞서 설명한 것처럼, 분리 불순물(105)층과 인접할 수 있으며, 제 2 및 제 3 소오스/드레인 영역들(143, 145)에서 제 2 도전형의 불순물들의 농도에 따라 분리 불순물층(105)의 전위 레벨이 국소적으로 낮아질 수 있다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 회로도이다. 설명의 간략함을 위해, 앞서 도 3을 참조하여 설명된 실시예들과 동일한 구성요소들은 동일한 참조 번호로 도시되며, 이에 대한 설명은 간략히 하거나 생략하기로 한다.
도 10을 참조하면, 단위 픽셀(P)은 8개의 광전 변환 소자들(PD1-PD8) 및 8개의 트랜스퍼 트랜지스터들(TX1-TX8)을 포함할 수 있으며, 8개의 트랜스퍼 트랜지스터들(TX1-TX8)이 독출 회로(리셋 트랜지스터(RX), 소오스 팔로워 트랜지스터(DX), 및 선택 트랜지스터(SX))를 공유할 수 있다. 즉, 트랜스퍼 트랜지스터들(TX1-TX8)은 전하 검출 노드(FD)에 공통으로 연결될 수 있다. 제 1 내지 제 8 트랜스퍼 트랜지스터들(TX1-TX8)은 제 1 내지 제 8 전하 전송 라인들(TG1-TG8)에 의해 각각 제어될 수 있다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 개략 평면도이다. 도 12는 도 11의 IV-IV'선의 단면을 나타낸다. 앞서 도 4, 도 5a, 및 도 5b를 참조하여 설명된 실시예들과 동일한 구성요소들은 동일한 참조 번호로 도시되며, 이에 대한 설명은 간략히 하거나 생략하기로 한다.
도 11 및 도 12를 참조하면, 픽셀 영역들(P) 각각은 분리 불순물층(105)에 의해 정의되는 제 1 및 제 2 광전 변환 영역들(R1a, R1b) 및 독출 회로 영역들(R2a, R2b)을 포함할 수 있다. 제 1 광전 변환 영역들(R1a)은 x축 방향으로 서로 인접하도록 배치될 수 있으며, 제 2 독출 회로 영역들(R2b)을 사이에 두고 제 2 광전 변환 영역들(R2b)과 y축 방향으로 이격될 수 있다. 제 1 독출 회로 영역들(R2a)은 제 1 광전 변환 영역들(R1a)을 사이에 두고 y축 방향으로 이격될 수 있다.
제 1 광전 변환 영역들(R1a)의 반도체층(100) 내에 제 1 내지 제 4 광전 변환층들(110a-110d)이 배치될 수 있으며, 제 2 광전 변환 영역들(R1b)의 반도체층(100) 내에 제 5 내지 제 8 광전 변환층들(110e-110h)이 배치될 수 있다. 분리 불순물층(105)은 각각의 제 1 내지 제 8 광전 변환층들(110a-110h)을 둘러쌀 수 있다.
제 1 광전 변환 영역들(R1a) 각각의 중심에 제 1 공통 플로팅 확산 영역(120a)이 배치될 수 있으며, 제 2 광전 변환 영역들(R1b) 각각의 중심에 제 2 공통 플로팅 확산 영역(120b)이 배치될 수 있다.
제 1 공통 플로팅 확산 영역(120a)과 제 1 내지 제 4 광전 변환층들(110a-110d) 사이에 제 1 내지 제 4 전송 게이트 전극들(130a-130d)이 배치될 수 있으며, 제 2 공통 플로팅 확산 영역(120b)과 제 5 내지 제 8 광전 변환층들(110e-110h) 사이에 제 5 내지 제 8 전송 게이트 전극들(130e-130h)이 배치될 수 있다. 각 픽셀 영역(P)에서, 제 1 및 제 2 공통 플로팅 확산 영역(120a, 120b)은 도전 라인(미도시)을 통해 공통으로 연결될 수 있다.
선택 트랜지스터(도 10의 SX) 및 소오스 팔로워 트랜지스터(도 10의 DX)가 제 1 독출 회로 영역(R2a) 상에 제공될 수 있으며, 리셋 트랜지스터(RX) 및 더미 트랜지스터가 제 2 독출 회로 영역(R2b) 상에 제공될 수 있다.
상세하게, 제 1 독출 회로 영역(R2a)의 웰 불순물층(115) 상에 게이트 절연막을 개재하여, 선택 게이트 전극(131)과 소오스 팔로워 게이트 전극(133)이 서로 이격되어 배치될 수 있다.
제 2 독출 회로 영역(R2b)의 웰 불순물층(115) 상에 게이트 절연막을 개재하여, 리셋 게이트 전극(135) 및 더미 게이트 전극(137)이 서로 이격되어 배치될 수 있다.
n형 소오스/드레인 영역들(141, 143, 145, 147, 149)이 선택 게이트 전극(131) 및 소오스 팔로워 게이트 전극(133) 양측의 웰 불순물층(115) 내에 형성될 수 있으며, 리셋 게이트 전극(135) 및 더미 게이트 전극(137) 양측의 웰 불순물층(115)들 내에 형성될 수 있다. n형 소오스/드레인 영역들은 앞서 설명한 것처럼, 저농도 불순물 영역 및 고농도 불순물 영역(141, 143, 145, 147, 149)을 포함할 수 있다.
도 11 및 도 12에 도시된 실시예에 따르면, 앞서 도 6, 도 7a 및 도 7b를 참조하여 설명한 것처럼, 제 1 내지 제 8 광전 변환층들(110a-110h)에 광 전하들을 집적하는 동안, 오버플로우된 광 전하들이 제 1 및 제 2 플로팅 확산 영역들(120a, 120b)과 제 1 및 제 2 독출 회로 영역들(R2a, R2b)의 소오스/드레인 영역들(141, 143, 145, 147, 149)로 배출될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 제 1 도전형의 반도체층;
상기 반도체층 내에 제공되며, 광전 변환 영역 및 독출 회로 영역을 정의하는 제 1 도전형의 분리 불순물층;
상기 광전 변환 영역의 상기 반도체층 내에 제공되며, 상기 분리 불순물층에 의해 둘러싸인 제 2 도전형의 광전 변환층;
상기 광전 변환층과 이격되어 상기 광전 변환 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 플로팅 확산 영역;
상기 광전 변환층과 상기 플로팅 확산 영역 사이에 배치되는 전송 게이트 전극; 및
상기 독출 회로 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 불순물 영역들을 포함하되,
상기 광전 변환층에 광 전하들이 집적되는 동안, 상기 분리 불순물층은 상기 광전 변환층들 둘레에서 제 1 전위 레벨을 갖되, 상기 광전 변환층과 상기 독출 회로 영역의 상기 불순물 영역들 사이에서 국소적으로 상기 제 1 전위 레벨보다 높은 제 2 전위 레벨을 갖는 이미지 센서. - 제 1 항에 있어서,
상기 광전 변환층에 광 전하들이 집적되는 동안, 상기 전송 게이트 전극 아래에서 상기 반도체층은 제 3 전위 레벨을 갖되,
상기 제 2 전위 레벨은 상기 제 3 전위 레벨보다 낮은 이미지 센서. - 제 1 항에 있어서,
상기 독출 회로 영역의 상기 반도체층 상에 배치되는 소스 팔로워(source follower) 게이트 전극을 더 포함하되,
상기 제 2 도전형의 불순물 영역들은 상기 소스 팔로워 게이트 전극 양측에 배치되는 이미지 센서. - 제 3 항에 있어서,
상기 소스 팔로워 게이트 전극 일측의 상기 반도체층 상에 배치되는 선택 게이트 전극; 및
상기 소스 팔로워 게이트 전극 타측의 상기 반도체층 상에 배치되는 리셋 게이트 전극을 더 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 제 2 도전형의 불순물 영역들에서 제 2 도전형의 불순물 농도는 상기 광전 변환층에서 제 2 도전형의 불순물 농도보다 큰 이미지 센서. - 제 1 항에 있어서,
상기 분리 불순물층은 서로 인접하는 상기 광전 변환층들 사이에 배치되는 제 1 부분 및 상기 광전 변환 영역과 상기 독출 회로 영역 사이에 배치되는 제 2 부분을 포함하되,
상기 제 1 부분과 상기 제 2 부분에서 상기 제 1 도전형의 불순물 농도는 실질적으로 동일한 이미지 센서. - 제 6 항에 있어서,
상기 분리 불순물층의 일 부분은 상기 광전 변환층과 상기 제 2 도전형의 불순물 영역들 사이에 배치되는 이미지 센서. - 제 1 항에 있어서,
상기 광전 변환 영역 및 상기 독출 회로 영역은 복수 개로 제공되고,
상기 광전 변환 영역들은 제 1 방향으로 인접하게 배치되고
상기 독출 회로 영역들은 상기 제 1 방향과 교차하는 제 2 방향으로 상기 광전 변환 영역들과 인접하는 이미지 센서. - 제 1 항에 있어서,
상기 광전 변환층은 각각 상기 분리 불순물층에 의해 둘러싸인 복수 개의 서브-광전 변환층들을 포함하되,
상기 서브 광전 변환층들은 상기 플로팅 확산 영역을 공유하는 이미지 센서. - 제 1 도전형의 반도체층;
상기 반도체층 내에 제공되며, 광전 변환 영역 및 독출 회로 영역을 정의하는 상기 제 1 도전형의 분리 불순물층;
상기 광전 변환 영역에 내에 제공되며, 각각 상기 분리 불순물층에 의해 둘러싸인 제 2 도전형의 광전 변환층들;
상기 광전 변환층들과 이격되어 상기 광전 변환 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 플로팅 확산 영역;
상기 광전 변환층들과 상기 플로팅 확산 영역 사이에 각각 배치되는 전송 게이트 전극들; 및
상기 독출 회로 영역의 상기 반도체층 내에 제공되는 제 2 도전형의 불순물 영역들을 포함하되,
상기 광전 변환층들에 광 전하들이 집적되는 동안, 상기 광전 변환층들에서 상기 플로팅 확산 영역으로 전하들을 배출시키는 제 1 전하 통로 및 상기 광전 변환층들에서 상기 독출 회로 영역의 상기 제 2 도전형의 불순물 영역들로 전하들을 배출시키는 제 2 전하 통로를 갖는 이미지 센서.
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