KR20030008481A - 씨모스 이미지 센서 - Google Patents

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KR20030008481A
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Abstract

본 발명은 포토다이오드 영역의 일측에 전하 축적용 게이트를 형성하여 셀당 전하 축적 용량(charge capacity)을 증대시켜 소자의 특성을 향상시킬 수 있도록한 씨모스 이미지 센서에 관한 것으로, 빛에 관한 영상 신호를 전기적인 신호로 변환하여 영상 신호 전하를 생성하는 포토 다이오드 영역;상기 포토 다이오드 영역에 인접하여 구성되는 전하 축적용 게이트를 포함하고 전하 생성 단계에서 포토 다이오드 영역의 전하의 일부 또는 전부를 전하 축적용 게이트 하측으로 이동시켜 저장하고 리드 아웃 단계에서 축적된 전하를 리드 아웃 노드로 이동시키는 것을 특징으로 한다.

Description

씨모스 이미지 센서{CMOS Image Sensor}
본 발명은 이미지 센서에 관한 것으로, 특히 포토다이오드 영역의 일측에 전하 축적용 게이트를 형성하여 셀당 전하 축적 용량(charge capacity)을 증대시켜 소자의 특성을 향상시킬 수 있도록한 씨모스 이미지 센서에 관한 것이다.
현재까지 이미지 촬상 소자의 용도로 개발되어져 사용되는 대부분의 CCD는 CMOS(Complementary Metal Oxide Semiconductor)회로들에 비해서 고전압(+15V, -9V)을 이용해서 구동되고, CCD를 제작하는 공정은 기본적으로 바이폴라 트랜지스터를 구현하는 공정과 비슷하기 때문에 CMOS공정에 비해서 공정 단가도 높다는 문제점이 있다.
이와 같은 문제를 해결하기 위하여 제시되고 있는 것이, 여러 가지 기능의 주변 칩을 이미지 센서를 포함하여 하나의 칩에 집적할 수 있으며, 저전압 동작이 가능하고 소모 전력이 작으면서 공정 단가도 저렴한 CMOS 공정에서 촬상소자를 구현하고자 CMOS 이미지 센서에 대한 연구 및 생산이 이루어지고 있다.
현재 CMOS 이미지 센서는 극미세 가공이 가능한 CMOS 트랜지스터의 제조 공정을 대부분 적용할 수 있다는 장점이 있음에도 화질 측면에서의 문제가 있고, 새롭게 제시되고 있는 포토 게이트 구조의 CMOS 이미지 센서는 파장 대역에 따른 전하 생성 효율에서 차이가 발생하여 화질 개선 측면에서 한계가 있어 새로운 픽셀 구조의 CMOS 이미지 센서에 대한 연구 개발이 필요하다.
이하, 첨부된 도면을 참고하여 종래 기술의 씨모스 이미지 센서에 관하여 설명하면 다음과 같다.
도 1은 일반적인 CMOS 이미지 센서의 픽셀 회로 구성도이고, 도 2는 종래 기술의 CMOS 이미지 센서의 픽셀 단면 구성도이다.
도 1의 CMOS 이미지 센서는 4-TR 구조를 나타낸 것으로, 게이트에는 리셋 신호(RX)가 인가되고 한쪽 전극은 플로우팅 노드(2)에 연결되고 다른쪽 전극은 VDD 단자에 연결되는 리셋 트랜지스터(1)와, 게이트가 플로우팅 노드(2)에 연결되고 한쪽 전극은 VDD 단자에 연결되는 소오스-팔로워 트랜지스터(3)와, 게이트에는 로우(Row) 선택 신호가 입력되고 상기 소오스-팔로워 트랜지스터(3)에 직렬 연결되되어 한쪽 전극이 출력단(Vout)에 연결되는 셀렉트 트랜지스터(4)와, 상기 플로우팅 노드(2)에 한쪽 전극이 연결되고 게이트에 트랜스퍼 신호(TX)가 입력되어 축적 전하의 리드시에 전하를 트랜스퍼시키는 트랜스퍼 트랜지스터(5)를 포함하고 상기 트랜스퍼 트랜지스터(5)와 접지 단자사이에 구성되는 포토다이오드(6)를 포함하여 구성된다.
이와 같은 4-TR 구조의 CMOS 이미지 센서 이외에 트랜스퍼 트랜지스터가 구성되지 않는 3-TR 구조의 CMOS 이미지 센서, 셀렉트 트랜지스터만 구성되는 1-TR 구조의 이미지 센서가 있다.
이와 같은 회로 구성을 갖는 종래 기술의 CMOS 이미지 센서의 단면 구성은 도 2에서와 같이, p형 반도체 기판(21)상에 p형 에피택셜층(22)이 형성된다.
그리고 p형 에피택셜층(22)의 표면내에 포토다이오드 n 영역(23)과 포토다이오드 표면 p 영역(24)이 형성되지만, 경우에 따라 표면 p 영역(24)이 형성되지 않고 단지 포토다이오드 n 영역(23)만 형성될 수도 있다.
상기 포토다이오드 영역(23)(24)에 일정 거리 이격되어 p형 에피택셜층(22)내에 영상 전하의 센싱을 위한 플로우팅 디퓨전 영역으로 사용되는 n+ 영역(27)이 형성된다.
그리고 포토다이오드 영역(23)(24)과 n+ 영역(27)의 사이의 p형 에피택셜층(22)의 상측에 트랜스퍼 게이트(25)가 형성된다.
그리고 n+ 영역(27)의 타측 p형 에피택셜층(22)상에는 리셋 게이트(26)가 형성된다.
이와 같은 회로 구성 및 단면 구조를 갖는 종래 기술의 CMOS 이미지 센서의 전하 센싱 동작을 설명하면 다음과 같다.
도 3a내지 도 3d는 종래 기술의 CMOS 이미지 센서의 전하 생성 및 리드 아웃 과정을 나타낸 동작도이다.
먼저, 도 3a에서와 같이, 포토다이오드에 외부에서 입사되는 빛에 의하여 전하들이 축적된다.
그리고 도 3b에서와같이, 리드 아웃 노드(플로우팅 노드)를 리셋시킨후에 도 3c에서와 같이 축적된 신호 전하가 트랜스퍼 트랜지스터의 게이트에 트랜스퍼 신호(VTX)가 입력되어 턴온되면 플로우팅 노드로 신호 레벨이 전달된다.
이 상태에서 도 3d에서와 같이, 리셋 트랜지스터는 off 상태를 유지하고 플로우팅 노드에 축적된 신호 전하에 의하여 리셋 트랜지스터의 소오스단인 플로우팅노드의 전위를 변화시키며 이는 소오스-팔로워 트랜지스터의 게이트 포텐셜을 변화시키게 된다.
소오스-팔로워 트랜지스터의 게이트 포텐셜 변화는 소오스-팔로워 트랜지스터의 소오스단 또는 셀렉트 트랜지스터의 드레인 노드의 바이어스를 변화시킨다.
셀렉트 트랜지스터는 이미 리드 아웃 노드(플로우팅 노드)를 리셋 시키기 바로 전부터 셀렉트 트랜지스터의 게이트에 로우 선택 신호(VROW)가 입력되면 리셋된 리드 아웃 노드(플로우팅 노드)의 레퍼런스 포텐셜과 포토다이오드에서 생성된 신호 전하에 의한 전위차를 출력단으로 출력하게 된다.
이와 같이 포토다이오드의 전하 생성에 의한 신호 레벨을 검출한후에 리셋 신호에 의해 리셋 트랜지스터가 ON 상태로 바뀌게 되면서 신호 전하는 전부 리셋된다.
이와 같은 과정을 반복하여 각각의 리셋후의 레퍼런스 포텐셜을 리드하고 신호 레벨도 리드 아웃하게 된다.
그러나 이와 같은 종래 기술의 씨모스 이미지 센서는 다음과 같은 문제점이 있다.
포토 다이오드의 전하 축적 용량(charge capacity)이 포토 다이오드의 면적과 포토 다이오드의 도핑 농도, 기판의 불순물 농도, 포토다이오드 표면의 반대 도전형 불순물 도핑 농도에 의해 결정된다.
포토 다이오드의 전하 축적 용량은 광학적인 신호의 특성을 좌우하는 중요한요소인데, 현재 동일 칩면적에서 해상도를 높이거나 가격 경쟁력을 확보하기 위하여 화소의 크기를 줄이고 있어 포토 다이오드의 면적이 감소하게 된다.
이와 같은 환경에서 불순물 농도 조절에 의한 전하 축적 용량 확보는 한계가 있다.
본 발명은 이와 같은 종래 기술의 씨모스 이미지 센서의 문제를 해결하기 위한 것으로, 포토다이오드 영역의 일측에 전하 축적용 게이트를 형성하여 셀당 전하 축적 용량(charge capacity)을 증대시켜 소자의 특성을 향상시킬 수 있도록한 씨모스 이미지 센서를 제공하는데 그 목적이 있다.
도 1은 일반적인 CMOS 이미지 센서의 픽셀 회로 구성도
도 2는 종래 기술의 CMOS 이미지 센서의 픽셀 단면 구성도
도 3a내지 도 3d는 종래 기술의 CMOS 이미지 센서의 전하 생성 및 리드 아웃 과정을 나타낸 동작도
도 4a는 본 발명에 따른 4-TR 구조의 CMOS 이미지 센서의 픽셀 회로 구성도
도 4b는 본 발명에 따른 3-TR 구조의 CMOS 이미지 센서의 픽셀 회로 구성도
도 5는 본 발명에 따른 CMOS 이미지 센서의 픽셀 레이 아웃도
도 6은 본 발명에 따른 CMOS 이미지 센서의 픽셀 단면 구성도
도 7a내지 도 7d는 본 발명에 따른 CMOS 이미지 센서의 전하 생성 및 리드 아웃 과정을 나타낸 동작도
도면의 주요 부분에 대한 부호의 설명
41. 리셋 트랜지스터 42. 플로우팅 노드
43. 소오스-팔로워 트랜지스터 44. 셀렉트 트랜지스터
45. 트랜스퍼 트랜지스터 46. 포토 다이오드
47. 전하 축적용 게이트
이와 같은 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지 센서는 빛에 관한 영상 신호를 전기적인 신호로 변환하여 영상 신호 전하를 생성하는 포토 다이오드 영역; 상기 포토 다이오드 영역에 인접하여 구성되는 전하 축적용 게이트를 포함하고 전하 생성 단계에서 포토 다이오드 영역의 전하의 일부 또는 전부를 전하 축적용 게이트 하측으로 이동시켜 저장하고 리드 아웃 단계에서 축적된 전하를 리드 아웃 노드로 이동시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 CMOS 이미지 센서에 관하여 상세히 설명하면 다음과 같다.
도 4a는 본 발명에 따른 4-TR 구조의 CMOS 이미지 센서의 픽셀 회로 구성도이고,도 4b는 본 발명에 따른 3-TR 구조의 CMOS 이미지 센서의 픽셀 회로 구성도이다.
도 4a는 4-TR 구조의 CMOS 이미지 센서에 본 발명을 적용한 것으로, 게이트에는 리셋 신호(RX)가 인가되고 한쪽 전극은 플로우팅 노드(42)에 연결되고 다른쪽 전극은 VDD 단자에 연결되는 리셋 트랜지스터(41)와, 게이트가 플로우팅 노드(42)에 연결되고 한쪽 전극은 VDD 단자에 연결되는 소오스-팔로워 트랜지스터(43)와, 게이트에는 칼럼 선택 신호가 입력되고 상기 소오스-팔로워 트랜지스터(43)에 직렬 연결되되어 한쪽 전극이 출력단(Vout)에 연결되는 셀렉트 트랜지스터(44)와, 상기 플로우팅 노드(42)에 한쪽 전극이 연결되고 게이트에 트랜스퍼 신호(TX)가 입력되어 축적 전하의 리드시에 전하를 트랜스퍼시키는 트랜스퍼 트랜지스터(45)를 포함하고 상기 트랜스퍼 트랜지스터(45)와 접지 단자사이에 구성되는 포토다이오드(46) 그리고 상기 포토다이오드(46)의 일측에 대응하여 전하 축적/배출 신호(PX)가 인가되는 게이트가 구성되어 생성된 전하와 반대 극성의 전압 인가시에는 생성된 전하를 게이트 하측에 저장하고, 전하와 동일한 극성의 전압 또는 접지 전압이 인가되는 경우에는 저장된 전하를 트랜스퍼 트랜지스터(45)쪽으로 이동시키는 전하 축적용 게이트(47)를 포함하여 구성된다.
이와 같은 4-TR 구조의 CMOS 이미지 센서 이외에 트랜스퍼 트랜지스터가 구성되지 않는 3-TR 구조의 CMOS 이미지 센서, 셀렉트 트랜지스터만 구성되는 1-TR 구조의 이미지 센서에 본 발명의 전하 축적용 게이트(47)를 적용하는 것이 가능함은 물론이다.
3-TR 구조의 CMOS 이미지 센서에 본 발명의 전하 축적용 게이트를 적용하는경우의 구성을 설명하면 다음과 같다.
도 4b에서와 같이, 게이트에는 리셋 신호(RX)가 인가되고 한쪽 전극은 플로우팅 노드(42)에 연결되고 다른쪽 전극은 VDD 단자에 연결되는 리셋 트랜지스터(41)와, 게이트가 플로우팅 노드(42)에 연결되고 한쪽 전극은 VDD 단자에 연결되는 소오스-팔로워 트랜지스터(43)와, 게이트에는 칼럼 선택 신호가 입력되고 상기 소오스-팔로워 트랜지스터(43)에 직렬 연결되되어 한쪽 전극이 출력단(Vout)에 연결되는 셀렉트 트랜지스터(44)를 포함하고 상기 플로우팅 노드(42)와 접지 단자사이에 구성되는 포토다이오드(46) 그리고 상기 포토다이오드(46)의 일측에 대응하여 전하 축적/배출 신호(PX)가 인가되는 게이트가 구성되어 생성된 전하와 반대 극성의 전압 인가시에는 생성된 전하를 게이트 하측에 저장하고, 전하와 동일한 극성의 전압 또는 접지 전압이 인가되는 경우에는 저장된 전하를 플로우팅 노드(42)쪽으로 이동시키는 전하 축적용 게이트(47)를 포함하여 구성된다.
이와 같은 회로 구성을 갖는 본 발명에 따른 CMOS 이미지 센서의 레이아웃 구성 및 단면 구조는 다음과 같다.
도 5는 본 발명에 따른 CMOS 이미지 센서의 픽셀 레이 아웃도이고, 도 6은 본 발명에 따른 CMOS 이미지 센서의 픽셀 단면 구성도이다.
레이 아웃 구성을 보면, 포토 다이오드 영역(51)의 일측과 플로우팅 노드 사이에 구성되어 생성된 전하를 트랜스퍼시키기 위한 트랜스퍼 게이트(52)와, VDD 단자와 플로우팅 노드 사이에 구성되는 리셋 게이트(53) 그리고 출력단과 VDD 단자의사이에 소오스-팔로워 게이트(54),셀렉트 게이트(55)가 구성된다.
그리고 포토 다이오드 영역(51)에 인접하여 전하 축적용 게이트 형성 영역들(56a)(56b)(56c)(56d)(56e)(56f)로 구성된다.
이 영역들은 설명을 위해 임의로 나눈 영역들로 이 영역들의 전체에 전하 축적용 게이트가 형성되거나 일부 또는 서로 분리되어 형성될 수 있으며, 포토 다이오드 주위의 다양한 형태 그리고 여러 가지 방향으로도 형성 할 수 있다.
즉, 레이 아웃 설계 마진에 따라 포토 다이오드 영역(51)에서 생성된 전하를 저장할 수 있는 위치 어느 곳에라도 전하 축적용 게이트가 형성될 수 있다.
이와 같은 본 발명에 따른 CMOS 이미지 센서의 단면 구성은 다음과 같다.
도 5의 A-A'선에 따른 단면 구조를 나타낸 도 6에서와 같이, p형 반도체 기판(61)상에 p형 에피택셜층(62)이 형성된다.
여기서, 기판을 n형 반도체 기판을 사용하고 p형 웰 영역을 형성하여 사용하는 것도 가능하다.
그리고 p형 에피택셜층(62)의 표면내에 포토다이오드 n 영역(63)과 포토다이오드 표면 p 영역(64)이 형성된다.
여기서, 포토 다이오드 표면 p 영역(64)은 암전류(dark current)를 억제하기 위한 것으로 이를 형성하지 않고 포토 다이오드 n 영역(63)만을 형성할 수도 있음은 당연하다.
상기 포토다이오드 영역(63)(64)의 일측 또는 그에 인접한 둘레에 포토다이오드 영역(63)(64)에서 생성된 전하를 축적하기 위한 전하 축적용 게이트(68)가 형성된다.
그리고 상기 포토다이오드 영역(63)(64)의 타측에 일정 거리 이격되어 p형 에피택셜층(62)내에 영상 전하의 센싱을 위한 플로우팅 디퓨전 영역으로 사용되는 n+ 영역(67)이 형성된다.
그리고 포토다이오드 영역(63)(64)과 n+ 영역(67)의 사이의 p형 에피택셜층(62)의 상측에 트랜스퍼 게이트(65)가 형성된다.
그리고 n+ 영역(67)의 타측 p형 에피택셜층(62)상에는 리셋 게이트(66)가 형성된다.
이와 같은 회로 구성 및 단면 구조를 갖는 본 발명에 따른 CMOS 이미지 센서의 전하 센싱 동작을 설명하면 다음과 같다.
도 7a내지 도 7d는 본 발명에 따른 CMOS 이미지 센서의 전하 생성 및 리드 아웃 과정을 나타낸 동작도이다.
먼저, 도 7a에서와 같이, 포토다이오드에 외부에서 입사되는 빛에 의하여 전하들이 축적된다.
이때, 전하의 축적은 포토 다이오드 영역으로 한정되는 것이 아니라, 전하 축적/배출 신호(VPX)가 인가되는 전하 축적용 게이트 하측으로 전하들이 이동되어 축적된다.
즉, 전하 생성 단계에서 전하 축적용 게이트에 전하와 반대되는 극성의 전압을 인가하여 포토 다이오드 영역에 축적되는 전하의 일부 또는 전부를 하측으로 이동시켜 저장한다.
여기서, 전하 축적량은 포토 다이오드 영역에 축적되는 전하량보다 전하 축적용 게이트 하측에 축적되는 전하량이 더 많을 수도 있다.
그리고 도 7b에서와같이, 리셋 게이트에 리셋 신호(Vreset)를 인가하여 리드 아웃 노드(플로우팅 노드)를 리셋시킨후에 도 7c에서와 같이 축적된 신호 전하가 트랜스퍼 트랜지스터의 게이트에 트랜스퍼 신호(VTX)가 입력되어 턴온되면 플로우팅 노드로 신호 레벨이 전달된다.
이때, 전하 축적용 게이트에 전하와 동일 극성의 전압 또는 접지 전압을 인가하여 전하 축적용 게이트 하측의 전하들이 플로우팅 노드로 이동되도록 한다.
이 상태에서 도 7d에서와 같이, 리셋 트랜지스터는 off 상태를 유지하고 플로우팅 노드에 축적된 신호 전하에 의하여 리셋 트랜지스터의 소오스단인 플로우팅 노드의 전위를 변화시키며 이는 소오스-팔로워 트랜지스터의 게이트 포텐셜을 변화시키게 된다.
소오스-팔로워 트랜지스터의 게이트 포텐셜 변화는 소오스-팔로워 트랜지스터의 소오스단 또는 셀렉트 트랜지스터의 드레인 노드의 바이어스를 변화시킨다.
셀렉트 트랜지스터는 이미 리드 아웃 노드(플로우팅 노드)를 리셋 시키기 바로 전부터 셀렉트 트랜지스터의 게이트에 로우 선택 신호(VROW)가 입력되면 리셋된 리드 아웃 노드(플로우팅 노드)의 레퍼런스 포텐셜과 포토다이오드에서 생성된 신호 전하에 의한 전위차를 출력단으로 출력하게 된다.
이와 같이 포토다이오드의 전하 생성에 의한 신호 레벨을 검출한후에 리셋 신호에 의해 리셋 트랜지스터가 ON 상태로 바뀌게 되면서 신호 전하는 전부 리셋된다.
이와 같은 과정을 반복하여 각각의 리셋후의 레퍼런스 포텐셜을 리드하고 신호 레벨도 리드 아웃하게 된다.
이상에서 설명한 본 발명에 따른 전하 축적용 게이트는 포토 다이오드 영역의 전하 축적 용량의 실제적인 증대 효과를 갖도록 한다.
전하 축적용 게이트의 전하 축적 능력이 포토 다이오드 영역보다 훨씬 클 수도 있기 때문에 작은 면적의 게이트로도 충분한 전하 축적 능력을 확보할 수 있다.
이와 같은 본 발명에 따른 CMOS 이미지 센서는 다음과 같은 효과가 있다.
포토 다이오드의 전하 축적 용량의 확보를 불순물 농도 조절에 의존하지 않고 포토다이오드 영역의 일측에 전하 축적용 게이트를 형성하여 셀당 전하 축적 용량(charge capacity)을 증대시키므로 포토 다이오드의 면적 축소가 가능하여 해상도 증대에 유리하다.
또한, 소자의 광학적 특성을 향상시킬 수 있으므로 소자의 신뢰성 및 제품 경쟁력을 높일 수 있다.

Claims (7)

  1. 빛에 관한 영상 신호를 전기적인 신호로 변환하여 영상 신호 전하를 생성하는 포토 다이오드 영역;
    상기 포토 다이오드 영역에 인접하여 구성되는 전하 축적용 게이트를 포함하고 전하 생성 단계에서 포토 다이오드 영역의 전하의 일부 또는 전부를 전하 축적용 게이트 하측으로 이동시켜 저장하고 리드 아웃 단계에서 축적된 전하를 리드 아웃 노드로 이동시키는 것을 특징으로 하는 씨모스 이미지 센서.
  2. 제 1 항에 있어서, 전하의 저장 단계에서 전하 축적용 게이트에 전하와 반대 극성의 전압을 인가하는 것을 특징으로 하는 씨모스 이미지 센서.
  3. 제 1 항에 있어서, 전하를 리드 아웃 노드로 이동시키는 단계에서 전하 축적용 게이트에 전하와 동일 극성의 전압 또는 접지 전압을 인가하는 것을 특징으로 하는 씨모스 이미지 센서.
  4. 게이트에는 리셋 신호(RX)가 인가되고 한쪽 전극은 플로우팅 노드에 연결되고 다른쪽 전극은 VDD 단자에 연결되는 리셋 트랜지스터;
    게이트가 플로우팅 노드에 연결되고 한쪽 전극은 VDD 단자에 연결되는 소오스-팔로워 트랜지스터;
    게이트에는 칼럼 선택 신호가 입력되고 상기 소오스-팔로워 트랜지스터에 직렬 연결되되어 한쪽 전극이 출력단(Vout)에 연결되는 셀렉트 트랜지스터;
    상기 플로우팅 노드에 한쪽 전극이 연결되고 게이트에 트랜스퍼 신호(TX)가 입력되어 축적 전하의 리드시에 전하를 트랜스퍼시키는 트랜스퍼 트랜지스터;
    상기 트랜스퍼 트랜지스터와 접지 단자사이에 구성되는 포토다이오드 그리고 상기 포토다이오드의 일측에 대응하여 전하 축적/배출 신호(PX)가 인가되어 하측에 전하를 저장 또는 배출하는 전하 축적용 게이트를 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
  5. 제 4 항에 있어서, 전하 축적/배출 신호가 생성된 전하와 반대 극성의 전압 이 인가되는 경우에는 생성된 전하를 게이트 하측에 저장하고, 전하와 동일한 극성의 전압 또는 접지 전압이 인가되는 경우에는 저장된 전하를 트랜스퍼 트랜지스터쪽으로 이동시키는 것을 특징으로 하는 씨모스 이미지 센서.
  6. 제 4 항에 있어서, 전하 축적량은 포토 다이오드 영역에 축적되는 전하량보다 전하 축적용 게이트 하측에 축적되는 전하량이 더 많은 것을 특징으로 하는 씨모스 이미지 센서.
  7. 게이트에는 리셋 신호(RX)가 인가되고 한쪽 전극은 플로우팅 노드에 연결되고 다른쪽 전극은 VDD 단자에 연결되는 리셋 트랜지스터;
    게이트가 플로우팅 노드에 연결되고 한쪽 전극은 VDD 단자에 연결되는 소오스-팔로워 트랜지스터;
    게이트에는 칼럼 선택 신호가 입력되고 상기 소오스-팔로워 트랜지스터에 직렬 연결되되어 한쪽 전극이 출력단(Vout)에 연결되는 셀렉트 트랜지스터;
    상기 플로우팅 노드와 접지 단자사이에 구성되는 포토다이오드 그리고 상기 포토다이오드의 일측에 대응하여 구성되고 전하 축적/배출 신호(PX)가 인가되는 것에 의해 하측에 전하를 저장하거나 플로우팅 노드쪽으로 이동시키는 전하 축적용 게이트를 포함하여 구성되는 것을 특징으로 하는 씨모스 이미지 센서.
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