JP2003142675A - Ｃｍｏｓイメージセンサ - Google Patents

Ｃｍｏｓイメージセンサ

Info

Publication number
JP2003142675A
JP2003142675A JP2002208019A JP2002208019A JP2003142675A JP 2003142675 A JP2003142675 A JP 2003142675A JP 2002208019 A JP2002208019 A JP 2002208019A JP 2002208019 A JP2002208019 A JP 2002208019A JP 2003142675 A JP2003142675 A JP 2003142675A
Authority
JP
Japan
Prior art keywords
charge
gate
image sensor
photodiode
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002208019A
Other languages
English (en)
Other versions
JP4472236B2 (ja
Inventor
Oh Bong Kwon
クォン，オウ・ボン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2003142675A publication Critical patent/JP2003142675A/ja
Application granted granted Critical
Publication of JP4472236B2 publication Critical patent/JP4472236B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Abstract

(57)【要約】 【課題】 本発明は、フォトダイオード領域の一側に
電荷蓄積用ゲートを形成してセル当たり電荷蓄積容量を
増大させて素子の特性が向上できるようにしたＣＭＯＳ
イメージセンサを提供する。 【解決手段】本発明は、光に関する映像信号を電気的な
信号に変換して映像信号電荷を生成するフォトダイオー
ド領域と、前記フォトダイオード領域に隣接して構成さ
れる電荷蓄積用ゲートを含んで電荷生成段階でフォトダ
イオード領域の電荷の一部又は全部を電荷蓄積用ゲート
の下側に移動させて貯蔵し、リードアウト段階で蓄積さ
れた電荷をリードアウトノードに移動させることを特徴
とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、イメージセンサに
関するもので、特に、フォトダイオード領域に並べて電
極蓄積用ゲートを形成してセル当たり電荷蓄積容量を増
大させて素子の特性を向上させることができるようにし
たＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】現在までイメージ撮像素子の用途で開発
されている大体のＣＣＤはＣＭＯＳ（Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）回路などに比べて高電圧（＋１５Ｖ、―
９Ｖ）を用いて駆動され、かつ、ＣＣＤを製作する工程
は基本的にバイポーラートランジスタを実現する工程と
類似しているのでＣＭＯＳ工程に比べて工程コストが高
いという問題があった。
【０００３】このような問題を解決するために、多機能
の周辺チップとイメージセンサを一つのチップに集積で
き、低電圧動作が可能であり、消耗電力が小さいながら
工程コストも安価なＣＭＯＳ工程で撮像素子を実現する
ためのＣＭＯＳイメージセンサに対する研究及び生産が
行われている。
【０００４】現在ＣＭＯＳイメージセンサは極微細加工
が可能なＣＭＯＳトランジスタの製造工程を用いて製造
できるという長所があるが、画質の側面で問題がある。
のみならず、新たに提示されているフォトゲート構造の
ＣＭＯＳイメージセンサは波長帯域による電荷生成効率
に差が発生して画質改善の側面から限界があり、新しい
ピクセル構造のＣＭＯＳイメージセンサに対する研究開
発が必要である。
【０００５】以下、添付図面を参照して従来技術のＣＭ
ＯＳイメージセンサに関して説明する。図１は一般的な
ＣＭＯＳイメージセンサのピクセル回路構成図であり、
図２は従来のＣＭＯＳイメージセンサのピクセル断面構
成図である。図１のＣＭＯＳイメージセンサは４−ＴＲ
構造を示すもので、ゲートにリセット信号ＲＸが印加さ
れ、一方の電極はフローティングノード２に連結され、
他の電極はＶＤＤ端子に連結されるリセットトランジス
タ１と、ゲートがフローティングノード２に連結され、
一方の電極はＶＤＤ端子に連結されるソースフォロア(f
ollower)トランジスタ３と、ゲートにロー(row)選択信
号が入力され、前記ソースフォロアトランジスタ３に直
列連結されて一方の電極が出力端に連結されるセレクト
トランジスタ４と、前記フローティングノード２に一方
の電極が連結されゲートに転送信号ＴＸが入力されて蓄
積電荷のリード時に電荷を転送させる転送トランジスタ
５を含み、さらに前記転送トランジスタ５と接地端子と
の間に構成されるフォトダイオード６を含んでいる。
【０００６】このような４−ＴＲ構造のＣＭＯＳイメー
ジセンサ以外に転送トランジスタが構成されない３−Ｔ
Ｒ構造のＣＭＯＳイメージセンサ、セレクトトランジス
タだけで構成される１−ＴＲ構造のイメージセンサがあ
る。
【０００７】このような回路構成を有する従来技術のＣ
ＭＯＳイメージセンサの断面構成は図２のように、ｐ型
半導体基板２１上にｐ型エピタキシャル層２２が形成さ
れる。またｐ型エピタキシャル層２２の表面内にフォト
ダイオードｎ領域２３とフォトダイオード表面ｐ領域２
４が形成されるが、場合によって表面ｐ領域２４を形成
せず、フォトダイオードｎ領域２３だけを形成させても
よい。
【０００８】前記フォトダイオード領域２３、２４に一
定距離離隔されてｐ型エピタキシャル層２２内に映像電
荷のセンシングのためのフローティングディフュ−ジョ
ン領域として用いられるｎ＋領域２７が形成される。ま
た、フォトダイオード領域２３、２４とｎ＋領域２７の
間のｐ型エピタキシャル層２２の上側に転送ゲート２５
が形成される。また、ｎ＋領域２７の他方の側のｐ型エ
ピタキシャル層２２上にはリセットゲート２６が形成さ
れる。
【０００９】このような回路構成及び断面構造を有する
従来技術のＣＭＯＳイメージセンサの電荷センシング動
作を説明すると次の通りである。図３ａないし図３ｄは
従来技術のＣＭＯＳイメージセンサの電荷生成及びリー
ドアウト課程を示す動作図である。
【００１０】先ず図３ａに示すように、フォトダイオー
ドに外部から入射される光によって電荷が蓄積される。
また、図３ｂに示すように、リードアウトノード（フロ
ーティングノード）をリセットさせた後に図３ｃに示す
ように、転送信号ＶTXを転送トランジスタのゲートに入
力させてターンオンさせると蓄積された信号電荷がフロ
ーティングノードに伝えられる。
【００１１】この状態で図３ｄに示すように、リセット
トランジスタのｏｆｆ状態を維持し、フローティングノ
ードに蓄積された信号電荷によってリセットトランジス
タのソース電極のフローティングノードの電位を変化さ
せる。これはソースフォロアトランジスタのゲートポテ
ンシャルを変化させることになる。
【００１２】ソースフォロアトランジスタのゲートポテ
ンシャル変化はソースフォロアトランジスタのソース電
極やセレクトトランジスタのドレインノードのバイアス
を変化させる。セレクトトランジスタは、リードアウト
ノードをリセットさせる直前からセレクトトランジスタ
のゲートにロー選択信号ＶROWが入力されると、リセッ
トされたリードアウトノードの参照ポテンシャルとフォ
トダイオードから生成された信号電荷による電位差を出
力端に出力することになる。
【００１３】このようにフォトダイオードの電荷生成に
よる生成レベルを検出した後にリセット信号によってリ
セットトランジスタがＯＮ状態に変わると信号電荷は全
部リセットされる。このような課程を繰り返して各々の
リセット後の参照ポテンシャルをリードし信号レベルも
リードアウトされることになる。
【００１４】
【発明が解決しようとする課題】しかしながら、前記従
来技術のＣＭＯＳイメージセンサは次のような問題があ
った。フォトダイオードの電荷蓄積容量がフォトダイオ
ードの面積とフォトダイオードのドーピング濃度、基板
の不純物濃度、フォトダイオード表面の反対導電型不純
物ドーピング濃度によって決められる。
【００１５】フォトダイオードの電荷蓄積容量は光学的
な信号の特性を決める重要な要素であるが、現在同一チ
ップ面積で解像度を高めるか、価格競争力を確保するた
めに画素のサイズを減らしてフォトダイオードの面積を
減少させている。このような環境で不純物濃度調節によ
る電荷蓄積容量確保は限界がある。
【００１６】本発明は、上記従来技術の問題点を解決す
るためのもので、フォトダイオード領域に並べて電荷蓄
積用ゲートを形成してセル当たり電荷蓄積容量を増大さ
せて素子の特性を向上させることができるようにしたＣ
ＭＯＳイメージセンサを提供することが目的である。
【００１７】
【課題を解決するための手段】上記目的を達成するため
の本発明によるＣＭＯＳイメージセンサは、光に関する
映像信号を電気的な信号に変換して映像信号電荷を生成
するフォトダイオード領域と、前記フォトダイオード領
域に隣接して並べて構成される電荷蓄積用ゲートを設
け、電荷生成時にフォトダイオード領域の電荷の一部又
は全部を電荷蓄積用ゲートの下側に移動させて貯蔵し、
リードアウト時に蓄積された電荷をリードアウトノード
に移動させることを特徴とする。
【００１８】
【発明の実施の形態】以下、添付の図面を参照して本発
明を更に詳細に説明する。
【００１９】図４ａは本発明による４−ＴＲ構造のＣＭ
ＯＳイメージセンサのピクセル回路構成図で、図４ｂは
本発明による３−ＴＲ構造のＣＭＯＳイメージセンサの
ピクセル回路構成図である。
【００２０】図４ａは４−ＴＲ構造のＣＭＯＳイメージ
センサに本発明を適用したもので、ゲートにはリセット
信号ＲＸが印加され、一方の電極はフローティングノー
ド４２に連結され、他の電極はＶＤＤ端子に連結される
リセットトランジスタ４１と、ゲートがフローティング
ノード４２に連結され、一方の電極はＶＤＤ端子連結さ
れるソースフォロアトランジスタ４３と、ゲートにはロ
ー選択信号が入力され、前記ソースフォロアトランジス
タ４３に直列連結され、一方の電極が出力端（Ｖｏｕ
ｔ）に連結されるセレクトトランジスタ４４と、前記フ
ローティングノード４２に一方の電極が連結され、ゲー
トに転送信号（ＴＸ）が入力されて蓄積電荷のリード時
に電荷を転送させる転送トランジスタ４５を含んでお
り、さらに前記転送トランジスタ４５と接地端子との間
に構成されるフォトダイオード４６と、前記フォトダイ
オード４６の一辺に沿って設けた電荷蓄積／排出信号
（ＰＸ）が印加されるゲートを構成させ、生成された電
荷と反対極性の電圧が印加され時には生成された電荷を
ゲートの下側に貯蔵し、電荷と同一の極性の電圧又は接
地電圧が印加される場合には貯蔵された電荷を転送トラ
ンジスタ４５側に移動させる電荷蓄積用ゲート４７とを
備えている。
【００２１】このような４−ＴＲ構造のＣＭＯＳイメー
ジセンサ以外に転送トランジスタが構成されない３−Ｔ
Ｒ構造のＣＭＯＳイメージセンサ、セレクトトランジス
タだけ構成される１−ＴＲ構造のイメージセンサに本発
明の電荷蓄積用ゲート４７を適用することが可能である
ことは勿論である。
【００２２】３−ＴＲ構造のＣＭＯＳイメージセンサに
本発明の電荷蓄積用ゲートを適用する場合に対して下記
に説明する。図４ｂに示すように、ゲートにはリセット
信号（ＲＸ）が印加され、一方の電極はフローティング
ノード４２に連結され、他の電極はＶＤＤ端子に連結さ
れるリセットトランジスタ４１と、ゲートがフローティ
ングノード４２に連結され、一方の電極はＶＤＤ端子に
連結されるソースフォロアトランジスタ４３と、ゲート
にはロー選択信号が入力され、前記ソースフォロアトラ
ンジスタ４３に直列連結されて一方の電極が出力端Ｖｏ
ｕｔに連結されるセレクトトランジスタ４４を含み、前
記フローティングノード４２と接地端子との間に構成さ
れるフォトダイオード４６は、そのフォトダイオード４
６の周辺部に電荷蓄積／排出信号（ＰＸ）が印加される
ゲートが構成され、生成された電荷と反対極性の電圧印
加時には生成された電荷をゲートの下側に貯蔵し、電荷
と同一の極性の電圧又は接地電圧が印加される場合には
貯蔵された電荷をフローティングノード４２側に移動さ
せる電荷蓄積用ゲート４７を含んで構成される。
【００２３】このような回路構成を有する本発明による
ＣＭＯＳイメージセンサのレイアウト構成及び断面構造
は次の通りである。図５は本発明によるＣＭＯＳイメー
ジセンサのピクセルのレイアウトであり、図６は本発明
によるＣＭＯＳイメージセンサのピクセルの断面構成図
である。レイアウト構成を見るとフォトダイオード領域
５１とフローティングノード間に構成されて生成された
電荷を転送させるための転送ゲート５２と、ＶＤＤ端子
とフローティングノード間に構成されるリセットゲート
５３と、出力端とＶＤＤ端子の間に構成されるソースフ
ォロアゲート５４，セレクトゲート５５を含む。
【００２４】また、フォトダイオード領域５１に隣接し
てその周辺部に並べて電荷蓄積用ゲート形成領域５６
ａ、５６ｂ、５６ｄ、５６ｅ、５６ｆが構成されてい
る。この領域は容易な説明のために任意で領域に分けた
が、電荷蓄積用ゲートはその領域全体に形成されるかあ
るいは一部に又は互いに分離されて形成されることがで
き、フォトダイオード周囲に多様な形態でまたは色々な
方向へ形成できる。
【００２５】即ち、レイアウト設計マージンによってフ
ォトダイオード領域５１で生成された電荷が貯蔵できる
何れの位置にも電荷蓄積用ゲートを形成できる。このよ
うな本発明によるＣＭＯＳイメージセンサの断面構成は
次の通りである。図５のＡ−Ａ線による断面構造を示す
図６のように、ｐ型半導体基板上６１にｐ型エピタキシ
ャル層６２が形成される。
【００２６】ここで、基板としてｎ型半導体基板を使用
し、ｐ型ウェル領域を形成して用いることもできる。ま
た、ｐ型エピタキシャル層６２の表面内にフォトダイオ
ードｎ領域６３とフォトダイオード表面ｐ領域６４が形
成される。
【００２７】ここで、フォトダイオード表面ｐ領域６４
は暗電流を抑制するためで、これを形成することなくフ
ォトダイオードｎ領域６３だけを形成することもできる
ことはいうまでもない。前記フォトダイオード領域６
３，６４の隣接した周囲にフォトダイオード領域６３，
６４で生成された電荷を蓄積するための電荷蓄積用ゲー
ト６８が形成されている。
【００２８】また、ｐ型エピタキシャル層６２内には、
前記フォトダイオード領域６３，６４の他にそこから一
定距離離隔されて映像電荷のセンシングのためのフロー
ティングディフュージョン領域として用いられるｎ＋領
域６７が形成される。
【００２９】またフォトダイオード領域６３，６４とｎ
＋領域６７の間のｐ型エピタキシャル層６２の上側に転
送ゲート６５が形成される。また、ｎ＋領域６７の他側
ｐ型エピタキシャル層６２上にはリセットゲート６６が
形成される。
【００３０】このような回路構成及び断面構造を有する
本発明によるＣＭＯＳイメージセンサの電荷センシング
動作を説明すると次の通りである。図７ａないし図７ｄ
は本発明によるＣＭＯＳイメージセンサの電荷生成及び
リードアウト課程を示す動作図である。
【００３１】先ず、電荷の蓄積はフォトダイオード領域
に限定されるものではなく、電荷蓄積／排出信号（Ｖｐ
ｘ）が印加される電荷蓄積用ゲートもその下側に電荷が
移動されて蓄積される。
【００３２】即ち、電荷生成段階で電荷蓄積用ゲートに
電荷と反対の極性の電極を印加して、フォトダイオード
領域に蓄積される電荷の一部又は全部をそのゲートの下
側に移動させて貯蔵する。ここで、電荷蓄積量はフォト
ダイオード領域に蓄積される電荷量より電荷蓄積用ゲー
トの下側に蓄積される電荷量が多いこともある。
【００３３】また、図７ｂのように、リセットゲートに
リセット信号（Ｖｒｅｓｅｔ）を印加してリードアウト
ノード（フローティングノード）をリセットさせた後に
図７ｃのように転送トランジスタのゲートに転送信号Ｖ
TXを入力してターンオンさせると蓄積された信号電荷が
フローティングノードに伝えられる。
【００３４】この時、電荷蓄積用ゲートに電荷と同一極
性の電圧又は接地電圧を印加して電荷蓄積用ゲートの下
側の電荷がフローティングノードに移動されるようにす
る。この状態で図７ｄのようにリセットトランジスタを
オフ状態にし、フローティングノードに蓄積された信号
電荷によってリセットトランジスタのソース電極のフロ
ーティングノードの電位を変化させる。これはソースフ
ォロアトランジスタのゲートポテンシャルを変化させる
ことになる。
【００３５】ソースフォロアトランジスタのゲートポテ
ンシャルの変化はソースフォロアトランジスタソース電
極やセレクトトランジスタのドレインノードのバイアス
を変化させる。セレクトトランジスタはリードアウトノ
ードをリセットさせる前にセレクトトランジスタのゲー
トにロー選択信号ＶROWが入力されると、セレクトトラ
ンジスタはリセットされたリードアウトノードの参照ポ
テンシャルとフォトダイオードから生成された信号電荷
による電位差を出力段に出力することになる。
【００３６】このようにフォトダイオードの電荷生成に
よる信号レベルを検出した後にリセット信号によってリ
セットトランジスタがオン状態に変えられ、信号電荷は
全部リセットされる。
【００３７】このような課程を繰り返して各々のリセッ
ト後の参照ポテンシャルをリードし信号レベルもリード
アウトすることになる。従って、本発明の電荷蓄積用ゲ
ートはフォトダイオード領域の電荷蓄積容量の実際的な
増大効果を有することになる。電荷蓄積用ゲートの電荷
蓄積能力がフォトダイオード領域より大きくてもよいか
ら小さい面積のゲートでも十分な電荷蓄積能力を確保す
ることができる。
【００３８】以上本発明の好適な一実施形態に対して説
明したが、前記実施形態のものに限定されるわけではな
く、本発明の技術思想に基づいて種々の変形又は変更が
可能である。
【００３９】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
イメージセンサによると、次のような効果がある。
【００４０】フォトダイオードの電荷蓄積容量の確保を
不純物濃度調節に依存することなくフォトダイオード領
域の一方側に電荷蓄積用ゲートを形成してセル当たり電
荷蓄積容量を増大させるので、フォトダイオードの面積
縮小が可能で解像度の増大に有利である。また、素子の
光学的な特性を向上させることができるので素子の信頼
性及び製品の競争力を高めることができる。
【図面の簡単な説明】
【図１】一般的なＣＭＯＳイメージセンサのピクセル回
路構成図である。
【図２】従来技術のＣＭＯＳイメージセンサのピクセル
断面構成図である。
【図３ａ】従来技術のＣＭＯＳイメージセンサの電荷生
成及びリードアウト課程を示す動作図である。
【図３ｂ】従来技術のＣＭＯＳイメージセンサの電荷生
成及びリードアウト課程を示す動作図である。
【図３ｃ】従来技術のＣＭＯＳイメージセンサの電荷生
成及びリードアウト課程を示す動作図である。
【図３ｄ】従来技術のＣＭＯＳイメージセンサの電荷生
成及びリードアウト課程を示す動作図である。
【図４ａ】本発明による４−ＴＲ構造のＣＭＯＳイメー
ジセンサのピクセル回路構成図である。
【図４ｂ】本発明による３−ＴＲ構造のＣＭＯＳイメー
ジセンサのピクセル回路構成図である。
【図５】本発明によるＣＭＯＳイメージセンサのピクセ
ルレイアウト図である。
【図６】本発明によるＣＭＯＳイメージセンサのピクセ
ル断面構成図である。
【図７ａ】本発明によるＣＭＯＳイメージセンサの電荷
生成及びリードアウト課程を示す動作図である。
【図７ｂ】本発明によるＣＭＯＳイメージセンサの電荷
生成及びリードアウト課程を示す動作図である。
【図７ｃ】本発明によるＣＭＯＳイメージセンサの電荷
生成及びリードアウト課程を示す動作図である。
【図７ｄ】本発明によるＣＭＯＳイメージセンサの電荷
生成及びリードアウト課程を示す動作図である。
【符号の説明】
４１ リセット トランジスタ ４２ フローティングノード ４３ ソースフォロア トランジスタ ４４ セレクト トランジスタ ４５ 転送トランジスタ ４６ フォトダイオード ４７ 電荷蓄積用ゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA10 AB01 BA14 CA04 DD04 DD09 DD11 DD12 FA33 FA39 5C024 CX37 CX41 GX03 GY39 HX12 HX40 5F049 MA01 NA05 NA09 NB03

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 光に関する映像信号を電気的な信号に変
    換して映像信号電荷を生成するフォトダイオード領域
    と、 前記フォトダイオード領域に隣接して構成される電荷蓄
    積用ゲートとを含み、電荷生成時にフォトダイオード領
    域の電荷の一部又は全部を電荷蓄積用ゲートの下側に移
    動させて貯蔵し、リードアウト段階で蓄積された電荷を
    リードアウトノードに移動させることを特徴とするＣＭ
    ＯＳイメージセンサ。
  2. 【請求項２】 電荷の貯蔵時に電荷蓄積用ゲートに電荷
    と反対極性の電圧を印加することを特徴とする請求項１
    に記載のＣＭＯＳイメージセンサ。
  3. 【請求項３】 電荷をリードアウトノードに移動させる
    段階で電荷蓄積用ゲートに電荷と同一極性の電圧又は接
    地電圧を印加することを特徴とする請求項１に記載のＣ
    ＭＯＳイメージセンサ。
  4. 【請求項４】 ゲートにはリセット信号（ＲＸ）が印加
    され、一方の電極はフローティングノードに連結され他
    の電極はＶＤＤ端子に連結されるリセットトランジスタ
    と、 ゲートがフローティングノードに連結され一方の電極は
    ＶＤＤ端子に連結されるソースフォロアトランジスタ
    と、 ゲートにはロー選択信号が入力され、前記ソースフォロ
    アトランジスタに直列連結され、一方の電極が出力端
    （Ｖｏｕｔ）に連結されるセレクトトランジスタと、 前記フローティングノードに一方の電極が連結され、ゲ
    ートに転送信号（ＴＸ）が入力されて蓄積電荷のリード
    時に電荷を転送させるトランジスパトランジスタと、 前記転送トランジスタと接地端子との間に構成されるフ
    ォトダイオードと、 そのフォトダイオードに並べて設けられ電荷蓄積／排出
    信号（ＰＸ）が印加されて下側に電荷を貯蔵又は排出す
    る電荷蓄積用ゲートを含むことを特徴とするＣＭＯＳイ
    メージセンサ。
  5. 【請求項５】 電荷蓄積／排出信号が生成された電荷と
    反対極性の電圧が印加される場合には生成された電荷を
    ゲートの下側に貯蔵し、電荷と同一の極性の電圧又は接
    地電圧が印加される場合には貯蔵された電荷を転送トラ
    ンジスタ側に移動させることを特徴とする請求項４に記
    載のＣＭＯＳイメージセンサ。
  6. 【請求項６】 電荷蓄積量はフォトダイオード領域に蓄
    積される電荷量より電荷蓄積用ゲートの下側に蓄積され
    る電荷量が多いことを特徴とする請求項４に記載のＣＭ
    ＯＳイメージセンサ。
  7. 【請求項７】 ゲートにはリセット信号（ＲＸ）が印加
    され一方の電極はフローティングノードに連結され他の
    電極はＶＤＤ端子に連結されるリセットトランジスタ
    と、 ゲートがフローティングノードに連結され一方の電極は
    ＶＤＤ端子に連結されるソースフォロアトランジスタ
    と、 ゲートにはロー選択信号が入力され、前記ソースフォロ
    アトランジスタに直列連結されて一方の電極が出力端
    （Ｖｏｕｔ）に連結されるセレクトトランジスタと、 前記フローティングノードと接地端子の間に構成される
    フォトダイオードと、 前記フォトダイオードに並べて設けられ電荷蓄積／排出
    信号（ＰＸ）が印加されることによって下側に電荷を貯
    蔵するかフローティングノード側に移動させる電荷蓄積
    用ゲートとを含んで構成されることを特徴とするＣＭＯ
    Ｓイメージセンサ。
JP2002208019A 2001-07-18 2002-07-17 Ｃｍｏｓイメージセンサ Expired - Fee Related JP4472236B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0043140A KR100504562B1 (ko) 2001-07-18 2001-07-18 씨모스 이미지 센서
KR2001-43140 2001-07-18

Publications (2)

Publication Number Publication Date
JP2003142675A true JP2003142675A (ja) 2003-05-16
JP4472236B2 JP4472236B2 (ja) 2010-06-02

Family

ID=19712257

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002208019A Expired - Fee Related JP4472236B2 (ja) 2001-07-18 2002-07-17 Ｃｍｏｓイメージセンサ

Country Status (5)

Country Link
US (1) US6809309B2 (ja)
JP (1) JP4472236B2 (ja)
KR (1) KR100504562B1 (ja)
CN (1) CN1258228C (ja)
TW (1) TW552719B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006197383A (ja) * 2005-01-14 2006-07-27 Canon Inc 固体撮像装置、その制御方法及びカメラ
JP2006216907A (ja) * 2005-02-07 2006-08-17 Hamamatsu Photonics Kk 固体撮像装置
WO2018155297A1 (ja) * 2017-02-27 2018-08-30 パナソニックＩｐマネジメント株式会社 固体撮像装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253392B2 (en) 2003-09-08 2007-08-07 Micron Technology, Inc. Image sensor with photo diode gate
US7420233B2 (en) * 2003-10-22 2008-09-02 Micron Technology, Inc. Photodiode for improved transfer gate leakage
JP4359539B2 (ja) * 2004-07-02 2009-11-04 富士通マイクロエレクトロニクス株式会社 固体撮像装置および固体撮像装置の制御方法
KR100630704B1 (ko) * 2004-10-20 2006-10-02 삼성전자주식회사 비평면 구조의 트랜지스터를 구비한 ｃｍｏｓ 이미지 센서및 그 제조 방법
KR100649023B1 (ko) * 2004-11-09 2006-11-28 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100755970B1 (ko) 2004-11-25 2007-09-06 삼성전자주식회사 씨모스 이미지 센서
US7847847B2 (en) * 2005-01-27 2010-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for CMOS image sensor with a plurality of capacitors
US7446357B2 (en) * 2005-05-11 2008-11-04 Micron Technology, Inc. Split trunk pixel layout
KR100787938B1 (ko) * 2005-07-15 2007-12-24 삼성전자주식회사 공유 능동 화소 센서 구조의 씨모스 이미지 센서 및 그구동 방법
JP4669768B2 (ja) * 2005-09-30 2011-04-13 富士フイルム株式会社 解像度可変型ｘ線撮像装置及びｘ線ｃｔ装置
KR100772892B1 (ko) 2006-01-13 2007-11-05 삼성전자주식회사 플로팅 확산 영역의 커패시턴스를 제어할 수 있는 공유픽셀형 이미지 센서
US20070272828A1 (en) * 2006-05-24 2007-11-29 Micron Technology, Inc. Method and apparatus providing dark current reduction in an active pixel sensor
US8053287B2 (en) * 2006-09-29 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making multi-step photodiode junction structure for backside illuminated sensor
KR100843016B1 (ko) 2007-03-14 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 액티브 구조
FR2961347B1 (fr) * 2010-06-15 2012-08-24 E2V Semiconductors Capteur d'image a multiplication d'electrons
CN112565642B (zh) * 2020-11-27 2023-07-04 上海华力微电子有限公司 一种具有线性对数输出的cis传感器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62160759A (ja) * 1986-01-10 1987-07-16 Fujitsu Ltd 光電変換装置
JPS63318153A (ja) * 1987-06-19 1988-12-27 Fujitsu Ltd 半導体装置
GB9308543D0 (en) * 1993-04-24 1993-06-09 Philips Electronics Uk Ltd An image sensor
JPH10173164A (ja) * 1996-12-12 1998-06-26 Sony Corp 固体撮像素子
JP3915161B2 (ja) * 1997-03-04 2007-05-16 ソニー株式会社 ブルーミング防止構造を備えた固体撮像素子のダイナミックレンジ拡大方法とその固体撮像素子
US6369853B1 (en) * 1997-11-13 2002-04-09 Foveon, Inc. Intra-pixel frame storage element, array, and electronic shutter method suitable for electronic still camera applications
US6512544B1 (en) * 1998-06-17 2003-01-28 Foveon, Inc. Storage pixel sensor and array with compression
JP4081188B2 (ja) * 1998-09-16 2008-04-23 オリンパス株式会社 増幅型固体撮像素子を用いた撮像装置
JP2000174247A (ja) * 1998-12-09 2000-06-23 Fuji Xerox Co Ltd 固体撮像素子
JP2000253316A (ja) * 1999-03-02 2000-09-14 Kawasaki Steel Corp Ｃｍｏｓイメージセンサ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006197383A (ja) * 2005-01-14 2006-07-27 Canon Inc 固体撮像装置、その制御方法及びカメラ
JP2006216907A (ja) * 2005-02-07 2006-08-17 Hamamatsu Photonics Kk 固体撮像装置
TWI413241B (zh) * 2005-02-07 2013-10-21 Hamamatsu Photonics Kk Solid-state imaging device
WO2018155297A1 (ja) * 2017-02-27 2018-08-30 パナソニックＩｐマネジメント株式会社 固体撮像装置

Also Published As

Publication number Publication date
JP4472236B2 (ja) 2010-06-02
TW552719B (en) 2003-09-11
US6809309B2 (en) 2004-10-26
CN1258228C (zh) 2006-05-31
CN1400665A (zh) 2003-03-05
KR20030008481A (ko) 2003-01-29
US20030015738A1 (en) 2003-01-23
KR100504562B1 (ko) 2005-08-03

Similar Documents

Publication Publication Date Title
US6897519B1 (en) Tunneling floating gate APS pixel
JP2003142675A (ja) Ｃｍｏｓイメージセンサ
US8247853B2 (en) Stratified photodiode for high resolution CMOS image sensor implemented with STI technology
TWI389307B (zh) 固態成像裝置及攝影機
TWI295849B (en) Image pixel of cmos image sensor
EP1850387B1 (en) Solid-state image pickup device
US6441412B2 (en) Unit pixel of CMOS image sensor with capacitor coupled photodiode
JPH11195778A (ja) 固体撮像素子及び固体撮像素子による光信号検出方法
JP2010161390A (ja) イメージセンサ
US20160247846A1 (en) Photoelectric conversion apparatus
US7880206B2 (en) CMOS image sensor with asymmetric well structure of source follower
US9704911B2 (en) Image sensor having vertical transfer gate for reducing noise and electronic device having the same
KR100298199B1 (ko) 피엔 다이오드를 갖는 씨모스 이미지센서의 단위화소
KR100303773B1 (ko) 플로팅센싱노드에 접속된 피앤 다이오드를 갖는 씨모스 이미지센서의 단위화소
KR100388459B1 (ko) 포토다이오드 영역에 트렌치를 구비하는 이미지 센서 및그 제조 방법
KR100608105B1 (ko) Cmos 이미지 센서
KR100298198B1 (ko) 쇼트키 다이오드를 갖는 씨모스 이미지센서의 단위화소
JPH11284911A (ja) 固体撮像装置
KR100436060B1 (ko) 전하운송효율을 높인 시모스 이미지센서
KR20040093295A (ko) 시모스 이미지센서의 포토다이오드의 제조방법
CN114944406A (zh) 图像感测装置
KR20060020941A (ko) 이미지 센서의 단위 화소 레이아웃
EP1453102A1 (en) Tunneling floating gate APS pixel
KR20040093971A (ko) 씨모스 이미지센서 및 그 제조방법
JP2005294555A (ja) 固体撮像素子およびその製造方法、電子情報機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050427

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20060808

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060808

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070109

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070329

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070709

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090407

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20090626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090915

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20091215

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20091218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100202

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100303

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4472236

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140312

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees