JPS63318153A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63318153A JPS63318153A JP62153983A JP15398387A JPS63318153A JP S63318153 A JPS63318153 A JP S63318153A JP 62153983 A JP62153983 A JP 62153983A JP 15398387 A JP15398387 A JP 15398387A JP S63318153 A JPS63318153 A JP S63318153A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000010410 layer Substances 0.000 claims abstract description 114
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 230000003287 optical effect Effects 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 19
- 238000000034 method Methods 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000000206 photolithography Methods 0.000 abstract 1
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- 238000000059 patterning Methods 0.000 description 2
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
光センサを搭載する半導体装置に係り、特に光センサの
フォトゲートにバイアスを印加する最下層の配線層に受
光領域を画定する開口部を形成した構造の半導体装置に
関し。
フォトゲートにバイアスを印加する最下層の配線層に受
光領域を画定する開口部を形成した構造の半導体装置に
関し。
各画素間の受光部開口面積の変動を抑制し、出力信号の
均一性の向上を目的とし。
均一性の向上を目的とし。
光センサを搭載する半導体装置において、−導電型半導
体基板内にその表面より該光センサの受光領域を含んで
形成された逆導電型領域と、該基板上にゲート絶縁・層
を介し、かつ該逆導電型領域に隣接して形成された。導
電層よりなるフォトゲートとを有する該光センサ上に、
それぞれ層間絶縁層を介して形成された少なくとも１層
の配線層および遮光層を有し、該光センサの受光領域上
に形成された各配線層または遮光層の開口部の内。
体基板内にその表面より該光センサの受光領域を含んで
形成された逆導電型領域と、該基板上にゲート絶縁・層
を介し、かつ該逆導電型領域に隣接して形成された。導
電層よりなるフォトゲートとを有する該光センサ上に、
それぞれ層間絶縁層を介して形成された少なくとも１層
の配線層および遮光層を有し、該光センサの受光領域上
に形成された各配線層または遮光層の開口部の内。
最下層の配線層の開口部の面積がその他の層の開口部の
面積より小さく構成する。
面積より小さく構成する。
本発明は光センサを搭載する半導体装置に係り。
特に光センサのフォトゲ−１・にバイアスを印加する最
下層の配線層に受光領域を画定する開口部を形成した構
造の半扉体措置に関する。
下層の配線層に受光領域を画定する開口部を形成した構
造の半扉体措置に関する。
ＣＣＤは現在ＦＡＸ、ＯＣＲ等の通信、情報処理機器や
。
。
カメラやビディオカメラ等の画像読み取りに広く使用さ
れている。
れている。
従って、ここでは光センサを搭載する半導体装置の典型
例としてＣＣＤについて説明することにする。
例としてＣＣＤについて説明することにする。
従来の受光部周辺の遮蔽方法は第２図のように最上層の
Ａ１ｇ光層を用いている。いまその構造を工程順に説明
する。
Ａ１ｇ光層を用いている。いまその構造を工程順に説明
する。
第２図＋１１． （２）は従来の構造を説明するＣＯＤ
の平面図とＡ−Ａ断面図である。
の平面図とＡ−Ａ断面図である。
図において、 ｐ−Ｓｔ基板１上に素子分離用のフィー
ルド絶縁層（ＦＯＸ） ２が形成され、受光部および
ＣＣＤレジスタ部にそれぞれｎ型領域３Ａ、３Ｂが形成
される。
ルド絶縁層（ＦＯＸ） ２が形成され、受光部および
ＣＣＤレジスタ部にそれぞれｎ型領域３Ａ、３Ｂが形成
される。
基板上にゲート絶縁層４を介して受光部およびＣＣＤレ
ジスタ部にそれぞれ１層目のポリＳｉ層５Ａ。
ジスタ部にそれぞれ１層目のポリＳｉ層５Ａ。
５Ｂおよび５Ｃが形成される。ここで、ポリＳｉ層５Ａ
。
。
５Ｂはフォトダイオードにバイアスを与えるフォトゲー
トで、ポリＳｉ層５ＣはＣＣＤレジスタ部の転送ゲート
である。
トで、ポリＳｉ層５ＣはＣＣＤレジスタ部の転送ゲート
である。
つぎに、１層目のポリＳｉ層５Ａ、５Ｂおよび５Ｃと層
間絶縁層６で絶縁して２層目のポリＳｉ層７Ａ、７Ｂお
よび７Ｃ（７Ｃは平面図に記載）が形成される。ここで
、ポリＳｉ層７Ａ、７ＢはフォトダイオードよりＣＣＤ
レジスタ部に電荷を転送するトランスファゲートで、ポ
リＳｉ層７ＣはＣＣＤレジスタ部の転送ゲートである。
間絶縁層６で絶縁して２層目のポリＳｉ層７Ａ、７Ｂお
よび７Ｃ（７Ｃは平面図に記載）が形成される。ここで
、ポリＳｉ層７Ａ、７ＢはフォトダイオードよりＣＣＤ
レジスタ部に電荷を転送するトランスファゲートで、ポ
リＳｉ層７ＣはＣＣＤレジスタ部の転送ゲートである。
つぎに１層間絶縁層８を介して１層目のＡＩ配線ＪｉＪ
９Ａ、９Ｂ、９Ｃ，９Ｄおよび９Ｅを形成する。ＡＩ配
線層９八。
９Ａ、９Ｂ、９Ｃ，９Ｄおよび９Ｅを形成する。ＡＩ配
線層９八。
９Ｄはトランスファゲート７＾、７Ｂにクロック信号を
与える配線、 ＡＩ配線層９Ｂ、９Ｃはフォトゲート５
Ａ。
与える配線、 ＡＩ配線層９Ｂ、９Ｃはフォトゲート５
Ａ。
５Ｂにバイアスを与える配線、 ＡＩ配線層９ＥはＣＣ
Ｄ レジスタ部の転送ゲート７Ｃに駆動クロックを与え
る配線である。
Ｄ レジスタ部の転送ゲート７Ｃに駆動クロックを与え
る配線である。
つぎに１層間絶縁層１０を介して２層目のＡＩ層１１Ａ
、 ＩＩＢを形成する。２Ｎ目のＡ１層１１Ａ、１１Ｂ
は遮光層となり、受光領域上には開口部１２が形成され
る。
、 ＩＩＢを形成する。２Ｎ目のＡ１層１１Ａ、１１Ｂ
は遮光層となり、受光領域上には開口部１２が形成され
る。
最後に、カバーの絶縁層１３が被覆される。
従来の受光部周辺の光遮蔽は最上層のへ１層を用いてい
る。このために、 １〜２μｍの厚い層間絶縁層上に被
着されたＡ１層をパターニングするために９層間絶縁層
の凹凸によりパターニング精度が下がり、受光部の面積
が各画素間でバラツキを生ずる。
る。このために、 １〜２μｍの厚い層間絶縁層上に被
着されたＡ１層をパターニングするために９層間絶縁層
の凹凸によりパターニング精度が下がり、受光部の面積
が各画素間でバラツキを生ずる。
上記問題点の解決は、光センサを搭載する半導体装置に
おいて、−導電型半導体基板内にその表面より該光セン
サの受光領域を含んで形成された逆導電型領域と、該基
板上にゲート絶縁層を介し。
おいて、−導電型半導体基板内にその表面より該光セン
サの受光領域を含んで形成された逆導電型領域と、該基
板上にゲート絶縁層を介し。
かつ該逆導電型領域に隣接して形成された。導電層より
なるフォトゲートとを有する該光センサ上に、それぞれ
層間絶縁層を介して形成された少なくとも１層の配線層
および遮光層を有し、該光センサの受光領域上に形成さ
れた各配線層または遮光層の開口部の内、最下層の配線
層の開口部の面積がその他の層の開口部の面積より小さ
い半導体装置により達成される。
なるフォトゲートとを有する該光センサ上に、それぞれ
層間絶縁層を介して形成された少なくとも１層の配線層
および遮光層を有し、該光センサの受光領域上に形成さ
れた各配線層または遮光層の開口部の内、最下層の配線
層の開口部の面積がその他の層の開口部の面積より小さ
い半導体装置により達成される。
本発明は受光領域を画定する開口を、最下層の配線層を
用いることにより、リソグラフィの際の基板の凹凸を減
少させ、パターニング精度を上げて各画素間の受光面積
のバラツキを抑えるようにしたものである。
用いることにより、リソグラフィの際の基板の凹凸を減
少させ、パターニング精度を上げて各画素間の受光面積
のバラツキを抑えるようにしたものである。
第１図（１）； （２１は本発明の実施例の構造を説明
するＣＣＤの平面図とＡ−Ａ断面図である。
するＣＣＤの平面図とＡ−Ａ断面図である。
図において、 ｐ−５ｔ基板ｌ上に素子分離用のフィー
ルド絶縁層（ＦＯＸ） ２が形成され、受光部および
ＣＣＤレジスタ部にそれぞれｎ型領域３Ａ、３Ｂが形成
される。
ルド絶縁層（ＦＯＸ） ２が形成され、受光部および
ＣＣＤレジスタ部にそれぞれｎ型領域３Ａ、３Ｂが形成
される。
基板上にゲート絶縁層４を介して受光部およびＣＣＤレ
ジスタ部にそれぞれ１層目のポリ５ｉｌＷ５Ａ。
ジスタ部にそれぞれ１層目のポリ５ｉｌＷ５Ａ。
５Ｂおよび５Ｃが形成される。ここで、ポリ５ｉＪ５５
Ａ。
Ａ。
５Ｂはフォトダイオードにバイアスを与えるフォトゲー
トで、ポリＳｉ層５ＣはＣＣＤレジスタ部の転送ゲート
である。
トで、ポリＳｉ層５ＣはＣＣＤレジスタ部の転送ゲート
である。
つぎに、１層目のポリＳｉ層５Ａ、５Ｂおよび５Ｃと絶
縁層６で絶縁して２層目のポリＳｉ層７Ａ、７Ｂおよび
７Ｃが形成される。ここで、ポリＳｉ層７Ａ、７Ｂはフ
ォトダイオードよりＣＣＤレジスタ部に電荷を転送する
トランスファゲートで、ポリＳｉ層７ＣはＣＣＤ レジ
スタ部の転送ゲートである。
縁層６で絶縁して２層目のポリＳｉ層７Ａ、７Ｂおよび
７Ｃが形成される。ここで、ポリＳｉ層７Ａ、７Ｂはフ
ォトダイオードよりＣＣＤレジスタ部に電荷を転送する
トランスファゲートで、ポリＳｉ層７ＣはＣＣＤ レジ
スタ部の転送ゲートである。
つぎに１層間絶縁層８を介して１層目のＡＩ配線層９Ａ
、９Ｂ、９Ｃ，９Ｄおよび９Ｅを形成する。ＡＩ配線層
９Ａ。
、９Ｂ、９Ｃ，９Ｄおよび９Ｅを形成する。ＡＩ配線層
９Ａ。
９Ｄはトランスファゲート７Ａ、７Ｂにクロ・ツク信号
を与える配線、 Ａｔ配線層９Ｂ、 ９Ｃはフォトゲー
ト５Ａ。
を与える配線、 Ａｔ配線層９Ｂ、 ９Ｃはフォトゲー
ト５Ａ。
５Ｂにバイアスを与える配線、 ＡＩ配線層９ＥはＣＣ
Ｄ レジスタ部の転送ゲー）７Ｃに駆動クロックを与え
る配線である。
Ｄ レジスタ部の転送ゲー）７Ｃに駆動クロックを与え
る配線である。
この際、フォトゲート５Ａ、 ５Ｂにバイアスを与える
配線９Ｂ、９Ｃの幅を受光領域に向かって拡げ、受光量
域の面積を画定する開口部１４を形成する。
配線９Ｂ、９Ｃの幅を受光領域に向かって拡げ、受光量
域の面積を画定する開口部１４を形成する。
つぎに１層間絶縁層１０を介して２層目の４１層１１Ａ
、ＩＩＢを形成する。２層目の４１層１１Ａ、 ＩＩＢ
は遮光層となり、受光領域上に前記開口部１４より面積
の大きい開口部１５が形成される。
、ＩＩＢを形成する。２層目の４１層１１Ａ、 ＩＩＢ
は遮光層となり、受光領域上に前記開口部１４より面積
の大きい開口部１５が形成される。
最後に、カバーの絶縁層１３が被覆される。
以上のように各層の構成は従来例と同様であるが、第１
層目のＡＩ配線９Ｂ、９Ｃの幅を受光領域に向かって拡
げて形成して、これにより遮光するようにしている点が
異なっている。
層目のＡＩ配線９Ｂ、９Ｃの幅を受光領域に向かって拡
げて形成して、これにより遮光するようにしている点が
異なっている。
上記の構造により、受光部の開口面積が安定して形成で
きる。
きる。
図で、１４は受光領域を画定する１層目ＡＩ層の開口部
で、１５はそれよりも大きい面積の２層目のＡ１層の開
口部を示す。このように、上層はど開口面積が大きいた
め、受光領域の基板の凹凸が緩和され、プロセス上有利
である。
で、１５はそれよりも大きい面積の２層目のＡ１層の開
口部を示す。このように、上層はど開口面積が大きいた
め、受光領域の基板の凹凸が緩和され、プロセス上有利
である。
また、このような構造を得るためのプロセスは配線層の
幅を拡げるだけですみ、極めて簡単である。
幅を拡げるだけですみ、極めて簡単である。
さらに、開口とフォトダイオード間の距離が縮小された
分だけ入力光のまわり込みが低減し、隣接する画素間の
クロストークを防止することができる。
分だけ入力光のまわり込みが低減し、隣接する画素間の
クロストークを防止することができる。
以上詳細に説明したように本発明によれば、各画素間で
の受光部の開口面積の変動が抑制され。
の受光部の開口面積の変動が抑制され。
出力信号の均一性が向上する。
第１図（１）、 （２１は本発明の実施例の構造を説明
するＣＣＤの平面図と八−へ断面図。 第２図（１）、 （２１は従来の構造を説明するＣＣＤ
の平面図とＡ−Ａ断面図である。 図において。 １はｐ−Ｓｔ基板。 ２はフィールド絶縁層（ＦＯＸ） 。 ３Ａ、３Ｂはｎ型領域。 ４はゲート絶８ｉ層。 ５Ａ、 ５Ｂは１層目のポリＳｉ層でフォトゲート。 ５Ｃは１層目のポリＳｉ層で ＣＣＤレジスタ部の転送ゲート。 ６は眉間鯵色録層。 ７Ａ、７Ｂは２層目のポリＳｉ層で トランスファゲート。 ７Ｃは２層目のポリＳｉ層で レジスタ部の転送ゲート。 ８は層間絶縁層。 ・９＾、９Ｄは１層目のＡＩ配線層で トランスファゲートにクロック信号を与える配線。 ９８．９Ｃは１層目の＾１配線層で フォトゲートにバイアスを与える配線。 ９Ｅは１層目のＡＩ配線層で レジスタ部の転送ゲートに駆動クロックを与える配線。 １０は層間絶縁層。 １１Ａ、 ＩＩＢは２層目のＡ１層で遮光層。 １３はカバー１色縁層。 １４は受光領域を画定する開口部 裏先ｆＦ＋／）乎胎国と町品田 躬 ｊ 口
するＣＣＤの平面図と八−へ断面図。 第２図（１）、 （２１は従来の構造を説明するＣＣＤ
の平面図とＡ−Ａ断面図である。 図において。 １はｐ−Ｓｔ基板。 ２はフィールド絶縁層（ＦＯＸ） 。 ３Ａ、３Ｂはｎ型領域。 ４はゲート絶８ｉ層。 ５Ａ、 ５Ｂは１層目のポリＳｉ層でフォトゲート。 ５Ｃは１層目のポリＳｉ層で ＣＣＤレジスタ部の転送ゲート。 ６は眉間鯵色録層。 ７Ａ、７Ｂは２層目のポリＳｉ層で トランスファゲート。 ７Ｃは２層目のポリＳｉ層で レジスタ部の転送ゲート。 ８は層間絶縁層。 ・９＾、９Ｄは１層目のＡＩ配線層で トランスファゲートにクロック信号を与える配線。 ９８．９Ｃは１層目の＾１配線層で フォトゲートにバイアスを与える配線。 ９Ｅは１層目のＡＩ配線層で レジスタ部の転送ゲートに駆動クロックを与える配線。 １０は層間絶縁層。 １１Ａ、 ＩＩＢは２層目のＡ１層で遮光層。 １３はカバー１色縁層。 １４は受光領域を画定する開口部 裏先ｆＦ＋／）乎胎国と町品田 躬 ｊ 口
Claims (1)
- 【特許請求の範囲】 光センサを搭載する半導体装置において、 一導電型半導体基板内にその表面より該光センサの受光
領域を含んで形成された逆導電型領域と、該基板上にゲ
ート絶縁層を介し、かつ該逆導電型領域に隣接して形成
された、導電層よりなるフォトゲートとを有する該光セ
ンサ上に、それぞれ層間絶縁層を介して形成された少な
くとも１層の配線層および遮光層を有し、 該光センサの受光領域上に形成された各配線層または遮
光層の開口部の内、最下層の配線層の開口部の面積がそ
の他の層の開口部の面積より小さいことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62153983A JPS63318153A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62153983A JPS63318153A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318153A true JPS63318153A (ja) | 1988-12-27 |
Family
ID=15574342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62153983A Pending JPS63318153A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504562B1 (ko) * | 2001-07-18 | 2005-08-03 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서 |
-
1987
- 1987-06-19 JP JP62153983A patent/JPS63318153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504562B1 (ko) * | 2001-07-18 | 2005-08-03 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서 |
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