KR20110043484A - 통합된 응용을 위한 ｌｄｏ 레귤레이터 - Google Patents

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저스틴 시
잉 치 수
구앙 쳉 왕
웬 쉔 초우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

증폭기는 마스터 소스 폴로워의 게이트와 적어도 하나의 슬레이트 소스 폴로워의 게이트를 구동하여 저 드롭아웃(LDO) 레귤레이터를 형성한다. 이와 달리 챠지 펌프는 마스터 소스 폴로워를 구동하여 레귤레이터를 형성한다. 또한 슬레이브 소스 폴로워는 레귤레이터 성능을 향상시키기 위해 챠지 펌프와 마스터 소스 폴로워와 결합하여 사용 가능하다.

Description

통합된 응용을 위한 ＬＤＯ 레귤레이터{LDO REGULATORS FOR INTEGRATED APPLICATIONS}
본 발명은 일반적으로 저 드롭아웃(LDO, low-dropout) 레귤레이터에 관한 것이다. 다양한 실시예는 소스 폴로워와 결합하는 챠지 펌프(charge pump)를 이용하여 레귤레이터를 형성한다.
통상, LDO 레귤레이터는 적절한 출력 레벨을 제공하도록 증폭기 및 폐루프 피드백을 포함한다.
그러나 제한된 주파수 응답은 고속 응용 분야의 비효율성을 암시하며 폐루프는 출력이 큰 캐패시턴스 또는 저 전류 부하에 연결되는 경우 불안정성을 유도한다. 또한 개선된 프로세스 노드(예, 0.13 ㎛ 또는 아래)에서 규정된 전압 레벨은 공급 전압을 크게 하거나 혹은 어떤 목적을 위해 전압 범위를 클램프하기 위해 필요하다.
본 발명에 따른 구성의 레귤레이터는 양의 단자에서 기준 전압을 리시브하기 적합한 증폭기와, 마스터 소스 폴로워에서, 상기 증폭기의 출력은 상기 마스터 소스 폴로워의게이트를 구동하기 적합하고, 상기 마스터 소스 폴로워의 소스는 상기 증폭기의 음의 단자에 결합되는 것인 마스터 소스 폴로워와, 적어도 하나의 슬레이브 소스 폴로어에서, 상기 적어도 하나의 소스 폴로워의 게이트는 상기 마스터 소스 폴로워의 게이트와 공유되며, 상기 적어도 하나의 소스 폴로워의 소스는 레귤레이터를 위한 출력으로서 기능하기 적합한 것인 적어도 하나의 슬레이브 소스 폴로워를 포함한다.
본 발명에 의한 레귤레이터의 구성에 의하면 마스터 소스 폴로워의 소스에서 반전 단자에 이르는 피드백 루프를 이용함으로써 레귤레이터 회로를 안정화시키는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 LDO를 도시하고 있다.
도 2는 본 발명의 제2 실시예에 따른 LDO를 도시하고 있다.
도 3은 본 발명의 제3 실시예에 따른 LDO를 도시하고 있다.
도 4는 본 발명의 일실시예에 따른 챠지 펌프를 이용하는 도 2에서의 LDO를 도시하고 있다.
도 5는 도 2의 LDO에서 챠지 펌프의 제1 실시예를 도시하고 있다.
도 6은 도 3에서 챠지 펌프의 제2 실시예를 도시하고 있다.
도 7은 도 2에서 LDO의 출력 전압과 공급 전압 간의 관계를 보여주는 파형을 도시하고 있다.
도 8은 본 발명의 실시예들에 따른 기술을 이용하는 일례의 DC-DC 컨버터를 도시하고 있다.
도 9는 다른 전압에 대한 도 8에서의 전압 HS의 행동을 보여주는 파형을 도시하고 있다.
다양한 도면에서 동일 참조 부호는 동일 요소를 가리킨다.
이제부터 도면에서 설명되는 본 발명의 실시예들은 특정 언어를 이용하여 기술된다. 그럼에도 불구하고 그것이 본 발명의 범위의 제한으로 의도되어서는 않 된다. 기술된 실시예에서 임의의 변경 및 수정, 본 명세서에서 기술된 본 발명의 원리들의 임의의 추가 응용들은 당업자에게는 정상적으로 일어나는 것으로서 고려된다. 실시예들을 통해 참조 부호들이 반복되나 이것은 참조 부호들이 동일한 참조 번호를 공유할지라도 하나의 실시예의 특징이 또 다른 실시예에 적용하는 것을 반드시 필요로 하지 않는다.
LDO 레귤레이터-증폭기 및 소스 폴로워를 이용하는 실시예
도 1은 증폭기 및 소스 폴로워를 이용하는 실시예에 따른 일례의 LDO 레귤레이터(100)를 도시하고 있다. 공급 전압 Vsup은 레귤레이터(100)에 공급 전압을 공급하며 대부분의 응용에서 배터리 전압(예, Vbat)을 포함한다. 저항 R 및 캐패시터 C는 예컨대 프로세서일 수 있는 레귤레이터(100)의 부하로서 기능한다. 전류원 I1 및 I2은 레귤레이터(100)에 전류 경로를 제공하도록 기능한다.
증폭기 X1은 많은 다른 접근 방식처럼 음(negative)의 단자 대신에 양의 단자에서의 비반전, 즉 리시빙 참조 전압 Vref 이다. 증폭기 X1은 마스터 소스 폴로워의 소스에서 반전(예, 음의)단자로의 피드백 루프를 이용하여 회로(100)를 안정화시킨다. 즉 증폭기 X1의 적절한 주파수 응답을 보장한다. 증폭기 X1은 참조 전압 Vref을 전압 Vsm1(예, 마스터 소스 폴로워 M1의 소스에서의 전압)과 비교하고 이 두 전압 간의 차이를 증폭한다. 증폭기 X1은 전압 Vsm1을 강제로 참조 전압 Vref과 동일하게 만든다. 예컨대 전압 Vsm1이 너무 낮으면 증폭기 X1은 강제로 전압 Vgm1을 높게 함으로써 전압 Vsm1이 보다 높아지며 전압 Vsm1이 너무 높으면 증폭기 X1은 강제로 전압 Vgm1을 낮춘다.
마스터 소스 폴로워 M1은 NMOS 트랜지스터인 슬레이브 소스 폴로워 M2에 의해 출력된 전압을 미리 조정하는 NMOS 트랜지스터이다. 슬레이브 소스 폴로워 M2 양단간의 전압 강하(전압 드롭)는 마스터 소스 폴로워 M1 양단간의 전압 강하와 실질적으로 동일하며, 슬레이브 소스 폴로워 M2의 출력은 마스터 소스 폴로워 M1의 출력을 실질적으로 따른다. 기술에 따라서 마스터 소스 폴로워 M1과 슬레이브 소스 폴로워 M2의 출력은 약 100 mV 다르다.
도 1은 설명을 위해 하나의 슬레이브 소스 폴로워 M2를 도시하고 있으나 병렬로 연결된(예컨대 드레인 및 게이트 각각이 함께 연결된) 대응 부하(예, 캐패시터, 저항, 전압 Vout)를 가진 소스 폴로워 M2에 견줄 수 있는 추가 소스 폴로워가 이용 가능하다. 추가로 혹은 대안적으로 슬레이브 소스 폴로워 M2는 마스터 소스 폴로워 M1 보다 클 수가 있다. 이용되는 슬레이브 소스 폴로워 M2의 수와 응용에 따라서 슬레이브 소스 폴로워 M2는 마스터 소스 폴로워 M1 보다 수십배 또는 수백배 정도 클 수가 있다. 마스터 소스 폴로워 M1 및 슬레이브 소스 폴로워 M2의 게이트는 공유되며 노드 출력 Vout에서 많은 고속 스위칭이 발생할 수 있을지라도 크게 변화하지 않는다. 이것은 큰 슬레이브 소스 폴로워 M2가 스위칭에 응답하여 큰 전류를 제공할 수 있기 때문이다. 그 결과 NMOS 마스터 소스 폴로워 M1 및 슬레이브 소스 폴로워 M2는 동적 견지에서 큰 전류를 이용하지 않고도 출력 Vout에서 글리치에 내성을 가질 수가 있다. 이와 달리 NMOS 마스터 소스 폴로워 M1 및 슬레이브 소스 폴로워 M2는 양호한 동적 응답 및 에너지 효율을 제공한다.
본 발명의 다양한 실시예들은 대(大) 슬레이브 소스 폴로워 M2와 함께 작은 전류(예, 1 ㎂)를 사용하는 아주 소형의 증폭기 X1가 저항 R 및 캐패시터 C로 구성된 부하에서 대(大) 전류를 레귤레이트할 수 있기 때문에 다른 접근 방법에 비해 이점이 있다. 사실상 부하에 공급된 전류는 공급 전압 Vsup으로부터 비롯되나 소스 폴로워 M1 및 M2의 게이트를 통해 흐르는 전류는 없거나 거의 없다. 소스 폴로워 M1 및 M2는 부하에 전류를 제공하고 대 전력을 필요로 하는 고속 증폭기 X1를 필요로 하지 않는다. 또한 슬레이브 소스 폴로워 M2가 증폭기 X1의 피드백 루프부가 아니므로, 소스 폴로워 M2의 출력 노드 Vout는 캐패시터 C의 크기와 무관하게 무조건 안정하다.
본 발명의 다양한 실시예들은 PMOS 트랜지스터가 일반적으로 양호한 구동 능력을 갖고 있지 않으므로 다른 접근 방법에서와 같이 공통 소스 PMOS 트랜지스터 대신에 NMOS 소스 폴로워, 예컨대 트랜지스터 M1 및 M2를 이용한다. PMOS 트랜지스터가 다른 접근 방법에서 사용되는 경우, PMOS 트랜지스터를 구동하는 증폭기 X1는 고속이어야 하므로 그에 따라 많은 전력이 소모된다.
LDO 레귤레이터 - 챠지 펌프를 이용하는 실시예들
도 2는 NMOS 소스 폴로워와 관련하여 챠지 펌프를 이용하는 일실시예에 따른 LDO 레귤레이터를 보여주는 회로(200)를 도시하고 있다. 레귤레이터(100)에 견주어, 레귤레이터(200)는 증폭기 X1 대신에 사용되는 챠지 펌프 CP를 포함하고 있다. 간결함을 위해 도 2는 도 1에서와 같은 슬레이브 소스 폴로워 M2를 도시하고 있지 않으나, 챠지 펌프 CP와 관련하여 동작하도록 하나 또는 복수 개의 슬레이브 소스 폴로워 M2를 제공하는 것은 본 발명의 실시예의 범위 내에 있다. 레귤레이터(100) 용으로 슬레이브 소스 폴로워 M2의 적용은 레귤레이터(200)에 대해서도 적용 가능하다.
챠지 펌프 CP는 적절한 전압 Vgm1, 즉 마스터 소스 폴로워 M1의 게이트에서의 전압을 제공하도록 전압 Vref을 사용한다. 당업자라면 챠지 펌프(예, 챠지 펌프 CP)가 제어기 및 회로 토폴로지 등에 따라 임의 전압을 생성하거나 혹은 기준 전압(예, Vref)을 이배, 삼배, 절반등으로 크기 조정할 수 있는 일종의 DC-DC 변환기임을 인지할 것이다. 클록 CLK은 챠지 펌프 CP를 위한 클록 소스를 제공한다. 전압 Vout은 사실상 소스 폴로워 M1의 소스에서의 전압인 전압 Vsm1이다. 응용에 따라 전압 Vgm1은 레귤레이터(200)를 진정한 LDO 레귤레이터로서 동작 가능하게 하는 전압 Vsup 보다 높을 수가 있다. 공급 전압 Vsup이 매우 낮은 값으로 떨어질지라도, 레귤레이터(200)는 챠지 펌프 CP가 공급 전압 Vsup 보다 높은 전압 Vgm1을 여전히 발생할 수 있기 때문에 계속해서 기능한다. 예시로서 Vsup는 2-5V 범위에 있다. 또한 전압 Vout이 바람직하게 2.5 V에 있다면, 전압 Vgsm1은 0.5 V이며, 이때 전압 Vgm1은 3 V이다(예, Vsm1 또는 Vout(2.5 V) + Vgsm1(0.5 V)). 일실시예에서 챠지 펌프 CP는 1.5 V에서 전압 Vref를 두배로하여 전압 Vgm1에 3 V를 공급한다. 예를 들면 전압 Vsup이 4.0 V이고, 전압 Vsup이 전압 Vgm1 보다 높기 때문에 레귤레이터(200)는 정상적으로 기능한다. 그러나 예컨대 전압 Vsup이 약 3.0 V 또는 2.7 V 까지 강하하면, 레귤레이터(200)는 3.0 V(전압 Vgm1과 대략 동일한)에서 동작하기 어렵고 2.7 V(예, 전압 Vgm1 아래)에서 동작하지 않는 연산(OP) 증폭기를 이용하는 다른 접근 방법과는 달리 계속해서 기능한다.
도 3은 PMOS 소스 폴로워와 관련하여 챠지 펌프를 이용하는 일실시예에 따른 LDO를 보여주는 회로(300)를 도시하고 있다. 회로(200)에 견주어 회로(300)는 NMOS 소스 폴로워 대신에 PMOS를 사용한다. 그 결과 전압 레벨 및 각종 구성요소(예, 부하, 전류원 Is 등)는 재구성되어 이 PMOS 소스 폴로워로 동작하며 이는 당업자라면 본 명세서를 검토한 다음에는 인식 가능하다. 본 발명의 다양한 실시예는 공급 범위의 제한없이 LDO 출력 레벨을 제공할 수가 있다. 예컨대 PMOS 소스 폴로워의 Vgsm1은 -0.5 V이다. 챠지 펌프 CP는 전압 Vgm1을 Vsup - 2*Vref 또는 Vsup - 3 V 또는 2.5 V 되게 생성하여 제공한다. 또한 전압 Vsup은 5.5 V이고, 전압 Vout은 Vsup - 2.5 V 또는 3 V이다.
챠지 펌프-동작 모드
본 발명의 다양한 실시예에서 챠지 펌프 CP는 개방 루프 모드 또는 폐 루프 모드에서 이용 가능하다. 개방 루프 실시예에서 클록 CLK이 계속 실행되어 챠지 펌프 CP는 정상적으로 동작한다. 전압 Vout 및 전압 Vgm1은 감시되지 않으나, 전압 Vgm1이 생성되어 추정치에 기초해서 일정하게 유지되는데 전압 Vgm1이 전압 Vsup에 무관하게 일정하게 유지하기 때문이다. 전압 Vout이 바람직하게 2.5 V인 경우 LDO(200)와 관련된 상기 실시예에서 전압 Vsgm1은 약 0.5 V이고, 전압 Vgm1이 추정되어 약 3.0 V로 일정하게 유지된다. 일실시예에서 전압 Vref은 2배가 되어 전압 Vgm1에 대해 추정된 3 V를 제공한다.
폐 루프 모드에서 챠지 펌프 CP를 위한 피드백을 이용하는 경우, 피드백은 챠지 펌프 CP를 적절하게 턴 온/오프하기 위해 소스 폴로워 M1의 소스(예, Vout에서의 노드) 또는 게이트(예, Vgm1에서의 노드) 중 어느 하나를 감시할 수 있다. 도 4는 폐 루프 모드에서 이용되는 LDO(200)를 보여주는 회로(400)를 도시하고 있으며 전압 Vgm1이 감시되고, 전압 Vgm1이 어떤 전압(예, 3 V)에 도달하면, 챠지 펌프 CP는 턴 오프된다. 이 도 4의 실시예에서 전압 Vgmf(예, 피드백 전압)이 전압 Vref에 견줄 수 있도록 선택되는 전압 Vgm1은 피드백 저항 R1을 통해 비교기 C1의 반전 단자로 피드백된다. 도 4에서 2개의 저항 R1은 전압 Vgmf이 전압 Vgm1 또는 1.5 V의 절반이 되도록 분압기로 선택되어 구성된다. 또한 전압 Vref은 비교기 C1의 비반전 입력과 챠지 펌프 CP에 연결된다. 비교기 C1는 전압 Vgmf을 전압 Vref과 비교하여 적절한 전압 Vcmp을 제공한다. 전압 Vgmf이 전압 Vref 보다 낮으면, 비교기 C1는 전압 Vcmp에 대해 하이(high)를 제공하며 전압 Vgmf이 전압 Vref 또는 그 이상의 전압에 도달하면 비교기 C1는 전압 Vcmp에 대해서 로우(low)를 제공한다. AND 게이트 N1이 클록 CLK를 제어하는데, 예컨대 전압 Vcmp이 하이인 경우 클록을 패스하고 전압 Vcmp이 로우인 경우 불능케 한다. 사실상 전압 Vgmf가 전압 Vref(예, 전압 Vgm1이 3 V 보다 낮음) 보다 낮으면 클록 CLK이 실행되어 챠지 펌프 CP를 활성화시키고, 전압 Vgmf가 전압 Vref 또는 그 이상의 전압에 도달하면 비활성된다.
대안의 실시예에서 피드백 루프는 소스 폴로워 M1의 전압 Vgm1에서의 노드인 게이트 대신에 전압 Vsm1에서의 노드인 소스에서 시작한다. 이 상황에서 전압 Vref은 전압 Vgsm1을 Vgm1 - Vgsm1과 동일한 전압 Vsm1으로서 고려하도록 조정된다. 일실시예에서 피드백 비율은 Vref/Vout로 조정되는데, Vout은 2.5 V와 같은 소정의 값이다. 그 결과 챠지 펌프 CP는 전압 Vout이 2.5 V 보다 낮으면 정상적으로 동작하나, 전압 Vout이 2.5 V의 원하는 레벨에 도달하면 챠지 펌프 CP는 불능이 된다.
챠지 펌프-제1 실시예
도 5는 NMOS 소스 폴로워 M1와 관련하여 사용되는 도 2의 챠지 펌프 CP의 제1 실시예를 보여주는 챠지 펌프(500)를 도시한다. 챠지 펌프(500)의 출력 전압은 사실상 예증의 목적으로 1.5 V인 전압 Vref에 종속하는 전압 Vsm1이다. 참조 원(1) 및 (2)는 스위치가 특정 시간 위상 P1 또는 P2에서 개폐되는 지를 가리킨다. 도 5에 도시한 도면에서 스위치 S1 및 S2는 위상 P1에서 닫혀지고 위상 P2에서 개방되며 스위치 S3 및 S4는 위상 P2에서 닫혀지고 위상 P1에서 개방된다.
스위치 S1 및 S2가 닫혀지는(스위치 S3 및 S4는 개방되는) 위상 P1에서 캐패시터는 노드 C1t를 통해 전압 Vref에 노드 C1b를 통해 접지에 연결되고 그에 따라 전압 Vref으로 충전된다. 위상 P2에서 노드 C1b는 전압 Vref에 연결되며 노드 C1t는 노드 C2t에 연결된다. 사실상 캐패시터 C1는 그의 두 단부에서 전압 Vref를 경험하며 노드 C1t는 2배의 전압 Vref을 경험한다. 또한 노드 C1t가 노드 C2t에 결합되므로, 노드 Ct1의 2배 전압 Vref은 캐패시터 C2 또는 소스 폴로워 M1의 게이트에 전달되어 결과적으로 전압 Vgm1은 2 배의 전압 Vref 또는 3 V가 되게 된다. 일실시예에서 도 2에 도시한 클록 CLK은 스위치 S(예 스위치 S1,S2,S3,S4 등)를 제어하도록 구성된다. 예컨대 클록 CLK의 제1 논리 상태(예, 로우)는 제1 세트의 스위치를 개방하고(예, 위상 P1 스위치 S1 및 S2), 제2 세트의 스위치를 닫는다(예, 위상 P2 스위치 S3 및 S4). 마찬가지로 클록 CLK의 제2 논리 상태(예, 하이)는 위상 P1 스위치 S1 및 S2를 닫고 위상 P2 스위치 S3 및 S4를 개방한다.
도 6은 PMOS 소스 폴로워 M1와 관련하여 동작하는 챠지 펌프 CP의 제2 실시예를 보여주는 챠지 펌프(600)를 도시하고 있다. 챠지 펌프(600)는 Vsup - 2*Vref 또는 Vsup - 3 V와 같고 회로(300)에서 이용되는 전압 Vgm1을 생성한다. 챠지 펌프(500)에 견주어 챠지 펌프(600)는 캐패시터 C3 및 스위치 S5,S6,S7를 더 포함한다.
위상 P1에서 스위치 S1,S2는 닫혀진다. 위상 P2에서 스위치 S3,S4,S5는 닫혀지고, 위상 P3에서 스위치 S6,S7는 닫혀진다. 챠지 펌프(500)와 마찬가지로 위상 P2에서 캐패시터 C2의 노드 C2t는 2*Vref를 경험한다. 또한 위상 P3에서 전압 2*Vref는 전압 Vsup에 연결된 노드 C3t에 전달됨으로써 Vsup - 2*Vref 또는 Vsup - 3 V를 경험하여 Vsup - 3 V인 Vgm1으로 된다. 도 5의 실시예와 마찬가지로 클록 CLK의 제1 논리 상태(예, 로우)는 스위치의 제1 세트(예, S1,S2)를 개방하고 스위치의 제2 세트(예, S3,S4,S5)를 닫는다. 클록 CLK의 제2 논리 상태(예, 하이)는 스위치의 제1 세트(예, S1,S2)를 닫고 스위치의 제2 세트(예, S3,S4,S5)를 개방한다. 응용에 따라 위상 P3은 회로의 복잡도를 줄이기 위해 위상 P1과는 동위상이 될 수 있다.
본 발명의 다양한 실시예들은 다른 접근 방법과는 달리 전압 Vgm1을 발생하는 복잡한 아날로그 회로가 없기 때문에 유익하다. 다양한 실시예들은 캐패시터로 간단한 스위치를 이용한다. 그 결과 본 발명의 다양한 실시예들은 소스 폴로워 M1의 게이트에 풀 전압 Vsup을 제공할 수가 있다.
예증의 파형들
도 7은 공급 전압 Vsup, 게이트 전압 Vgm1, 도 2의 LDO의 출력 전압 Vout 간의 파형 관계를 보여주는 도면(700)이다.
도면(700)에서 전압 Vsup은 시간 t1 동안 3 V에서 시작하여 계속 남아있고, 시간 t 동안 3 V 에서 5.5 V 로 상승하며, 시간 t3,t4 동안 5.5 V 에서 2.2 V로 감소하고, 시간 t5 동안 2.2 V에 머무른다. 시간 t1 내지 t5의 전체 시간 동안 전압 Vgm1은 3 V를 계속 유지한다.
시간 t1,t2,t3 동안 Vgm1 - Vsup 이 소스 폴로워 M1의 문턱치 전압 보다 작은 경우, 소스 폴로워 M1는 포화 모드에서 동작하며, 전압 Vsm1인 전압 Vout(예, 트랜지스터 M1의 소스에서의 전압)은 2.5 V에서 일정하게 유지한다. 이것은 전압 Vgm1이 이 시간 동안 변화하지 않고, Vout = Vgm1 -Vgsm1 이므로, Vout는 Vgm1이 변화하지 않으므로 변화하지 않는다. 시간 t4,t5에서 전압 Vsup이 너무 낮게, 예컨대 소정 전압 아래로 강하하거나 혹은 Vgm1 - Vsup가 소스 폴로워 M1의 문턱치 전압 보다 큰 경우, 소스 폴로워 M1는 그의 포화 모드(예, 포화 영역)를 벗어나 스위치 접속 Vsup 및 Vout로서 작용하는 저항처럼 행동하는 저항 모드 또는 트라이오드(triode) 영역 모드에서 동작한다. 그 결과 그의 소스 전압(예, 전압 Vout)은 실질적으로 그의 드레인 전압(예, 전압 Vdm1 또는 전압 Vsup)과 동일한다. 대안적으로 표현하자면 전압 Vout은 전압 Vsup(예, Vout = Vsup)을 따른다. 도면(700)에서 전압 Vgm1 및 전압 Vsup은 시간 t1 동안 중첩 도시되며 전압 Vsup,Vout은 시간 t4,t5 동안 중첩 도시된다. 도시한 바와 같이 본 발명의 다양한 실시예들은 소스 폴로워 M1가 포화 영역에 있는 한 전압 Vsup에 관계없이 정상 전압 Vout을 제공하며 소스 폴로워 M1가 트라이오드 영역에 있으면 전압 Vout은 전압 Vsup을 따른다.
일례의 DC-DC 변환기
도 8은 본 발명의 다양한 실시예들의 기술들을 이용하여 일례의 DC-DC 변환기를 도시하고 있다. 응용에 따라 전압 Vsup은 배터리(예, Vbat)이며 약 3 V - 5.5 V 범위이다. 인덕터 L, 캐패시터 C, 전류원 Is은 변환기(800)를 위한 출력 부하로서 기능한다. 본 발명의 다양한 실시예들은 디지탈 스위칭 출력 Vout을 위한 전치 구동기 NDRV, PDRV를 구동하는 2 개의 내부 공급 전압 LS,HS을 제공한다.
챠지 펌프 제어기 CPctrl는 전압 Vgnm1,Vgpm1을 본 발명의 실시예들에 따른 기술들을 이용하여 2 개의 소스 폴로워 NM1,PM1의 게이트에 제공한다. 예컨대 챠지 펌프 제어기 CPctrl는 소스 폴로워 NM1를 구동하기 위한 2 개의 챠지 펌프, 하나의 챠지 펌프(예, 챠지 펌프(500))와 소스 폴로워 PM1를 구동하기 위한 또 다른 챠지 펌프(예, 챠지 펌프(600))를 포함한다. 소스 폴로워 NM1는 전류를 레벨 시프터 NLVSFT와 전치 구동기 NDRV로 소스공급하고 소스 폴로워 PM1는 전류를 레벨 시프터 PLVSFT와 전치 구동기 PDRV로 싱크한다. 소스 폴로워 NM1는 공급 전압 LS을 제공하고 소스 폴로워 PM1는 공급 전압 HS을 제공한다. 일실시예에서 전압 LS은 최대 2*Vref-Vthn 또는 0 V인 VSS 보다 큰 2*Vref-Vthn 이며, Vthp가 P 소스 폴로워의 문턱치 전압이며 Vthn이 N 소스 폴로워의 문턱치 전압인 경우 전압 HS는 Vsup-2*Vref-Vthn에 지나지 않는다. 이러한 구성에서 공급 전압 LS,HS은 트랜지스터 M5,M4의 게이트 전압을 프로세스에 앞서서(예, 0.13 ㎛ 또는 아래) 드레인 확장 장치(예, 트랜지스터 M4,M5)의 명세 및 신뢰도에 부합하도록 소정의 레벨(예, 2*Vref-Vthn 및 Vsup-2*Vref-Vthn)로 클램프한다. 당업자라면 공급 전압 HS,LS이 사실상 회로(200,300)의 전압 Vout임을 인지할 것이다. 전압 Vgnm1,Vgpm1은 회로(200,300)의 전압 Vgm1이다.
전치 구동기 PDRV,NDRV는 PMOS 트랜지스터 M4와 NMOS 트랜지스터 M5의 게이트를 제각기 구동한다. 트랜지스터 M4,M5는 출력 구동기를 형성하며 함께 전력 단(power stage)으로서 지칭될 수가 있다. 일실시예에서 트랜지스터 M4,M5는 전압 Vsup으로부터 고전압을 허용할 수가 있는 드레인 확장형이다. 예컨대 트랜지스터 M5의 드레인에서의 전압(예, 전압 Vdm5, 도시안됨)은 0 - 5.5 V 범위이나 그의 게이트에서의 전압은 0 - 2.5 V 범위이다. 마찬가지로 트랜지스터 M4의 드레인에서의 전압(예, 전압 Vdm4, 도시안됨)은 0 V와 전압 Vsup 사이이며 트랜지스터 M4의 게이트에서의 전압(예, 전압 Vgm4, 도시안됨)은 Vsup - 2.5 V와 전압 Vsup 사이의 범위이거나 3 V 내지 5.5 V 범위이다. 응용에 따라 트랜지스터 M4,M5는 1A까지의 출력 스위칭을 다루기 충분히 크다.
일실시예에서 DC-DC 변환기(800)를 위해 이용 가능한 공급 논리 레벨은 약 1.0 V이며 레벨 시프터 Plvsft,Nlvsft는 이러한 가용한 전압 1.0 V을 시프트하여 0V와 전압 LS 사이 혹은 전압 HS와 트랜지스터 M4를 위한 전압 Vsup와 HS 사이에서 적절한 전압을 제공한다.
전압 Vp, Vn은 전압 레벨 시프터 Plvsft,Nlvsft를 제각기 제어한다. 일실시예에서 전압 Vp,Vn은 활성의 하이이며 상호 배타적이다. 두 전압은 인덕터 L(와 캐패시터 C 및 출력 전압 Vout)가 트랜지스터 M4를 통해 전압 Vsup에 트랜지스터 M5를 통해 VSS에 연결되는 지를 함께 제어한다. 전압 Vp가 활성화되면(예, 하이), 레벨 시트터 Plvsft가 턴 온되어 인덕터 L, 캐패시터 C는 전압 Vsup으로 충전되며, 전압 Vn이 하이이면 레벨 시프터 Nlvsft가 턴 온되고 인덕터 L 및 캐패시터 C는 접지로 방전된다. 일실시예에서 전압 Vp,Vn의 듀티 사이클은 하이로 충전되거나 혹은 로우로 방전되는 에너지와 출력 전압 Vout을 결정한다.
본 발명의 실시예들의 기술들에 따른 회로(800)에서 챠지 펌프와 소스 폴로워를 이용하는 것은 출력이 헤비(heavy) 스위치을 경험하는 경우 회로(800)가 다량의 전력을 소비하지 않으므로 효율적이다. 또한 다양한 실시예들은 대(大) 용량성 부하를 구동하도록 솔리드(solid) 공급 전압 LS,HS를 제공한다. 소스 폴로워 NM1,PM1의 DC 전력 소모는 매우 작다.
도 9는 전압 Vsup, Vgm1과 관련하여 회로(300)의 전압 HS(예, 도 8) 또는 전압 Vout의 행동을 보여주는 파형도(900)이다. 시간 t1 내지 t4에서 전압이 Vgm1>Vthp(소스 폴로워 M1의 문턱치 전압) 혹은 Vsup>2*Vref + Vthp 인 경우 PMOS 트랜지스터인 소스 폴로워 M1는 포화 영역에 있고 Vout = Vgm1 + Vgsm1(소스 폴로워 M1의 게이트 및 소스 양단간의 전압)이다. Vgm1<Vthp 또는 Vsup<2*Vref+Vthp인 경우 시간 t5,t6에서 소스 폴로워 M1은 트라이오드 영역에 있고 Vout=0V이다. 이를 달리 표현하자면 각각의 시간 t1 내지 t6에서 전압 관계는 다음과 같다.
t1:Vgm1>Vthp, Vout=Vgm1+Vgsm1
t2,t3:Vgm1>Vthp, Vout=Vgm1+Vgms1
t4:Vgm1>Vthp, Vout=Vgm1+Vgms1
t5:Vgm1<Vthp, Vout=0V
t6:Vgm1<Vthp, Vout=0V
위에서 나타낸 바와 같이 소스 폴로워 M1는 시간 t1 내지 t4에서 포화 모드에 있고 시간 t5,t6에서 트라이오드 모드에 있다.
본 발명의 다수의 실시예가 기술되었다. 그럼에도 불구하고 본 발명의 사상 및 범위를 일탈하지 않는 각종 수정이 행해질 수가 있음을 이해할 것이다. 예컨대 전압 Vref을 2배로 하는 회로(500)에서 챠지 펌프 CP는 일례로 사용되고 있으며 상이한 전압 레벨(전압 Vref을 복수배로하고, 부가하거나 Vsup에서 Vref를 감하는)을 제공하는 다른 챠지 펌프는 본 발명의 실시예들의 범위 내에 있다. 각종 트랜지스터들이 NMOS로 도시되며 일부 다른 트랜지스터들이 PMOS로 도시되고 있으나 본 발명은 트랜지스터 유형(예, NMOS 또는 PMOS)의 선택이 필요성, 편의 등에 기초한 설계 선택의 문제이기 때문에 이러한 구성에 제한되지 않는다. 본 발명의 실시예들은 변형예 및 트랜지스터 유형의 조합으로 응용 가능하다. 일부 신호가 일부 트랜지스터를 동작하기 위한 특정 논리 레벨로 도시되고 있으나 이러한 레벨 및 트랜지스터를 선택하는 것 또한 설계 선택의 문제이며, 본 발명의 실시예들은 상이한 설계 선택으로 응용 가능하다.
상이한 실시예들을 조합하는 실시예들은 본 발명의 범위 내에 있으며 당업자에게는 이러한 개시내용을 검토하면 자명한 것이다.
100,200,300,400,500 레귤레이터
600 챠지 펌프

Claims (12)

  1. 레귤레이터로서,
    양의 단자에서 기준 전압을 리시브하기 적합한 증폭기와,
    마스터 소스 폴로워에서, 상기 증폭기의 출력은 상기 마스터 소스 폴로워의게이트를 구동하기 적합하고, 상기 마스터 소스 폴로워의 소스는 상기 증폭기의 음의 단자에 결합되는 것인 마스터 소스 폴로워와,
    적어도 하나의 슬레이브 소스 폴로어에서, 상기 적어도 하나의 소스 폴로워의 게이트는 상기 마스터 소스 폴로워의 게이트와 공유되며, 상기 적어도 하나의 소스 폴로워의 소스는 레귤레이터를 위한 출력으로서 기능하기 적합한 것인 적어도 하나의 슬레이브 소스 폴로워
    를 포함하는 레귤레이터.
  2. 제1항에 있어서, 상기 적어도 하나의 슬레이브 소스 폴로워의 적어도 하나의 슬레이브 소스 폴로워는 상기 마스터 소스 폴로워 보다 크며, 병렬로 결합되는 것인 레귤레이터.
  3. 레귤레이터로서,
    전압을 제공하기 적합한 챠지 펌프와,
    마스터 소스 폴로워의 게이트에서 전압을 리시브하기 적합한 마스터 소스 폴로워를 포함하며, 상기 마스터 소스 폴로워의 소스는 레귤레이터의 출력 전압을 제공하기 적합하고, 상기 마스터 소스 폴로워는 마스터 소스 폴로워의 게이트에서의 전압이 실질적으로 일정한 제1 모드에서 동작하고 출력 전압이 상기 마스터 소스 폴로워에 공급된 전압을 실질적으로 따르는 제2 모드에서 동작하도록 구성되는 것인 레귤레이터.
  4. 제3항에 있어서, 적어도 하나의 슬레이브 소스 폴로워를 더 포함하며, 상기 챠지 펌프는 기준 전압에 기초한 전압을 제공하기 적합하고, 상기 적어도 하나의 소스 폴로워의 게이트는 상기 마스터 소스 폴로워의 게이트와 공유되는 것인 레귤레이터.
  5. 제3항에 있어서, 피드백 전압에 기초해서 상기 챠지 펌프를 제어하도록 구성된 회로를 더 포함하고, 상기 챠지 펌프를 제어하는 회로는 클록에 기초해서 동작하도록 더 구성되며, 상기 피드백 전압은 상기 마스터 소스 폴로워의 게이트 또는 소스 중 어느 하나로부터 비롯되게 구성되는 것인 레귤레이터.
  6. DC-DC 변환기로서,
    제1 소스 폴로워의 게이트에 제1 전압을 제공하기 적합한 제1 챠지 펌프에서, 상기 제1 소스 폴로워의 제1 소스는 제1 회로를 구동하는 제1 공급 전압을 제공하기 적합한 것인 제1 챠지 펌프와,
    제2 소스 폴로워의 게이트에 전압을 제공하기 적합한 제2 챠지 펌프에서, 상기 제2 소스 폴로워의 제2 소스는 제2 회로를 구동하는 제2 공급 전압을 제공하기 적합한 것인 제2 챠지 펌프
    를 포함하는 DC-DC 변환기.
  7. 제6항에 있어서, 상기 제1 소스 폴로워는 N 타입이며 상기 제2 소스 폴로워는 P 타입인 것인 DC-DC 변환기.
  8. 제6항에 있어서, 상기 제1 회로에 의해서 구동된 제1 확장형 드레인 트랜지스터와 상기 제2 회로에 의해서 구동되기 적합한 제2 확장형 드레인 트랜지스터를 더 포함하는 것인 DC-DC 변환기.
  9. 제6항에 있어서, 상기 제1 공급 전압은 접지 보다 높은 제3 전압을 포함하기 적합하며 상기 제2 공급 전압은 DC-DC 변환기에 공급된 전압 보다 낮은 제4 전압을 포함하기 적합한 것인 DC-DC 변환기.
  10. 게이트 전압을 리시브하는 게이트와, 출력 전압을 제공하는 소스와, 드레인을 가진 소스 폴로워를 제공하는 것과,
    챠지 펌프를 이용하여 상기 게이트에 제1 정전압 레벨을 제공하는 것과,
    상기 소스 폴로워로 하여금 제1 모드에서 동작 가능하게 함으로써 제2 정전압 레벨에서 출력 전압을 갖게 되는 것과,
    상기 소스 폴로워로 하여금 제1 모드에서 나와 제2 모드에서 동작 가능하게 함으로써 출력 전압이 실질적으로 공급 전압을 따르게 하는 것을 가능하게 하는 것을 포함하는 방법.
  11. 제10항에 있어서, 상기 소스 폴로워는 게이트 전압 마이너스 공급 전압이 상기 소스 폴로워의 문턱치 전압 보다 작은 경우 제1 모드에서 동작하며 게이트 전압 마이너스 공급 전압이 상기 소스 폴로워의 문턱치 전압 보다 큰 경우 제2 동작 모드에서 동작하는 것인 방법.
  12. 제10항에 있어서, 피드백 전압에 기초해서 상기 챠지 펌프를 더 제어하며, 상기 피드백 전압은 상기 소스 폴로워의 게이트 또는 소스에서 비롯되는 것인 방법.
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