JP2003124757A - アーリー効果の影響を低減する方法および装置 - Google Patents
アーリー効果の影響を低減する方法および装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
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- H03—ELECTRONIC CIRCUITRY
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/14—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of neutralising means
Abstract
(57)【要約】
【課題】 ３端子デバイスを含む回路の性能を向上させ
る方法を提供する。 【解決手段】 ３端子デバイス１０を含む回路の動作に
おける、例えばＦＥＴのような３端子デバイスに関係す
るアーリー効果の影響を低減する。この影響の低減のた
め、３端子デバイスに起因するアーリー効果成分を低減
するための制御部３０を設け、これによって、デバイス
の第１の端子（例えばゲート）に受ける入力信号に関係
した第１の信号に応答して、デバイスの第２の端子（例
えばドレイン）の電位を制御することによって、デバイ
スの第２端子（ドレイン）と第３端子（例えばソース）
との間の電位差を実質上一定にする。
る方法を提供する。 【解決手段】 ３端子デバイス１０を含む回路の動作に
おける、例えばＦＥＴのような３端子デバイスに関係す
るアーリー効果の影響を低減する。この影響の低減のた
め、３端子デバイスに起因するアーリー効果成分を低減
するための制御部３０を設け、これによって、デバイス
の第１の端子（例えばゲート）に受ける入力信号に関係
した第１の信号に応答して、デバイスの第２の端子（例
えばドレイン）の電位を制御することによって、デバイ
スの第２端子（ドレイン）と第３端子（例えばソース）
との間の電位差を実質上一定にする。
Description
【０００１】
【発明の属する技術分野】本発明は、３端子デバイスを
使用する方法およびこれを使用した回路に関するもので
ある。また、本発明は、３端子デバイスのアーリー効果
による影響を低減するための方法および回路、並びにこ
の方法または回路を利用したバッファ等の回路に関する
ものである。
使用する方法およびこれを使用した回路に関するもので
ある。また、本発明は、３端子デバイスのアーリー効果
による影響を低減するための方法および回路、並びにこ
の方法または回路を利用したバッファ等の回路に関する
ものである。
【０００２】
【従来の技術】従来、高精度のバッファリングには、オ
ペアンプを用いた閉ループのバッファが用いられ、また
エミッタフォロアに代表される開ループのバッファも用
いられていた。
ペアンプを用いた閉ループのバッファが用いられ、また
エミッタフォロアに代表される開ループのバッファも用
いられていた。
【０００３】
【発明が解決しようとする課題】しかし、オペアンプを
用いた閉ループのバッファは、フィードバックループを
有するため、高速化が難しかった。また、このような閉
ループ・バッファは、バイポーラプロセスを用いたもの
でも、市販の汎用ＩＣでは、数十ｎｓ程度のセトリング
時間を実現するのがやっとであり、その1桁下の数ｎｓ
のセトリング時間を実現するのは困難であった。まし
て、ＣＭＯＳプロセスを用いた閉ループ・バッファで
は、数ｎｓのセトリング時間を実現することは、望むべ
くもなかった。さらに詳しく述べると、図１には、オペ
アンプを用いた閉ループのバッファの一般的構成例を示
している。オペアンプの非反転入力端子が信号入力であ
り、信号出力をそのまま反転入力端子につなぎ、帰還率
１のフィードバックをかけている。これでゲイン１倍の
バッファ（ボルテージフォロア）となる。オペアンプ動
作により、非反転入力と反転入力の電圧は、若干のオフ
セットはあるにしても、ほぼ等しくなるので、出力が入
力に完全に追随し、ゲインエラーや高調波歪みなどの精
度はかなり良い。一方、通常、オペアンプは数個以上の
トランジスタからなり、信号経路にもそれなりの数のト
ランジスタが含まれ、またフィードバックをかけて用い
られるので、余程特殊なプロセスを用いない限り、高速
動作は望めない。さらに、オフセットを減らすために、
アンプのＤＣゲインを上げたり、入力差動トランジスタ
のサイズを大きくしたりすれば、ますますスピードは落
ちてくる。最先端のＣＭＯＳプロセスを用いても、１２
bitのセトリングを数ｎｓで実現するのは至難の業であ
る。
用いた閉ループのバッファは、フィードバックループを
有するため、高速化が難しかった。また、このような閉
ループ・バッファは、バイポーラプロセスを用いたもの
でも、市販の汎用ＩＣでは、数十ｎｓ程度のセトリング
時間を実現するのがやっとであり、その1桁下の数ｎｓ
のセトリング時間を実現するのは困難であった。まし
て、ＣＭＯＳプロセスを用いた閉ループ・バッファで
は、数ｎｓのセトリング時間を実現することは、望むべ
くもなかった。さらに詳しく述べると、図１には、オペ
アンプを用いた閉ループのバッファの一般的構成例を示
している。オペアンプの非反転入力端子が信号入力であ
り、信号出力をそのまま反転入力端子につなぎ、帰還率
１のフィードバックをかけている。これでゲイン１倍の
バッファ（ボルテージフォロア）となる。オペアンプ動
作により、非反転入力と反転入力の電圧は、若干のオフ
セットはあるにしても、ほぼ等しくなるので、出力が入
力に完全に追随し、ゲインエラーや高調波歪みなどの精
度はかなり良い。一方、通常、オペアンプは数個以上の
トランジスタからなり、信号経路にもそれなりの数のト
ランジスタが含まれ、またフィードバックをかけて用い
られるので、余程特殊なプロセスを用いない限り、高速
動作は望めない。さらに、オフセットを減らすために、
アンプのＤＣゲインを上げたり、入力差動トランジスタ
のサイズを大きくしたりすれば、ますますスピードは落
ちてくる。最先端のＣＭＯＳプロセスを用いても、１２
bitのセトリングを数ｎｓで実現するのは至難の業であ
る。
【０００４】一方、エミッタフォロアのような開ループ
・バッファでは、高速である反面、ゲインエラーや高調
波歪みが大きいといった精度上の問題があった。詳細に
述べると、図２に、ＮＭＯＳトランジスタＭ１を用いた
ソースフォロアの一般的構成を示している。Ｍ１のゲー
トが信号入力であり、ドレインは電源に接地されてお
り、ソースは定電流源を介してグラウンドに終端されて
いる。ソースが信号出力である。また、バックゲート
は、精度向上のためソースに吊っている。この構成で
は、入力インピーダンスはほぼ無限大になり、出力イン
ピーダンスはＭ１のｇ m（トランスコンダクタンス）の
逆数となり、かなり小さくなる。また、出力シンク電流
は、最大で定電流源の大きさＩになり、出力ソース電流
の最大は、それよりはるかに大きい。このため、ソース
フォロアは、ドライブ能力の大きなバッファ（緩衝器）
として用いられる。入力信号レベルと出力信号レベル
は、Ｍ１のゲート−ソース間電圧(Ｖgs)分ずれるが、Ｖ
gsが常にほぼ一定ならば、単なるＤＣシフトとなり、出
力は入力に完全に追随するので、ゲイン１倍のバッファ
となる。ＤＣシフト自体は、恒常的オフセットであり、
あまり問題にはならず、特にＡＣカップリングの入る用
途などでは、全く問題にならない。
・バッファでは、高速である反面、ゲインエラーや高調
波歪みが大きいといった精度上の問題があった。詳細に
述べると、図２に、ＮＭＯＳトランジスタＭ１を用いた
ソースフォロアの一般的構成を示している。Ｍ１のゲー
トが信号入力であり、ドレインは電源に接地されてお
り、ソースは定電流源を介してグラウンドに終端されて
いる。ソースが信号出力である。また、バックゲート
は、精度向上のためソースに吊っている。この構成で
は、入力インピーダンスはほぼ無限大になり、出力イン
ピーダンスはＭ１のｇ m（トランスコンダクタンス）の
逆数となり、かなり小さくなる。また、出力シンク電流
は、最大で定電流源の大きさＩになり、出力ソース電流
の最大は、それよりはるかに大きい。このため、ソース
フォロアは、ドライブ能力の大きなバッファ（緩衝器）
として用いられる。入力信号レベルと出力信号レベル
は、Ｍ１のゲート−ソース間電圧(Ｖgs)分ずれるが、Ｖ
gsが常にほぼ一定ならば、単なるＤＣシフトとなり、出
力は入力に完全に追随するので、ゲイン１倍のバッファ
となる。ＤＣシフト自体は、恒常的オフセットであり、
あまり問題にはならず、特にＡＣカップリングの入る用
途などでは、全く問題にならない。
【０００５】いま、このソースフォロアが、スイッチト
キャパシタ回路などの容量性の負荷をドライブする場合
を考える。この場合、出力電圧が完全にセトリングした
状態では、出力電流がゼロとなるので、定電流源の電流
ＩはすべてトランジスタＭ１を流れる。このとき、電流
Ｉは、Ｍ１のゲート−ソース間電圧（Ｖgs）、ドレイン
−ソース間電圧（Ｖds）とボディ（バックゲート）−ソ
ース間電圧（Ｖbs）との関数となる。すなわち、電流Ｉ
は式１で表すことができる。
キャパシタ回路などの容量性の負荷をドライブする場合
を考える。この場合、出力電圧が完全にセトリングした
状態では、出力電流がゼロとなるので、定電流源の電流
ＩはすべてトランジスタＭ１を流れる。このとき、電流
Ｉは、Ｍ１のゲート−ソース間電圧（Ｖgs）、ドレイン
−ソース間電圧（Ｖds）とボディ（バックゲート）−ソ
ース間電圧（Ｖbs）との関数となる。すなわち、電流Ｉ
は式１で表すことができる。
【０００６】
【数１】
Ｉ＝ｆ（Ｖgs，Ｖds，Ｖbs） （１）
この電流Ｉが常に一定であると仮定すると、Ｖgs＝一定
となるためには、Ｖds＝一定でかつＶbs＝一定であれば
よい。いまバックゲートをソースに吊っているので、常
にＶbs＝０となる。しかし、ドレインを電源(一定)に吊
っているため、入力信号に追随して出力信号（ソースの
電圧）が動くと、ほぼそれに比例してＶdsも変化してし
まう。電流ＩのＶdsに対する感度はそれほど大きくはな
く、ＩはほぼＶgsで決まるが、入力信号の変化が大きい
と、Ｖdsの変化の影響が無視できない。すなわち、上記
の関係式において、Ｉ＝一定のとき、入力信号に追随し
て、Ｖdsが変化するので、Ｖgsも若干変化してしまう。
そのためゲインエラーが生ずる。またＶgsの信号依存性
が完全にリニアではないので、出力に高調波歪みが生ず
る。したがって、図２の構成の回路では、信号経路に含
まれるトランジスタが一つしかないため、根本的に高速
動作が望めるが、上記のごとく精度上の問題が付きまと
う。
となるためには、Ｖds＝一定でかつＶbs＝一定であれば
よい。いまバックゲートをソースに吊っているので、常
にＶbs＝０となる。しかし、ドレインを電源(一定)に吊
っているため、入力信号に追随して出力信号（ソースの
電圧）が動くと、ほぼそれに比例してＶdsも変化してし
まう。電流ＩのＶdsに対する感度はそれほど大きくはな
く、ＩはほぼＶgsで決まるが、入力信号の変化が大きい
と、Ｖdsの変化の影響が無視できない。すなわち、上記
の関係式において、Ｉ＝一定のとき、入力信号に追随し
て、Ｖdsが変化するので、Ｖgsも若干変化してしまう。
そのためゲインエラーが生ずる。またＶgsの信号依存性
が完全にリニアではないので、出力に高調波歪みが生ず
る。したがって、図２の構成の回路では、信号経路に含
まれるトランジスタが一つしかないため、根本的に高速
動作が望めるが、上記のごとく精度上の問題が付きまと
う。
【０００７】以上の議論は、ＰＭＯＳトランジスタを用
いた図３のソースフォロアにも全く同様に当てはまり、
さらに、ＮＰＮ、ＰＮＰなどのバイポーラトランジスタ
を用いたエミッタフォロアにも当てはまる。
いた図３のソースフォロアにも全く同様に当てはまり、
さらに、ＮＰＮ、ＰＮＰなどのバイポーラトランジスタ
を用いたエミッタフォロアにも当てはまる。
【０００８】したがって、本発明の目的は、３端子デバ
イスを含む回路の動作の高速化かつ高精度化等の所定の
目標を達成するのに使用できる、３端子デバイスを使用
する方法、およびこの方法を使用した回路を提供するこ
とである。
イスを含む回路の動作の高速化かつ高精度化等の所定の
目標を達成するのに使用できる、３端子デバイスを使用
する方法、およびこの方法を使用した回路を提供するこ
とである。
【０００９】本発明の別の目的は、３端子デバイスを含
む回路の動作の高速化かつ高精度化等の所定の目標を達
成するのに使用できる、アーリー効果成分低減の方法お
よび回路を提供することである。
む回路の動作の高速化かつ高精度化等の所定の目標を達
成するのに使用できる、アーリー効果成分低減の方法お
よび回路を提供することである。
【００１０】本発明のさらに別の目的は、アーリー効果
成分低減法を用いた信号バッファの方法および回路を提
供することである。さらに、本発明の別の目的は、上記
のようなバッファ回路を用いた各種の信号処理回路を提
供することである。
成分低減法を用いた信号バッファの方法および回路を提
供することである。さらに、本発明の別の目的は、上記
のようなバッファ回路を用いた各種の信号処理回路を提
供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の３端子デバイスを使用する方法は、該３端
子デバイスを含む回路の動作における、前記３端子デバ
イスに関係するアーリー効果の影響を低減すること、を
特徴とする。
め、本発明の３端子デバイスを使用する方法は、該３端
子デバイスを含む回路の動作における、前記３端子デバ
イスに関係するアーリー効果の影響を低減すること、を
特徴とする。
【００１２】この本発明においては、前記アーリー効果
の影響の低減は、前記回路の動作を高速かつ精度を高く
するために行うことができる。また、前記３端子デバイ
スの第１、第２および第３の端子の全てを無接地状態で
使用するようにすることができる。さらに、前記３端子
デバイスは、入力端子として機能する第１の端子と、第
２の端子と、出力端子として機能する第３の端子とを有
し、前記３端子デバイスの前記第２端子を非接地状態で
使用するか、あるいは前記第１端子および第３端子も非
接地で使用することにより、前記３端子デバイスを無接
地状態で動作させるようにすることができる。この場
合、前記第２端子と前記第３端子間の第１電位差を、前
記入力信号の変化に拘わらず実質上一定に保持するよう
にすることができる。
の影響の低減は、前記回路の動作を高速かつ精度を高く
するために行うことができる。また、前記３端子デバイ
スの第１、第２および第３の端子の全てを無接地状態で
使用するようにすることができる。さらに、前記３端子
デバイスは、入力端子として機能する第１の端子と、第
２の端子と、出力端子として機能する第３の端子とを有
し、前記３端子デバイスの前記第２端子を非接地状態で
使用するか、あるいは前記第１端子および第３端子も非
接地で使用することにより、前記３端子デバイスを無接
地状態で動作させるようにすることができる。この場
合、前記第２端子と前記第３端子間の第１電位差を、前
記入力信号の変化に拘わらず実質上一定に保持するよう
にすることができる。
【００１３】また、本発明によるアーリー効果成分低減
方法は、入力端子として機能する第１の端子と、第２の
端子と、出力端子として機能する第３の端子とを有し、
前記第１端子に入力される入力信号に応答して前記第３
端子に出力信号を発生する３端子デバイスにおいて、該
デバイスの出力信号におけるアーリー効果による成分を
低減させるため、第１の端子に受ける前記入力信号に関
係した第１の信号に応答して、前記デバイスの前記第２
端子の電位を制御することによって、前記デバイスの前
記第２端子と前記第３端子との間の第１の電位差（Ｖd
s）を実質上一定にすること、を特徴とする。
方法は、入力端子として機能する第１の端子と、第２の
端子と、出力端子として機能する第３の端子とを有し、
前記第１端子に入力される入力信号に応答して前記第３
端子に出力信号を発生する３端子デバイスにおいて、該
デバイスの出力信号におけるアーリー効果による成分を
低減させるため、第１の端子に受ける前記入力信号に関
係した第１の信号に応答して、前記デバイスの前記第２
端子の電位を制御することによって、前記デバイスの前
記第２端子と前記第３端子との間の第１の電位差（Ｖd
s）を実質上一定にすること、を特徴とする。
【００１４】この本発明においては、前記第１端子と前
記第３端子との間の第２の電位差（Ｖgs）は、前記第２
端子と前記第３端子との間の前記第１電位差（Ｖds）に
対し第１の関数（ｆ1）の関係を有するようにすること
ができる。
記第３端子との間の第２の電位差（Ｖgs）は、前記第２
端子と前記第３端子との間の前記第１電位差（Ｖds）に
対し第１の関数（ｆ1）の関係を有するようにすること
ができる。
【００１５】また、前記制御は、前記第１信号を入力端
子に受けて第２の信号を出力端子に発生することによ
り、前記第１電位差（Ｖds）が前記第２電位差（Ｖgs）
に対し第２の関数（ｆ2）の関係を有するようにするこ
とができる。この場合、前記第２関数は、前記第２電位
差（Ｖgs）を変数とする１次関数、または前記第２電位
差（Ｖgs）を変数とする定数関数、またはこれら１次関
数と定数関数の組み合わせの関数とすることができる。
子に受けて第２の信号を出力端子に発生することによ
り、前記第１電位差（Ｖds）が前記第２電位差（Ｖgs）
に対し第２の関数（ｆ2）の関係を有するようにするこ
とができる。この場合、前記第２関数は、前記第２電位
差（Ｖgs）を変数とする１次関数、または前記第２電位
差（Ｖgs）を変数とする定数関数、またはこれら１次関
数と定数関数の組み合わせの関数とすることができる。
【００１６】また、本発明による、３端子デバイスを含
むバッファ回路を使用して信号をバッファする信号バッ
ファ方法は、前記バッファ回路の動作における前記３端
子デバイスに関係するアーリー効果成分を低減するこ
と、を特徴とする。
むバッファ回路を使用して信号をバッファする信号バッ
ファ方法は、前記バッファ回路の動作における前記３端
子デバイスに関係するアーリー効果成分を低減するこ
と、を特徴とする。
【００１７】この本発明においては、前記３端子デバイ
スは、入力端子として機能する第１の端子と、第２の端
子と、出力端子として機能する第３の端子とを有し、前
記第１端子に入力される入力信号に応答して前記第３端
子に出力信号を発生するようになっており、前記のアー
リー効果成分を低減することは、イ）前記３端子デバイ
スの前記第１端子に、入力信号を受けるステップと、
ロ）前記入力信号に関係した第１の信号を発生するステ
ップと、ハ）前記第１信号に応答して、前記デバイスの
前記第２端子の電位を制御することによって、前記デバ
イスの前記第２端子と前記第３端子との間の第１の電位
差（Ｖds）を実質上一定にするステップと、ニ）前記第
１端子に受けた前記入力信号をバッファした出力信号
を、前記３端子デバイスの前記第３端子から発生するス
テップと、を含むようにできる。
スは、入力端子として機能する第１の端子と、第２の端
子と、出力端子として機能する第３の端子とを有し、前
記第１端子に入力される入力信号に応答して前記第３端
子に出力信号を発生するようになっており、前記のアー
リー効果成分を低減することは、イ）前記３端子デバイ
スの前記第１端子に、入力信号を受けるステップと、
ロ）前記入力信号に関係した第１の信号を発生するステ
ップと、ハ）前記第１信号に応答して、前記デバイスの
前記第２端子の電位を制御することによって、前記デバ
イスの前記第２端子と前記第３端子との間の第１の電位
差（Ｖds）を実質上一定にするステップと、ニ）前記第
１端子に受けた前記入力信号をバッファした出力信号
を、前記３端子デバイスの前記第３端子から発生するス
テップと、を含むようにできる。
【００１８】また、本発明によるアーリー効果成分低減
回路は、入力端子として機能する第１の端子と、第２の
端子と、出力端子として機能する第３の端子とを有し、
前記第１端子に入力される入力信号に応答して前記第３
端子に出力信号を発生する３端子デバイスにおいて、該
デバイスの出力信号におけるアーリー効果による成分を
低減させるため、前記入力信号に関係した第１の信号を
受け、該第１信号に応答して前記デバイスの前記第２端
子の電位を制御する制御手段、を備え、これにより、前
記デバイスの前記第２端子と前記第３端子との間の第１
の電位差（Ｖds）を実質上一定にすることによってアー
リー効果成分を低減すること、を特徴とする。
回路は、入力端子として機能する第１の端子と、第２の
端子と、出力端子として機能する第３の端子とを有し、
前記第１端子に入力される入力信号に応答して前記第３
端子に出力信号を発生する３端子デバイスにおいて、該
デバイスの出力信号におけるアーリー効果による成分を
低減させるため、前記入力信号に関係した第１の信号を
受け、該第１信号に応答して前記デバイスの前記第２端
子の電位を制御する制御手段、を備え、これにより、前
記デバイスの前記第２端子と前記第３端子との間の第１
の電位差（Ｖds）を実質上一定にすることによってアー
リー効果成分を低減すること、を特徴とする。
【００１９】この本発明においては、前記第１端子と前
記第３端子との間の第２の電位差（Ｖgs）は、前記第２
端子と前記第３端子との間の前記第１電位差（Ｖds）に
対し第１の関数（ｆ1）の関係を有するようにできる。
記第３端子との間の第２の電位差（Ｖgs）は、前記第２
端子と前記第３端子との間の前記第１電位差（Ｖds）に
対し第１の関数（ｆ1）の関係を有するようにできる。
【００２０】また、前記制御手段は、前記第１信号を入
力端子に受けて第２の信号を出力端子に発生することに
より、前記第１電位差（Ｖds）が前記第２電位差（Ｖg
s）に対し第２の関数（ｆ2）の関係を有するようにする
ことができる。
力端子に受けて第２の信号を出力端子に発生することに
より、前記第１電位差（Ｖds）が前記第２電位差（Ｖg
s）に対し第２の関数（ｆ2）の関係を有するようにする
ことができる。
【００２１】さらに、前記第２関数は、前記第２電位差
（Ｖgs）を変数とする１次関数、または前記第２電位差
（Ｖgs）を変数とする定数関数、またはこれら１次関数
と定数関数の組み合わせの関数とすることができる。
（Ｖgs）を変数とする１次関数、または前記第２電位差
（Ｖgs）を変数とする定数関数、またはこれら１次関数
と定数関数の組み合わせの関数とすることができる。
【００２２】また、本発明によるバッファ回路は、上記
のアーリー効果成分低減回路を備えたことを特徴とす
る。また、本発明によるアナログ回路、あるいはミック
スド・シグナル回路は、上記バッファを回路を含むこと
を特徴とする。
のアーリー効果成分低減回路を備えたことを特徴とす
る。また、本発明によるアナログ回路、あるいはミック
スド・シグナル回路は、上記バッファを回路を含むこと
を特徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照して、本発明を
詳細に説明する。先ず、図４を参照して、本発明による
３端子デバイス使用の基本的概念について説明する。図
４は、３端子デバイス（図示せず）を含む任意の信号処
理回路１と、この信号処理回路を高性能化するためのア
ーリー効果影響低減回路３と、から成る回路Ａを示して
いる。この信号処理回路としては、バッファ回路、この
バッファ回路を含むアナログ回路あるいはミックスド・
シグナル回路、その他の処理回路、等が含まれる。この
信号処理回路１は、入力端子５に入力信号を受け、そし
て出力端子７に入力信号を処理した後の出力信号を発生
する。この信号処理回路１に接続したアーリー効果影響
低減回路３は、信号処理回路１における信号処理の速
度、精度等の性能を向上させるため、本発明に従い、上
記３端子デバイスのアーリー効果による影響を低減させ
るように動作する。
詳細に説明する。先ず、図４を参照して、本発明による
３端子デバイス使用の基本的概念について説明する。図
４は、３端子デバイス（図示せず）を含む任意の信号処
理回路１と、この信号処理回路を高性能化するためのア
ーリー効果影響低減回路３と、から成る回路Ａを示して
いる。この信号処理回路としては、バッファ回路、この
バッファ回路を含むアナログ回路あるいはミックスド・
シグナル回路、その他の処理回路、等が含まれる。この
信号処理回路１は、入力端子５に入力信号を受け、そし
て出力端子７に入力信号を処理した後の出力信号を発生
する。この信号処理回路１に接続したアーリー効果影響
低減回路３は、信号処理回路１における信号処理の速
度、精度等の性能を向上させるため、本発明に従い、上
記３端子デバイスのアーリー効果による影響を低減させ
るように動作する。
【００２４】図７には、３端子デバイスのアーリー効果
の影響を低減するための回路を詳細に示している。図７
に示すように、３端子デバイス１０に対し、アーリー効
果影響低減回路３の１実施形態として制御部３０を設け
ている。３端子デバイス１０は、ゲート、ドレイン、ソ
ースをもつＦＥＴ、あるいはベース、コレクタ、エミッ
タを有するバイポーラトランジスタであり、そしてゲー
トまたはベースが第１端子１２として、ドレインまたは
コレクタが第２端子１４として、ソースまたはエミッタ
が第３端子１６として機能する。
の影響を低減するための回路を詳細に示している。図７
に示すように、３端子デバイス１０に対し、アーリー効
果影響低減回路３の１実施形態として制御部３０を設け
ている。３端子デバイス１０は、ゲート、ドレイン、ソ
ースをもつＦＥＴ、あるいはベース、コレクタ、エミッ
タを有するバイポーラトランジスタであり、そしてゲー
トまたはベースが第１端子１２として、ドレインまたは
コレクタが第２端子１４として、ソースまたはエミッタ
が第３端子１６として機能する。
【００２５】ここで、図５を参照して、３端子デバイス
である電界効果トランジスタＦＥＴのアーリー効果につ
いて説明する。ＦＥＴのドレイン電流ＩDは、飽和状態
では式２で表すことができる。
である電界効果トランジスタＦＥＴのアーリー効果につ
いて説明する。ＦＥＴのドレイン電流ＩDは、飽和状態
では式２で表すことができる。
【００２６】
【数２】
【００２７】ここで、μは易動度、ＣOXはゲート−ボデ
ィ間の単位容量、Ｗはチャンネル幅、Ｌはチャンネル
長、Ｖgsはゲート−ソース間電圧ＶTはスレッシュホー
ルド電圧１／λはアーリー電圧Ｖdsはドレイン−ソース
間電圧である。
ィ間の単位容量、Ｗはチャンネル幅、Ｌはチャンネル
長、Ｖgsはゲート−ソース間電圧ＶTはスレッシュホー
ルド電圧１／λはアーリー電圧Ｖdsはドレイン−ソース
間電圧である。
【００２８】図５に示したように、ドレイン電流Ｉ
Dは、Ｖdsがある値より上の飽和状態では、点線で示し
たようにほほ一定となるが、アーリー効果により、実線
で示すようにＶdsの増加にしたがってわずかに大きくな
る。このドレイン電流におけるアーリー効果成分は、式
２のλＶdsに起因するものであって、この式から分かる
ように、Ｖdsに比例している。３端子デバイスにおける
このアーリー効果成分を低減するため、制御部３０は、
３端子デバイスの第１端子に受けた入力信号に関係した
第１の信号を受けるように接続した入力端子３２を有
し、そしてこの出力端子３４は、その第１信号に応答し
て３端子デバイス１０の第２端子１４の電位を制御す
る。これにより、制御部３０は、３端子デバイス１０の
第２端子１４と第３端子１６との間の第１の電位差（例
えば、ＦＥＴのＶds）を実質上一定にすることによっ
て、式２から分かるようにアーリー効果成分を低減す
る。
Dは、Ｖdsがある値より上の飽和状態では、点線で示し
たようにほほ一定となるが、アーリー効果により、実線
で示すようにＶdsの増加にしたがってわずかに大きくな
る。このドレイン電流におけるアーリー効果成分は、式
２のλＶdsに起因するものであって、この式から分かる
ように、Ｖdsに比例している。３端子デバイスにおける
このアーリー効果成分を低減するため、制御部３０は、
３端子デバイスの第１端子に受けた入力信号に関係した
第１の信号を受けるように接続した入力端子３２を有
し、そしてこの出力端子３４は、その第１信号に応答し
て３端子デバイス１０の第２端子１４の電位を制御す
る。これにより、制御部３０は、３端子デバイス１０の
第２端子１４と第３端子１６との間の第１の電位差（例
えば、ＦＥＴのＶds）を実質上一定にすることによっ
て、式２から分かるようにアーリー効果成分を低減す
る。
【００２９】図６を参照して、３端子デバイス１０と制
御部３０の動作について詳細に説明する。ここで、３端
子デバイス１０がＦＥＴであるとして説明する。図６
は、ＦＥＴを図２に示すソースフォロア接続で使用した
場合に、その各端子電圧を示している。入力信号である
ゲート電圧Ｖgが、図示のような直流電圧に正弦波が重
畳された波形を有するとした場合、ソース電圧Ｖsは、
ゲート−ソース間電圧Ｖgsだけゲート電圧Ｖgから低い
が、ゲート電圧Ｖgと同じ波形を有している。ドレイン
電圧Ｖdは、図２の従来のソースフォロア回路では、電
源電圧VDDに等しいＶ Dである。
御部３０の動作について詳細に説明する。ここで、３端
子デバイス１０がＦＥＴであるとして説明する。図６
は、ＦＥＴを図２に示すソースフォロア接続で使用した
場合に、その各端子電圧を示している。入力信号である
ゲート電圧Ｖgが、図示のような直流電圧に正弦波が重
畳された波形を有するとした場合、ソース電圧Ｖsは、
ゲート−ソース間電圧Ｖgsだけゲート電圧Ｖgから低い
が、ゲート電圧Ｖgと同じ波形を有している。ドレイン
電圧Ｖdは、図２の従来のソースフォロア回路では、電
源電圧VDDに等しいＶ Dである。
【００３０】しかし、本発明では、点線で示したよう
に、ゲート電圧Ｖgの波形に追従した波形で、しかもド
レイン−ソース間電圧が一定となるようにする。言い換
えれば、従来技術のソースフォロアでは、ドレイン端子
を接地しているが、本発明では、ドレイン端子を無接地
状態で使用し、そしてソースフォロア構成においては、
ゲート、ドレインおよびソースの全ての端子を無接地状
態で使用する。すなわち、本発明では、３端子デバイス
を無接地状態で使用することも特徴としている。これに
より、ドレイン電圧を制御することによって、ドレイン
−ソース間電圧を一定に保持するようにする。ドレイン
−ソース間電圧を一定にすることにより、アーリー効果
による影響、すなわちドレイン電流のアーリー効果成分
を低減させることができる。尚、従来技術では、図６に
見られるように、ゲート電圧Ｖgの電圧変化に依存して
ドレイン−ソース間電圧が大幅に変化していることが分
かる。
に、ゲート電圧Ｖgの波形に追従した波形で、しかもド
レイン−ソース間電圧が一定となるようにする。言い換
えれば、従来技術のソースフォロアでは、ドレイン端子
を接地しているが、本発明では、ドレイン端子を無接地
状態で使用し、そしてソースフォロア構成においては、
ゲート、ドレインおよびソースの全ての端子を無接地状
態で使用する。すなわち、本発明では、３端子デバイス
を無接地状態で使用することも特徴としている。これに
より、ドレイン電圧を制御することによって、ドレイン
−ソース間電圧を一定に保持するようにする。ドレイン
−ソース間電圧を一定にすることにより、アーリー効果
による影響、すなわちドレイン電流のアーリー効果成分
を低減させることができる。尚、従来技術では、図６に
見られるように、ゲート電圧Ｖgの電圧変化に依存して
ドレイン−ソース間電圧が大幅に変化していることが分
かる。
【００３１】次に、制御部３０の制御の具体的な方法に
ついて、図２の従来技術のソースフォロア回路を参照し
て説明する。本発明では、上記の式（１）のＶdsを入力
信号であるゲート電圧Ｖgによらずほぼ一定になるよう
にすることであり、そのためにソースフォロアのトラン
ジスタＭ１のドレインが入力レベルに追随して変化する
ようにする。具体的には、前述のように、式１におい
て、Ｖbs＝０でI＝一定としたとき、ｆ（Ｖgs，Ｖds）
＝定数となるため、式１は、式３と書き直せる。
ついて、図２の従来技術のソースフォロア回路を参照し
て説明する。本発明では、上記の式（１）のＶdsを入力
信号であるゲート電圧Ｖgによらずほぼ一定になるよう
にすることであり、そのためにソースフォロアのトラン
ジスタＭ１のドレインが入力レベルに追随して変化する
ようにする。具体的には、前述のように、式１におい
て、Ｖbs＝０でI＝一定としたとき、ｆ（Ｖgs，Ｖds）
＝定数となるため、式１は、式３と書き直せる。
【００３２】
【数３】
Ｖgs＝ｆ1（Ｖds） （３）
すなわち、Ｖgsは、Ｖdsの関数ｆ1で表される。ここ
で、Ｖgs＝一定とするには、Ｖds＝一定とすればよい。
すなわち、このＶgsを入力信号であるゲート電圧Ｖgに
拘わらず一定に保つには、Ｖdsを一定にすればよい。こ
のため、
で、Ｖgs＝一定とするには、Ｖds＝一定とすればよい。
すなわち、このＶgsを入力信号であるゲート電圧Ｖgに
拘わらず一定に保つには、Ｖdsを一定にすればよい。こ
のため、
【００３３】
【数４】Ｖds＝ｆ2（Ｖgs） （４）
とする制御を、図２のソースフォロアに追加すれば、以
下となる。
下となる。
【００３４】
【数５】
Ｖgs＝ｆ1（ｆ2（Ｖgs））＝ｆ３（Ｖgs） （５）
ここで、Ｖgsについて式５を解くと、以下となる。
【００３５】
【数６】
Ｖgs＝一定 （６）
以上から、式４のようにＶdsをＶgsの関数とすれば、式
６で示すようにゲート−ソース間電圧Ｖgsを一定にする
ことができる。
６で示すようにゲート−ソース間電圧Ｖgsを一定にする
ことができる。
【００３６】したがって、本発明では、図７に示す制御
部３０において、式４における関数ｆ2を実現する。こ
こで、関数ｆ2の例としては、定数関数、１次関数、ま
たはこれら１次関数と定数関数の組み合わせの関数が含
まれる。すなわち、ｆ2は、定数関数ｆ2＝ｋとしたり
（但しｋは定数）、１次関数ｆ2＝ｘとしたり（但しｘ
＝Ｖgs）、あるいは１次関数と定数関数の組み合わせで
あるｆ2＝ｘ＋ｋとすることができる。さらにまた、ｆ2
は、適当な場合には、その他の任意の関数とすることも
できる。
部３０において、式４における関数ｆ2を実現する。こ
こで、関数ｆ2の例としては、定数関数、１次関数、ま
たはこれら１次関数と定数関数の組み合わせの関数が含
まれる。すなわち、ｆ2は、定数関数ｆ2＝ｋとしたり
（但しｋは定数）、１次関数ｆ2＝ｘとしたり（但しｘ
＝Ｖgs）、あるいは１次関数と定数関数の組み合わせで
あるｆ2＝ｘ＋ｋとすることができる。さらにまた、ｆ2
は、適当な場合には、その他の任意の関数とすることも
できる。
【００３７】次に、図８−図１３を参照して、本発明の
アーリー効果成分低減回路を組み込んだバッファ回路の
実施形態について説明する。図８および図９のバッファ
回路は、アーリー効果成分低減に使用する関数ｆ2が定
数関数である場合の実施形態であり、そして図８は、３
端子デバイス１０として使用するＦＥＴがＮ形の回路を
示し、他方、図９は、Ｐ形の回路の場合を示している。
先ず、図８のバッファ回路は、Ｎ形のＭＯＳＦＥＴ１０
０を含む主たるＮＭＯＳソースフォロアＳＦ１に対し、
Ｐ形のＭＯＳＦＥＴ３００を含むＰＭＯＳのソースフォ
ロアＳＦ２を付加し、そしてＦＥＴ１００のドレインを
ＦＥＴ３００の出力レベルにクランプしている。この場
合、図７の制御部３０として、３端子デバイス１０と同
じデバイスを使用している。詳しくは、このバッファ回
路は、Ｎ形のＭＯＳＦＥＴ１００を含み、これは、ゲー
トが入力端子１２０に接続され、ソースが定電流Ｉを流
す定電流源１３０を介してグラウンドに接続され、ソー
スが出力端子１６０に接続されている。また、ボディ電
極は、ソース端子に接続されている。この接続により、
主たるソースフォロアＳＦ１が形成される。また、この
バッファ回路は、Ｐ形のＭＯＳＦＥＴ３００を備え、こ
れは、ゲートがＦＥＴ１００のソースに接続され、ドレ
インがグラウンドに接続され、そしてソースが定電流２
Ｉを流す定電流源３２０を介して電源端子に接続される
と共にＦＥＴ１００のドレインにも接続されている。ま
た、このＦＥＴ３００のボディ電極は、ソースに接続さ
れている。この接続により、上記の追加のＰＭＯＳのソ
ースフォロアＳＦ２が構成される。尚、主たるＮＭＯＳ
ソースフォロアＳＦ１の出力ソース電流および出力シン
ク電流の最大がともに電流Ｉとなるように、ＰＭＯＳソ
ースフォロアＳＦ２の定電流源３２０の大きさを２Ｉと
している。これにより、定常状態において、ＦＥＴ１０
０とＦＥＴ３００の各々のドレイン−ソース間には、互
いに等しい定電流Ｉが流れる。
アーリー効果成分低減回路を組み込んだバッファ回路の
実施形態について説明する。図８および図９のバッファ
回路は、アーリー効果成分低減に使用する関数ｆ2が定
数関数である場合の実施形態であり、そして図８は、３
端子デバイス１０として使用するＦＥＴがＮ形の回路を
示し、他方、図９は、Ｐ形の回路の場合を示している。
先ず、図８のバッファ回路は、Ｎ形のＭＯＳＦＥＴ１０
０を含む主たるＮＭＯＳソースフォロアＳＦ１に対し、
Ｐ形のＭＯＳＦＥＴ３００を含むＰＭＯＳのソースフォ
ロアＳＦ２を付加し、そしてＦＥＴ１００のドレインを
ＦＥＴ３００の出力レベルにクランプしている。この場
合、図７の制御部３０として、３端子デバイス１０と同
じデバイスを使用している。詳しくは、このバッファ回
路は、Ｎ形のＭＯＳＦＥＴ１００を含み、これは、ゲー
トが入力端子１２０に接続され、ソースが定電流Ｉを流
す定電流源１３０を介してグラウンドに接続され、ソー
スが出力端子１６０に接続されている。また、ボディ電
極は、ソース端子に接続されている。この接続により、
主たるソースフォロアＳＦ１が形成される。また、この
バッファ回路は、Ｐ形のＭＯＳＦＥＴ３００を備え、こ
れは、ゲートがＦＥＴ１００のソースに接続され、ドレ
インがグラウンドに接続され、そしてソースが定電流２
Ｉを流す定電流源３２０を介して電源端子に接続される
と共にＦＥＴ１００のドレインにも接続されている。ま
た、このＦＥＴ３００のボディ電極は、ソースに接続さ
れている。この接続により、上記の追加のＰＭＯＳのソ
ースフォロアＳＦ２が構成される。尚、主たるＮＭＯＳ
ソースフォロアＳＦ１の出力ソース電流および出力シン
ク電流の最大がともに電流Ｉとなるように、ＰＭＯＳソ
ースフォロアＳＦ２の定電流源３２０の大きさを２Ｉと
している。これにより、定常状態において、ＦＥＴ１０
０とＦＥＴ３００の各々のドレイン−ソース間には、互
いに等しい定電流Ｉが流れる。
【００３８】このような構造を有する本発明のバッファ
回路では、各部の電圧は、図６に示したようになる。詳
細には、ＦＥＴ１００のソース電圧Ｖs１は、入力信号
であるゲート電圧Ｖg１よりもゲート−ソース間電圧Ｖg
s１だけ例えば低くなる。ＦＥＴ１００のソース電圧Ｖs
１がゲート電圧Ｖg２となるＦＥＴ３００では、そのソ
ース電圧Ｖs２が、ゲート電圧Ｖg２よりもゲート−ソー
ス間電圧Ｖgs２だけ高くなり、そしてこのソース電圧Ｖ
s２がＦＥＴ１００のドレイン電圧Ｖd１となる。尚、Ｆ
ＥＴ３００のドレイン端子はグラウンドに接続されてい
る。この結果、ＦＥＴ１００のドレイン−ソース間電圧
Ｖds１がゲート−ソース間電圧Ｖgs２と等しくなる（Ｖ
ds１＝Ｖgs２）。ここで、ＦＥＴ３００には、一定の電
流Ｉ（＝２Ｉ−Ｉ）がドレイン−ソース間に流れるた
め、ドレイン−ソース間電圧Ｖds２は一定ではないにし
ても、式２からも明らかなようにλが小さいので、第１
次近似ではＦＥＴ３００のゲート−ソース間電圧Ｖgs２
はほぼ一定となる。このため、ＦＥＴ１００のドレイン
−ソース間電圧Ｖds１も実質上一定となる。このよう
に、実質上一定のＶds１により、図６の波形図にも示し
たように、ＦＥＴ１００のドレイン電圧（図６のＶ
d’）は、入力信号のレベルであるゲート電圧Ｖg（図６
のＶg）に同調して動くため、ＦＥＴ１００のドレイン
−ソース間電圧Ｖdsは入力信号レベルによらず、ほぼ一
定となり、したがって式２におけるアーリー効果成分を
大幅に低減することができる。この実施形態では、Ｖds
１＝Ｖgs２＝一定であるため、上述の式４からも分かる
ように、アーリー効果成分低減のための関数ｆ2として
定数関係が得られる。
回路では、各部の電圧は、図６に示したようになる。詳
細には、ＦＥＴ１００のソース電圧Ｖs１は、入力信号
であるゲート電圧Ｖg１よりもゲート−ソース間電圧Ｖg
s１だけ例えば低くなる。ＦＥＴ１００のソース電圧Ｖs
１がゲート電圧Ｖg２となるＦＥＴ３００では、そのソ
ース電圧Ｖs２が、ゲート電圧Ｖg２よりもゲート−ソー
ス間電圧Ｖgs２だけ高くなり、そしてこのソース電圧Ｖ
s２がＦＥＴ１００のドレイン電圧Ｖd１となる。尚、Ｆ
ＥＴ３００のドレイン端子はグラウンドに接続されてい
る。この結果、ＦＥＴ１００のドレイン−ソース間電圧
Ｖds１がゲート−ソース間電圧Ｖgs２と等しくなる（Ｖ
ds１＝Ｖgs２）。ここで、ＦＥＴ３００には、一定の電
流Ｉ（＝２Ｉ−Ｉ）がドレイン−ソース間に流れるた
め、ドレイン−ソース間電圧Ｖds２は一定ではないにし
ても、式２からも明らかなようにλが小さいので、第１
次近似ではＦＥＴ３００のゲート−ソース間電圧Ｖgs２
はほぼ一定となる。このため、ＦＥＴ１００のドレイン
−ソース間電圧Ｖds１も実質上一定となる。このよう
に、実質上一定のＶds１により、図６の波形図にも示し
たように、ＦＥＴ１００のドレイン電圧（図６のＶ
d’）は、入力信号のレベルであるゲート電圧Ｖg（図６
のＶg）に同調して動くため、ＦＥＴ１００のドレイン
−ソース間電圧Ｖdsは入力信号レベルによらず、ほぼ一
定となり、したがって式２におけるアーリー効果成分を
大幅に低減することができる。この実施形態では、Ｖds
１＝Ｖgs２＝一定であるため、上述の式４からも分かる
ように、アーリー効果成分低減のための関数ｆ2として
定数関係が得られる。
【００３９】まとめると、図８のバッファ回路では、元
来高速なソースフォロアＳＦ１を基調とする構成を用い
つつ、従来接地ノードであったドレインを接地せず、入
力信号に同調した電圧レベルに追随させることにより、
トランジスタのドレイン−ソース間電圧を常に一定に保
つようにしたことにより、ゲート−ソース間電圧の入力
信号レベル依存性が極力抑えられ、ゲインエラーや高調
波歪みの小さい高速バッファが得られた。
来高速なソースフォロアＳＦ１を基調とする構成を用い
つつ、従来接地ノードであったドレインを接地せず、入
力信号に同調した電圧レベルに追随させることにより、
トランジスタのドレイン−ソース間電圧を常に一定に保
つようにしたことにより、ゲート−ソース間電圧の入力
信号レベル依存性が極力抑えられ、ゲインエラーや高調
波歪みの小さい高速バッファが得られた。
【００４０】図９は、図８とは３端子デバイスの導電形
を逆にしたバッファ回路の実施形態であり、Ｐ形ＭＯＳ
ＦＥＴ１０２と定電流源１３２とを備えた主たるＰＭＯ
ＳのソースフォロアＳＦ１と、Ｎ形のＭＯＳＦＥＴ３０
２と定電流源３２２とを備えた追加のソースフォロアＳ
Ｆ２とから構成されている。このバッファ回路は、３端
子デバイスの極性が逆であることによる点を除けば、図
８のバッファ回路と同様の動作をするため、その詳細な
説明は省略する。尚、この実施形態でも、図８の回路と
同様に、定数関数の関数ｆ2が実現され、これによっ
て、大幅なアーリー効果成分低減が達成できる。
を逆にしたバッファ回路の実施形態であり、Ｐ形ＭＯＳ
ＦＥＴ１０２と定電流源１３２とを備えた主たるＰＭＯ
ＳのソースフォロアＳＦ１と、Ｎ形のＭＯＳＦＥＴ３０
２と定電流源３２２とを備えた追加のソースフォロアＳ
Ｆ２とから構成されている。このバッファ回路は、３端
子デバイスの極性が逆であることによる点を除けば、図
８のバッファ回路と同様の動作をするため、その詳細な
説明は省略する。尚、この実施形態でも、図８の回路と
同様に、定数関数の関数ｆ2が実現され、これによっ
て、大幅なアーリー効果成分低減が達成できる。
【００４１】図１０および図１１に示すバッファ回路
は、アーリー効果成分低減に使用する関数ｆ2が１次関
数である場合の実施形態であり、図１０は、３端子デバ
イス１０として使用するＦＥＴがＮ形の回路を示し、他
方、図１１は、Ｐ形の回路の場合を示している。先ず、
図１０のバッファ回路は、Ｎ形のＭＯＳＦＥＴ１０４を
含むＮＭＯＳソースフォロアＳＦに対し、ソースフォロ
アのＦＥＴ１０４のドレインをボルテージフォロアＶＦ
を用いて、入力信号レベルに同調させた実施形態であ
る。この場合、図７の制御部３０として、３端子デバイ
ス１０とは異なったデバイスまたは回路を使用してい
る。すなわち、このバッファ回路は、Ｎ形のＭＯＳＦＥ
Ｔ１０４を含み、これは、ゲートが入力端子１２４に接
続され、ソースが定電流Ｉを流す定電流源１３４を介し
てグラウンドに接続され、ソースが出力端子１６４に接
続されている。また、ボディ電極は、ソース端子に接続
されている。この接続により、ソースフォロアＳＦが形
成される。また、このバッファ回路は、オペアンプ３０
４を備え、これは、非反転入力が入力端子１２４に接続
され、出力端子が２Ｉの定電流源３２４を介して電源端
子に接続されると共にＦＥＴ１０４のドレインにも接続
されている。また、このオペアンプ３０４の出力端子
は、これの反転入力にも接続されている。この接続によ
り、オペアンプ３０４によるボルテージフォロアＶＦを
構成している。図８の回路と同じ理由で、ドレイン側の
定電流源３２４の大きさは、２Ｉとしている。
は、アーリー効果成分低減に使用する関数ｆ2が１次関
数である場合の実施形態であり、図１０は、３端子デバ
イス１０として使用するＦＥＴがＮ形の回路を示し、他
方、図１１は、Ｐ形の回路の場合を示している。先ず、
図１０のバッファ回路は、Ｎ形のＭＯＳＦＥＴ１０４を
含むＮＭＯＳソースフォロアＳＦに対し、ソースフォロ
アのＦＥＴ１０４のドレインをボルテージフォロアＶＦ
を用いて、入力信号レベルに同調させた実施形態であ
る。この場合、図７の制御部３０として、３端子デバイ
ス１０とは異なったデバイスまたは回路を使用してい
る。すなわち、このバッファ回路は、Ｎ形のＭＯＳＦＥ
Ｔ１０４を含み、これは、ゲートが入力端子１２４に接
続され、ソースが定電流Ｉを流す定電流源１３４を介し
てグラウンドに接続され、ソースが出力端子１６４に接
続されている。また、ボディ電極は、ソース端子に接続
されている。この接続により、ソースフォロアＳＦが形
成される。また、このバッファ回路は、オペアンプ３０
４を備え、これは、非反転入力が入力端子１２４に接続
され、出力端子が２Ｉの定電流源３２４を介して電源端
子に接続されると共にＦＥＴ１０４のドレインにも接続
されている。また、このオペアンプ３０４の出力端子
は、これの反転入力にも接続されている。この接続によ
り、オペアンプ３０４によるボルテージフォロアＶＦを
構成している。図８の回路と同じ理由で、ドレイン側の
定電流源３２４の大きさは、２Ｉとしている。
【００４２】このバッファ回路の動作については、スタ
ティックな状態では、ボルテージフォロアＶＦが電流Ｉ
をシンクしている。このとき、オペアンプ３０４の反転
入力と非反転入力との間の電位差はゼロであるため、オ
ペアンプ３０４の出力端子の電位は、入力端子１２４の
電位、すなわちＦＥＴ１０４のゲート電圧Ｖgと等しく
なる。これにより、ＦＥＴ１０４のドレイン電圧Ｖd
は、ゲート電圧Ｖgと等しいため（Ｖd＝Ｖg）、ドレイ
ン−ソース間電圧Ｖdsはゲート−ソース間電圧Ｖgsと等
しくなる（Ｖds＝Ｖgs）。ここで、Ｖgsが実質上一定と
すれば、Ｖdsも実質上一定となることから、図８の回路
と同様に、ＦＥＴ１０４のドレイン電圧（図６のＶ
d’）は、入力信号のレベルであるゲート電圧Ｖg（図６
のＶg）に同調して動くため、ＦＥＴ１０４のドレイン
−ソース間電圧Ｖdsは入力信号レベルによらず、ほぼ一
定となり、アーリー効果成分を大幅に低減することがで
きる。この実施形態では、Ｖds＝ＶgsでかつＶdsがＶgs
に依存して変化するため、上述の式４からも分かるよう
に、アーリー効果成分低減のための関数ｆ2として１次
関数関係が得られる。
ティックな状態では、ボルテージフォロアＶＦが電流Ｉ
をシンクしている。このとき、オペアンプ３０４の反転
入力と非反転入力との間の電位差はゼロであるため、オ
ペアンプ３０４の出力端子の電位は、入力端子１２４の
電位、すなわちＦＥＴ１０４のゲート電圧Ｖgと等しく
なる。これにより、ＦＥＴ１０４のドレイン電圧Ｖd
は、ゲート電圧Ｖgと等しいため（Ｖd＝Ｖg）、ドレイ
ン−ソース間電圧Ｖdsはゲート−ソース間電圧Ｖgsと等
しくなる（Ｖds＝Ｖgs）。ここで、Ｖgsが実質上一定と
すれば、Ｖdsも実質上一定となることから、図８の回路
と同様に、ＦＥＴ１０４のドレイン電圧（図６のＶ
d’）は、入力信号のレベルであるゲート電圧Ｖg（図６
のＶg）に同調して動くため、ＦＥＴ１０４のドレイン
−ソース間電圧Ｖdsは入力信号レベルによらず、ほぼ一
定となり、アーリー効果成分を大幅に低減することがで
きる。この実施形態では、Ｖds＝ＶgsでかつＶdsがＶgs
に依存して変化するため、上述の式４からも分かるよう
に、アーリー効果成分低減のための関数ｆ2として１次
関数関係が得られる。
【００４３】この図１０のバッファ回路は、図８および
図９のバッファ回路と比較すると、図１０のボルテージ
フォロアＶＦ自体の応答速度は、図８および図９の追加
のソースフォロアＳＦよりも遅いが、主たるソースフォ
ロアのドレイン電圧レベルのセトリングが出力端子１６
４における最終出力のセトリングに与える影響は小さ
い。本発明のようなバッファ回路を例えばアナログ−デ
ジタル変換器またはデジタル−アナログ変換器のような
ミックスド・シグナル回路の場合、最終出力のセトリン
グを１２bit精度としたとき、ＦＥＴ１０４のドレイン
のようなドレイン電圧レベルのセトリングは、６−８bi
t程度の精度でよい。そのため、ボルテージフォロアＶ
Ｆのオペアンプ３０４に比較的高速なものを使えば、図
１０のバッファ回路構成でも十分に高速動作が可能であ
る。
図９のバッファ回路と比較すると、図１０のボルテージ
フォロアＶＦ自体の応答速度は、図８および図９の追加
のソースフォロアＳＦよりも遅いが、主たるソースフォ
ロアのドレイン電圧レベルのセトリングが出力端子１６
４における最終出力のセトリングに与える影響は小さ
い。本発明のようなバッファ回路を例えばアナログ−デ
ジタル変換器またはデジタル−アナログ変換器のような
ミックスド・シグナル回路の場合、最終出力のセトリン
グを１２bit精度としたとき、ＦＥＴ１０４のドレイン
のようなドレイン電圧レベルのセトリングは、６−８bi
t程度の精度でよい。そのため、ボルテージフォロアＶ
Ｆのオペアンプ３０４に比較的高速なものを使えば、図
１０のバッファ回路構成でも十分に高速動作が可能であ
る。
【００４４】図１１は、図１０とは３端子デバイスの導
電形を逆にしたバッファ回路の実施形態であり、Ｐ形Ｍ
ＯＳＦＥＴ１０６と定電流源１３６とを備えた主たるＰ
ＭＯＳのソースフォロアＳＦと、オペアンプ３０６を備
えたボルテージフォロアとから構成している。これで
は、図７の制御部３０として、３端子デバイス１０とは
異なったデバイスまたは回路を使用している。このバッ
ファ回路は、３端子デバイスの極性が逆であることによ
る点を除けば、図１０のバッファ回路と同様の動作をす
るため、その詳細な説明は省略する。尚、この実施形態
でも、図１０の回路と同様に、１次関数の関数ｆ2が実
現され、これによって、大幅なアーリー効果成分低減が
達成できる。
電形を逆にしたバッファ回路の実施形態であり、Ｐ形Ｍ
ＯＳＦＥＴ１０６と定電流源１３６とを備えた主たるＰ
ＭＯＳのソースフォロアＳＦと、オペアンプ３０６を備
えたボルテージフォロアとから構成している。これで
は、図７の制御部３０として、３端子デバイス１０とは
異なったデバイスまたは回路を使用している。このバッ
ファ回路は、３端子デバイスの極性が逆であることによ
る点を除けば、図１０のバッファ回路と同様の動作をす
るため、その詳細な説明は省略する。尚、この実施形態
でも、図１０の回路と同様に、１次関数の関数ｆ2が実
現され、これによって、大幅なアーリー効果成分低減が
達成できる。
【００４５】次に、図１２および図１３を参照して、ア
ーリー効果成分低減に使用する関数ｆ2が１次関数と定
数関数との組み合わせである場合のバッファ回路の実施
形態を説明する。尚、図１２は、３端子デバイス１０と
して使用するＦＥＴがＮ形の回路を示し、図１３は、Ｐ
形の回路の場合を示している。
ーリー効果成分低減に使用する関数ｆ2が１次関数と定
数関数との組み合わせである場合のバッファ回路の実施
形態を説明する。尚、図１２は、３端子デバイス１０と
して使用するＦＥＴがＮ形の回路を示し、図１３は、Ｐ
形の回路の場合を示している。
【００４６】先ず、図１２のバッファ回路は、Ｎ形のＭ
ＯＳＦＥＴ１０８を含む主たるＮＭＯＳソースフォロア
ＳＦ１に対し、Ｐ形のＭＯＳＦＥＴ３０８を含むＰＭＯ
ＳのソースフォロアＳＦ２を付加し、そしてＦＥＴ１０
８のドレインをＦＥＴ３０８の出力レベルにクランプし
ている。詳しくは、このバッファ回路は、Ｎ形のＭＯＳ
ＦＥＴ１０８を含み、これは、ゲートが入力端子１２８
に接続され、ソースが定電流Ｉを流す定電流源１３８を
介してグラウンドに接続され、ソースが出力端子１６８
に接続されている。また、ボディ電極は、ソース端子に
接続されている。この接続により、主たるソースフォロ
アＳＦ１が形成される。また、このバッファ回路は、Ｐ
形のＭＯＳＦＥＴ３０８を備え、これは、ゲートがＦＥ
Ｔ１０８と同様に入力端子１２８に接続され、ドレイン
がグラウンドに接続され、そしてソースが定電流２Ｉを
流す定電流源３２８を介して電源端子に接続されると共
にＦＥＴ１０８のドレインにも接続されている。また、
このＦＥＴ３０８のボディ電極は、ソースに接続されて
いる。この接続により、上記の追加のＰＭＯＳのソース
フォロアＳＦ２が構成される。尚、図８および図９と同
様に、主たるＮＭＯＳソースフォロアＳＦ１の出力ソー
ス電流および出力シンク電流の最大がともに電流Ｉとな
るように、ＰＭＯＳソースフォロアＳＦ２の定電流源３
２８の大きさを２Ｉとしている。
ＯＳＦＥＴ１０８を含む主たるＮＭＯＳソースフォロア
ＳＦ１に対し、Ｐ形のＭＯＳＦＥＴ３０８を含むＰＭＯ
ＳのソースフォロアＳＦ２を付加し、そしてＦＥＴ１０
８のドレインをＦＥＴ３０８の出力レベルにクランプし
ている。詳しくは、このバッファ回路は、Ｎ形のＭＯＳ
ＦＥＴ１０８を含み、これは、ゲートが入力端子１２８
に接続され、ソースが定電流Ｉを流す定電流源１３８を
介してグラウンドに接続され、ソースが出力端子１６８
に接続されている。また、ボディ電極は、ソース端子に
接続されている。この接続により、主たるソースフォロ
アＳＦ１が形成される。また、このバッファ回路は、Ｐ
形のＭＯＳＦＥＴ３０８を備え、これは、ゲートがＦＥ
Ｔ１０８と同様に入力端子１２８に接続され、ドレイン
がグラウンドに接続され、そしてソースが定電流２Ｉを
流す定電流源３２８を介して電源端子に接続されると共
にＦＥＴ１０８のドレインにも接続されている。また、
このＦＥＴ３０８のボディ電極は、ソースに接続されて
いる。この接続により、上記の追加のＰＭＯＳのソース
フォロアＳＦ２が構成される。尚、図８および図９と同
様に、主たるＮＭＯＳソースフォロアＳＦ１の出力ソー
ス電流および出力シンク電流の最大がともに電流Ｉとな
るように、ＰＭＯＳソースフォロアＳＦ２の定電流源３
２８の大きさを２Ｉとしている。
【００４７】このような構造を有する本発明のバッファ
回路では、各部の電圧は、図６に示したようになる。詳
細には、ＦＥＴ１０８のソース電圧Ｖs１は、入力信号
Ｖiであるゲート電圧Ｖg１よりもゲート−ソース間電圧
Ｖgs１だけ例えば低くなってこれが出力電圧Ｖoとな
る。ＦＥＴ１０８のゲート電圧Ｖg１と同じ電圧がゲー
ト電圧Ｖg２（＝Ｖi）となるＦＥＴ３０８では、そのソ
ース電圧Ｖs２が、ゲート電圧Ｖg２よりもゲート−ソー
ス間電圧Ｖgs２だけ高くなり、そしてこのソース電圧Ｖ
s２がＦＥＴ１０８のドレイン電圧Ｖd１となる。尚、Ｆ
ＥＴ３０８のドレイン端子はグラウンドに接続されてい
る。この結果、ＦＥＴ１０８のドレイン−ソース間電圧
Ｖds１は、ＦＥＴ３０８のゲート−ソース間電圧Ｖgs２
とＦＥＴ１０８のゲート−ソース間電圧Ｖgs１の和に等
しくなる（Ｖds１＝Ｖgs１＋Ｖgs２）。ここで、図８と
同様に、ＦＥＴ３０８には、一定の電流Ｉ（＝２Ｉ−
Ｉ）がドレイン−ソース間に流れるため、ドレイン−ソ
ース間電圧Ｖds２は一定ではないにしても、Ｖgs２は第
１次近似ではほぼ一定となる。このため、ＦＥＴ１０８
のドレイン−ソース間電圧Ｖds１＝Ｖgs１＋Ｃonstとな
り、関数ｆ2として、１次関数と定数関数の組み合わせ
が生ずる。したがって、Ｖgs１が実質上一定であること
が加われば、Ｖds１は実質上一定となることになり、図
６の波形図にも示したように、ＦＥＴ１０８のドレイン
電圧（図６のＶd’）は、入力信号Ｖiのレベルであるゲ
ート電圧Ｖg（図６のＶg）に同調して動くため、ＦＥＴ
１０８のドレイン−ソース間電圧Ｖds１は入力信号レベ
ルＶiによらず、ほぼ一定となり、したがって式２にお
けるアーリー効果成分を大幅に低減することができる。
回路では、各部の電圧は、図６に示したようになる。詳
細には、ＦＥＴ１０８のソース電圧Ｖs１は、入力信号
Ｖiであるゲート電圧Ｖg１よりもゲート−ソース間電圧
Ｖgs１だけ例えば低くなってこれが出力電圧Ｖoとな
る。ＦＥＴ１０８のゲート電圧Ｖg１と同じ電圧がゲー
ト電圧Ｖg２（＝Ｖi）となるＦＥＴ３０８では、そのソ
ース電圧Ｖs２が、ゲート電圧Ｖg２よりもゲート−ソー
ス間電圧Ｖgs２だけ高くなり、そしてこのソース電圧Ｖ
s２がＦＥＴ１０８のドレイン電圧Ｖd１となる。尚、Ｆ
ＥＴ３０８のドレイン端子はグラウンドに接続されてい
る。この結果、ＦＥＴ１０８のドレイン−ソース間電圧
Ｖds１は、ＦＥＴ３０８のゲート−ソース間電圧Ｖgs２
とＦＥＴ１０８のゲート−ソース間電圧Ｖgs１の和に等
しくなる（Ｖds１＝Ｖgs１＋Ｖgs２）。ここで、図８と
同様に、ＦＥＴ３０８には、一定の電流Ｉ（＝２Ｉ−
Ｉ）がドレイン−ソース間に流れるため、ドレイン−ソ
ース間電圧Ｖds２は一定ではないにしても、Ｖgs２は第
１次近似ではほぼ一定となる。このため、ＦＥＴ１０８
のドレイン−ソース間電圧Ｖds１＝Ｖgs１＋Ｃonstとな
り、関数ｆ2として、１次関数と定数関数の組み合わせ
が生ずる。したがって、Ｖgs１が実質上一定であること
が加われば、Ｖds１は実質上一定となることになり、図
６の波形図にも示したように、ＦＥＴ１０８のドレイン
電圧（図６のＶd’）は、入力信号Ｖiのレベルであるゲ
ート電圧Ｖg（図６のＶg）に同調して動くため、ＦＥＴ
１０８のドレイン−ソース間電圧Ｖds１は入力信号レベ
ルＶiによらず、ほぼ一定となり、したがって式２にお
けるアーリー効果成分を大幅に低減することができる。
【００４８】図１３は、図１２とは３端子デバイスの導
電形を逆にしたバッファ回路の実施形態であり、Ｐ形Ｍ
ＯＳＦＥＴ１０９と定電流源１３９とを備えた主たるＰ
ＭＯＳのソースフォロアＳＦ１と、Ｎ形のＭＯＳＦＥＴ
３０９と定電流源３２９とを備えた追加のソースフォロ
アＳＦ２とから構成している。このバッファ回路は、３
端子デバイスの極性が逆であることによる点を除けば、
図１２のバッファ回路と同様の動作をするため、その詳
細な説明は省略する。尚、この実施形態でも、図１２の
回路と同様に、（１次関数＋定数関数）の関数ｆ2が実
現され、これによっても、大幅なアーリー効果成分低減
が達成できる。
電形を逆にしたバッファ回路の実施形態であり、Ｐ形Ｍ
ＯＳＦＥＴ１０９と定電流源１３９とを備えた主たるＰ
ＭＯＳのソースフォロアＳＦ１と、Ｎ形のＭＯＳＦＥＴ
３０９と定電流源３２９とを備えた追加のソースフォロ
アＳＦ２とから構成している。このバッファ回路は、３
端子デバイスの極性が逆であることによる点を除けば、
図１２のバッファ回路と同様の動作をするため、その詳
細な説明は省略する。尚、この実施形態でも、図１２の
回路と同様に、（１次関数＋定数関数）の関数ｆ2が実
現され、これによっても、大幅なアーリー効果成分低減
が達成できる。
【００４９】以上に説明した図８〜図１３のバッファ回
路の特性について説明する。付加回路に反対極性のソー
スフォロアＳＦを用いた実施例とボルテージフォロアＶ
Ｆを用いた実施例とを比べると、一般に前者はより高速
であり、後者はより高精度である。
路の特性について説明する。付加回路に反対極性のソー
スフォロアＳＦを用いた実施例とボルテージフォロアＶ
Ｆを用いた実施例とを比べると、一般に前者はより高速
であり、後者はより高精度である。
【００５０】以下に、図３の従来技術のバッファ回路
と、本発明による図９および図１１のバッファ回路での
シミュレーション結果の比較を示す。
と、本発明による図９および図１１のバッファ回路での
シミュレーション結果の比較を示す。
【００５１】
【表１】
【００５２】上記表から分かるように、セットリング時
間は、従来技術のものと比べ、ほぼ同様の高速動作が得
られている。さらに、ゲインエラーは、本発明のもので
は、従来のものよりも最大で２桁減少しており、そして
全高調波歪みは、従来のものと比べほぼ２〜６ｄＢ向上
している。但し、本発明のバッファ回路では、付加回路
の分だけ消費電力は大きくなっている。
間は、従来技術のものと比べ、ほぼ同様の高速動作が得
られている。さらに、ゲインエラーは、本発明のもので
は、従来のものよりも最大で２桁減少しており、そして
全高調波歪みは、従来のものと比べほぼ２〜６ｄＢ向上
している。但し、本発明のバッファ回路では、付加回路
の分だけ消費電力は大きくなっている。
【００５３】以上に、本発明の実施形態について説明し
たが、種々の変更が可能である。第１に、本発明はＦＥ
Ｔを用いる実施形態で説明したが、バイポーラトランジ
スタを用いた回路について全く同様に適用でき、そして
同様の結果が得られる。この場合、ソースフォロアの代
わりにコレクタ接地すなわちエミッタフォロアを使用す
れば良い。また、バイポーラトランジスタの場合も、導
電形は、ＮＰＮ型またはＰＮＰ型のいずれも使用するこ
とができる。第２に、上記の実施形態では、信号処理回
路１の動作の高速、高精度を、アーリー効果の影響低減
の目標としたが、それ以外の所望の目標を達成するのに
も本発明を使用することも可能である。第３に、上記実
施形態では、バッファ回路は、１段構成のみとしたが、
必要に応じて上述のバッファ回路を複数段設けてバッフ
ァ回路を構成することもできる。第４に、本発明のバッ
ファ回路は、アナログ回路だけでなく、ミックスド・シ
グナル回路にも使用可能である。
たが、種々の変更が可能である。第１に、本発明はＦＥ
Ｔを用いる実施形態で説明したが、バイポーラトランジ
スタを用いた回路について全く同様に適用でき、そして
同様の結果が得られる。この場合、ソースフォロアの代
わりにコレクタ接地すなわちエミッタフォロアを使用す
れば良い。また、バイポーラトランジスタの場合も、導
電形は、ＮＰＮ型またはＰＮＰ型のいずれも使用するこ
とができる。第２に、上記の実施形態では、信号処理回
路１の動作の高速、高精度を、アーリー効果の影響低減
の目標としたが、それ以外の所望の目標を達成するのに
も本発明を使用することも可能である。第３に、上記実
施形態では、バッファ回路は、１段構成のみとしたが、
必要に応じて上述のバッファ回路を複数段設けてバッフ
ァ回路を構成することもできる。第４に、本発明のバッ
ファ回路は、アナログ回路だけでなく、ミックスド・シ
グナル回路にも使用可能である。
【００５４】
【発明の効果】以上に詳細に述べた本発明によれば、３
端子デバイスを含む回路の動作を、より一層高速化かつ
高精度化する等のように高性能化することができる。ま
た、アーリー効果の影響を、回路動作におけるアーリー
効果成分を低減させることによって、簡単に実現するこ
とができる。さらに、本発明を用いたバッファ回路のバ
ッファ動作のセトリング時間を、従来よりも一層短縮す
ることができ、かつエラーや歪みがさらに少ない高精度
なバッファの動作を実現することができる。
端子デバイスを含む回路の動作を、より一層高速化かつ
高精度化する等のように高性能化することができる。ま
た、アーリー効果の影響を、回路動作におけるアーリー
効果成分を低減させることによって、簡単に実現するこ
とができる。さらに、本発明を用いたバッファ回路のバ
ッファ動作のセトリング時間を、従来よりも一層短縮す
ることができ、かつエラーや歪みがさらに少ない高精度
なバッファの動作を実現することができる。
【図１】図１は、オペアンプを用いた従来の閉ループの
バッファの一般的構成例を示す回路図。
バッファの一般的構成例を示す回路図。
【図２】図２は、ＮＭＯＳトランジスタＭ１を用いた従
来のソースフォロア形の開ループ・バッファの一般的構
成を示す回路図。
来のソースフォロア形の開ループ・バッファの一般的構
成を示す回路図。
【図３】図３は、ＰＭＯＳトランジスタＭ１を用いた従
来のソースフォロア形の開ループ・バッファの一般的構
成を示す回路図。
来のソースフォロア形の開ループ・バッファの一般的構
成を示す回路図。
【図４】図４は、本発明にしたがって構成した、３端子
デバイスを含む任意の信号処理回路１と、この信号処理
回路を高性能化するためのアーリー効果影響低減回路３
と、から成る回路Ａを示すブロック図。
デバイスを含む任意の信号処理回路１と、この信号処理
回路を高性能化するためのアーリー効果影響低減回路３
と、から成る回路Ａを示すブロック図。
【図５】図５は、電界効果トランジスタＦＥＴにおける
ドレイン電流ＩDとドレイン−ソース間電圧Ｖdsとの関
係を示すグラフ。
ドレイン電流ＩDとドレイン−ソース間電圧Ｖdsとの関
係を示すグラフ。
【図６】図６は、３端子デバイスの１例であるＦＥＴを
ソースフォロアに用いた場合のゲート、ドレイン、ソー
スを含む各部の電圧の波形を示す波形図。
ソースフォロアに用いた場合のゲート、ドレイン、ソー
スを含む各部の電圧の波形を示す波形図。
【図７】図７は、図４の信号処理回路に含まれる３端子
デバイスのアーリー効果の影響を低減するためのアーリ
ー効果影響低減回路をより詳しく示す図。
デバイスのアーリー効果の影響を低減するためのアーリ
ー効果影響低減回路をより詳しく示す図。
【図８】図８は、アーリー効果成分低減に使用する関数
ｆ2が定数関数である場合の本発明によるバッファ回路
の実施形態を示す回路図。
ｆ2が定数関数である場合の本発明によるバッファ回路
の実施形態を示す回路図。
【図９】図９は、図８とは３端子デバイスの導電形を逆
にした本発明によるバッファ回路の実施形態を示す回路
図。
にした本発明によるバッファ回路の実施形態を示す回路
図。
【図１０】図１０は、アーリー効果成分低減に使用する
関数ｆ2が１次関数である場合の本発明によるバッファ
回路の実施形態を示す回路図。
関数ｆ2が１次関数である場合の本発明によるバッファ
回路の実施形態を示す回路図。
【図１１】図１１は、図１０とは３端子デバイスの導電
形を逆にした本発明によるバッファ回路の実施形態を示
す回路図。
形を逆にした本発明によるバッファ回路の実施形態を示
す回路図。
【図１２】図１２は、アーリー効果成分低減に使用する
関数ｆ2が１次関数と定数関数との組み合わせである場
合の本発明によるバッファ回路の実施形態の回路図。
関数ｆ2が１次関数と定数関数との組み合わせである場
合の本発明によるバッファ回路の実施形態の回路図。
【図１３】図１３は、図１２とは３端子デバイスの導電
形を逆にした本発明によるバッファ回路の実施形態を示
す回路図。
形を逆にした本発明によるバッファ回路の実施形態を示
す回路図。
１ 信号処理回路
３ アーリー効果影響低減回路
１０ ３端子デバイス
３０ 制御部
１００，１０２，１０４，１０６，１０８，１０９ Ｆ
ＥＴ ３００，３０２，３０８，３０９ ＦＥＴ ３０４，３０６ オペアンプ ＳＦ，ＳＦ１，ＳＦ２ ソースフォロア ＶＦ ボルテージフォロア
ＥＴ ３００，３０２，３０８，３０９ ＦＥＴ ３０４，３０６ オペアンプ ＳＦ，ＳＦ１，ＳＦ２ ソースフォロア ＶＦ ボルテージフォロア
Claims (31)
- 【請求項１】３端子デバイスを使用する方法であって、 該３端子デバイスを含む回路の動作における、前記３端
子デバイスに関係するアーリー効果の影響を低減するこ
と、を特徴とする３端子デバイス使用方法。 - 【請求項２】請求項１記載の方法において、 前記アーリー効果の影響の低減は、前記回路の動作を高
速にするために行うこと、を特徴とする３端子デバイス
使用方法。 - 【請求項３】請求項１記載の方法において、 前記アーリー効果の影響の低減は、前記回路の動作の精
度を高くするために行うこと、を特徴とする３端子デバ
イス使用方法。 - 【請求項４】請求項１から３のいずれかに記載の方法に
おいて、 前記３端子デバイスの第１、第２および第３の端子の全
てを無接地状態で使用すること、を特徴とする３端子デ
バイス使用方法。 - 【請求項５】請求項１から３のいずれかに記載の方法で
あって、 前記３端子デバイスは、入力端子として機能する第１の
端子と、第２の端子と、出力端子として機能する第３の
端子とを有し、 前記３端子デバイスの前記第２端子を非接地状態で使用
すること、を特徴とする３端子デバイス使用方法。 - 【請求項６】請求項５記載の方法であって、さらに、前
記第１端子および第３端子も非接地で使用することによ
り、前記３端子デバイスを無接地状態で動作させるこ
と、を特徴とする３端子デバイス使用方法。 - 【請求項７】請求項５または６に記載の方法において、
前記第２端子と前記第３端子間の第１電位差を、前記入
力信号の変化に拘わらず実質上一定に保持すること、を
特徴とする３端子デバイス使用方法。 - 【請求項８】入力端子として機能する第１の端子と、第
２の端子と、出力端子として機能する第３の端子とを有
し、前記第１端子に入力される入力信号に応答して前記
第３端子に出力信号を発生する３端子デバイスにおい
て、該デバイスの出力信号におけるアーリー効果による
成分を低減させるアーリー効果成分低減方法であって、 第１の端子に受ける前記入力信号に関係した第１の信号
に応答して、前記デバイスの前記第２端子の電位を制御
することによって、前記デバイスの前記第２端子と前記
第３端子との間の第１の電位差（Ｖds）を実質上一定に
すること、から成るアーリー効果成分低減方法。 - 【請求項９】請求項８記載の方法において、前記３端子
デバイスは、 前記第１端子と前記第３端子との間の第２の電位差（Ｖ
gs）は、前記第２端子と前記第３端子との間の前記第１
電位差（Ｖds）に対し第１の関数（ｆ1）の関係を有す
ること、を特徴とするアーリー効果成分低減方法。 - 【請求項１０】請求項８または９に記載の方法におい
て、前記制御は、 前記第１信号を入力端子に受けて第２の信号を出力端子
に発生することにより、前記第１電位差（Ｖds）が前記
第２電位差（Ｖgs）に対し第２の関数（ｆ2）の関係を
有するようにすること、を特徴とするアーリー効果成分
低減方法。 - 【請求項１１】請求項１０記載の方法において、前記第
２関数は、前記第２電位差（Ｖgs）を変数とする１次関
数、または前記第２電位差（Ｖgs）を変数とする定数関
数、またはこれら１次関数と定数関数の組み合わせの関
数であること、を特徴とするアーリー効果成分低減方
法。 - 【請求項１２】３端子デバイスを含むバッファ回路を使
用して信号をバッファする信号バッファ方法において、 前記バッファ回路の動作における前記３端子デバイスに
関係するアーリー効果成分を低減すること、を特徴とす
る信号バッファ方法。 - 【請求項１３】請求項１２記載の方法において、 前記３端子デバイスは、入力端子として機能する第１の
端子と、第２の端子と、出力端子として機能する第３の
端子とを有し、前記第１端子に入力される入力信号に応
答して前記第３端子に出力信号を発生するようになって
おり、 前記のアーリー効果成分を低減することは、 イ）前記３端子デバイスの前記第１端子に、入力信号を
受けるステップと、 ロ）前記入力信号に関係した第１の信号を発生するステ
ップと、 ハ）前記第１信号に応答して、前記デバイスの前記第２
端子の電位を制御することによって、前記デバイスの前
記第２端子と前記第３端子との間の第１の電位差（Ｖd
s）を実質上一定にするステップと、 ニ）前記第１端子に受けた前記入力信号をバッファした
出力信号を、前記３端子デバイスの前記第３端子から発
生するステップと、を含むこと、を特徴とする信号バッ
ファ方法。 - 【請求項１４】入力端子として機能する第１の端子と、
第２の端子と、出力端子として機能する第３の端子とを
有し、前記第１端子に入力される入力信号に応答して前
記第３端子に出力信号を発生する３端子デバイスにおい
て、該デバイスの出力信号におけるアーリー効果による
成分を低減させるアーリー効果成分低減回路であって、 前記入力信号に関係した第１の信号を受け、該第１信号
に応答して前記デバイスの前記第２端子の電位を制御す
る制御手段、を備え、これにより、前記デバイスの前記
第２端子と前記第３端子との間の第１の電位差（Ｖds）
を実質上一定にすることによってアーリー効果成分を低
減すること、を特徴とするアーリー効果成分低減回路。 - 【請求項１５】請求項１４記載の回路において、前記３
端子デバイスは、 前記第１端子と前記第３端子との間の第２の電位差（Ｖ
gs）は、前記第２端子と前記第３端子との間の前記第１
電位差（Ｖds）に対し第１の関数（ｆ1）の関係を有す
ること、を特徴とするアーリー効果成分低減回路。 - 【請求項１６】請求項１４または１５に記載の回路にお
いて、前記制御手段は、 前記第１信号を入力端子に受けて第２の信号を出力端子
に発生することにより、前記第１電位差（Ｖds）が前記
第２電位差（Ｖgs）に対し第２の関数（ｆ2）の関係を
有するようにすること、を特徴とするアーリー効果成分
低減回路。 - 【請求項１７】請求項１６記載の回路において、前記第
２関数は、前記第２電位差（Ｖgs）を変数とする１次関
数、または前記第２電位差（Ｖgs）を変数とする定数関
数、またはこれら１次関数と定数関数の組み合わせの関
数であること、を特徴とするアーリー効果成分低減回
路。 - 【請求項１８】請求項１４から１７のいずれかに記載の
回路において、前記制御手段は、前記３端子デバイスと
同じ種類のデバイスであること、を特徴とするアーリー
効果成分低減回路。 - 【請求項１９】請求項１４から１７のいずれかに記載の
回路において、前記制御手段は、オペアンプから成るこ
と、を特徴とするアーリー効果成分低減回路。 - 【請求項２０】請求項１４から１９のいずれかに記載の
回路において、前記制御手段は、 イ）前記第１信号を前記３端子デバイスの前記第１端子
から得るため、前記３端子デバイスの前記第１端子に接
続した前記入力端子と、 ロ）前記３端子デバイスの前記第２端子に接続した前記
出力端子と、を有すること、を特徴とするアーリー効果
成分低減回路。 - 【請求項２１】請求項１４から１９のいずれかに記載の
回路において、前記制御手段は、 イ）前記第１信号を前記３端子デバイスの前記第３端子
から得るため、前記３端子デバイスの前記第３端子に接
続した前記入力端子と、 ロ）前記３端子デバイスの前記第２端子に接続した前記
出力端子と、を有すること、を特徴とするアーリー効果
成分低減回路。 - 【請求項２２】請求項１４から２１のいずれかに記載の
回路において、 前記３端子デバイスは、ＦＥＴであり、 前記第１，２，３端子は、それぞれゲート、ドレイン、
ソースであること、を特徴とするアーリー効果成分低減
回路。 - 【請求項２３】請求項２２記載の回路において、前記３
端子デバイスは、ソースフォロア回路に含まれること、
を特徴とするアーリー効果成分低減回路。 - 【請求項２４】請求項２２または２３のいずれかに記載
の回路において、 前記ＦＥＴの導電形は、Ｎ型またはＰ型であること、を
特徴とするアーリー効果成分低減回路。 - 【請求項２５】請求項１４から２１のいずれかに記載の
回路において、 前記３端子デバイスは、バイポーラトランジスタであ
り、 前記第１，２，３端子は、それぞれベース、コレクタ、
エミッタであること、を特徴とするアーリー効果成分低
減回路。 - 【請求項２６】請求項２５に記載の回路において、前記
３端子デバイスは、エミッタフォロア回路に含まれるこ
と、を特徴とするアーリー効果成分低減回路。 - 【請求項２７】請求項２５または２６のいずれかに記載
の回路において、 前記バイポーラトランジスタの導電形は、ＮＰＮ型また
はＰＮＰ型であること、を特徴とするアーリー効果成分
低減回路。 - 【請求項２８】請求項１４から２７のいずれかに記載の
アーリー効果成分低減回路を備えたバッファ回路。 - 【請求項２９】請求項２８記載のバッファ回路を複数段
備えたバッファ回路。 - 【請求項３０】請求項２８または２９記載のバッファ回
路を備えたアナログ回路。 - 【請求項３１】請求項２８または２９記載のバッファ回
路を備えたミックスド・シグナル回路。
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