KR20110028393A - 전계 효과형 트랜지스터의 제조 방법 및 제조 장치 - Google Patents
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Abstract
대기 분위기에 노출하지 않고 에천트로부터 활성층을 보호할 수 있는 전계 효과형 트랜지스터의 제조 방법 및 그 제조 장치를 제공한다.
본 발명의 일 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법은, 기재(10) 상에, In-Ga-Zn-O계 조성을 가지는 활성층(15)(IGZO막(15F))을 스패터링법에 의해 형성하는 공정과, 활성층 상에, 상기 활성층에 대한 에천트로부터 활성층을 보호하는 스토퍼층(16)(스토퍼층 형성막(16F))을 스패터링법에 의해 형성하는 공정과, 상기 스토퍼층을 마스크로서 활성층을 에칭하는 공정을 포함한다. 스토퍼층을 스패터링법으로 성막 함으로써, 활성층의 성막 후, 활성층을 대기에 노출하지 않고 스토퍼층을 형성하는 것이 가능해진다. 이에 의해, 활성층의 표면으로의 대기 중의 수분이나 불순물의 부착에 기인하는 막질의 열화를 방지할 수 있다.
본 발명의 일 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법은, 기재(10) 상에, In-Ga-Zn-O계 조성을 가지는 활성층(15)(IGZO막(15F))을 스패터링법에 의해 형성하는 공정과, 활성층 상에, 상기 활성층에 대한 에천트로부터 활성층을 보호하는 스토퍼층(16)(스토퍼층 형성막(16F))을 스패터링법에 의해 형성하는 공정과, 상기 스토퍼층을 마스크로서 활성층을 에칭하는 공정을 포함한다. 스토퍼층을 스패터링법으로 성막 함으로써, 활성층의 성막 후, 활성층을 대기에 노출하지 않고 스토퍼층을 형성하는 것이 가능해진다. 이에 의해, 활성층의 표면으로의 대기 중의 수분이나 불순물의 부착에 기인하는 막질의 열화를 방지할 수 있다.
Description
본 발명은, InGaZnO계 반도체 산화물로 형성된 활성층을 구비하는 전계 효과형 트랜지스터의 제조 방법 및 제조 장치에 관한 것이다.
근래, 액티브 매트릭스형의 액정 디스플레이가 광범위하게 이용되고 있다. 액티브 매트릭스형 액정 디스플레이는, 화소 마다 스위칭 소자로서 전계 효과형의 박막 트랜지스터(TFT)를 구비하고 있다.
박막 트랜지스터로는, 활성층이 폴리 실리콘으로 구성된 폴리 실리콘형 박막 트랜지스터, 활성층이 아몰퍼스 실리콘으로 구성된 아몰퍼스 실리콘형 박막 트랜지스터가 알려져 있다.
아몰퍼스 실리콘형 박막 트랜지스터는, 폴리 실리콘형 박막 트랜지스터에 비해, 활성층의 제작이 용이하기 때문에, 비교적 대면적의 기판으로 균일하게 성막할 수 있다라는 이점이 있다.
한편, 아몰퍼스 실리콘보다 캐리어(전자, 홀)의 고이동도를 실현할 수 있는 활성층 재료로서, 투명 아몰퍼스 산화물 박막의 개발이 진행되고 있다. 예컨대, 특허 문헌 1에는, 호모로가스 화합물 InMO3(ZnO)m(M=In, Fe, Ga 또는 Al, m=1 이상 50 미만의 정수)를 활성층으로서 이용하는 전계 효과형 트랜지스터가 기재되어 있다. 또한, 특허 문헌 2에는, InGaO3(ZnO)4 조성을 가지는 다결정 소결물체로 구성되는 타겟 재료를 스패터링 하여 In-Ga-Zn-O계의 활성층을 형성하는 전계 효과형 트랜지스터의 제조 방법이 기재되어 있다.
아몰퍼스 실리콘형 박막 트랜지스터는, 아몰퍼스 실리콘으로 구성되는 활성층을 CVD법에 따라 성막하고 있다. 한편, In-Ga-Zn-O계의 활성층은, CVD법으로 성막할 수 없기 때문에, 스패터링법에 의해 성막할 필요가 있다. 또한, In-Ga-Zn-O계의 박막은, 산 및 알칼리에 대해서 용성(溶性)이다. 이 때문에, 에천트(에칭액)를 이용한 패터닝 공정 시에서는, 에천트로부터 In-Ga-Zn-O 박막을 보호하기 위한 보호층을 형성할 필요가 있다. 박막의 패턴 에칭 시에서는 종래부터 감광성 수지로 구성되는 레지스터 마스크가 광범위하게 이용되고 있다.
하지만, 레지스터 마스크는 통상, 대기 분위기 하에서 형성된다. 이 때문에, 상기 보호층을 레지스터 마스크로 구성하는 경우, 활성층의 형성 후에 활성층을 대기 분위기에 노출하게 된다. 이 때문에, 활성층의 표면에 대기 중의 수분이나 불순물이 부착하기 때문에 활성층의 막질이 손상될 우려가 있다. 또한, 보호층의 형성에 다대한 시간이 필요하게 되어, 생산성 저하의 요인이 될 수 있다.
이상과 같은 사정을 고려하여, 본 발명의 목적은, 대기 분위기에 노출하지 않고 에천트로부터 활성층을 보호할 수 있는 전계 효과형 트랜지스터의 제조 방법 및 그 제조 장치를 제공하는 것에 있다.
본 발명의 일 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법은, 기재 상에, In-Ga-Zn-O계 조성을 가지는 활성층을 스패터링법에 의해 형성하는 공정을 포함한다. 상기 활성층 위에, 상기 활성층에 대한 에천트로부터 상기 활성층을 보호하는 스토퍼층이 스패터링법에 의해 형성된다. 상기 스토퍼층을 마스크로서 상기 활성층은 에칭된다.
본 발명의 일 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치는, 기재 상에, 활성층과, 상기 활성층에 대한 에천트로부터 상기 활성층을 보호하는 스토퍼층을 각각 형성하기 위한 전계 효과형 트랜지스터의 제조 장치와 관련된다. 상기 제조 장치는, 제1 성막실과, 제2 성막실을 구비한다. 상기 제1 성막실은, 상기 기재 상에 In-Ga-Zn-O계 조성을 가지는 상기 활성층을 성막하기 위한 제1 스패터링 캐소드를 포함한다. 상기 제2 성막실은, 상기 기재 상에 실리콘 산화막 또는 실리콘 질화막으로 구성되는 상기 스토퍼층을 성막하기 위한 제2 스패터링 캐소드를 포함한다.
도 1은 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 2는 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 3은 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 4는 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 5는 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 6은 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치의 개략 구성도이다.
도 7은 본 발명의 제2 실시 형태와 관련되는 전계 효과형 트랜지스터의 구성을 나타내는 개략 단면도이다.
도 8은 본 발명의 제2 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치의 개략 구성도이다.
도 9는 본 발명의 제3 실시 형태와 관련되는 전계 효과형 트랜지스터의 구성을 나타내는 개략 단면도이다.
도 10은 본 발명의 제3 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치의 개략 구성도이다.
도 11은 본 발명의 제4 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치의 개략 구성도이다.
도 2는 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 3은 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 4는 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 5는 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다.
도 6은 본 발명의 제1 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치의 개략 구성도이다.
도 7은 본 발명의 제2 실시 형태와 관련되는 전계 효과형 트랜지스터의 구성을 나타내는 개략 단면도이다.
도 8은 본 발명의 제2 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치의 개략 구성도이다.
도 9는 본 발명의 제3 실시 형태와 관련되는 전계 효과형 트랜지스터의 구성을 나타내는 개략 단면도이다.
도 10은 본 발명의 제3 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치의 개략 구성도이다.
도 11은 본 발명의 제4 실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치의 개략 구성도이다.
본 발명의 일실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 방법은, 기재 상에, In-Ga-Zn-O계 조성을 가지는 활성층을 스패터링법에 의해 형성하는 공정을 포함한다. 상기 활성층 상에, 상기 활성층에 대한 에천트로부터 상기 활성층을 보호하는 스토퍼층이 스패터링법에 의해 형성된다. 상기 스토퍼층을 마스크로서 상기 활성층은 에칭된다.
상기 전계 효과형 트랜지스터의 제조 방법에서는, 스토퍼층을 스패터링법으로 성막하도록 하고 있다. 이에 의해, 활성층의 성막 후, 활성층을 대기에 노출하지 않고 스토퍼층을 형성하는 것이 가능해지므로, 활성층의 표면으로의 대기중의 수분이나 불순물의 부착에 기인하는 막질의 열화를 방지할 수 있다. 또한, 활성층의 성막 후, 스토퍼층을 연속 성막하는 것도 가능해지므로, 스토퍼층의 성막에 필요한 공정 시간을 단축할 수 있어, 생산성의 향상을 도모하는 것이 가능해진다.
기재는, 전형적으로는, 유리 기판이다. 기재의 크기는 특별히 제한되지 않는다.
상기 활성층은, 산화성 가스(예컨대, O2, O3, H2O 등)와의 반응성 스패터링법에 의해 성막되어도 무방하다. In-Ga-Zn-O 박막을 형성하기 위한 스패터링 타겟은, In-Ga-Zn-O의 단일의 타겟을 이용하여도 무방하고, In2O3 타겟, Ga2O3 타겟 및 ZnO 타겟과 같은 복수의 타겟을 이용하여도 무방하다. 산소 분위기중에서의 스패터링 성막은, 도입하는 산소의 분압(유량)을 제어하는 것에 의해, 막중의 산소 농도를 용이하게 제어하는 것이 가능해진다.
상기 스토퍼층은, 상기 활성층을 형성한 후, 상기 활성층의 성막 챔버 내에서 연속적으로 성막되어도 무방하다.
이에 의해, 활성층의 성막 챔버로부터 기재를 반출하지 않고 스토퍼층의 성막이 가능해지므로, 생산성의 향상을 보다 도모할 수 있다. 이 경우, 상기 성막 챔버에는, 활성층을 성막하기 위한 스패터링 타겟과는 별도로, 스토퍼층을 성막하기 위한 스패터링 타겟이 배치된다. 그리고, 성막 공정 마다 각 스패터링 타겟이 분리되어 사용할 수 있다.
상기 스토퍼층을 형성하는 공정은, 상기 활성층 상에, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제1 절연막을 스패터링법에 의해 형성하는 공정과, 상기 제1 절연막 상에, 금속 산화막으로 구성되는 제2 절연막을 스패터링법에 의해 형성하는 공정을 포함하고 있어도 무방하다.
또는, 상기 스토퍼층을 형성하는 공정은, 상기 활성층 상에, 금속 산화막으로 구성되는 제1 절연막을 스패터링법에 의해 형성하는 공정과, 상기 제1 절연막 상에, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제2 절연막을 스패터링법에 의해 형성하는 공정을 포함하고 있어도 무방하다.
이와 같이 스토퍼층을 다층막으로 구성 함으로써, 스토퍼층으로서 요구되는 다양한 기능을 확보할 수 있다. 상기의 예에서, 제1 절연막은, 소정의 전기 절연성을 확보하는 기능을 가지고, 제2 절연막은 소정의 베리어 성을 확보하는 기능을 가진다.
상기 제1 절연막과 상기 제2 절연막과는 동일 챔버 내에서 연속적으로 성막 되어도 무방하다.
제1 및 제2 절연막을 연속적으로 성막 함으로써, 스토퍼층을 하나의 챔버 내에서 일괄적으로 성막할 수 있어, 생산성의 향상을 도모하는 것이 가능해진다. 이 경우, 상기 챔버에는, 제1 절연막을 성막하기 위한 스패터링 타겟과, 제2 절연막을 성막하기 위한 스패터링 타겟이 배치된다. 그리고, 성막 공정 마다 각 스패터링 타겟이 분리되어 사용할 수 있다.
상기 스토퍼층은, 상기 활성층을 형성한 후, 상기 활성층의 성막 챔버 내에서 연속적으로 성막되어도 무방하다.
이에 의해, 활성층의 성막 챔버로부터 기재를 반출하지 않고 스토퍼층의 성막이 가능해지므로, 생산성의 향상을 보다 더 도모 할 수 있다.
상기 기재는 게이트 전극을 포함하고, 상기 활성층을 형성하기 전에, 상기 게이트 전극을 피복하는 게이트 절연막을 더 형성하여도 무방하다.
이에 의해, 보텀 게이트형의 전계 효과형 트랜지스터를 제작할 수 있다. 게이트 전극은, 기재 상에 형성된 전극막이라도 무방하고, 기재 그 자체를 게이트 전극으로 구성하여도 무방하다.
상기 게이트 절연막은, 스패터링법에 의해 형성될 수 있다.
이에 의해, 게이트 절연막, 활성층, 및 스토퍼층을 진공 분위기 내에서 연속하여 성막하는 것이 가능해진다.
상기 게이트 절연막을 형성하는 공정은, 상기 게이트 전극 상에, 금속 산화막으로 구성되는 제1 게이트 절연막을 스패터링법에 의해 형성하는 공정과, 상기 제1 게이트 절연막 상에, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제2 게이트 절연막을 스패터링법에 의해 형성하는 공정을 포함하고 있어도 무방하다.
또는, 상기 게이트 절연막을 형성하는 공정은, 상기 게이트 전극 상에, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제1 게이트 절연막을 형성하는 공정과, 상기 제1 게이트 절연막 상에, 금속 산화막으로 구성되는 제2 게이트 절연막을 형성하는 공정을 포함하고 있어도 무방하다.
이와 같이 게이트 절연막을 다층막으로 구성 함으로써, 게이트 절연막으로서 요구되는 다양한 기능을 확보할 수 있다. 상기의 예에서, 제1 절연막은, 소정의 베리어 성을 확보하는 기능을 가지고, 제2 절연막은 소정의 전기 절연성을 확보하는 기능을 가진다.
상기 활성층을 피복하는 보호막을 형성하고, 상기 활성층에 컨택트하는 소스 전극 및 드레인 전극을 형성할 수 있다. 보호막은, 스패터링법에 의해 형성할 수 있다.
본 발명의 일실시 형태와 관련되는 전계 효과형 트랜지스터의 제조 장치는, 기재 상에, 활성층과, 상기 활성층에 대한 에천트로부터 상기 활성층을 보호하는 스토퍼층을 각각 형성하기 위한 전계 효과형 트랜지스터의 제조 장치와 관련된다. 상기 제조 장치는, 제1 성막실과, 제2 성막실을 구비한다. 상기 제1 성막실은, 상기 기재 상에 In-Ga-Zn-O계 조성을 가지는 상기 활성층을 성막하기 위한 제1 스패터링 캐소드를 포함한다. 상기 제2 성막실은, 상기 기재 상에 실리콘 산화막 또는 실리콘 질화막으로 구성되는 상기 스토퍼층을 성막하기 위한 제2 스패터링 캐소드를 포함한다.
상기 전계 효과형 트랜지스터의 제조 장치에서는, 제1 성막실에서 In-Ga-Zn-O계 조성을 가지는 활성층을 스패터링법으로 성막하고, 제2 성막실에서 실리콘 산화막 또는 실리콘 질화막으로 구성되는 스토퍼층을 스패터링법으로 성막 하도록 하고 있다. 이에 의해, 활성층의 성막 후, 활성층을 대기에 노출하지 않고 스토퍼층을 형성하는 것이 가능해지므로, 활성층의 표면으로의 대기 중의 수분이나 불순물의 부착에 기인하는 막질의 열화를 방지할 수 있다. 또한, 활성층의 성막 후, 스토퍼층을 연속 성막 하는 것도 가능해지므로, 스토퍼층의 성막에 필요한 공정 시간을 단축할 수 있어 생산성의 향상을 도모하는 것이 가능해진다.
상기 제1 성막실 및 상기 제2 성막실은, 공통의 성막실로 구성되어도 무방하다.
이에 의해, 활성층과 스토퍼층을 동일 챔버 내에서 연속 성막하는 것이 가능해진다.
상기 제2 스패터링 캐소드는, 실리콘 산화물 또는 실리콘 질화물로 구성되는 제1 타겟 재료와, 금속 산화물로 구성되는 제2 타겟 재료를 가지고 있어도 무방하다.
이에 의해, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제1 절연막과, 금속 산화막으로 구성되는 제2 절연막의 다층 구조를 가지는 스토퍼층의 연속 성막이 가능해지고, 소정의 절연성과 베리어 성을 가지는 스토퍼층을 얻을 수 있다.
상기 전계 효과형 트랜지스터의 제조 장치는, 상기 기재 상에 게이트 절연막을 성막하기 위한 제3 성막실을 더 구비하여도 무방하다.
이에 의해, 게이트 절연막, 활성층, 및 스토퍼층을 동일 장치 내에서 성막하는 것이 가능해진다.
또는, 상기 전계 효과형 트랜지스터의 제조 장치는, 상기 기재 상에 게이트 절연막을 성막하기 위한 제3 스패터링 캐소드를 포함한 제3 성막실을 더 구비하여도 무방하다.
이에 의해, 게이트 절연막, 활성층, 및 스토퍼층을 동일 장치 내에서 성막하는 것이 가능해진다.
상기 제3 스패터링 캐소드는, 금속 산화물로 구성되는 제3 타겟 재료와, 실리콘 산화물 또는 실리콘 질화물로 구성되는 제4 타겟 재료를 구비하여도 무방하다.
이에 의해, 예컨대 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제1 게이트 절연막과, 금속 산화막으로 구성되는 제2 게이트 절연막의 다층 구조를 가지는 스토퍼층의 연속 성막이 가능하고, 소정의 절연성과 베리어 성을 가지는 게이트 절연막을 얻을 수 있다.
상기 제조 장치는, 상기 제1 성막실 및 상기 제2 성막실에 대해서 상기 기재를 교환하는 반송 로봇을 가지는 진공 배기 가능한 반송실을 더 구비하여도 무방하다. 상기 제1 성막실 및 상기 제2 성막실은, 상기 반송실 주위에 설치된다. 즉, 해당 제조 장치는 클러스터형의 성막 장치로서 구성할 수 있다.
상기 제조 장치는, 상기 제1 성막실로부터 상기 제2 성막실에 상기 기재를 반송하는 반송 기구를 더 구비하여도 무방하다. 상기 제1 성막실 및 상기 제2 성막실은 서로 인접하여 설치된다. 즉, 해당 제조 장치는, 인라인형의 성막 장치로서 구성할 수 있다.
이하, 본 발명의 실시 형태를 도면에 근거하여 설명한다.
<제1 실시 형태>
도 1~도 5는, 본 발명의 제1 실시 형태에 의한 전계 효과형 트랜지스터의 제조 방법을 설명하는 각 공정의 주요부 단면도이다. 본 실시 형태에서는, 이른바 보텀 게이트형의 트랜지스터 구조를 가지는 전계 효과형 트랜지스터의 제조 방법에 대해 설명한다.
우선, 도 1(A)에 도시한 바와 같이, 기재(10)의 일표면에 게이트 전극막(11F)를 형성한다.
기재(10)는, 전형적으로는 유리 기판이다. 게이트 전극막(11F)은, 전형적으로는, 몰리브덴이나 크롬, 알루미늄 등의 금속 단층막 또는 금속 다층막으로 구성되고, 예컨대 스패터링법에 의해 형성된다. 게이트 전극막(11F)의 두께는 특별히 한정되지 않고, 예컨대 300 ㎚ 이다.
다음으로, 도 1(B)~(D)에 도시한 바와 같이, 게이트 전극막(11F)을 소정 형상으로 패터닝하기 위한 레지스터 마스크(12)를 형성한다. 이 공정은, 포토레지스트(12F)의 형성 공정(도 1(B))과, 노광 공정(도 1(C))과, 현상 공정(도 1(D))을 구비한다.
포토레지스트(12F)는, 액상의 감광성 재료를 게이트 전극막(11F) 위에 도포 후, 건조시키는 것에 의해 형성된다. 포토레지스트(12F)로서 드라이 필름 레지스터를 이용하여도 무방하다. 형성된 포토레지스트(12F)는 마스크(13)를 통해 노광된 후, 현상된다. 이에 의해, 게이트 전극막(11F) 상에 레지스터 마스크(12)가 형성된다.
계속해서, 도 1(E)에 도시한 바와 같이, 레지스터 마스크(12)를 마스크로서 게이트 전극막(11F)을 에칭한다. 이에 의해, 기재(10)의 표면에 게이트 전극(11)이 형성된다.
게이트 전극막(11F)의 에칭 방법은 특별히 한정되지 않고, 웨이트 에칭법이라도 무방하고, 드라이 에칭법이라도 무방하다. 에칭 후, 레지스터 마스크(12)는 제거된다. 레지스터 마스크(12)의 제거 방법은, 산소 가스의 플라즈마를 이용한 앗싱 처리가 적용되지만, 이에 한정되지 않고, 약액을 이용한 용해 제거이라도 무방하다.
다음으로, 도 2(A)에 도시한 바와 같이, 기재(10)의 표면에, 게이트 전극(11)을 덮도록 게이트 절연막(14)을 형성한다.
게이트 절연막(14)은, 전형적으로는, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 등의 산화막 또는 질화막으로 구성되고, 예컨대 CVD법 또는 스패터링법에 의해 형성된다. 게이트 전극막(11F)의 두께는 특별히 한정되지 않고, 예컨대 200 ㎚~500 ㎚ 이다.
계속해서, 도 2(B)에 도시한 바와 같이, 게이트 절연막(14) 상에, In-Ga-Zn-O계 조성을 가지는 박막(이하, 단순히 「IGZO막」이라고 한다., 15F) 및 스토퍼층 형성막(16F)을 순서대로 형성한다.
IGZO막(15F) 및 스토퍼층 형성막(16F)은, 스패터링법에 의해 형성된다. IGZO막(15F)과 스토퍼층 형성막(16F)은 연속적으로 성막 할 수 있다. 이 경우, IGZO막(15F)을 성막하기 위한 스패터링 타겟과, 스토퍼층 형성막(16F)을 성막하기 위한 스패터링 타겟을 동일한 스패터링 챔버 내에 배치하여도 무방하다. 사용하는 타겟을 변경 함으로써, IGZO막(15F)과 스토퍼층 형성막(16F)을 각각 독립하여 형성할 수 있다.
IGZO막(15F)은, 기재(10)를 소정 온도로 가열한 상태에서 성막된다. 본 실시 형태에서는, 산소 가스 분위기 중에서 타겟을 스패터링 함으로써 산소와의 반응물을 기재(10) 상에 퇴적시키는 반응성 스패터링법에 의해, 활성층(15)(IGZO막(15F))이 형성된다. 방전 형식은, DC 방전, AC 방전, RF 방전 중 어느 하나라도 무방하다. 또한, 타겟의 배면 측에 영구자석을 배치하는 마그네트론 방전 방법을 채용하여도 무방하다.
IGZO막(15F) 및 스토퍼층 형성막(16F) 각각의 막두께는 특별히 한정되지 않고, 예컨대 IGZO막(15F)의 막두께는 50 ㎚~200 ㎚, 스토퍼층 형성막(16F)의 막두께는 30 ㎚~300 ㎚ 이다.
IGZO막(15F)은, 트랜지스터의 활성층(캐리어층, 15)을 구성한다. 스토퍼층 형성막(16F)은, 후술하는 소스 전극 및 드레인 전극을 구성하는 금속막의 패터닝 공정, 및 IGZO막(15F)의 불요 영역을 에칭 제거하는 공정에서, IGZO막의 채널 영역을 에천트로부터 보호하는 에칭 보호층으로서 기능한다. 스토퍼층 형성막(16F)은, 예컨대 SiO2로 구성된다.
다음으로, 도 2(C) 및 (D)에 도시한 바와 같이, 스토퍼층 형성막(16F)을 소정 형상으로 패터닝하기 위한 레지스터 마스크(27)을 형성한 후, 이 레지스터 마스크(27)을 통해 스토퍼층 형성막(16F)을 에칭한다. 이에 의해, 게이트 절연막(14)과 IGZO막(15F) 사이에 끼워 게이트 전극(11)과 대향하는 스토퍼층(16)이 형성된다.
레지스터 마스크(27)를 제거한 후, 도 2(E)에 도시한 바와 같이, IGZO막(15F) 및 스토퍼층(16)을 덮도록 금속막(17F)을 형성한다.
금속막(17F)은, 전형적으로는, 몰리브덴이나 크롬, 알루미늄 등의 금속 단층막 또는 금속 다층막으로 구성되고, 예컨대 스패터링법에 의해 형성된다. 금속막(17F)의 두께는 특별히 한정되지 않고, 예컨대 100 ㎚~500 ㎚ 이다.
계속해서, 도 3(A) 및 (B)에 도시한 바와 같이, 금속막(17F)을 패터닝 한다.
금속막(17F)의 패터닝 공정은, 레지스터 마스크(18)의 형성 공정(도 3(A))과, 금속막(17F)의 에칭 공정(도 3(B))을 구비한다. 레지스터 마스크(18)는, 스토퍼층(16)의 직상 영역과, 각각의 트랜지스터의 주변 영역을 개구시키는 마스크 패턴을 가진다. 레지스터 마스크(18)의 형성 후, 웨이트 에칭법에 따라, 금속막(17F)이 에칭된다. 이에 의해, 금속막(17F)은, 소스 전극(17S)과 드레인 전극(17D)으로 분리된다. 또한, 이후의 설명에서는, 이들 소스 전극(17S)과, 드레인 전극(17D)를 일괄하여 소스/드레인 전극(17)이라고 한다.
소스/드레인 전극(17)의 형성 공정에서, 스토퍼층(16)은, 금속막(17F)의 에칭 스토퍼층으로서 기능한다. 즉, 스토퍼층(16)은, 금속막(17F)에 대한 에천트(예컨대 인초초산)로부터 IGZO막(15F)을 보호하는 기능을 가진다. 스토퍼층(16)은, IGZO막(15F)의 소스 전극(17S)과 드레인 전극(17D)와의 사이에 위치하는 영역(이하 「채널 영역」이라고 한다.)을 덮도록 형성되고 있다. 따라서, IGZO막(15F)의 채널 영역은, 금속막(17F)의 에칭 공정에 따라서는 영향을 받을 것은 없다.
다음으로, 도 3(C) 및 (D)에 도시한 바와 같이, 레지스터 마스크(18)를 마스크로서 IGZO 박막(15F)를 에칭한다.
에칭 방법은 특별히 한정되지 않고, 웨이트 에칭법이라도 무방하고, 드라이 에칭법이라도 무방하다. 이 IGZO막(15F)의 에칭 공정에 의해, IGZO막(15F)은 소자 단위로 아이솔레이션화되는 것과 동시에, IGZO막(15F)으로 구성되는 활성층(15)이 형성된다.
이 때, 스토퍼층(16)은, 채널 영역에 위치하는 IGZO막(15F)의 에칭 보호막으로서 기능한다. 즉, 스토퍼층(16)은, IGZO막(15F)에 대한 에천트(예컨대 옥살산계)로부터 스토퍼층(16) 직하의 채널 영역을 보호하는 기능을 가진다. 이에 의해, 활성층(15)의 채널 영역은, IGZO막(15F)의 에칭 공정에 따라서는 영향을 받을 것은 없다.
IGZO막(15F)의 패터닝 후, 레지스터 마스크(18)는 앗싱 처리 등에 의해 소스/드레인 전극(17)으로부터 제거된다(도 3(D)).
다음으로, 도 4(A)에 도시한 바와 같이, 기재(10)의 표면에, 소스/드레인 전극(17), 스토퍼층(16), 활성층(15), 게이트 절연막(14)을 피복하도록 보호막(패시베이션막, 19)이 형성된다.
보호막(19)은, 활성층(15)을 포함한 트랜지스터 소자를 외부 공기로부터 차단 함으로써, 소정의 전기적, 재료적 특성을 확보하기 위한 것이다. 보호막(19)으로서는, 전형적으로는, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 등의 산화막 또는 질화막으로 구성되고, 예컨대 CVD법, 스패터링법에 의해 형성된다. 보호막(19)의 두께는 특별히 한정되지 않고, 예컨대 200 ㎚~500 ㎚ 이다.
계속해서, 도 4(B)~(D)에 도시한 바와 같이, 보호막(19)에 소스/드레인 전극(17)과 연결되어 통하는 컨택트홀(19a)을 형성한다. 이 공정은, 보호막(19) 상에 레지스터 마스크(20)를 형성하는 공정(도 4(B))과, 레지스터 마스크(20)의 개구부(20a)로부터 노출하는 보호막(19)를 에칭하는 공정(도 4(C))과, 레지스터 마스크(20)를 제거하는 공정(도 4(D))을 구비한다.
컨택트홀(19a)의 형성은, 드라이 에칭법이 채용되지만, 웨이트 에칭법이 채용되어도 무방하다. 또한, 도시는 생략하고 있지만, 임의의 위치에 소스 전극(17S)과 연락하는 컨택트홀도 동일하게 형성된다.
다음으로, 도 5(A)~(D)에 도시한 바와 같이, 컨택트홀(19a)을 통해 소스/드레인 전극(17)에 컨택트하는 투명 도전막(21)을 형성한다. 이 공정은, 투명 도전막(21F)을 형성하는 공정(도 5(A))과, 투명 도전막(21F) 상에 레지스터 마스크(22)를 형성하는 공정(도 5(B))과, 레지스터 마스크(22)로 덮이지 않은 투명 도전막(21F)을 에칭하는 공정(도 5(C))과, 레지스터 마스크(20)를 제거하는 공정(도 5(D))을 구비한다.
투명 도전막(21F)은, 전형적으로는, ITO막이나 IZO막으로 구성되고, 예컨대 스팩터법, CVD법에 따라 형성된다. 투명 도전막(21F)의 에칭은, 웨이트 에칭법이 채용되지만, 이에 한정되지 않고, 드라이 에칭법이 채용되어도 무방하다.
도 5(D)에 도시한 투명 도전막(21)의 형성된 트랜지스터 소자(100)는, 그 후, 활성층(15)의 구조 완화를 목적으로 한 아닐 공정이 실시된다. 이에 의해, 활성층(15)에 소기의 트랜지스터 특성이 부여된다.
이상과 같이 하여, 전계 효과형 트랜지스터(트랜지스터 소자(100))가 제작된다.
본 실시 형태에서는, 활성층(15)을 구성하는 IGZO막(15F) 및 스토퍼층(16)을 구성하는 스토퍼층 형성막(16F)을 각각 스패터링법으로 성막하고 있다. 이에 의해, IGZO막(15F)(활성층(15))의 성막 후, IGZO막(15F)을 대기에 노출하지 않고 스토퍼층(16)을 형성하는 것이 가능해지므로, 활성층(15)의 표면으로의 대기중의 수분이나 불순물의 부착에 기인하는 막질의 열화를 방지할 수 있다.
또한, 활성층(15)의 성막 후, 스토퍼층(16)을 연속 성막하는 것도 가능해지므로, 스토퍼층(16)의 성막에 필요한 공정 시간을 단축할 수 있어 생산성의 향상을 도모하는 것이 가능해진다.
도 6(A), (B)는, 상술한 트랜지스터 소자(100)(전계 효과형 트랜지스터)의 제조 공정의 일부를 실시하기 위한 진공 처리 장치의 개략 구성도이다.
도 6(A)에 도시하는 진공 처리 장치(201)는, 매엽형(클러스터형)의 진공 처리 장치이고, 반송실(210)과 반송실(210)의 주위에 배치된 복수의 처리실(211~215)를 구비하고 있다. 처리실로는, 로드실(211), 가열실(212), CVD실(213), 스팩터실(214) 및 언로드실(215)을 구비하고 있다. 반송실(210)에는 도시하지 않았지만, 기재(10)를 각 처리실로 반송하기 위한 반송 로봇이 설치되어 있고, 해당 반송 로봇은, 예컨대 도면 중 화살표로 지시하는 방향으로 기재(10)를 각 처리실로 반송한다. 반송실(210) 및 각 처리실은, 모두 소정의 진공도로 유지되고 있어, 반송실(210)을 경유한 처리실(211~215) 사이에서의 기재(10)의 이재(移載, Transfer)가 진공 분위기 중에서 실시하게 되어 있다.
전형적으로는, 게이트 전극(11)이 형성된 기재(10)(도 1(F) 참조)는, 로드실(211)에 반입된다. 상기 반송 로봇은, 로드실(211)로부터 가열실(212)로 기재(10)를 반송한다. 가열실(212)에서, 기재(10)는 가열 처리되고, 표면에 부착 또는 흡착된 수분 등이 제거된다. 기재(10)는, 가열 후, CVD실(213)에 반송되고, CVD실(213)에서 게이트 절연막(14)이 성막된다(도 2(A)). 게이트 절연막(14)의 성막 후, 기재(10)는 스팩터실(214)로 반송되고, 스팩터실(214)에서 IGZO막(15F) 및 스토퍼층 형성막(16F)이 성막된다(도 2(B)). 스토퍼층 형성막(16F)의 형성 후, 기재(10)는 언로드실(215)로 반송되고, 진공 처리 장치(201)의 외부로 반출된다.
스팩터실(214)는, IGZO막(15F)을 성막하기 위한 타겟 재료를 포함한 스패터링 캐소드 Tc와, 스토퍼층 형성막(16F)을 성막하기 위한 타겟 재료를 포함한 스패터링 캐소드 Ts를 구비한다. IGZO막(15F)을 형성하기 위한 스패터링 타겟은, In-Ga-Zn-O의 단일의 타겟이라도 무방하고, In2O3 타겟, Ga2O3 타겟 및 ZnO 타겟과 같은 복수의 타겟을 이용하여도 무방하다. 스토퍼층 형성막(16F)을 성막하기 위한 스패터링 타겟은, 실리콘 산화물 또는 실리콘 질화물의 타겟이 이용되지만, 물론 이에 한정되지 않는다.
스팩터실(214)은, 실내에 산화성 가스를 도입하기 위한 가스 도입계를 구비하고 있고, 산화성 가스와의 반응성 스패터링법에 의해 IGZO막(15F) 및 스토퍼층 형성막(16F)의 성막이 가능하다. 도입하는 가스의 분압(유량)을 제어하는 것에 의해, 막중의 산소 농도를 용이하게 제어하는 것이 가능해진다. 스팩터실(214)로 도입되는 가스로는, 예컨대 O2, O3, H2O 등을 예시하고 있지만, 물론 이에 한정되지 않는다.
도 6(B)에 도시한 진공 처리 장치(202)도 또한, 매엽형(클러스터형)의 진공 처리 장치로 구성되어 있다. 진공 처리 장치(202)에서는, 스팩터실이, IGZO막(15F)을 성막하기 위한 스팩터실(214A)과, 스토퍼층 형성막(16F)을 성막하기 위한 스팩터실(214B)로 구분할 수 있다.
이상과 같은 구성의 진공 처리 장치(201, 202)에 의하면, IGZO막(15F)의 성막 후, IGZO막(15F)을 대기에 노출하지 않고 스토퍼층 형성막(16F)을 형성하는 것이 가능해진다. 이에 의해, IGZO막(15F)의 표면으로의 대기중의 수분이나 불순물의 부착에 기인하는 막질의 열화를 방지할 수 있다. 또한, IGZO막(15F)의 성막 후, 스토퍼층 형성막(16F)을 연속 성막 하는 것이 가능해지므로, 스토퍼층 형성막(16F)의 성막에 필요한 공정 시간을 단축할 수 있어, 생산성의 향상을 도모할 수 있다.
또한, 진공 처리 장치(201)에 의하면, IGZO막(15F)의 성막 챔버 내에서 스토퍼층 형성막(16F)을 연속적으로 성막 할 수 있다. 이에 의해, IGZO막(15F)의 성막 챔버로부터 기재(10)를 반출하지 않고 스토퍼층 형성막(16F)의 성막이 가능해지므로, 생산성의 향상을 보다 더 도모 할 수 있다.
<제2 실시 형태>
도 7은, 본 발명의 제2 실시 형태를 나타내고 있다. 또한, 도면에서 상술의 제1 실시 형태와 대응하는 부분에 대해서는 동일한 부호를 부여하고, 그 상세한 설명은 생략한다.
본 실시 형태의 트랜지스터 소자(101)는, 제1 실시 형태와 동일한 공정을 통해 제조된다. 도시하는 트랜지스터 소자(101)는, 스토퍼층(16)이 제1 절연막(16A)과 제2 절연막(16B)의 다층 구조를 가지고 있는 점에서, 상술의 제1 실시 형태의 트랜지스터 소자(100)와 상이하다.
아연(Zn)을 포함한 반도체층은 산, 알칼리에 대한 내성이 약하고, 용이하게 에칭되기 쉽다. 그 때문에, 활성층(15)의 형성시에서는, IGZO막(15F)의 채널 영역으로 에천트로부터 보호하기 위한 스토퍼층(16)이 형성된다. 스토퍼층(16)은, IGZO막(15F)의 에칭 마스크로서의 기능 외, 활성층(15)의 상층측에서 소스 전극(17S)과 드레인 전극(17D)과의 사이의 전기적 절연을 유지하는 절연막으로서의 기능도 가진다.
하지만, 스토퍼층(16)을 구성하는 실리콘 산화막은, 대기로부터의 불순물의 혼입을 충분히 막을 수 없는 경우가 있다. 활성층(15)에 대기로부터의 불순물이 혼입하면, 트랜지스터 특성에 어긋남을 일으키게 한다.
이 때문에, 본 실시 형태에서는, 스토퍼층(16)을, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제1 절연막(16A)과, 그 위에 형성되는 금속 산화막으로 구성되는 제2 절연막(16B)의 2층 구조로 하였다. 제1 절연막(16A)으로 소기의 전기 절연성을 확보하고, 제2 절연막(16B)으로 대기로부터의 불순물의 혼입에 대한 베리어 성을 확보한다.
제2 절연막(16B)은, 대기로부터의 불순물의 혼입에 대한 베리어 성의 높은 절연성 금속 산화물이 이용된다. 제2 절연막(16B)으로는, 탄탈륨 산화물(TaOx), 알루미나(Al2O3), 이트리아(Y2O3) 등으로 구성할 수 있다. 이 제2 절연막(16B)을 제1 절연막(16A)의 상층 측에 형성하는 것에 의해, 대기로부터의 불순물의 혼입에 대한 베리어 성이 우수한 스토퍼층을 형성할 수 있다. 이에 의해, 트랜지스터 특성의 안정화를 도모할 수 있다.
또한, 제1 절연막(16A)을 금속 산화막으로 구성하고, 제2 절연막(16B)을 실리콘 산화막 또는 실리콘 질화막으로 구성하여도 무방하다. 이러한 구성에 의해서도, 상술과 같은 효과를 얻는 것이 가능하다.
도 8(A), (B), 및 (C)는, 상술한 트랜지스터 소자(101)(전계 효과형 트랜지스터)의 제조 공정의 일부를 실시하기 위한 진공 처리 장치의 개략 구성도이다. 또한, 도 6과 대응하는 부분에 대해서는 동일한 부호를 부여하고, 그 상세한 설명은 생략 한다.
도 8(A)에 도시한 진공 처리 장치(203)는, 매엽형(클러스터형)의 진공 처리 장치이다. 스팩터실(214)은, 활성층(15)을 구성하는 IGZO막(15F)을 성막하기 위한 스패터링 캐소드 Tc와, 스토퍼층(16)의 제1 절연막(16A)을 성막하기 위한 스패터링 캐소드 Ts1과, 스토퍼층(16)의 제2 절연막(16B)을 성막하기 위한 스패터링 캐소드 Ts2를 각각 구비하고 있다.
도 8(B) 및 (C)에 도시한 진공 처리 장치(204, 205)도 동일하게 매엽형(클러스터형)의 진공 처리 장치로 구성되어 있다. 진공 처리 장치(204)는, IGZO막(15F)을 성막하기 위한 제1 스팩터실(214A)과, 스토퍼층 형성막(16F)(제1 절연막(16A) 및 제2 절연막(16B))을 성막하기 위한 제2 스팩터실(214B)을 구비하고 있다. 진공 처리 장치(205)는, IGZO막(15F)을 성막하기 위한 제1 스팩터실(214A)과, 스토퍼층(16)을 구성하는 제1 절연막(16A)을 성막하기 위한 제2 스팩터실(214B)과, 스토퍼층(16)을 구성하는 제2 절연막(16B)을 성막하기 위한 제3 스팩터실(214C)을 구비하고 있다.
본 실시 형태에서도, 상술의 제1 실시 형태와 동일하게, IGZO막(15F)의 성막 후, IGZO막(15F)을 대기에 노출하지 않고 스토퍼층 형성막(16F)을 형성하는 것이 가능해진다. 이에 의해, IGZO막(15F)의 표면으로의 대기 중의 수분이나 불순물의 부착에 기인하는 막질의 열화를 방지할 수 있다. 또한, IGZO막(15F)의 성막 후, 스토퍼층 형성막(16F)을 연속 성막하는 것이 가능해지므로, 스토퍼층 형성막(16F)의 성막에 필요한 공정 시간을 단축할 수 있어 생산성의 향상을 도모 할 수 있다.
또한, 진공 처리 장치(203)에 의하면, IGZO막(15F)의 성막 챔버 내에서 스토퍼층 형성막(16F)을 연속적으로 성막 할 수 있다. 이에 의해, IGZO막(15F)의 성막 챔버로부터 기재(10)를 반출하지 않고 스토퍼층 형성막(16F)의 성막이 가능해지므로, 생산성의 향상을 보다 더 도모 할 수 있다.
<제3 실시 형태>
도 9는, 본 발명의 제3 실시 형태를 나타내고 있다. 또한, 도면에서 상술의 제1 및 제2 실시 형태와 대응하는 부분에 대해서는 동일한 부호를 부여하고, 그 상세한 설명은 생략한다.
본 실시 형태의 트랜지스터 소자(102)는, 제1 실시 형태와 동일한 공정을 통해 제조된다. 도시하는 트랜지스터 소자(102)는, 게이트 절연막(14)이 제1 게이트 절연막(14A)과, 제2 게이트 절연막(14B)의 다층 구조를 가지고 있는 점에서, 상술의 제2 실시 형태의 트랜지스터 소자(101)와 상이하다.
게이트 절연막은, 게이트 전극과 활성층의 사이의 전기적 절연을 확보하는 목적으로 형성된다. 하지만, 실리콘 산화막으로 구성되는 게이트 절연막은, 기판(기재)으로부터의 불순물의 확산에 대한 베리어 성이 낮기 때문에, 게이트 절연막 내에서 기판으로부터의 불순물이 확산하는 것에 의해 소정의 절연 기능을 확보할 수 없는 경우가 있다. 이 경우, 게이트 절연막에 소기의 절연 기능을 얻을 수 없게 됨으로써, 게이트 역치 전압의 어긋남이 발생하거나, 활성층과의 사이의 전기적 리크(leak)가 발생하거나 하는 우려가 있다.
때문에, 본 실시 형태에서는, 게이트 절연막(14)을, 금속 산화막으로 구성되는 제1 게이트 절연막(14A)과, 그 위에 형성되는 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제2 게이트 절연막(14B)과의 2층 구조로 하였다. 제1 게이트 절연막(14A)으로 소기의 베리어 성을 확보하고, 제2 게이트 절연막(14B)으로 소기의 전기적 절연성을 확보한다.
제1 게이트 절연막(14A)은, 기판으로부터의 불순물의 확산에 대해서 베리어 성이 높은 절연성 금속 산화물이 이용된다. 제1 게이트 절연막(14A)으로서는, 탄탈륨 산화물(TaOx), 알루미나(Al2O3), 이트리아(Y2O3)등으로 구성할 수 있다. 이 제1 게이트 절연막(14A)을 제2 게이트 절연막(14B)의 하층 측에 형성하는 것에 의해, 기판으로부터의 불순물의 확산에 대한 베리어 성이 우수한 게이트 절연막을 형성할 수 있다. 이에 의해, 소기의 트랜지스터 특성을 가지는 트랜지스터 소자를 안정적으로 제조하는 것이 가능해진다.
또한, 제1 게이트 절연막(14A)을 실리콘 산화막 또는 실리콘 질화막으로 구성하고, 제2 게이트 절연막(14B)을 금속 산화막으로 구성하여도 무방하다. 이러한 구성에 의해서도, 상술과 같은 효과를 얻을 수 있다.
도 10(A), (B), 및 (C)는, 상술한 트랜지스터 소자(102)(전계 효과형 트랜지스터)의 제조 공정의 일부를 실시하기 위한 진공 처리 장치의 개략 구성도이다. 또한, 도 6 및 도 8과 대응하는 부분에 대해서는 동일한 부호를 부여하고, 그 상세한 설명은 생략한다.
도 10(A)에 도시한 진공 처리 장치(206)는, 매엽형(클러스터형)의 진공 처리 장치이다. 진공 처리 장치(206)는, 제1 게이트 절연막(14A)을 성막하기 위한 스팩터실(213A)과, 제2 게이트 절연막(14B)을 성막하기 위한 스팩터실(213B)의 2개의 스팩터실을 구비하고 있다. 스팩터실(213A)은, 제1 게이트 절연막(14A)을 성막하기 위한 스패터링 캐소드 Tg1를 구비하고, 스팩터실(213B)은, 제2 게이트 절연막(14B)을 성막하기 위한 스패터링 캐소드 Tg2를 구비하고 있다. 활성층을 구성하는 IGZO막(15F)과 스토퍼층(16)을 구성하는 제1 및 제2 절연막(16A, 16B)을 성막하기 위한 스팩터실은, 공통의 스팩터실(214)로 구성되어 있다.
도 10(B) 및 (C)에 도시하는 진공 처리 장치(207, 208)도 동일하게, 매엽형(클러스터형)의 진공 처리 장치로 구성되어 있다. 진공 처리 장치(207)는, 게이트 절연막(14)을 구성하는 제1 및 제2 게이트 절연막(14A, 14B)을 성막하기 위한 제1 스팩터실(213)과, 활성층(15)을 구성하는 IGZO막(15F)을 성막하기 위한 제2 스팩터실(214A)과, 스토퍼층(16)을 구성하는 제1 및 제2 절연막(16A, 16B)을 성막하기 위한 제3 스팩터실(214B)을 구비하고 있다. 진공 처리 장치(208)는, 제1 게이트 절연막(14A)을 성막하기 위한 제1 스팩터실(213A)과, 제2 게이트 절연막(14B)을 성막하기 위한 제2 스팩터실(213B)과, IGZO막(15F)을 성막하기 위한 제3 스팩터실(214A)과, 제1 절연막(16A)을 성막하기 위한 제4 스팩터실(214B)과, 제2 절연막(16B)을 성막하기 위한 제5 스팩터실(214C)을 구비하고 있다.
본 실시 형태에서도, 상술의 제1, 제2 실시 형태와 동일하게, IGZO막(15F)의 성막 후, IGZO막(15F)을 대기에 노출하지 않고 스토퍼층 형성막(16F)을 형성하는 것이 가능해진다. 이에 의해, IGZO막(15F)의 표면으로의 대기 중의 수분이나 불순물의 부착에 기인하는 막질의 열화를 방지할 수 있다. 또한, IGZO막(15F)의 성막 후, 스토퍼층 형성막(16F)을 연속 성막 하는 것이 가능해지므로, 스토퍼층 형성막(16F)의 성막에 필요한 공정 시간을 단축할 수 있어 생산성의 향상을 도모 할 수 있다.
또한, 진공 처리 장치(208)에 의하면, 게이트 절연막(14)을 스패터링법으로 성막하도록 하고 있으므로, CVD 프로세스에 필요하게 되는 원료 가스의 도입계나 배기가스의 제해 설비가 불필요해진다. 이에 의해, 설비 코스트의 저감과 프로세스의 크린화를 도모하는 것이 가능해진다.
<제4 실시 형태>
도 11(A), (B), 및 (C)는 본 발명의 제4 실시 형태에 의한 전계 효과형 트랜지스터의 제조 장치의 개략 구성도이다. 본 실시 형태에서는, 해당 제조 장치가 인라인 형의 진공 처리 장치로 구성된 예에 대해 설명한다.
또한, 진공 처리 장치는, 기판을 수평 방향으로 가로누임시킨 자세로 반송하는 횡형이라도 무방하고, 기판을 대략 직립시킨 자세로 반송하는 종형이라도 무방하다. 기판(기재) 사이즈가 대형인 경우, 종형의 쪽이 설치 면적의 저감을 도모할 수 있다는 점에서 유리하다. 또한, 기재(10)에 대한 성막은, 처리실 내를 기재를 반송하는 과정에서 성막하는 통과 성막이라도 무방하고, 처리실 내에서 기재를 정지시킨 상태로 성막하는 정지(靜止) 성막(정지(停止) 성막) 중 어느 방식을 채용하여도 무방하다.
도 11(A)에 도시한 진공 처리 장치(301)는, 로드실(311), 제1 가열실(312), CVD실(313), 버퍼실(314), 제1 스팩터실(315), 제2 가열실(316), 제2 스팩터실(317),및 언로드실(318)을 구비하고 있다. 진공 처리 장치(301)는 도시하지 않았지만, 기재(10)를 각 처리실로 반송하기 위한 반송 기구가 설치되어 있고, 해당 반송 기구는, 로드실(311)으로부터 언로드실(318)로 향하여 기재(10)를 각 처리실로 반송한다. 인접하는 처리실의 사이에는 도시하지 않았지만 게이트 밸브 등의 밸브 기구가 개재되고 있고, 기재의 반송시에 필요한 게이트가 개방된다. 각 처리실은, 모두 소정의 진공도에 유지되고 있고, 처리실(311~318) 사이에서의 기재(10)의 이재가 진공 분위기 중에서 실행되도록 한다.
전형적으로는, 게이트 전극(11)이 형성된 기재(10)(도 1(F) 참조)는, 로드실(311)로 반입된다. 로드실(311)에 반입된 기재(10)는, 제1 가열실(312)로 반송된다. 제1 가열실(312)에서, 기재(10)는 가열 처리되고, 표면에 부착 또는 흡착된 수분 등이 제거된다. 기재(10)는, 가열 후, CVD실(313)로 반송되고, CVD실(313)에서 게이트 절연막(14)이 성막된다(도 2(A)). 게이트 절연막(14)의 성막 후, 기재(10)는 버퍼실(314)을 통해 제1 스팩터실(314)로 반송되고, 제1 스팩터실(314)에서 IGZO막(15F)이 성막된다. IGZO막(15F)의 성막 후, 기재(10)는 제2 가열실(316)로 반송되고, 제2 가열실(316)에서 IGZO막(15F)에 대해 소정의 트랜지스터 특성을 부여하기 위한 열처리를 한다. 기재(10)는, 가열 후, 제2 스팩터실(317)로 반송되고, 제2 스팩터실(317)에서 스토퍼층 형성막(16F)이 성막된다(도 2(B)). 스토퍼층 형성막(16F)의 형성 후, 기재(10)는 언로드실(318)로 반송되고, 진공 처리 장치(301) 외부로 반출된다.
버퍼실(314)은, CVD실(313)과 제1 스팩터실(315)과의 사이의 분위기 절연을 확보할 목적으로 설치되어 있다. 즉, 일반적으로 CVD실은 스팩터실에 비해 저진공하에서 처리되는 것과 함께 분위기 가스도 상이하다. 이 때문에, 인라인식의 진공 처리 장치에서 CVD실과 스팩터실을 인접하여 배치하는 경우, CVD실 내의 분위기가 스팩터 실 내로 유출 함으로써, 스팩터실 내가 오염된다. 이를 억제하기 위해, CVD실과 스팩터실의 사이에 이들 처리실 보다 고진공도로 유지된 버퍼실을 개재 시킴으로써, CVD실과 스팩터실의 사이에서의 분위기의 크로스 토크를 방지하도록 하고 있다.
도 11(B)에 도시하는 진공 처리 장치(302)는, 스토퍼층(16)이 제1 절연막(16A)과 제2 절연막(16B)의 2층 구조로 구성되고, 상술한 제2 실시 형태와 관련되는 트랜지스터 소자(101)(도 7)의 제작에 이용된다. 즉, 진공 처리 장치(302)는, 제1 절연막(16A)를 성막하기 위한 스팩터실(317A)과, 제2 절연막(16B)을 성막하기 위한 스팩터실(317B)을 구비하고 있다.
도 11(C)에 도시하는 진공 처리 장치(303)는, 게이트 절연막(14)이 제1 게이트 절연막(14A)과 제2 게이트 절연막(14B)의 2층 구조로 구성되고, 스토퍼층(16)이 제1 절연막(16A)과 제2 절연막(16B)의 2층 구조로 구성되며, 상술한 제3 실시 형태와 관련되는 트랜지스터 소자(102)(도 9)의 제작에 이용된다. 즉, 진공 처리 장치(303)는, 제1 게이트 절연막(14A)을 성막하기 위한 스팩터실(313A)과, 제2 게이트 절연막(14A)을 성막하기 위한 스팩터실(313B)과, 제1 절연막(16A)을 성막하기 위한 스팩터실(317A)과, 제2 절연막(16B)을 성막하기 위한 스팩터실(317B)을 구비하고 있다.
본 실시 형태에서도, 상술의 제1, 제2 실시 형태와 동일하게, IGZO막(15F)의 성막 후, IGZO막(15F)을 대기에 노출하지 않고 스토퍼층 형성막(16F)을 형성하는 것이 가능해진다. 이에 의해, IGZO막(15F)의 표면으로의 대기 중의 수분이나 불순물의 부착에 기인하는 막질의 열화를 방지할 수 있다. 또한, IGZO막(15F)의 성막 후, 스토퍼층 형성막(16F)을 연속 성막 하는 것이 가능해지므로, 스토퍼층 형성막(16F)의 성막에 필요한 공정 시간을 단축할 수 있어 생산성의 향상을 도모 할 수 있다.
또한, 진공 처리 장치(303)에 의하면, 게이트 절연막(14)을 스패터링법으로 성막하도록 하고 있으므로, CVD 프로세스에 필요하게 되는 원료 가스의 도입계나 배기가스의 제해 설비가 불필요해진다. 이에 의해, 설비 코스트의 저감과 프로세스의 크린화를 도모하는 것이 가능해진다. 아울러, 게이트 절연막(14)을 스패터링법으로 성막하도록 하고 있으므로, 활성층을 성막하기 위한 스팩터실과의 사이에 버퍼실을 설치할 필요를 없앨 수 있다.
이상, 본 발명의 실시 형태에 대해 설명하였지만, 물론 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상에 근거하여 다양한 변형이 가능하다.
예컨대 이상의 실시 형태에서는, 보텀 게이트형의 전계 효과형 트랜지스터의 제조 방법을 예를 들어 설명하였지만, 이에 한정하지 않고, 탑 게이트형의 전계 효과형 트랜지스터의 제조 방법으로 본 발명은 적용 가능하다.
또한, 이상의 제3, 제4 실시 형태에서는, 게이트 절연막(14)을 구성하는 제1 게이트 절연막(14A) 및 제2 게이트 절연막(14B)을 각각 스패터링법으로 성막하는 예에 대해 설명하였다. 이에 한정되지 않고, 제1 및 제2 게이트 절연막(14A, 14B) 중 적어도 1층을 CVD법으로 성막하도록 하여도 무방하다.
아울러, 게이트 절연막(14)은 실리콘 산화막 또는 실리콘 질화막의 단층막으로 구성되는 예에 한정되지 않고, 예컨대 게이트 절연막을 실리콘 산화막과 실리콘 질화막의 적층막으로 구성하는 것도 가능하다.
10 기재
11 게이트 전극
14 게이트 절연막
14A 제1 게이트 절연막
14B 제2 게이트 절연막
15 활성층
15F IGZO막
16 스토퍼층
16A 제1 절연막
16B 제2 절연막
16F 스토퍼층 형성막
17(17S, 17D) 소스/드레인 전극
100, 101, 102 트랜지스터 소자(전계 효과형 트랜지스터)
201~208, 301~303 진공 처리 장치
11 게이트 전극
14 게이트 절연막
14A 제1 게이트 절연막
14B 제2 게이트 절연막
15 활성층
15F IGZO막
16 스토퍼층
16A 제1 절연막
16B 제2 절연막
16F 스토퍼층 형성막
17(17S, 17D) 소스/드레인 전극
100, 101, 102 트랜지스터 소자(전계 효과형 트랜지스터)
201~208, 301~303 진공 처리 장치
Claims (19)
- 기재 상에, In-Ga-Zn-O계 조성을 가지는 활성층을 스패터링법에 의해 형성하고,
상기 활성층 상에, 상기 활성층에 대한 에천트로부터 상기 활성층을 보호하는 스토퍼층을 스패터링법에 의해 형성하며,
상기 스토퍼층을 마스크로서 상기 활성층을 에칭하는,
전계 효과형 트랜지스터의 제조 방법. - 제1항에 있어서,
상기 스토퍼층을 형성하는 공정은,
상기 활성층을 형성한 후, 상기 활성층의 성막 챔버 내에서 상기 스토퍼층을 연속적으로 성막하는,
전계 효과형 트랜지스터의 제조 방법. - 제1항에 있어서,
상기 스토퍼층을 형성하는 공정은,
상기 활성층 상에, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제1 절연막을 스패터링법에 의해 형성하는 공정과,
상기 제1 절연막 상에, 금속 산화막으로 구성되는 제2 절연막을 스패터링법에 의해 형성하는 공정을 포함하는,
전계 효과형 트랜지스터의 제조 방법. - 제1항에 있어서,
상기 스토퍼층을 형성하는 공정은,
상기 활성층 상에, 금속 산화막으로 구성되는 제1 절연막을 스패터링법에 의해 형성하는 공정과,
상기 제1 절연막 상에, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제2 절연막을 스패터링법에 의해 형성하는 공정을 포함하는,
전계 효과형 트랜지스터의 제조 방법. - 제3항 또는 제4항에 있어서,
상기 스토퍼층을 형성하는 공정은,
동일 챔버 내에서 상기 제1 절연막과 상기 제2 절연막을 연속적으로 성막하는,
전계 효과형 트랜지스터의 제조 방법. - 제5항에 있어서,
상기 스토퍼층을 형성하는 공정은,
상기 활성층을 형성한 후, 상기 활성층의 성막 챔버 내에서 상기 스토퍼층을 연속적으로 성막하는,
전계 효과형 트랜지스터의 제조 방법. - 제1항에 있어서,
상기 기재는 게이트 전극을 포함하고,
상기 활성층을 형성하기 전에, 상기 게이트 전극을 피복하는 게이트 절연막을 더 형성하는,
전계 효과형 트랜지스터의 제조 방법. - 제7항에 있어서,
상기 게이트 절연막을 형성하는 공정은,
상기 게이트 절연막을 스패터링법에 의해 형성하는,
전계 효과형 트랜지스터의 제조 방법. - 제7항에 있어서,
상기 게이트 절연막을 형성하는 공정은,
상기 게이트 전극 상에, 금속 산화막으로 구성되는 제1 게이트 절연막을 형성하는 공정과,
상기 제1 게이트 절연막 상에, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제2 게이트 절연막을 형성하는 공정을 포함하는,
전계 효과형 트랜지스터의 제조 방법. - 제7항에 있어서,
상기 게이트 절연막을 형성하는 공정은,
상기 게이트 전극 상에, 실리콘 산화막 또는 실리콘 질화막으로 구성되는 제1 게이트 절연막을 형성하는 공정과,
상기 제1 게이트 절연막 상에, 금속 산화막으로 구성되는 제2 게이트 절연막을 형성하는 공정을 포함하는,
전계 효과형 트랜지스터의 제조 방법. - 제1항에 있어서,
상기 활성층을 피복하는 보호막을 더 형성하고,
상기 활성층에 컨택트하는 소스 전극 및 드레인 전극을 더 형성하는,
전계 효과형 트랜지스터의 제조 방법. - 기재 상에, 활성층과, 상기 활성층에 대한 에천트로부터 상기 활성층을 보호하는 스토퍼층을 각각 형성하기 위한 전계 효과형 트랜지스터의 제조 장치에 있어서,
상기 기재 상에 In-Ga-Zn-O계 조성을 가지는 상기 활성층을 성막하기 위한 제1 스패터링 캐소드를 포함하는 제1 성막실과,
상기 기재 상에 상기 스토퍼층을 성막하기 위한 제2 스패터링 캐소드를 포함하는 제2 성막실
을 구비하는 전계 효과형 트랜지스터의 제조 장치. - 제12에 있어서,
상기 제1 성막실 및 상기 제2 성막실은,
공통의 성막실로 구성되는,
전계 효과형 트랜지스터의 제조 장치. - 제12에 있어서,
상기 제2 스패터링 캐소드는,
실리콘 산화물 또는 실리콘 질화물로 구성되는 제1 타겟 재료와,
금속 산화물로 구성되는 제2 타겟 재료를 갖는,
전계 효과형 트랜지스터의 제조 장치. - 제12항에 있어서,
상기 기재 상에 게이트 절연막을 성막하기 위한 제3 성막실을 더 구비하는,
전계 효과형 트랜지스터의 제조 장치. - 제12항에 있어서,
상기 기재 상에 게이트 절연막을 성막하기 위한 제3 스패터링 캐소드를 포함하는 제3 성막실을 더 구비하는,
전계 효과형 트랜지스터의 제조 장치. - 제16에 있어서,
상기 제3 스패터링 캐소드는,
금속 산화물로 구성되는 제3 타겟 재료와,
실리콘 산화물 또는 실리콘 질화물로 구성되는 제4 타겟 재료를 갖는,
전계 효과형 트랜지스터의 제조 장치. - 제12항에 있어서,
상기 제1 성막실 및 상기 제2 성막실에 대해 상기 기재를 교환하는 반송 로봇을 가지는 진공 배기 가능한 반송실을 더 구비하고,
상기 제1 성막실 및 상기 제2 성막실은 상기 반송실의 주위에 설치되는,
전계 효과형 트랜지스터의 제조 장치. - 제12에 있어서,
상기 제1 성막실로부터 상기 제2 성막실로 상기 기재를 반송하는 반송 기구를 더 구비하고,
상기 제1 성막실 및 상기 제2 성막실은 서로 인접하여 설치되는,
전계 효과형 트랜지스터의 제조 장치.
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Cited By (2)
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|---|---|---|---|---|
| WO2013112026A1 (ko) | 2012-01-27 | 2013-08-01 | 주식회사 유피케미칼 | 인듐을 함유하는 산화막 및 이의 제조 방법 |
| KR20140129818A (ko) * | 2013-04-30 | 2014-11-07 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터 및 그 제조방법 |
Families Citing this family (18)
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|---|---|---|---|---|
| KR20120130763A (ko) * | 2010-02-05 | 2012-12-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR101803730B1 (ko) * | 2010-04-09 | 2017-12-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
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| CN102403225B (zh) * | 2010-09-07 | 2013-08-14 | 无锡华润上华半导体有限公司 | 沟渠双扩散金属氧化半导体制作方法及装置 |
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| CN105514127A (zh) * | 2016-02-25 | 2016-04-20 | 昆山龙腾光电有限公司 | 氧化物薄膜晶体管阵列基板及制作方法与液晶显示面板 |
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Family Cites Families (17)
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|---|---|---|---|---|
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| JP3054187B2 (ja) * | 1990-11-09 | 2000-06-19 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置の作製方法 |
| JPH05160152A (ja) * | 1991-12-05 | 1993-06-25 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH06188422A (ja) * | 1992-12-18 | 1994-07-08 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3429957B2 (ja) * | 1996-08-28 | 2003-07-28 | 松下電器産業株式会社 | スパッタリング方法及び装置 |
| JP2001257350A (ja) * | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4461873B2 (ja) * | 2004-03-29 | 2010-05-12 | カシオ計算機株式会社 | 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法 |
| JP4870403B2 (ja) * | 2005-09-02 | 2012-02-08 | 財団法人高知県産業振興センター | 薄膜トランジスタの製法 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP5064747B2 (ja) | 2005-09-29 | 2012-10-31 | 株式会社半導体エネルギー研究所 | 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法 |
| WO2007040194A1 (ja) * | 2005-10-05 | 2007-04-12 | Idemitsu Kosan Co., Ltd. | Ｔｆｔ基板及びｔｆｔ基板の製造方法 |
| JP2007220818A (ja) * | 2006-02-15 | 2007-08-30 | Kochi Prefecture Sangyo Shinko Center | 薄膜トランジスタ及びその製法 |
| JP4609797B2 (ja) * | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP5305630B2 (ja) * | 2006-12-05 | 2013-10-02 | キヤノン株式会社 | ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法 |
| US7875559B2 (en) * | 2007-01-09 | 2011-01-25 | Electronics And Telecommunications Research Institute | Method of manufacturing P-type ZnO semiconductor layer using atomic layer deposition and thin film transistor including the P-type ZnO semiconductor layer |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013112026A1 (ko) | 2012-01-27 | 2013-08-01 | 주식회사 유피케미칼 | 인듐을 함유하는 산화막 및 이의 제조 방법 |
| KR20140129818A (ko) * | 2013-04-30 | 2014-11-07 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터 및 그 제조방법 |
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