KR20100110392A - 박막 트랜지스터의 제조 방법, 박막 트랜지스터 - Google Patents

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Abstract

수소 플라즈마에 노출되어도 박리되지 않는 금속 배선막을 제공한다. 구리에 Al 이 첨가된 밀착층 (51) 과, 밀착층 (51) 상에 배치되고 순구리로 이루어진 금속 저저항층 (52) 으로 금속 배선막 (20a) 을 구성시킨다. 밀착층 (51) 에는 Al 과 산소를 함유하는 구리 합금을 함유시키고, 실리콘층과 밀착되는 소스 전극막 (27) 과 드레인 전극막 (28) 을 구성시키면, 수소 플라즈마에 노출되어도 밀착층 (51) 과 실리콘층의 계면에 구리가 석출되지 않아, 밀착층 (51) 과 실리콘층 사이에서 박리되지 않는다. Al 이 많아지면, 에칭 후에 밀착층 (51) 과 금속 저저항층 (52) 의 폭이 크게 달라지므로, 에칭할 수 있는 최대 첨가량이 상한이 된다.

Description

박막 트랜지스터의 제조 방법, 박막 트랜지스터{THIN-FILM TRANSISTOR MANUFACTURING METHOD, AND THIN-FILM TRANSISTOR}
본 발명은 구리 합금으로 이루어진 전극막을 갖는 트랜지스터와 그 트랜지스터의 제조 방법에 관한 것이다.
종래부터 TFT (Thin film transistor) 등의 전자 회로의 내부에는, TFT 의 소스 영역이나 드레인 영역에 금속의 배선막이 접속되어 있다.
최근에는, TFT 나 배선막이 점점 미세화되고 있고, 그로 인해 저저항인 배선막을 얻기 위해서, 구리를 주성분으로 하는 배선막이 사용되고 있다.
그러나, 구리를 주성분으로 하는 배선막은 실험에서는 실리콘과의 밀착성이 높아도, 구리 배선막을 사용하여 TFT 를 제조하면, 박리가 발생되는 경우가 있어, 그 원인 규명과 대책이 요구되고 있다.
일본 공개특허공보 2001-73131호 일본 공개특허공보 평11-54458호
본 발명의 발명자들은, 구리 배선막과 실리콘층의 밀착성이 악화되는 원인은, TFT 제조 공정에서, 실리콘층의 데미지를 회복시키기 위한, 실리콘층을 수소 플라즈마에 노출시키는 TFT 특성의 개선 처리에 있음을 밝혀냈다.
순구리는 실리콘과의 밀착성이 나쁘기 때문에, 소스 전극막이나 드레인 전극막을 형성하기 위한 금속 배선막은, 마그네슘과 산소가 첨가되어 실리콘과 밀착성이 높은 구리 합금으로 이루어진 밀착층과, 순구리로 구성되어 밀착층보다 저저항인 금속 저저항층의 2 층 구조로 되어 있다.
이와 같은 금속 배선막이 수소 플라즈마에 노출되면, 밀착층 중의 구리 화합물이 환원되어 실리콘과 밀착층의 계면에 순 Cu 가 석출되고, 그것이 밀착성을 악화시키는 것으로 볼 수 있다.
본 발명의 발명자들은, 구리 배선막과 실리콘의 계면에 순구리를 석출시키지 않는 첨가물을 조사 연구한 결과, Al 의 산화물을 찾아내어 본 발명을 창작하는 데에 이르렀다.
즉, 본 발명은, 처리 대상물 상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 상에 게이트 절연층을 형성하는 공정과, 상기 게이트 절연층 상에 반도체층을 형성하는 공정과, 상기 반도체층 상에 오믹 컨택트층을 형성하는 공정과, 상기 오믹 컨택트층 상에 금속 배선막을 형성하는 공정과, 상기 오믹 컨택트층과 상기 금속 배선막을 패터닝하여 제 1, 제 2 오믹 컨택트층과 소스 전극과 드레인 전극을 형성하는 공정을 갖는 역스태거형 박막 트랜지스터의 제조 방법으로서, 상기 금속 배선막을 형성하는 공정은, 진공 분위기 중에서, Al 과 구리를 함유하는 구리 합금 타겟을, 스퍼터링 가스와 산화성 가스를 함유하는 가스를 도입하여 스퍼터링하고, 상기 오믹 컨택트층 상에 구리와 Al 과 산소를 함유하는 밀착층을 형성하는 공정을 포함하는 박막 트랜지스터의 제조 방법이다.
본 발명은 박막 트랜지스터의 제조 방법으로서, Al 을, 상기 구리 합금 타겟에 5 원자％ 이상 30 원자％ 이하의 비율로 함유시키는 박막 트랜지스터의 제조 방법이다.
본 발명은 박막 트랜지스터의 제조 방법으로서, 상기 금속 배선막을 형성하는 공정은, 상기 밀착층을 형성한 후, 상기 밀착층보다 구리의 함유율이 높고, 상기 밀착층보다 저저항인 금속 저저항층을 상기 밀착층 상에 형성하는 공정을 포함하는 박막 트랜지스터의 제조 방법이다.
본 발명은 박막 트랜지스터의 제조 방법으로서, 상기 산화성 가스에는 O2 가스를 사용하고, 상기 O2 가스는 상기 스퍼터링 가스 100 체적부에 대해, 0.1 체적부 이상 15 체적부 이하의 범위로 함유시키는 박막 트랜지스터의 제조 방법이다.
본 발명은 박막 트랜지스터의 제조 방법으로서, 상기 산화성 가스에는 CO2 가스를 사용하고, 상기 CO2 가스는 상기 스퍼터링 가스 100 체적부에 대해, 0.2 체적부 이상 30 체적부 이하의 범위로 함유시키는 박막 트랜지스터의 제조 방법이다.
본 발명은 박막 트랜지스터의 제조 방법으로서, 상기 산화성 가스에는 H2O 가스를 사용하고, 상기 H2O 가스는 상기 스퍼터링 가스 100 체적부에 대해, 0.1 체적부 이상 15 체적부 이하의 범위로 함유시키는 박막 트랜지스터의 제조 방법이다.
본 발명은 처리 대상물 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연층과, 상기 게이트 절연층 상에 형성된 반도체층과, 상기 반도체층 상에 형성되고 분리되어 있는 제 1, 제 2 오믹 컨택트층과, 상기 제 1, 제 2 오믹 컨택트층 상에 각각 형성된 소스 전극과 드레인 전극을 갖는 역스태거형 박막 트랜지스터로서, 상기 소스 전극과 상기 드레인 전극은, 상기 제 1, 제 2 오믹 컨택트층과의 접촉면에, Al 과 산소를 함유하는 구리 합금을 포함하는 밀착층을 갖는 박막 트랜지스터이다.
본 발명은 박막 트랜지스터로서, 상기 제 1, 제 2 오믹 컨택트층은 n 형 반도체층인 박막 트랜지스터이다.
본 발명은 박막 트랜지스터로서, 상기 밀착층보다 구리의 함유율이 높고, 상기 밀착층보다 저저항인 금속 저저항층이 상기 밀착층 상에 배치된 박막 트랜지스터이다.
본 발명은 박막 트랜지스터로서, 상기 밀착층에 함유되는 금속 중 Al 은 5 원자％ 이상 30 원자％ 이하의 비율로 함유된 박막 트랜지스터이다.
또한, 본 발명에서는, 폴리실리콘, 아모르퍼스 실리콘 등의 실리콘을 주성분으로 하는 반도체를 실리콘층이라고 한다.
수소 플라즈마에 노출되어도 전극막이 박리되지 않으므로 수율이 향상된다.
도 1(a) 는 본 발명의 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 1(b) 는 본 발명의 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 1(c) 는 본 발명의 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 1(d) 는 본 발명의 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 1(e) 는 본 발명의 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 1(f) 는 본 발명의 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 1(g) 는 본 발명의 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 1(h) 는 본 발명의 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 1(i) 는 본 발명의 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 2 는 금속 배선막을 설명하기 위한 도면이다.
도 3 은 본 발명의 트랜지스터를 제조하는 성막 장치를 설명하기 위한 도면이다.
[부호의 설명]
5 트랜지스터
10 처리 대상물
12 게이트 전극
16 실리콘층
18 n 형 실리콘층
20a, 20b 금속 배선막
27 소스 전극막
28 드레인 전극막
31 소스 영역
32 드레인 영역
51 밀착층
52 금속 저저항층
111 구리 합금 타겟
112 순구리 타겟
발명을 실시하기 위한 최선의 형태
도 1(a) 의 부호 10 은, 본 발명의 트랜지스터 제조 방법이 이용되는 처리 대상물을 나타내고 있다.
처리 대상물 (10) 을 설명하면, 그 처리 대상물 (10) 은, 유리 등으로 이루어진 투명 기판 (11) 을 가지고 있고, 투명 기판 (11) 상에는, 게이트 전극 (12) 과 화소 전극 (13) 이 이간되어 배치되어 있다.
투명 기판 (11) 상에는, 게이트 전극 (12) 과 화소 전극 (13) 을 피복하여, 게이트 절연층 (14) 과 실리콘층 (16) 과 n 형 실리콘층 (18) 이, 투명 기판 (11) 측에서부터 이 순서로 배치되어 있다. n 형 실리콘층 (18) 은, 불순물 첨가에 의해, 실리콘층 (16) 보다 저항값이 낮아진 실리콘층이다. 여기서는 n 형 실리콘층 (18) 과 실리콘층 (16) 은, 아모르퍼스 실리콘으로 구성되어 있는데, 단결정이나 다결정이어도 된다. 게이트 절연층 (14) 은, 질화 실리콘 박막 등의 절연막으로, 산질화 실리콘막이나 다른 절연막이어도 된다.
도 3 의 부호 100 은, 그 처리 대상물 (10) 의 표면에 금속 배선막을 형성하는 성막 장치를 나타내고 있다.
성막 장치 (100) 는, 반출입실 (102) 과 제 1 성막실 (103a) 과 제 2 성막실 (103b) 을 가지고 있다. 반출입실 (102) 과 제 1 성막실 (103a) 사이와 제 1 성막실 (103a) 과 제 2 성막실 (103b) 사이는, 게이트 밸브 (109a, 109b) 를 통해 각각 접속되어 있다.
반출입실 (102) 과 제 1, 제 2 성막실 (103a, 103b) 에는, 진공 배기계 (113, 114a, 114b) 가 각각 접속되어 있고, 게이트 밸브 (109a, 109b) 를 닫아 제 1, 제 2 성막실 (103a, 103b) 의 내부를 진공 배기시켜 둔다.
이어서, 반출입실 (102) 과 대기 사이의 문을 열어 반출입실 (102) 의 내부에 처리 대상물 (10) 을 반입시키고, 문을 닫아 반출입실 (102) 의 내부를 진공 배기시킨 후, 게이트 밸브 (109a) 를 열어 처리 대상물 (10) 을 제 1 성막실 (103a) 의 내부로 이동시켜 기판 홀더 (108) 에 유지시킨다.
제 1, 제 2 성막실 (103a) 내부의 바닥벽측에는, 구리 합금 타겟 (111) 과 순구리 타겟 (112) 이 각각 배치되어 있고, 처리 대상물 (10) 은, n 형 실리콘층 (18) 이 각 타겟 (111, 112) 과 대면할 수 있도록 기판 홀더 (108) 에 유지된다.
제 1, 제 2 성막실 (103a, 103b) 에는 가스 도입계 (105a, 105b) 가 각각 접속되어 있고, 제 1 성막실 (103a) 의 내부를 진공 배기시키면서 가스 도입계 (105a) 로부터 스퍼터링 가스와 산화성 가스를 도입하고, 구리 합금 타겟 (111) 을 스퍼터링하면, 구리 합금 타겟 (111) 의 구성 재료로 이루어진 스퍼터링 입자가 n 형 실리콘층 (18) 의 표면에 도달하고, n 형 실리콘층 (18) 과 접촉된 밀착층이 형성된다.
구리 합금 타겟 (111) 은, Al (알루미늄) 과 구리를 함유하고 있다. 구리 합금 타겟 (111) 에는 필요에 따라 구리와 Al 이외의 금속 (예를 들어, Ti, Ci, Zr, Mg, Ni, Mn 중 어느 1 종 이상) 을 첨가 금속으로 첨가할 수도 있다.
구리의 원자수와, Al 의 원자수와, 다른 첨가 금속의 원자수의 합계를 100 으로 한 경우에, 구리 합금 타겟 (111) 중에 Al 은 5 이상 30 이하 함유된다. 즉, 구리 합금 타겟 (111) 중에 Al 은 5 원자％ 이상 30 원자％ 이하의 비율로 함유되어 있다.
산화성 가스는 Al 을 산화시켜, Al 의 산화물을 생성하는 가스이며, 구리 합금 타겟 (111) 이 스퍼터링되면, 처리 대상물 (10) 의 표면에는, 구리를 주성분으로 하고, Al 의 산화물이 함유된 밀착층이 형성된다.
다음으로, 처리 대상물 (10) 이 유지된 기판 홀더 (108) 를 제 2 성막실 (103b) 에 이동시키고, 가스 도입계 (105b) 로부터 스퍼터링 가스를 도입하고, 순구리 타겟 (112) 을 스퍼터링하면, 처리 대상물 (10) 의 표면에, 순구리 타겟 (112) 의 구성 재료인 구리 원자로 이루어진 스퍼터링 입자가 도달하고, 밀착층의 표면에 순구리로 이루어진 금속 저저항층이 형성된다. 제 2 성막실 (103b) 에서는, 산화성 가스는 도입되지 않는다.
도 1(b) 의 부호 20a 는, 밀착층과 금속 저저항층으로 구성된 금속 배선막을 나타내고 있고, 도 2 의 부호 51, 52 는, 각각 밀착층과 금속 저저항층을 나타내고 있다.
금속 배선막 (20a) 의 게이트 전극 (12) 상에 위치하는 부분의 표면에 레지스트막을 배치하고, 금속 배선막 (20a) 과 n 형 실리콘층 (18) 과 실리콘층 (16) 으로 이루어진 적층막을 에칭하고, 적층막의 레지스트막에 의해 피복되어 있지 않은 부분을 제거한다.
도 1(c) 는, 적층막의 에칭 후, 레지스트막을 제거한 상태로, 부호 20b 는 레지스트막에 의해 피복되어 남은 금속 배선막을 나타내고 있다.
다음으로, 도 1(d) 에 나타내는 바와 같이, 금속 배선막 (20b) 상에 패터닝 된 레지스트막 (22) 을 배치하고, 레지스트막 (22) 의 개구 (24) 바닥면에, 금속 배선막 (20b) 의 표면이 노출된 상태에서, 인산ㆍ질산ㆍ아세트산의 혼합액, 황산ㆍ질산ㆍ아세트산의 혼합액 또는 염화 제 2 철의 용액 등의 에칭액에 침지시키면, 금속 배선막 (20b) 의 노출 부분이 에칭되어 금속 배선막 (20b) 이 패터닝된다.
금속 저저항층 (52) 은 구리를 주성분으로 하므로, 밀착층 (51) 중의 Al 의 비율이 지나치게 커지면, 패터닝 후에 금속 저저항층 (52) 과 밀착층 (51) 의 폭이 크게 달라진다. 따라서, 밀착층 (51) 중의 Al 의 비율은 밀착층 (51) 과 금속 저저항층 (52) 을 동시에 에칭할 수 있는 최대 첨가량이 상한이 된다.
이 패터닝에 따라, 금속 배선막 (20b) 의 게이트 전극 (12) 상의 부분에 바닥면에 n 형 실리콘층 (18) 이 노출되는 개구 (24) 가 형성되고, 금속 배선막 (20b) 은 개구 (24) 에 의해 분리되고, 도 1(e) 에 나타내는 바와 같이, 소스 전극막 (27) 과 드레인 전극막 (28) 이 형성되어 본 발명의 트랜지스터 (5) 가 얻어진다.
이어서, 에칭 장치 내에 반입되어 개구 (24) 바닥면으로 노출되는 n 형 실리콘층 (18) 을 에칭 가스의 플라즈마에 노출시켜 에칭하고, n 형 실리콘층 (18) 에 형성된 개구 (24) 의 바닥면에 실리콘층 (16) 을 노출시킨다.
n 형 실리콘층 (18) 에 형성된 개구 (24) 는 게이트 전극 (12) 의 상방에 위치하고 있고, 개구 (25) 에 의해, n 형 실리콘층 (18) 은, 소스 영역 (31) 과 드레인 영역 (32) 으로 분리된다 (도 1(f)).
개구 (25) 의 바닥면에는, 실리콘층 (16) 의 표면이 노출되어 있고, 실리콘층 (16) 이 n 형 실리콘층 (18) 을 에칭할 때의 에칭 가스 플라즈마에 노출되면, 실리콘층 (16) 표면으로부터 수소 원자가 상실되어 댕글링 본드가 형성되어 버린다.
이 댕글링 본드는 리크 전류 등의 TFT 의 특성 불량의 원인이 된다. 댕글링 본드를 수소로 재수식하기 위해서, 도 1(g) 에 나타내는 바와 같이, 소스 전극막 (27) 과 드레인 전극막 (28) 을 노출시킨 상태에서, 수소를 도입하여 수소 플라즈마를 발생시키고, 개구 (25) 의 저부로 노출되는 실리콘층 (16) 을 수소 가스 플라즈마에 노출시키면, 실리콘층 (16) 표면의 실리콘 원자는 수소와 결합하여, 댕글링 본드는 소멸된다.
본 발명의 금속 배선막 (20a) (20b) 에서는, 소스 전극막 (27) 이나 드레인 전극막 (28) 이, 구리를 주성분으로 하고, 5 원자％ 이상 30 원자％ 이하의 비율로 Al 이 함유된 밀착층 (51) 을 가지고 있다. 여기서, 밀착층 (51) 중의 Al 의 비율이란 밀착층 (51) 에 포함된 Al 의 원자수로부터 밀착층 (51) 에 함유되는 금속 성분 (구리, Al 및 다른 첨가 금속) 의 합계 원자수를 뺀 값에 100 을 곱한 값이다. 밀착층 (51) 중의 Al 의 비율은 구리 합금 타겟 (111) 중의 Al 의 비율과 동등해진다.
그 밀착층 (51) 이 트랜지스터의 실리콘이나 이산화 실리콘과 밀착되어 있고, 소스 전극막 (27) 과 드레인 전극막 (28) 이 수소 플라즈마에 노출되어도, n 형 실리콘층 (18) (소스 영역 (31) 이나 드레인 영역 (32)) 과의 계면에 구리는 석출되지 않아, 소스 전극막 (27) 이나 드레인 전극막 (28) 등의 금속 배선막 (20a) (20b) 으로 구성되어 있는 전극막은 박리되지 않는다.
수소 플라즈마의 처리를 실시한 후, 도 1(h) 에 나타내는 바와 같이, 패시베이션막 (34) 을 형성하고, 패시베이션막 (34) 에 컨택트홀 (37) 을 형성한 후, 도 1(i) 에 나타내는 바와 같이, 소스 전극막 (27) 또는 드레인 전극막 (28) 과 화소 전극 (13) 등의 사이를 접속하는 투명 전극막 (36) 을 형성하면, 액정 표시 패널 이 얻어진다.
또한, 실리콘층 (폴리실리콘층, 아모르퍼스 실리콘층을 포함함) 의 에칭에 사용 가능한 가스는, Cl2, HBr, Cl2, HCl, CBrF3, SiCl4, BCl3, CHF3, PCl3, HI, I2 등이 있다. 이들 할로겐 가스는 1 종류를 단독으로 에칭 가스에 사용해도 되고, 2 종류 이상을 혼합하여 에칭 가스에 사용해도 된다. 추가로, 에칭 가스에, O2, N2, SF6, N2, Ar, NH3 등 할로겐 가스 이외의 첨가 가스를 첨가해도 된다.
질화 규소 (SiN) 나, 산화 규소 (SiO2) GaAs, SnO2, Cr, Ti, TiN, W, Al 등의 다른 에칭 대상물을 에칭할 때에도, 상기 할로겐 가스를 사용할 수 있다.
폴리실리콘의 에칭 가스로서는, 예를 들어 Cl2, Cl2＋HBr, Cl2＋O2, CF4＋O2, SF6, Cl2＋N2, Cl2＋HCl, HBr＋Cl2＋SF6 등이 있다.
Si 의 에칭 가스로는, 예를 들어 SF6, C4F8, CBrF3, CF4＋O2, Cl2, SiCl4＋Cl2, SF6＋N2＋Ar, BCl2＋Cl2＋Ar, CF4, NF3, SiF4, BF3, XeF2, ClF3, SiCl4, PCl3, BCl3, HCl, HBr, Br2, HI, I2 등이 있다.
아모르퍼스 실리콘의 에칭 가스로는, 예를 들어 CF4＋O2, Cl2＋SF6 등이 있다.
스퍼터링 가스는 Ar 에 한정되지 않고, Ar 이외에도 Ne, Xe 등을 사용할 수도 있다.
또, 본 발명에 의해 형성된 밀착층 (51) 은 TFT 의 소스 전극, 드레인 전극뿐만 아니라 TFT 의 게이트 전극, 반도체 소자나 배선판 등의 다른 전자 부품의 배리어막이나 전극 (배선막) 에 사용할 수 있다
실시예
스퍼터링 가스에 아르곤 가스를 사용하며 산화성 가스에 산소 가스를 사용하여 구리 합금 타겟 (111) 을 스퍼터링하고, 유리 기판 상에 밀착층을 50 nm 형성한 후, 아르곤 가스를 사용하여 순구리 타겟 (112) 을 스퍼터링하고, 밀착층 상에 금속 저저항층을 300 nm 형성하고, 2 층 구조의 금속 배선막을 얻었다. 기판 온도는 100℃, 스퍼터링 가스는 Ar 가스, 스퍼터링 압력은 0.4 Pa 였다.
형성된 금속 배선막의 표면을 노출시키고 수소 플라즈마에 폭로시킨 후, 그 표면에 질화 실리콘막을 형성하였다.
수소 가스 플라즈마 처리는, 수소 가스 유량 500 sccm, 압력 200 Pa, 기판 온도 250 ℃, 파워 300 W, 시간 60 초이다.
실리콘 질화막은, 기판을 배치한 CVD 장치 내에, SiH4 : 20 sccm, NH3 가스 300 sccm, N2 가스 500 sccm 의 비율로 각 가스를 도입하고, 압력 120 Pa, 기판 온도 250 ℃, 파워 300 W 로 형성하였다.
수소 플라즈마에 폭로시키기 전의 금속 배선막의 밀착성 (as depo. 밀착성) 과, 수소 플라즈마에 폭로시킨 후, 그 표면에 질화 실리콘막을 형성한 후의 밀착성 (H2 플라즈마 처리 후 밀착성) 을 점착 테이프를 접착시킨 후, 박리되는 테이프 테스트에 의해 측정하고, 유리 기판 표면이 노출된 것을 「×」로 하고, 그 이외를 「○」로 평가하였다.
구리 합금 타켓 (111) 중의 Al 의 함유 비율과 산화성 가스의 도입 비율을 달리하여 실험하였다. 평가 결과는 「밀착성」으로 하여 구리 합금 타켓 (111) 중의 Al 의 함유 비율과 산화성 가스의 도입 비율 모두 하기 표 1 ∼ 3 에 나타낸다.
또, 상기와 동일한 금속 배선막을 실리콘 웨이퍼 표면에 형성한 후, 진공 분위기 중에서 어닐 처리를 하고, 금속 배선막을 에칭 제거한 후, 그 표면을 SEM 으로 관찰하여, 실리콘 중으로의 구리의 확산 유무를 관찰하였다.
상기 각 실험에서는, 스퍼터링 가스는 아르곤 가스, 산화성 가스는 산소 가스, 스퍼터링 분위기 중의 스퍼터링 가스 분압은 0.4 Pa 이다.
또, 산소 가스 대신에 CO2 가스와 H2O 가스를 산화성 가스로 사용하여 Al 을 함유하는 타겟을 스퍼터링하였다. 스퍼터링 가스에는 Ar 가스를 사용하여 밀착성과 배리어성을 평가하였다.
관찰 결과를 하기 표 1 (산화성 가스가 산소 가스인 경우) 과 표 2 (산화성 가스가 CO2 인 경우) 와 표 3 (산화성 가스가 H2O 가스인 경우) 중에 「배리어성」으로 나타낸다. 확산이 관찰된 것을 「×」, 관찰되지 않은 것을 「○」로 기재하였다.
[표 1]
Figure pct00001
[표 2]
Figure pct00002
[표 3]
Figure pct00003
이상과 같은 결과에 의해, Al 은 구리 합금 타켓 (111) 중에 5 원자％ 이상 함유되어 있으면, 밀착성 (H2 플라즈마 처리 전 및 후의 밀착성) 과 배리어성이 양호함을 알 수 있다.
또, 산화성 가스는 아르곤 가스 100 체적부의 도입량에 대해, 0.1 체적부 이상 30 체적부 이하의 범위로 도입하면 됨을 알 수 있다.
다음으로, 산화성 가스로서 산소 가스를 사용하여 얻어진 금속 배선막을 에칭액에 침지시키고, 금속 저저항층 (52) 과 밀착층 (51) 양쪽을 동일한 에칭액으로 에칭할 수 있는지 어떤지를 관찰하였다. 에칭액에는, 인/질/아세트산 (H3PO4 : HNO3 : CH3COOH : H2O) = 16 : 1 : 2 : 1 을 사용하고 에칭액의 액온은 40 ℃ 로 하였다.
에칭의 관찰 결과를 하기 표 4 에 나타낸다. 에칭 후에 밀착층과 금속 저저항층의 폭이 동등해진 것을 「○」, 에칭 후에 밀착층과 금속 저저항층의 폭이 달라진 것을 「×」로 하였다. 관찰 결과와 구리 합금 타켓 (111) 중의 Al 의 함유 비율을 하기 표 4 에 기재하였다.
Figure pct00004
표 4 에서 밀착층과 금속 저저항층의 폭이 크게 달라지므로, 구리 합금 타켓 (111) 중의 Al 의 첨가량은 30 원자％ 이하가 바람직함을 알 수 있다.
또한, 밀착층 (51) 은 실리콘이나 실리콘 산화물과의 밀착성 외에, 금속 저저항층 (52) 과의 밀착성이 높은 것이 바람직하므로, 본 발명의 밀착층 (51) 은 금속 저저항층 (52) 의 성분인 구리를 50 ％ 이상 함유한다.

Claims (10)

  1. 처리 대상물 상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 상에 게이트 절연층을 형성하는 공정과,
    상기 게이트 절연층 상에 반도체층을 형성하는 공정과,
    상기 반도체층 상에 오믹 컨택트층을 형성하는 공정과,
    상기 오믹 컨택트층 상에 금속 배선막을 형성하는 공정과,
    상기 오믹 컨택트층과 상기 금속 배선막을 패터닝하여 제 1, 제 2 오믹 컨택트층과 소스 전극과 드레인 전극을 형성하는 공정을 갖는 역스태거형 박막 트랜지스터의 제조 방법으로서,
    상기 금속 배선막을 형성하는 공정은, 진공 분위기 중에서, Al 과 구리를 함유하는 구리 합금 타겟을, 스퍼터링 가스와 산화성 가스를 함유하는 가스를 도입하여 스퍼터링하고, 상기 오믹 컨택트층 상에 구리와 Al 과 산소를 함유하는 밀착층을 형성하는 공정을 포함하는, 박막 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    Al 을, 상기 구리 합금 타겟에 5 원자％ 이상 30 원자％ 이하의 비율로 함유시키는, 박막 트랜지스터의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 배선막을 형성하는 공정은, 상기 밀착층을 형성한 후, 상기 밀착층보다 구리의 함유율이 높고, 상기 밀착층보다 저저항인 금속 저저항층을 상기 밀착층 상에 형성하는 공정을 포함하는, 박막 트랜지스터의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화성 가스에는 O2 가스를 사용하고, 상기 O2 가스는 상기 스퍼터링 가스 100 체적부에 대해, 0.1 체적부 이상 15 체적부 이하의 범위로 함유시키는, 박막 트랜지스터의 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화성 가스에는 CO2 가스를 사용하고, 상기 CO2 가스는 상기 스퍼터링 가스 100 체적부에 대해, 0.2 체적부 이상 30 체적부 이하의 범위로 함유시키는, 박막 트랜지스터의 제조 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화성 가스에는 H2O 가스를 사용하고, 상기 H2O 가스는 상기 스퍼터링 가스 100 체적부에 대해, 0.1 체적부 이상 15 체적부 이하의 범위로 함유시키는, 박막 트랜지스터의 제조 방법.
  7. 처리 대상물 상에 형성된 게이트 전극과,
    상기 게이트 전극 상에 형성된 게이트 절연층과,
    상기 게이트 절연층 상에 형성된 반도체층과,
    상기 반도체층 상에 형성되고 분리되어 있는 제 1, 제 2 오믹 컨택트층과,
    상기 제 1, 제 2 오믹 컨택트층 상에 각각 형성된 소스 전극과 드레인 전극을 갖는 역스태거형 박막 트랜지스터로서,
    상기 소스 전극과 상기 드레인 전극은, 상기 제 1, 제 2 오믹 컨택트층과의 접촉면에, Al 과 산소를 함유하는 구리 합금을 포함하는 밀착층을 갖는, 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 제 1, 제 2 오믹 컨택트층은 n 형 반도체층인, 박막 트랜지스터.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 밀착층보다 구리의 함유율이 높고, 상기 밀착층보다 저저항인 금속 저저항층이 상기 밀착층 상에 배치된, 박막 트랜지스터.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 밀착층에 함유되는 금속 중 Al 은 5 원자％ 이상 30 원자％ 이하의 비율로 함유된, 박막 트랜지스터.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008018490A1 (en) * 2006-08-10 2008-02-14 Ulvac, Inc. Method for forming conductive film, thin film transistor, panel with thin film transistor, and method for manufacturing thin film transistor
CN102640268B (zh) * 2010-03-04 2016-03-23 日本瑞翁株式会社 半导体元件基板的制造方法
JP2011222567A (ja) * 2010-04-02 2011-11-04 Kobe Steel Ltd 配線構造、表示装置、および半導体装置
WO2011162177A1 (ja) * 2010-06-21 2011-12-29 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
JP5659966B2 (ja) * 2010-06-29 2015-01-28 日亜化学工業株式会社 半導体素子及びその製造方法
JP2012027159A (ja) * 2010-07-21 2012-02-09 Kobe Steel Ltd 表示装置
JP5735811B2 (ja) * 2011-01-25 2015-06-17 関東化学株式会社 銅を主成分とする金属薄膜のエッチング液組成物
JP6108210B2 (ja) * 2012-01-31 2017-04-05 日立金属株式会社 電子部品用積層配線膜
KR101582176B1 (ko) * 2013-05-13 2016-01-11 울박, 인크 탑재 장치 및 그 제조 방법
KR20150010065A (ko) * 2013-07-18 2015-01-28 삼성디스플레이 주식회사 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
KR102025103B1 (ko) 2013-07-22 2019-09-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN105449001B (zh) * 2015-12-28 2019-01-22 昆山国显光电有限公司 一种薄膜晶体管及其制作方法
TWI785545B (zh) * 2021-03-19 2022-12-01 優貝克科技股份有限公司 工序簡化的透明薄膜電晶體的製法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04192527A (ja) * 1990-11-27 1992-07-10 Toshiba Corp 半導体装置
JPH04302436A (ja) * 1991-03-29 1992-10-26 Casio Comput Co Ltd 薄膜半導体素子及びその製造方法
JPH06252146A (ja) * 1993-02-23 1994-09-09 Seiko Epson Corp 半導体装置
US6387805B2 (en) 1997-05-08 2002-05-14 Applied Materials, Inc. Copper alloy seed layer for copper metallization
JP4360716B2 (ja) 1999-09-02 2009-11-11 株式会社アルバック 銅薄膜製造方法、及びその方法に用いるスパッタ装置
KR101191402B1 (ko) * 2005-07-25 2012-10-16 삼성디스플레이 주식회사 포토레지스트 스트리퍼 조성물, 이를 이용하는 배선 형성방법 및 박막 트랜지스터 기판의 제조 방법
WO2008018490A1 (en) * 2006-08-10 2008-02-14 Ulvac, Inc. Method for forming conductive film, thin film transistor, panel with thin film transistor, and method for manufacturing thin film transistor
US7782413B2 (en) * 2007-05-09 2010-08-24 Tohoku University Liquid crystal display device and manufacturing method therefor

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