KR20100098304A - 박막트랜지스터-액정표시장치 어레이 기판 및 그 제조 방법 - Google Patents

박막트랜지스터-액정표시장치 어레이 기판 및 그 제조 방법 Download PDF

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Abstract

베이스 기판 상에 형성되는 게이트 라인 및 데이터 라인을 포함하는 박막트랜지스터-액정표시장치(TFT-LCD) 어레이 기판이 제시된다. 게이트 라인 및 데이터 라인은 서로 교차하여 픽셀 영역을 정의하는데, 거기에서 픽셀 전극 및 박막트랜지스터(TFT)가 형성되고, 제1 절연층 및 제2 절연층이 그 게이트 라인 및 그 데이터 라인 사이에 삽입되며, 그 픽셀 전극은 제1 절연층 및 제2 절연층 사이에 배치된다. TFT-LCD 제조 방법 또한 개시된다.

Description

박막트랜지스터-액정표시장치 어레이 기판 및 그 제조 방법{TFT-LCD array substrate and method of manufacturing the same}
본 발명은 박막트랜지스터-액정표시장치(thin film transistor liquid crystal display; TFT-LCD) 어레이 기판(array substrate) 및 그 제조 방법에 관한 것이다.
박막트랜지스터-액정표시장치(TFT-LCD)는 작은 체적, 낮은 에너지 소비, 낮은 라디에이션(radiation), 및 기타 등등의 이점을 가지고 있어, 이에 따라 평판 디스플레이 시장에서 주도적 지위를 점하고 있다.
TFT-LCD는 전형적으로 어레이 기판 및 서로 마주하는 컬러 필터 기판(color filter substrate)을 포함한다. 어레이 기판은 매트릭스(matrix)로 배열된 픽셀 전극들 및 박막트랜지스터들을 구비하며, 각 픽셀 전극은 박막트랜지스터에 의해 제어된다. 픽셀 전극은 박막트랜지스터가 온(on)일 때 충전된다. 충전 후, 픽셀 전극의 전압은 다음 스캐닝(scanning) 시간에 재충전할 때까지 변하지 않은 채 유지된다. 대체로, 액정의 커패시턴스는 작다; 따라서, 액정의 커패시턴스만으로는 픽셀 전극의 전압을 감당할 수 없다. 이러한 이유 때문에, 픽셀 전극의 전압을 감당하기 위한 저장 커패시터(storage capacitor)를 제공할 만한 가치가 있다. 원칙적으로, 저장 커패시터는 게이트 라인 상의 저장 커패시터 (Cs on Gate), 공통 전극 라인 상의 저장 커패시터 (Cs on Common), 또는 그것들의 조합 구조로서 분류된다. 조합 구조는, 저장 커패시터들의 일부가 게이트 라인 상에 형성되고 다른 부분이 공통 전극 라인 상에 형성되는 구조를 말한다.
저장 커패시터의 유형에 관계없이, 게이트 금속 박막이 저장 커패시터의 전극 플레이트(electrode plate)로서 사용된다. 게이트 절연층(gate insulating layer) 및 패시베이션 층(passivation layer)이 저장 커패시터의 한 전극 플레이트로서의 게이트 금속 박막 및 다른 전극 플레이트로서의 픽셀 전극 사이에 삽입되어진다. 게이트 절연층은 3000Å - 5000Å의 두께를 가질 수도 있고, 패시베이션 층은 1500Å - 3500Å의 두께를 가질 수도 있다. 저장 커패시턴스를 계산하기 위한 공식으로부터, 단위 면적에서의 저장 커패시턴스의 값은 그 두 전극 플레이트들 간의 거리에 반비례한다. 기존의 TFT-LCD 어레이 기판에서 저장 커패시터의 두 전극 플레이트들 간의 거리가 크기 때문에, 단위 면적에서의 저장 커패시턴스는 상대적으로 작다.
본 발명은 박막트랜지스터-액정표시장치(TFT-LCD) 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시예는 베이스 기판(base substrate) 상에 형성된 게이트 라인 및 데이터 라인을 포함하는 박막트랜지스터-액정표시장치(TFT-LCD) 어레이 기판에 관한 것이다. 게이트 라인 및 데이터 라인은 서로 교차하여, 픽셀 전극 및 박막트랜지스터(TFT)가 형성되는 픽셀 영역(pixel region)을 정의하며, 그리고 제1 절연층 및 제2 절연층이 게이트 라인 및 데이터 라인 사이에 삽입되며, 픽셀 전극이 제1 절연층 및 제2 절연층 사이에 배치된다.
본 발명의 또 하나의 실시예는 박막트랜지스터-액정표시장치(TFT-LCD) 어레이 기판을 생산하는 방법을 제공하는데, 그 방법은, 베이스 기판 상에 게이트 금속 박막을 증착(depositing)하고 상기 게이트 금속 박막을 패터닝(patterning)하여 게이트 라인 및 게이트 전극을 형성하는 단계; 상기 베이스 기판 상에 제1 절연층 및 투명 전도성(transparent conductive) 박막을 순차적으로 증착하고 상기 투명 전도성 박막을 패터닝하여 픽셀 전극을 형성하는 단계; 상기 베이스 기판 상에 제2 절연층, 반도체 박막 및 도핑된(doped) 반도체 박막을 순차적으로 증착하고 상기 제2 절연층, 상기 반도체 박막 및 상기 도핑된 반도체 박막을 패터닝하여, 상기 제2 절연층 내 절연층 스루 홀(through hole) 및 활성층(active layer island)을 형성하는 단계 [여기서, 상기 절연층 스루 홀은 상기 픽셀 전극 상에 위치함]; 및 상기 베이스 기판 상에 소스(source)/드레인(drain) 금속 박막을 증착하고 상기 소스/드레인 금속 박막을 패터닝하여, 데이터 라인, 소스 전극, 드레인 전극 및 TFT 채널 영역(channel region)을 형성하는 단계를 포함한다. 상기 드레인 전극은 상기 절연층 스루 홀을 거쳐 상기 픽셀 전극과 연결되며, 상기 TFT 채널 영역 내 도핑된 반도체 층은 그 아래에 있는 반도체 박막을 노출하도록(expose) 완전히 에칭(etching)된다.
본 발명의 추가적 적용 범위는 이후의 상세한 설명으로부터 명확해질 것이다. 그러나, 관련 기술분야에서 숙련된 자들이라면 뒤따르는 상세한 설명에 기반하여 본 발명의 사상 및 범위 내에서 다양한 변화예들 및 변형예들을 알 수 있을 것이기 때문에, 그 상세한 설명 및 특정 예들이 본 발명의 바람직한 실시예들을 나타내고는 있지만 단지 예시로써 주어지는 것임을 이해하여야 할 것이다.
본 발명은 TFT-LCD 어레이 기판에 있어서 단위 면적 당 저장 커패시턴스를 증대시켜서, 이에 따라 본 발명은 적당하고 충분한 커패시턴스를 보증하고, 킥백 전압 ΔVp를 효과적으로 감소시켜 디스플레이 품질을 향상시키도록 한다.
본 발명은, 단지 예시로써 주어지고 이에 따라 본 발명을 제한하는 것이 아닌 첨부 도면들 및 이하에서 주어지는 상세한 설명으로부터 더 완전하게 이해되어질 것이고, 그 첨부 도면들과 관련하여,
도 1은 본 발명의 제1 실시예의 TFT-LCD 어레이 기판의 평면도이고,
도 2는 도 1에서의 라인 A1-A1을 따라 전개되는 단면도이고;
도 3은 도 1에서의 라인 B-B를 따라 전개되는 단면도이고;
도 4는 제1 패터닝 공정 후에 제1 실시예의 TFT-LCD 어레이 기판의 평면도이고;
도 5는 도 4에서의 라인 A2-A2를 따라 전개되는 단면도이고;
도 6은 제2 패터닝 공정 후에 제1 실시예의 TFT-LCD 어레이 기판의 평면도이고;
도 7은 도 6에서의 라인 A3-A3 방향에 따라 전개되는 단면도이고;
도 8은 제3 패터닝 공정 후에 본 발명의 TFT-LCD의 제1 실시예의 평면도이고;
도 9는 제3 패터닝 공정에서 노출 및 현상(developing) 후에 TFT-LCD 어레이 기판의 제1 실시예의 라인 A4-A4를 따라 전개되는 단면도이고;
도 10은 제3 패터닝 공정의 제1 에칭 공정 후에 TFT-LCD 기판의 제1 실시예의 라인 A4-A4를 따라 전개되는 단면도이고;
도 11은 제3 패터닝 공정에서 애쉬(ash) 공정 후에 TFT-LCD 기판의 제1 실시예의 라인 A4-A4를 따라 전개되는 단면도이고;
도 12는 제3 패터닝 공정에서 제2 에칭 공정 후에 TFT-LCD의 제1 실시예의 라인 A4-A4를 따라 전개되는 단면도이고;
도 13은 제3 패터닝 공정 후에 TFT-LCD 어레이 기판의 제1 실시예의 라인 A4-A4를 따라 전개되는 단면도이고;
도 14는 본 발명의 제2 실시예의 TFT-LCD 어레이 기판의 평면도이고;
도 15는 도 14에서의 라인 A5-A5를 따라 전개되는 단면도이며; 그리고
도 16은 도 14에서의 C-C 방향을 따라 전개되는 단면도이다.
본 발명은 첨부 도면들 및 실시예들을 참조하여 더 상세하게 설명되어질 것이다.
도 1은 본 발명의 제1 실시예의 TFT-LCD 어레이 기판의 평면도이다. 그 어레이 기판 상의 픽셀 유닛(pixel unit)의 구조가 예시되어 있다. 도 2는 도 1에서의 라인 A1-A1을 따라 전개되는 단면도이다. 도 3은 도 1에서의 라인 B-B를 따라 전개되는 단면도이다.
도 1 내지 도 3에서 예시되는 바와 같이, 본 실시예의 TFT-LCD 어레이 기판의 주 구조는 베이스 기판(1) 상에 형성되는 게이트 라인(11), 데이터 라인(12), 공통 전극 라인(13), 픽셀 전극(4) 및 박막트랜지스터(TFT)를 포함한다. 게이트 라인(11) 및 데이터 라인(12)은 직각으로 서로 교차하여 픽셀 영역을 정의한다. 박막트랜지스터 및 픽셀 전극(4)이 그 픽셀 영역에 형성된다. 게이트 라인(11)은 ON 신호와 같은 게이트 신호를 그 박막트랜지스터에 제공하는데 사용되고; 데이터 라인(12)은 데이터 신호를 픽셀 전극(4)에 제공하는데 사용되며; 그리고 공통 전극(13)은 픽셀 전극(4)과 함께 저장 커패시터를 제공하는데 사용된다. 공통 전극 라인(13)이 그 픽셀 영역에 형성되기 때문에, 그 공통 전극 라인 상의 저장 커패시터(Cs on Common)의 구조가 형성된다. 제1 절연층(3)이 공통 전극 라인(13) 및 픽셀 전극(4) 사이에 삽입된다.
더욱 자세하게는, 본 발명의 TFT-LCD 어레이 기판은 베이스 기판(1) 상에 형성된 게이트 전극(2), 게이트 라인(11) 및 공통 전극 라인(13)을 포함한다; 게이트 전극(2)은 게이트 라인(11)과 연결된다; 공통 전극 라인(13)은 2개의 이웃하는 게이트 라인들(11) 사이에 그리고 그 게이트 라인들(11)에 평행하게 위치한다; 제1 절연층(3)이 게이트 전극(2), 게이트 라인(11) 및 공통 전극 라인(13) 상에 형성되어 베이스 기판(1)을 커버한다; 픽셀 전극(4)이 제1 절연층(3) 상에 형성된다; 그리고 제2 절연층(5)이 픽셀 전극(4) 상에 형성되어 베이스 기판(1)을 커버한다. 절연층 스루 홀(14)이 제2 절연층(5)을 관통해 개방되어 있다. 절연층 스루 홀(14)은 픽셀 전극(4) 상에 그리고 게이트 전극(2)에 이웃한 픽셀 전극(4)의 가장자리 위치에 위치하며 픽셀 전극(4)을 노출시킨다. (반도체 층(6) 및 도핑된 반도체 층(7)을 포함한) 활성층은 제2 절연층(5) 상에 형성되고 게이트 전극(2) 상에 위치한다. TFT의 소스 전극(8)의 한쪽 단은 그 활성층 상에 형성되고, 다른 한쪽 단은 게이트 라인(12)에 연결된다; TFT의 드레인 전극(9)의 한쪽 단은 그 활성층 상에 형성되고, 다른 한쪽 단은 절연층 스루 홀(14)을 거쳐 픽셀 전극(4)과 연결된다. 소스 전극(8) 및 드레인 전극(9) 사이에 TFT 채널 영역이 형성된다; 그 TFT 채널 영역 내 도핑된 반도체 층(7)이 완전하게 에칭되고 반도체 층(6)의 일부가 에칭되어 그 TFT 채널 영역 내 반도체 층(6)이 노출된다. 그 TFT 채널 영역 내 노출된 반도체 층(6)은 산화 처리(oxidation treatment)를 더 겪을 수 있고, 따라서 산화물 층(oxide layer)(이를테면 실리콘 산화물 층)이 반도체 층(6)의 노출 표면 상에 형성되어 그 TFT 채널 영역을 보호한다. 그 산화 처리는 무선 주파수(RF) 전력이 5KW - 13 KW, 기압이 100mT - 500mT, 그리고 산소 유량(flow rate)이 1000sccm - 4000sccm인 산화 처리이다.
본 실시예에서, 저장 커패시터의 전극 플레이트로서의 공통 전극 라인은 제1 절연층 아래에 형성되고, 그 저장 커패시터의 다른 전극 플레이트로서의 픽셀 전극은 그 제1 절연층 위에 형성된다. 그러므로, 그 저장 커패시터의 두 전극 플레이트들 간의 거리는 단지 제1 절연층의 두께와 같다. 게다가, 드레인 전극은 픽셀 전극의 위에 위치하고, 드레인 전극 및 픽셀 전극은 절연층 스루 홀을 거쳐 연결된다. 제1 절연층은 생산 효율을 향상시키기 위해 고속 증착 방법에 의해 증착될 수 있다; 제2 절연층은 저속 증착 방법에 의해 증착될 수 있고, 따라서 그 절연층의 표면은 고르며(smooth), 그 막의 표면은 고품질이다. 고품질 표면을 갖는 그 절연층은 만족스러운 방식으로 그 위에 형성되는 반도체 층과 정합(match)될 수 있고, 이는 전류 캐리어(current carrier)의 전송에 도움을 주며, 따라서 TFT의 특성이 향상될 수 있다.
도 4 내지 도 13은 제1 실시예에서의 TFT-LCD를 생산하는 공정에 관한 도식적인 그림들이다. 이하의 설명에서, 본 출원에서 사용되는 패터닝 공정은 포토레지스트(photoresist) 코팅(coating), 마스킹(masking), 노출 및 그 포토레지스트의 현상, 그 패터닝된 포토레지스트에 따른 에칭, 잔존 포토레지스트의 제거 등을 포함할 수도 있다; 그 포토레지스트에 관련하여, 포지티브형 포토레지스트(positive photoresist)를 일례로 들 수 있다.
도 4는 TFT-LCD 어레이 기판의 제1 실시예의 제1 패터닝 공정 이후의 평면도이고, 여기서 픽셀 유닛의 구조가 예시되어 있다. 도 5는 도 4의 라인 A2-A2에서의 단면도이다. 먼저, 500Å~4000Å의 두께를 가진 게이트 금속 박막이 마그네트론 스퍼터링(magnetron sputtering) 또는 열증착(thermal evaporation) 방법을 사용하여 베이스 기판(1)(예: 유리(glass) 기판 또는 석영(quartz) 기판) 상에 증착되고, 그 게이트 금속 박막은 Cr, W, Ti, Ta, Mo, Al, Cu 및 그것들의 임의의 합금으로 이루어진 그룹으로부터 선택된 금속으로 된 단일 층일 수도 있고 또는 상기 금속들의 층들로 구성된 복합 박막일 수도 있다. 도 4 및 도 5에 도시된 바와 같이, 제1 패터닝 공정에 의해 일반 마스크(normal mask)(또한 단일 톤(single tone)으로도 불려짐)를 사용하여, 게이트 전극(2), 게이트 라인(11) 및 공통 전극 라인(13)을 포함하는 패턴이 형성된다.
도 6은 TFT-LCD 어레이 기판의 제1 실시예의 제2 패터닝 공정 후의 평면도로서, 여기서 픽셀 유닛의 구조가 예시되어 있다. 도 7은 도 6의 라인 A2-A2에서의 단면도이다. 2000Å~5000Å의 두께를 갖는 제1 절연층(3)이 플라즈마 강화 화학 기상 증착법(plasma enhanced chemical vapor deposition; PECVD)에 의해 베이스 기판 상에 증착되고, 그 이후에 300Å~600Å의 두께를 갖는 투명 전도성 박막이 마그네트론 스퍼터링 또는 열증착 방법을 이용하여 증착된다. 제1 절연층은 산화물, 질화물 또는 질산화물(oxynitride)일 수도 있고, 그 층을 형성하기 위한 적합한 반응성 가스(reactive ags)는 SiH4, NH3 및 N2의 혼합 가스 또는 SiH2Cl2, NH3 및 N2의 혼합 가스일 수도 있다. 투명 전도성 박막은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 또는 알루미늄 아연 산화물과 같은 재료, 또는 다른 투명 금속 재료들 또는 투명 금속 산화물들을 이용할 수도 있다. 도 6 및 도 7에서 도시된 바와 같이, 일반 마스크를 사용하여 제2 패터닝 공정에 의해 픽셀 영역에 픽셀 전극(4)을 포함하는 패턴이 형성된다. 본 공정에서, 고속 증착 방법에 의해 제1 절연층이 증착될 수 있고, 그에 의해 생산 효율이 향상될 수 있다. 일반적으로, 무선 주파수(RF) 소스 전력 및 실레인(silane)의 유량을 증가시킴으로써 증착 속도가 향상될 수 있지만, 증착되는 박막의 품질은 불량할 수도 있고 균일성(uniformity)이 좋지 않다. 본 실시예에서, 고속 증착은 4500W~7000W의 무선 주파수(RF) 소스 전력 및 900sccm~1600sccm의 실레인 유량을 갖는다.
도 8은 TFT-LCD 어레이 기판의 제1 실시예의 제3 패터닝 공정 후의 평면도이고, 여기서 픽셀 유닛의 구조가 예시되어 있다. 도 9는 TFT-LCD 어레이 기판의 제1 실시예의 제3 패터닝 공정에서 노출 및 현상 후에 라인 A4-A4를 따라 전개되는 단면도이다. 1000Å~2000Å의 두께를 갖는 제2 절연층(5), 1000Å~3000Å의 두께를 갖는 반도체 박막(21), 및 500Å~1000Å의 두께를 갖는 도핑된 반도체 박막(22)이 PECVD 방법에 의해 베이스 기판 상에 순차적으로 증착된다. 제2 절연층(5)은 산화물, 질화물 또는 질산화물일 수도 있고, 상응하는 반응성 가스는 SiH4, NH3 및 N2의 혼합 가스 또는 SiH2Cl2, NH3 및 N2의 혼합 가스일 수도 있다; 반도체 박막(21)을 준비하기 위한 상응하는 반응성 가스는 SiH4 및 N2의 혼합 가스 또는 SiH2Cl2 및 N2의 혼합 가스일 수도 있다; 도핑된 반도체 박막(22)을 준비하기 위한 상응하는 반응성 가스는 SiH4, PH3 및 H2의 혼합 가스, 또는 SiH2Cl2, PH3 및 H2의 혼합 가스일 수도 있다. 후속하여, 포토레지스트(30)의 층이 도핑된 반도체 박막(22) 상에 코팅되고, 하프 톤(half tone) 또는 그레이 톤(gray tone) 마스크를 사용하여 노출이 수행되어서, 그 포토레지스트가, 절연층 스루 홀 패턴이 형성될 영역에 해당하는 완전 노출 영역(A), 활성층이 형성될 영역에 해당하는 미노출 영역(B), 및 상기 영역들과 다른 영역에 해당하는 부분적 노출 영역(C)을 포함하게끔 한다. 노출된 포토레지스트의 현상 후에, 미노출 영역(B) 내 포토레지스트의 두께는 불변하여 포토레지스트-완전-유지 영역을 형성하고, 완전 노출 영역(A) 내 포토레지스트는 제거되어 포토레지스트-완전-제거 영역을 형성하며, 그리고 부분적 노출 영역(C) 내 포토레지스트의 두께의 일부는 감소되어 포토레지스트-부분적-유지 영역을 형성하는데, 이는 도 9에 도시되어 있다. 본 공정에서, 제2 절연층은 저속 증착 방법에 의해 증착될 수 있고, 따라서 이 절연층의 표면은 더 고르고 균일하며, 그 막 표면의 품질이 고품질이다. 그러므로, 고품질 표면을 가진 제2 절연층은 더 좋게 그 위에 형성된 반도체 박막과 정합될 수 있고, 전류 캐리어의 전송을 용이하게 한다. 저속 증착은 2500W~4000W의 무선 주파수(RF) 소스 전력, 및 500sccm~800sccm의 실레인 유량을 가진다.
도 10은 TFT-LCD 어레이 기판의 제1 실시예의 제3 패터닝 공정에서 제1 에칭 이후에 라인 A4-A4를 따라 전개되는 단면도이다. 완전 노출 영역(A) 내 도핑된 반도체 박막(22), 반도체 박막(21) 및 제2 절연층(5)이 제1 에칭 공정에 의해 식각되어 절연층 스루 홀(14)의 패턴을 형성한다. 절연층 스루 홀(14)은 게이트 전극(2)에 이웃한 픽셀 전극(4)의 가장자리 위치에 위치하고, 픽셀 전극(4)은 절연층 스루 홀(14)을 통해 노출되어지는데, 이는 도 10에 도시되어 있다.
도 11은 TFT-LCD 어레이 기판의 제1 실시예의 제3 패터닝 공정에서 애쉬 공정 후에 라인 A4-A4를 따라 전개되는 단면도이다. 도 11에 도시된 바와 같이, 부분적 노출 영역(C) 내의 아래에 있는 도핑된 반도체 박막(22)을 노출하도록 애쉬 공정에 의해 이 영역 내 포토레지스트가 제거된다. 비노출 영역(B) 내 포토레지스트의 두께가 부분적 노출 영역 내 포토레지스트의 두께보다 더 크기 때문에, 애쉬 공정 후에, 비노출 영역(B)은 어느 정도 두께를 가진 잔존 포토레지스트(30)로 커버되어진다.
도 12는 TFT-LCD 어레이 기판의 제1 실시예의 제3 패터닝 공정에서 제2 에칭 후에 라인 A4-A4를 따라 전개되는 단면도이다. 부분적 노출 영역(C) 내 도핑된 반도체 박막 및 반도체 박막은 활성층의 패턴을 형성하도록 제2 에칭 공정에 의해 완전히 에칭되어진다. 도 12에 도시된 바와 같이, 패터닝 후에, 형성된 활성층은 게이트 전극(2) 위에 위치하며 그리고 반도체 층(6) 및 그 반도체 층(6) 상에 쌓여지는 도핑된 반도체 층(7)을 포함한다.
도 13은 TFT-LCD 어레이 기판의 제1 실시예의 제3 패터닝 공정 후에 라인 A4-A4를 따라 전개되는 단면도이다. 도 8 및 도 13에 도시된 바와 같이, 본 발명의 제1 실시예에서 TFT-LCD 어레이 기판의 제3 패터닝 공정을 완성시키기 위해 잔존 포토레지스트가 제거된다.
2000Å~3000Å의 두께를 가진 소스/드레인 금속층이 마그네트론 스퍼터링 또는 열증착 방법을 이용하여 베이스 기판 상에 증착된다. 소스/드레인 금속층은 Cr, W, Ti, Ta, Mo, Al, Cu 및 그것들의 임의의 합금으로 이루어진 그룹으로부터 선택된 금속으로 된 단일 층일 수도 있고 또는 상기 금속들의 층들로 이루어진 복합 박막일 수도 있다. 소스/드레인 금속층은 데이터 라인(12), 소스 전극(8), 드레인 전극(9) 및 TFT 채널 영역의 패턴들을 형성하도록 제4 패터닝 공정에 의해 일반 마스크를 사용하여 패터닝된다. 소스 전극의 한쪽 단은 활성층 상에 형성되고 다른쪽 단은 데이터 라인(12)과 연결된다; 드레인 전극(9)의 한쪽 단은 활성층 상에 형성되고 다른쪽 단은 절연층 스루 홀(14)을 거쳐 픽셀 전극(4)과 연결된다. 도 1 내지 도 3에 도시된 바와 같이, 소스 전극(8) 및 드레인 전극(9) 사이에 형성된 TFT 채널 영역의 도핑된 반도체 층(7)이 완전히 에칭되고 반도체 층(6)의 일부가 에칭되어 TFT 채널 영역의 반도체 층(6)이 노출되게 한다. TFT 채널 영역의 반도체 층(6) 상에 산화 처리가 수행될 수 있어 산화물 층(예: 실리콘 산화물 층)이 노출 반도체 층(6)의 표면 상에 형성되고, 그 산화물 층은 TFT 채널 영역을 보호하도록 기능한다. 산화 처리는 5KW-13KW의 무선 주파수(RF) 전력, 100mT - 500mT의 기압, 및 1000sccm - 4000sccm의 산소 유량을 가진다.
4개의 패터닝 공정들을 포함하는 상기에서 언급한 방법은 단지 본 실시예의 TFT-LCD 어레이 기판을 생산하기 위한 방법일 뿐이고, 실제로, 본 실시예는 패터닝 공정들의 시간을 늘이거나 줄이고 상이한 재료들이나 재료 조합을 선택함으로써 구현될 수 있다. 예컨대, 본 실시예의 TFT-LCD 어레이 기판의 제3 패터닝 공정은 제2 패터닝 공정이 대체되어 이루어질 수도 있다. 활성층은 일반 마스크를 사용한 하나의 패터닝 공정에 의해 형성될 수 있고, 그러면 절연층 스루 홀 패턴은 일반 마스크를 사용한 다른 패터닝 공정에 의해 형성될 수 있다.
도 14는 본 발명의 제2 실시예의 TFT-LCD 어레이 기판의 평면도로서, 여기서 픽셀 유닛의 구조가 예시되어 있다. 도 15는 도 14의 라인 A5-A5에서의 단면도이고, 도 16은 도 14의 라인 C-C에서의 단면도이다.
도 14 내지 도 16에서 보여지는 바와 같이, 본 실시예의 TFT-LCD 어레이 기판은 저장 커패시터가 게이트 라인 상에 형성되는 구조 (Cs on Gate)이고, 그것의 본체(main body)는 제1 실시예의 어레이 기판과 같으며 베이스 기판(1) 상에 형성된 게이트 라인(11), 데이터 라인(12), 픽셀 전극(4) 및 박막트랜지스터를 포함한다. 픽셀 전극(4) 및 게이트 라인(11)은 저장 커패시터를 구성하며, 단지 제1 절연층(3)만이 게이트 라인(11) 및 픽셀 전극(4) 사이에 삽입된다.
특히, 본 실시예의 TFT-LCD 어레이 기판에서, 게이트 전극(2) 및 게이트 라인(11)이 베이스 기판(1) 상에 형성되고, 게이트 전극(2)은 게이트 라인(11)과 연결된다. 제1 절연층(3)은 게이트 전극(2) 및 게이트 라인(11) 상에 형성되고 베이스 기판(1)을 커버한다. 픽셀 전극(4)이 제1 절연층(3) 상에 형성되고, 여기서 그것의 적어도 하나의 측면 가장자리는 게이트 라인(11)과 중첩(overlap)된다. 제2 절연층(5)이 픽셀 전극(4) 상에 형성되고 베이스 기판(1)을 커버하며, 절연층 스루 홀(14)이 제2 절연층(5)에 제공되고 픽셀 전극(4) 상에 그리고 게이트 전극(2)에 이웃한 픽셀 전극(4)의 가장자리 위치에 위치한다. 패터닝 후에, 활성층(반도체 층(6) 및 도핑된 반도체 층(7)의 스택(stack)을 포함)이 게이트 전극(2) 위의 제2 절연층(5) 상에 형성된다. 소스 전극(8)의 한쪽 단은 활성층 상에 형성되고, 다른쪽 단은 데이터 라인(12)과 연결된다; 드레인 전극(9)의 한쪽 단은 활성층 상에 형성되고, 다른쪽 단은 절연층 스루 홀(14)을 거쳐 전극(4)과 연결된다. TFT 채널 영역이 소스 전극(8) 및 드레인 전극(9) 사이에 형성된다; TFT 채널 영역의 도핑된 반도체 층(7)은 완전히 에칭되고 반도체 층(6)의 일부가 에칭되어 TFT 채널 영역의 반도체 층(6)이 노출된다. TFT 채널 영역에서 노출 반도체 층(6) 상에 산화 처리가 수행될 수도 있어서 산화층이 반도체 층(6)의 노출 표면 상에 형성될 수도 있어 TFT 채널 영역을 보호할 수 있다.
본 실시예에서 TFT-LCD 어레이 기판을 생산하는 공정은 제1 실시예의 공정과 실질적으로 같다. 차이점은, 본 실시예에서, 게이트 전극(2) 및 게이트 라인(11)을 포함하는 패턴이 제1 패터닝 공정에 의해 형성되고 픽셀 전극(4)이 제2 패터닝 공정에 의해 형성되어 일부분의 게이트 라인(11)을 커버한다는 것이다. 다른 동일 단계들은 단순함을 위해 상세하게 기재하지 않기로 한다.
본 발명의 또 하나의 실시예는, 한 부분이 게이트 라인 상에 형성되고 다른 부분이 공통 전극 라인 상에 형성되는 저장 커패시터를 더 가질 수 있는데, 즉 제1 실시예 및 제2 실시예가 조합되어 조합 구조를 형성할 수 있다. 하나의 측면에서, 공통 전극 라인이 픽셀 영역에서 제공되고, 다른 측면에서 픽셀 전극의 일부분이 또한 일부분의 게이트 라인을 커버한다.
상기의 실시예들에서, TFT-LCD 어레이 기판들은 두 층의 절연층들을 형성하고 그 두 절연층들 사이에 픽셀 전극을 증착함으로써 형성되고, 픽셀 전극은 공통 전극 라인 및/또는 게이트 라인과 저장 커패시터를 형성하며, 그리고 그 저장 커패시터의 두 전극 패널들 사이의 거리는 단지 제1 절연층의 두께이다. 두 전극 패널들 사이에 배치된 패시브 층(passive layer) 및 게이트 절연층을 가진 기존의 저장 커패시터와 비교할 때, 그 실시예들에서의 저장 커패시터의 두 전극 패널들 간의 거리는 확연하게 감소될 수 있으며, 따라서 단위 면적 당 저장 커패시턴스가 향상될 수 있다. 게다가, 그 실시예들은 두 절연층 구조를 채택하여, 이에 따라 절연층 및 반도체 층 사이에 형성되는 경계면이 양질일 수 있어 형성되는 TFT의 특성을 향상시키게 된다. 제1 절연층이 고속 증착 방법을 사용하여 형성되므로, 이에 따라서 생산 효율이 향상된다. 그러나, 고속 증착을 통해 형성된 절연층의 표면은 거칠고, 그 경계면은 좋은 상태이지는 않아서, 그 위에 증착되는 반도체 층과의 좋은 정합이 얻어질 수 없다. 그러므로, 상대적으로 더 얇은 두께를 가진 제2 절연층을 형성하는데 저속 증착 방법이 사용되고, 그 저속 증착 방법에 의해 증착된 절연층의 표면은 상대적으로 고르고, 균일하며 그리고 고품질의 막 표면을 가진다. 생산 효율이 영향을 받지 않으면서, 절연층의 표면 품질이 향상될 수 있고, 그 위의 반도체 층과의 더 좋은 정합이 얻어질 수 있으며 전하 캐리어들의 수송이 실현되며, 그래서 박막트랜지스터의 전기적 특성이 향상될 수 있다.
TFT-LCD의 작동 동안에, 소스 전극 및 게이트 전극 사이에 그리고 드레인 전극 및 게이트 전극 사이에 기생 커패시턴스(parasitical capacitance)가 존재하며, 따라서 픽셀 전극 충전이 완료되는 순간에, 킥백 전압 ΔVp가 발생된다. 킥백 전압의 식은 다음과 같다:
Figure pat00001
여기서 Vgh는 게이트 전극의 ON 전압, Vgl은 그 게이트 전극의 OFF 전압, Clc는 액정 커패시턴스, Cgs는 기생 커패시턴스, 그리고 Cs는 저장 커패시턴스이다. 연구에 따르면 킥백 전압 ΔVp의 존재가 픽셀 전극의 극성의 변화를 유발할 수도 있고, 이에 따라 그것은 일치하지 않는 양 극성 및 음 극성의 전압들을 유발하고, 이는 디스플레이의 플리커(flicker) 현상을 유발하고 디스플레이 품질에 심각한 악영향을 유발한다는 것을 알 수 있고, 따라서 설계시 큰 킥백 전압 ΔVp를 회피하는 것이 더 좋다. 본 발명은 단위 면적 당 저장 커패시턴스를 증대시켜서, 이에 따라 그것은 적당하고 충분한 커패시턴스를 보증하고, 킥백 전압 ΔVp를 효과적으로 감소시켜 디스플레이 품질을 향상시키도록 한다.
본 발명의 TFT-LCD 어레이 기판 제조 방법에 따른 실시예는 다음의 단계들을 포함할 수도 있다.
단계 1: 베이스 기판 상에 게이트 금속 박막을 증착하고 그 게이트 금속 박막을 패터닝하여 게이트 라인 및 게이트 전극을 형성하는 단계.
단계 2: 단계 1 이후에 상기 베이스 기판 상에 제1 절연층 및 투명 전도성 박막을 순차적으로 증착하고 그 투명 전도성 박막을 패터닝하여 픽셀 전극을 형성하는 단계.
단계 3: 단계 2 이후에 상기 베이스 기판 상에 제2 절연층, 반도체 박막 및 도핑된 반도체 박막을 순차적으로 증착하고 그 제2 절연층, 그 반도체 박막 및 그 도핑된 반도체 박막을 패터닝하여 그 제2 절연층에서 활성층 및 절연층 스루 홀을 형성하는 단계. 그 절연층 스루 홀은 상기 픽셀 전극의 위에 위치한다.
단계 4: 단계 3 이후에 상기 베이스 기판 상에 소스/드레인 금속 박막을 증착하고 그 소스/드레인 금속 박막을 패터닝하여 데이터 라인, 소스 전극, 드레인 전극 및 TFT 채널 영역을 형성하는 단계. 상기 드레인 전극은 상기 절연층 스루 홀을 거쳐 상기 픽셀 전극과 연결되고, 상기 TFT 채널 영역의 도핑된 반도체 층이 완전히 에칭된다.
이 실시예에서, 단계 4에서, 노출 반도체 층의 표면은 또한 상기 TFT 채널 영역에서 산화물 층을 형성하도록 산화될 수 있다.
이 실시예에서, 제1 절연층 및 제2 절연 박막이 형성되고 그 제1 절연층 및 제2 절연층 사이에 픽셀 전극이 형성되며, 따라서 그 픽셀 전극이 공통 전극이나 게이트 라인과 저장 커패시터를 형성할 때, 그 저장 커패시터의 두 전극 패널들 간의 거리는 단지 제1 절연층의 두께이다. 이 경우에, 저장 커패시터의 두 전극 패널들 간의 거리는 확연하게 감소될 수 있으며, 따라서 단위 면적 당 저장 커패시터가 향상될 수 있다. 또한, 제조되는 어레이 기판은 두 절연층들로 된 구조를 채용하므로, 따라서 그것은 절연층 및 반도체 층 사이에 형성되는 경계면의 품질을 향상시켜 TFT의 특성을 향상시키도록 할 수 있다.
본 실시예의 TFT-LCD 어레이 기판 제조 방법에 관한 제1 예는 다음의 단계들을 포함할 수 있다.
단계 11: 베이스 기판 상에 게이트 금속 박막을 증착하고 그 게이트 금속 박막을 패터닝하여 게이트 라인, 게이트 전극 및 공통 전극을 형성하는 단계.
단계 12: 단계 11 이후에 상기 기판 상에 제1 절연층 및 투명 전도성 박막을 순차적으로 증착하고 패터닝 공정에 의해 그 투명 전도성 박막을 패터닝하여 픽셀 전극을 형성하는 단계.
단계 13: 플라즈마 강화 화학 기상 증착법(PECVD)을 사용하여 제2 절연층, 반도체 층 및 도핑된 반도체 층을 순차적으로 증착하고 그리고 나서 도핑된 반도체 층 상에 포토레지스트 층을 코팅하는 단계.
단계 14: 하프 톤 또는 그레이 톤 마스크로 포토레지스트를 노출하여 그 포토레지스트가, 활성층이 형성될 영역에 해당하는 포토레지스트-완전-유지 영역, 절연층 스루 홀이 형성될 영역에 해당하는 포토레지스트-완전-제거 영역, 및 상기의 영역들과 다른 영역에 해당하는 포토레지스트-부분적-유지 영역을 포함하도록 하는 단계. 현상 공정 이후에, 포토레지스트-완전-유지 영역 내 포토레지스트의 두께는 불변하고, 포토레지스트-완전-제거 영역 내 포토레지스트는 제거되며, 그리고 포토레지스트-부분적-유지 영역 내 포토레지스트의 두께는 감소된다.
단계 15: 제1 에칭 공정에 의해, 포토레지스트-완전-제거 영역에서 도핑된 반도체 박막, 반도체 박막 및 제2 절연층을 식각하여 절연층 스루 홀을 형성하는 단계로서, 여기서 그 절연층 스루 홀은 픽셀 전극 상에 그리고 게이트 전극에 이웃한 픽셀 전극의 가장자리 위치에 위치하고, 픽셀 전극은 그 절연층 스루 홀을 통해 노출되어진다.
단계 16: 애쉬 공정을 이용하여, 포토레지스트-부분적-유지 영역에서 포토레지스트를 제거하여 이 영역의 하측의 도핑된 반도체 박막을 노출하도록 하는 단계.
단계 17: 제2 에칭 공정에 의해, 포토레지스트-부분적-유지 영역에서 도핑된 반도체 박막 및 반도체 박막을 식각하여 활성층을 형성하도록 하고 그리고 나서 잔존 포토레지스트를 제거하는 단계.
단계 18: 단계 17 이후에 마그네트론 스퍼터링 또는 열증착 방법을 사용하여 베이스 기판 상에 소스/드레인 금속 박막을 증착하는 단계.
단계 19: 일반 마스크로 소스/드레인 금속 박막을 패터닝하여 데이터 라인, 소스 전극, 드레인 전극 및 TFT 채널 영역을 형성하도록 하는 단계. 소스 전극의 한쪽 단은 활성층 상에 형성되고 다른쪽 단은 데이터 라인과 연결된다; 드레인 전극의 한쪽 단은 활성층 상에 형성되고 다른쪽 단은 절연층 스루 홀을 거쳐 픽셀 전극과 연결된다. 소스 전극 및 드레인 전극 사이의 TFT 채널 영역에서, 도핑된 반도체 층은 완전히 에칭되고 반도체 층의 일부가 에칭되어 TFT 채널 영역의 반도체 층이 노출된다.
산화 처리가 TFT 채널 영역의 노출 반도체 층 상에 더 수행될 수 있어 산화물 층이 TFT 채널 영역에서 노출 반도체 층의 표면 상에 형성될 수 있다.
이 예에 의해 준비되는 TFT-LCD 어레이 기판은 공통 전극 라인 상의 저장 커패시턴스로 된 구조이고, 제조 공정은 도 1 내지 도 13을 참조하여 구체적으로 개시되어 있다.
본 실시예의 TFT-LCD 어레이 기판의 제2 예는 다음의 단계들을 포함할 수 있다.
단계 21: 베이스 기판 상에 게이트 금속 박막을 증착하고 그 게이트 금속 박막을 패터닝하여 게이트 라인 및 게이트 전극을 형성하는 단계.
단계 22: 단계 21 이후에 베이스 기판 상에 제1 절연층 및 투명 전도성 박막을 순차적으로 증착하고 투명 전도성 박막을 패터닝하여 픽셀 전극을 형성하는 단계. 픽셀 전극은 게이트 라인의 일부를 커버한다.
단계 23: 플라즈마 강화 화학적 기상 증착법(PECVD)을 사용하여 제2 절연층, 반도체 층 및 도핑된 반도체 층을 순차적으로 증착하고 그리고 나서 도핑된 반도체 층 상에 포토레지스트 층을 코팅하는 단계.
단계 24: 하프 톤 또는 그레이 톤 마스크로 포토레지스트를 노출하여, 포토레지스트가, 활성층이 형성될 영역에 해당하는 포토레지스트-완전-유지 영역, 절연층 스루 홀이 형성될 영역에 해당하는 포토레지스트-완전-제거 영역, 및 상기의 영역들과 다른 영역에 해당하는 포토레지스트-부분적-유지 영역을 포함하게 하는 단계. 현상 공정 후에, 포토레지스트-완전-유지 영역에서의 포토레지스트의 두께는 불변하고, 포토레지스트-완전-제거 영역의 포토레지스트는 제거되며, 그리고 포토레지스트-부분적-유지 영역에서의 포토레지스트의 두께는 감소된다.
단계 25: 제1 에칭 공정에 의해, 포토레지스트-완전-제거 영역에서 도핑된 반도체 박막, 반도체 박막 및 제2 절연층을 식각하여 절연층 스루 홀을 형성하는 단계로서, 절연층 스루 홀은 게이트 전극에 이웃한 픽셀 전극의 가장자리 위치에서 픽셀 전극 상에 위치하고, 픽셀 전극은 절연층 스루 홀을 통해 노출되어진다.
단계 26: 애쉬 공정을 이용하여, 포토레지스트-부분적-유지 영역에서 포토레지스트를 제거하여 이 영역의 하측의 도핑된 반도체 박막을 노출하도록 하는 단계.
단계 27: 제2 에칭 공정에 의해, 포토레지스트-부분적-유지 영역에서 도핑된 반도체 박막 및 반도체 박막을 식각하여 활성층을 형성하도록 하고 그리고 나서 잔존 포토레지스트를 제거하는 단계.
단계 28: 단계 27 이후에 마그네트론 스퍼터링 또는 열증착 방법을 이용하여 베이스 기판 상에 소스/드레인 금속 박막을 증착하는 단계.
단계 29: 일반 마스크로 소스/드레인 금속 박막을 패터닝하여 데이터 라인, 소스 전극, 드레인 전극 및 TFT 채널 영역을 형성하도록 하는 단계. 소스 전극의 한쪽 단은 활성층 상에 형성되고 다른쪽 단은 데이터 라인과 연결된다; 드레인 전극의 한쪽 단은 활성층 상에 형성되고 다른쪽 단은 절연층 스루 홀을 거쳐 픽셀 전극과 연결된다. 소스 전극 및 드레인 전극 간의 TFT 채널 영역에서, 도핑된 방도체 층이 완전히 에칭되고 반도체 층의 일부가 에칭되어 TFT 채널 영역의 반도체 층이 노출된다.
TFT 채널 영역의 노출 반도체 층 상에 산화 처리가 또한 수행될 수 있어 노출 반도체 층의 표면 상에 산화물 층이 형성될 수 있다.
이 예에 의해 준비되는 TFT-LCD 어레이 기판은 게이트 라인 상의 저장 커패시턴스로 된 구조이고, 준비 공정은 사실상 제1 실시예와 같다. 차이점은, 이 예의 단계 21에서, 게이트 전극 및 게이트 라인이 형성되고, 단계 22에서 형성되는 픽셀 전극이 게이트 라인의 일부를 커버한다는 것이다.
본 실시예들에서, 산화 처리는 5KW - 13KW의 무선 주파수(RF) 전력, 100mT - 500mT의 기압, 및 1000sccm - 4000sccm의 산호 유량을 가진다. 제1 절연층은 고속 증착 방법에 의해 증착되어 생산 효율이 향상될 수 있고, 제2 절연층은 저속 증착 방법에 의해 증착되어 고품질 표면을 가진 절연층이 그 위에 형성되는 반도체 층과 더 좋은 정합을 나타나게 하고 캐리어의 수송에 도움을 주며, 따라서 박막트랜지스터의 전기적 특성을 향상시킨다.
실제로, 저장 커패시터의 구조는 저장 커패시터의 일부가 게이트 라인 상에 그리고 다른 일부가 공통 전극 라인 상에 있는 구조, 즉 본 실시예들의 조합 구조일 수 있다.
본 발명의 실시예들이 이와 같이 설명될 때, 동일 내용이 다양한 방식들로 변형될 수도 있다는 것은 명백할 것이다. 이러한 변형예들은 본 발명의 사상 및 범위로부터 벗어나는 것으로서 간주되어서는 안 되며, 관련 기술분야에서 숙련된 자들에게는 명백할 모든 이러한 변경예들은 다음의 특허청구범위의 범위 내에 포함되는 것으로 의도된다.

Claims (19)

  1. 베이스 기판 상에 형성되는 게이트 라인 및 데이터 라인을 포함하는 박막트랜지스터-액정표시장치(thin film transistor liquid crystal display; TFT-LCD) 어레이 기판(array substrate)으로서,
    상기 게이트 라인 및 상기 데이터 라인은 서로 교차하여, 픽셀 전극 및 박막트랜지스터(TFT)가 형성되는 픽셀 영역(pixel region)을 정의하며, 그리고
    상기 게이트 라인 및 상기 데이터 라인 사이에 제1 절연층 및 제2 절연층이 삽입되고, 상기 픽셀 전극은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  2. 제1항에 있어서,
    상기 제1 절연층은 상기 박막트랜지스터의 게이트 전극 및 상기 게이트 라인 상에 형성되고,
    상기 픽셀 전극은 상기 제1 절연층 상에 형성되고,
    상기 제2 절연층은 상기 픽셀 전극 및 상기 제1 절연층 상에 형성되고, 상기 제2 절연층에서 상기 픽셀 전극 상에 절연층 스루 홀(through hole)이 형성되고,
    상기 제2 절연층 상에 그리고 상기 게이트 전극의 위에 활성층(active layer island)이 형성되고,
    상기 박막트랜지스터의 소스 전극의 한쪽 단은 상기 활성층 상에 형성되고, 다른쪽 단은 상기 데이터 라인과 연결되고;
    상기 박막트랜지스터의 드레인 전극의 한쪽 단은 상기 활성층 상에 형성되고, 다른쪽 단은 상기 절연층 스루 홀을 거쳐 상기 픽셀 전극과 연결되며; 그리고
    상기 소스 전극 및 상기 드레인 전극 사이에 TFT 채널 영역이 형성되는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  3. 제2항에 있어서,
    상기 활성층은 반도체 층 및 상기 반도체 층 상에 쌓여지는 도핑된 반도체 층을 포함하고,
    상기 TFT 채널 영역에서, 상기 도핑된 반도체 층이 완전히 에칭되고 상기 반도체 층의 일부가 에칭되어, 상기 TFT 채널 영역의 반도체 층이 노출되는(exposed) 것을 특징으로 하는 TFT-LCD 어레이 기판.
  4. 제3항에 있어서,
    상기 TFT 채널 영역에서 상기 도핑된 반도체 층을 통해 노출된 반도체 층의 표면은 산화 처리(oxidation treatment)에 의해 형성되는 산화물 층을 구비하는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  5. 제1항에 있어서,
    공통 전극 라인이 상기 픽셀 영역에 형성되고 상기 픽셀 전극과 중첩되어 저장 커패시터(storage capacitor)를 형성하는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  6. 제1항에 있어서,
    상기 픽셀 전극은 상기 게이트 라인의 일부를 커버하는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  7. 제5항에 있어서,
    상기 픽셀 전극은 상기 게이트 라인의 일부를 커버하는 것을 특징으로 하는 TFT-LCD 어레이 기판.
  8. 박막트랜지스터-액정표시장치(TFT-LCD) 어레이 기판을 생산하는 방법에 있어서,
    베이스 기판 상에 게이트 금속 박막을 증착(depositing)하고 상기 게이트 금속 박막을 패터닝(patterning)하여 게이트 라인 및 게이트 전극을 형성하는 단계;
    상기 베이스 기판 상에 제1 절연층 및 투명 전도성(transparent conductive) 박막을 순차적으로 증착하고 상기 투명 전도성 박막을 패터닝하여 픽셀 전극을 형성하는 단계;
    상기 베이스 기판 상에 제2 절연층, 반도체 박막 및 도핑된 반도체 박막을 순차적으로 증착하고 상기 제2 절연층, 상기 반도체 박막 및 상기 도핑된 반도체 박막을 패터닝하여 상기 제2 절연층 내 절연층 스루 홀 및 활성층을 형성하는 단계 [상기 절연층 스루 홀은 상기 픽셀 전극의 위에 위치함]; 및
    상기 베이스 기판 상에 소스/드레인 금속 박막을 증착하고 상기 소스/드레인 금속 박막을 패터닝하여 데이터 라인, 소스 전극, 드레인 전극 및 TFT 채널 영역을 형성하는 단계 [상기 드레인 전극은 상기 절연층 스루 홀을 거쳐 상기 픽셀 전극과 연결되고, 상기 TFT 채널 영역 내 상기 도핑된 반도체 층은 그 아래에 있는 반도체 박막을 노출하도록 완전히 에칭됨]를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  9. 제8항에 있어서,
    상기 활성층 및 상기 절연층 스루 홀을 형성하는 단계는,
    플라즈마 강화 화학 기상 증착법(plasma enhanced chemical vapor deposition; PECVD)에 의해 상기 제2 절연층, 상기 반도체 층 및 상기 도핑된 반도체 층을 순차적으로 증착하는 단계;
    상기 도핑된 반도체 층 상에 포토레지스트(photoresist) 층을 코팅하는 단계;
    하프 톤(half tone) 또는 그레이 톤(gray tone) 마스크를 사용하여 상기 포토레지스트를 노출함으로써, 상기 포토레지스트가, 상기 활성층이 형성될 영역에 해당하는 포토레지스트-완전-유지 영역, 상기 절연층 스루 홀 패턴이 형성될 영역에 해당하는 포토레지스트-완전-제거 영역, 및 상기의 영역들과 다른 영역에 해당하는 포토레지스트-부분적-유지 영역을 포함하게 하는 단계로서, 노출되어진 상기 포토레지스트에 대한 현상(developing) 공정 후에, 상기 포토레지스트-완전-유지 영역에서의 포토레지스트의 두께는 불변이고, 상기 포토레지스트-완전-제거 영역에서의 포토레지스트는 제거되어 있으며, 상기 포토레지스트-부분적-유지 영역에서의 포토레지스트의 두께는 감소되어 있는, 단계;
    제1 에칭 공정에 의해, 상기 포토레지스트-완전-제거 영역에서 상기 도핑된 반도체 층, 상기 반도체 층 및 상기 제2 절연층을 식각하여, 상기 픽셀 전극이 노출되는 상기 절연층 스루 홀을 형성하는 단계;
    애쉬(ash) 공정을 이용하여, 상기 포토레지스트-부분적-유지 영역에서 포토레지스트를 제거하여 상기 도핑된 반도체 층을 노출시키는 단계;
    제2 에칭 공정에 의해, 상기 포토레지스트-부분적-유지 영역에서 상기 도핑된 반도체 층 및 상기 반도체 층을 식각하여 상기 활성층을 형성하도록 하는 단계; 및
    잔존하는 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  10. 제8항에 있어서,
    상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극 및 상기 TFT 채널 영역을 형성하는 단계는,
    마그네트론 스퍼터링(magnetron sputtering) 또는 열증착(thermal evaporation) 방법을 사용하여 상기 소스/드레인 금속층을 증착하는 단계; 및
    일반 마스크를 사용하여 상기 소스/드레인 금속층을 패터닝하여 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극 및 상기 TFT 채널 영역을 형성하는 단계를 포함하고,
    상기 소스 전극의 한쪽 단은 상기 활성층 상에 형성되고 상기 소스 전극의 다른쪽 단은 상기 데이터 라인과 연결되고; 상기 드레인 전극의 한쪽 단은 상기 활성층 상에 형성되고 상기 드레인 전극의 다른쪽 단은 상기 절연층 스루 홀을 거쳐 상기 픽셀 전극과 연결되며; 그리고 상기 소스 전극 및 상기 드레인 전극 사이의 상기 TFT 채널 영역의 도핑된 반도체 층이 완전히 에칭되고 상기 반도체 층의 일부가 에칭되어서 상기 TFT 채널 영역의 반도체 층이 노출되게 하는 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  11. 제10항에 있어서,
    상기 TFT 채널 영역의 노출된 반도체 층 상에 산화 처리가 수행되어서, 상기 도핑된 반도체 층을 거쳐 노출된 반도체 층의 표면 상에 산화물 층이 형성되게 하는 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  12. 제11항에 있어서,
    상기 산화 처리는 무선 주파수(RF) 전력이 5KW 내지 13KW이고, 기압은 100mT 내지 500mT이며, 그리고 산소 유량(flow rate)은 1000sccm 내지 4000sccm인 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  13. 제8항에 있어서,
    상기 제1 절연층은 고속 증착 방법에 의해 증착되고, 상기 제2 절연층은 저속 증착 방법에 의해 증착되는 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  14. 제13항에 있어서,
    상기 고속 증착은 무선 주파수(RF) 소스 전력이 4500W 내지 7000W이고, 실레인(silane)의 유량은 900sccm 내지 1600sccm이며, 그리고 상기 저속 증착은 무선 주파수(RF) 소스 전력이 2500W 내지 4000W이고, 실레인의 유량이 500sccm 내지 800sccm인 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  15. 제8항에 있어서,
    상기 게이트 라인 및 상기 게이트 전극이 형성될 때, 상기 게이트 라인에 평행하게 뻗은 공통 전극 라인이 형성되어서 형성될 픽셀 전극과 중첩되는 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  16. 제8항에 있어서,
    상기 픽셀 전극은 상기 게이트 라인의 일부를 커버하는 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  17. 제15항에 있어서,
    상기 픽셀 전극은 상기 게이트 라인의 일부를 커버하는 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  18. 제8항에 있어서,
    상기 TFT 채널 영역의 노출된 반도체 층 상에 산화 처리가 수행되어, 상기 도핑된 반도체 층을 거쳐 노출된 반도체 층의 표면 상에 산화물 층이 형성되게 하는 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
  19. 제18항에 있어서,
    상기 산화 처리는 무선 주파수(RF) 전력이 5KW 내지 13KW이고, 기압이 100mT 내지 500mT이며, 그리고 산소 유량이 1000sccm 내지 4000sccm인 것을 특징으로 하는 TFT-LCD 어레이 기판 생산 방법.
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