KR20100053697A - 파워 아일랜드를 사용한 집적 회로의 파워 관리 - Google Patents

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Abstract

본 발명은 파워 아일랜드를 사용한 집적 회로의 파워를 관리하는 시스템 및 방법에 관한 것이다. 집적 회로는 각 파워 아일랜드 내부에서 독립적으로 파워 소비를 제어할 수 있는 복수의 파워 아일랜드들을 포함한다. 파워 관리자는 파워 아일랜드들 중 하나에 대한 목표 파워 레벨을 결정한다. 그리고 나서 파워 관리자는 파워 아일랜드들 중 하나의 파워 소비 레벨을 목표 파워 레벨로 변경시키는 동작을결정한다. 파워 관리자는 파워 아일랜드들 중 하나의 파워 소비 레벨을 목표 파워 레벨로 변경시키는 동작을 수행한다.

Description

파워 아일랜드를 사용한 집적 회로의 파워 관리 {Managing power on integrated circuits using power islands}
본 출원은 이하에서 참조로써 결합되고, 2003년 5월 7일자로 출원된 "집적 회로의 파워 관리용 시스템 및 방법"을 발명의 명칭으로 하는 미국 가출원 제60/468,742호에 대한 이익을 주장한다.
본 발명은 일반적으로 집적 회로에 관한 것으로, 보다 상세하게는 파워 아일랜드를 사용한 집적 회로의 파워 관리에 관한 것이다.
집적 회로에 대한 하나의 설계 목표는 파워 소비(power consumption)를 줄이는 것이다. 휴대폰 및 랩톱(laptops)과 같이 배터리를 갖는 장치들은 특히 배터리의 충전을 연장하기 위하여 집적 회로 내 파워 소비의 저하를 요구한다. 추가적으로, 파워 소비의 저하는 과열을 예방하고 집적 회로의 열 손실을 낮추며, 어떤 경우는 집적 회로용 히트싱크(heatsink) 및/또는 팬을 단순화하거나 또는 제거한다.
일부 집적 회로는 조립된 라이브러리 셀(library cells)의 블록(block)을 사용하여 설계된다. 이들 라이브러리 셀은 함수를 실행하는 회로의 블록이다. 라이브러리 셀의 일부 실시예는 NAND 게이트, 멀티플렉서(multiplexers), 디코더(decoders), 비교기(comparators) 및 메모리이다.
"완전 주문형"("full-custom") 흐름에서, 집적 회로는 개개의 트랜지스터, 커패시터, 및 저항 레벨과 같은 최저의 레벨에서 설계된다. "완전 주문형" 흐름은 내부적으로 개발된 라이브러리 셀을 사용할 수 있다. 집적 회로가 최저의 레벨에서 세세히 잘 설계되기 때문에, 집적 회로는 최적의 성능을 가질 수 있다. 그러나, "완전 주문형"이 갖는 문제점은 상세한 레벨에서의 설계와 관련하여 비싼 비용과 오랜 시간이다. 더구나, "완전 주문형" 흐름은 최저의 레벨에서 설계되기 때문에 부담이 된다.
"표준 셀"("standard-cell") 흐름에서, 집적 회로는 제3자(third party) 또는 다른 외부 소스로부터 얻어진 라이브러리 셀을 사용하여 설계된다. 이들 라이브러리 셀은 로직(logic) 또는 함수 레벨에서 표준화된다. 라이브러리 셀이 미리 설계되고 미리 테스트되기 때문에, 표준 셀 흐름에 대한 설계 시간은 감소한다.
집적 회로를 설계하기 위한 하나의 실시예로서, 라이브러리 셀이 선택되고, 주문형 로직이 특정되어 집적 회로를 형성한다. 그 다음에 집적 회로를 위한 레지스터 트랜스퍼 레벨(register transfer level, RTL)이 시뮬레이션 및 디버깅을 위해 기록된다. 시뮬레이션 및 디버깅 후에, 집적 회로에 대한 통합이 이루어진다. 성능 측정 소프트웨어가 집적 회로의 성능을 결정하기 위해 수행된다. 그 다음 집적 회로의 최종 통합이 집적 회로의 최적화된 성능에 기초하여 이루어질 수 있다.
많은 집적 회로가 갖는 문제점은 파워 소비가 효과적으로 이용될 수 없다는 점이다. 예를 들어, 전체 집적 회로는 단지 최대 주파수를 요구하는 응용프로그램을 지원하기 위하여 최대 주파수에서 작동할 수 있는데 반해, 집적 회로의 다른 부분은 보다 낮은 주파수에서 작동할 수 있다. 또 다른 예에서, 집적 회로 내부의 비활성 회로는 파워를 소비하고 누전의 가능성을 증대시킨다. 비효율적인 파워 소비는 또한 집적 회로의 성능에 나쁜 영향을 미칠 수 있다.
집적 회로의 복잡함이 증가함을 고려하면, 파워 소비의 저하는 집적 회로가 더 많은 기능성을 이용할 때 더욱 중요하다. 집적 회로의 일 실시예는 단일 칩 내에 마이크로프로세서(microprocessor), 메모리, 입출력(I/O) 인터페이스, 및 아날로그-디지털 변환기(Analog-to-digital converter) 모두를 포함한 시스템 온 칩(system-on-a-chip)이다. 단일 칩 내부에 사용된 많은 다른 종류의 기능성을 고려하면, 시스템 온 칩은 단일 기능 집적 회로보다 더 많은 파워를 사용한다.
일부 종래의 집적 회로는 파워 소비를 낮추기 위하여 전압 아일랜드(voltage islands) 또는 다중 클록(multiple clock)을 사용하고 있다. 이러한 집적 회로의 문제점은 파워 아일랜드 내의 전압 및 다중 클록의 주파수가 정적이라는 점이다. 전압 및 주파수는 집적 회로의 요구 및 동작에 기초하여 동적으로 변화하지 않는다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 복수의 파워 아일랜드를 갖춘 집적 회로 및 이 집적 회로 내에서 실행된 방법을 제공하기 위한 것이다.
본 발명은 파워 아일랜드를 사용한 집적 회로의 파워 관리에 따른 전술한 문제점을 제기한다. 집적 회로는 파워 소비가 각각의 파워 아일랜드 내부를 독립적으로 제어하는 복수의 파워 아일랜드를 포함한다. 파워 관리자는 파워 아일랜드들 중 하나에 대한 목표 파워 레벨을 결정한다. 그리고 나서 파워 관리자는 파워 아일랜드들 중 하나의 파워 소비 레벨을 목표 파워 레벨로 변경시키는 동작을 결정한다. 파워 관리자는 파워 아일랜드들 중 하나의 파워 소비 레벨을 목표 파워 레벨로 변경하는 동작을 실행한다. 파워 제어 회로는 파워 아일랜드들 중 하나의 파워를 제어한다.
파워 아일랜드는 집적 회로의 기능 회로 또는 기하학적 요인에 기초하여 설계될 수 있다. 일부 실시형태에서, 동작은 파워 아일랜드들 중 하나에 대한 클록 주파수를 선택하거나 또는 파워 아일랜드들 중 하나에 대한 클록을 선택하는 것이다. 일부 실시형태에서, 동작은 파워 아일랜드들 중 하나에 대한 전압을 수정하는 것이다. 동작은 파워 아일랜드들 중 하나의 파워를 온/오프(on/off) 할 수 있다.
일부 실시형태에서, 파워 관리자는 파워 아일랜드들 중 하나의 파워 소비 레벨을 모니터하고, 한계 레벨이 파워 소비 레벨에 기초하여 교차하는지 여부를 결정하며, 그리고 한계 레벨의 교차에 기초하여 동작을 실행한다. 일부 실시형태에서, 파워 관리자는 파워 아일랜드들 중 하나의 내부 구성요소의 상태를 저장 및 복원한다.
상기와 같이 이루어진 본 발명은 복수의 파워 아일랜드를 갖춘 집적 회로 및 이 집적 회로 내에서 실행된 방법을 제공할 수 있다.
도 1은 본 발명의 전형적인 일 실시형태에 따른 집적 회로의 파워를 관리하기 위한 시스템의 블록도;
도 2는 본 발명의 전형적인 일 실시형태에 따른 집적 회로의 파워를 관리하기 위한 시스템 도;
도 3은 본 발명의 전형적인 일 실시형태에 따른 저 파워 표준 셀 로직 블록을 위한 저누설 회로도;
도 4는 본 발명의 전형적인 일 실시형태에 따른 파워 아일랜드의 도;
도 5는 본 발명의 전형적인 일 실시형태에 따른 응용프로그램 요청으로부터 슬레이브(slave) 파워 관리자 작동을 위한 순서도;
도 6은 본 발명의 전형적인 일 실시형태에 따른 스마트 파워 유닛에 대한 내부 회로의 도;
도 7은 본 발명의 전형적인 일 실시형태에 따른 스마트 파워 유닛에 대한 외부 회로의 도;
도 8은 본 발명의 전형적인 일 실시형태에 따른 응용프로그램 요청으로부터 스마트 파워 유닛 작동을 위한 순서도;
도 9는 본 발명의 전형적인 일 실시형태에 따라 파워를 오프하기 전에 IP 유닛의 상태를 저장하고 파워를 온할 때에 IP 유닛의 상태를 회복시키는 순서도;
도 10은 본 발명의 전형적인 일 실시형태에 따른 시스템 온 칩 및 확장된 로컬 메모리의 도;
도 11은 본 발명의 전형적인 일 실시형태에 따라 중간 파워 관리자로부터 파워 관리 제어층으로 "핫 스폿" 보고서를 생성하는 순서도;
도 12는 본 발명의 전형적인 일 실시형태에 따른 시스템 온 칩의 도; 및
도 13은 본 발명의 전형적인 일 실시형태에 따른 파워 아일랜드를 갖는 칩을 구성하는 순서도이다.
전형적인 도면에서 보여지는 바와 같이, 여기서, 유사한 참조 번호들은 이하에서 상세히 설명되는 본 발명의 전형적인 실시형태에 따른 방법 및 시스템 및 도면 사이에서 유사하거나 대응하는 요소를 가리킨다. 그러나, 본 발명은 다양한 형태에서 실시될 수 있는 것으로 이해된다. 그러므로, 여기에서, 기술된 상세한 설명은 한정적이라기보다는, 관련기술에 종사하는 숙련된 자들에게 본 발명을 실질적으로 적절하게 기술된 시스템, 구조, 방법, 프로세스 또는 방식을 활용하여 알리기 위한 대표적인 원칙으로서 그리고 청구하고자 하는 원칙으로서 해석되어야 한다.
도 1은 본 발명의 전형적인 일 실시형태에 따른 집적 회로(110)의 파워를 관리하기 위한 시스템(100)의 블록도를 도시한다. 시스템(100)은 집적 회로(110) 및 파워 관리자(120; power manager)를 포함한다. 집적 회로(110)는 실리콘(silicon) 및/또는 관련 제조 물질로 실증되는 임의의 전자 장치이다. 집적 회로(110)의 일 실시예는 시스템 온 칩(system-on-a-chip)이다. 집적 회로(110)는 특정 기능을 실행하는 회로의 블록들인 복수의 IP 유닛들(units)을 포함한다.
집적 회로(110)는 네 개의 파워 아일랜드들(power islands; 112, 114, 116 및 118)을 포함한다. 도 1은 단순하게 하기 위하여 단지 네 개의 파워 아일랜드들(112, 114, 116 및 118)만을 도시한다. 집적 회로(110)의 다른 실시형태는 파워 아일랜드들(112, 114, 116 및 118)을 다수 포함한다. 파워 아일랜드들(112, 114, 116 및 118)은 버스(125)로 연결된다.
파워 아일랜드들(112, 114, 116 및 118)은 파워 소비가 소정의 구획, 설계, 부분, 또는 분할 내에서 제어되는 집적 회로(110)의 소정의 구획, 설계, 부분, 또는 분할이다. 일부 실시형태에 있어서, 파워 아일랜드들(112, 114, 116 및 118)은 집적 회로(110)의 기하학적 요인에 기초하여 설계된다. 일부 실시형태에 있어서, 파워 아일랜드들(112, 114, 116 및 118)은 집적 회로(110)의 기능적 IP 유닛들에 기초하여 설계된다. 도 10에 도시된 일 실시예에서, 파워 아일랜드들은 메모리, 마이크로프로세서 및 분리된 IP 블록들에 의해 설계된다. 일부 실시형태에서, 파워 아일랜드들(112, 114, 116 및 118)은 각각 서로 비동기(asynchronous)이거나 동기(synchronous)이다. 일부 실시형태에서, 파워 아일랜드들(112, 114, 116 및 118)은 집적 회로(110) 내의 파워 제어에 더 많은 전문성을 제공하기 위하여 파워의 서브-아일랜드들(sub-islands)을 포함한다. 일부 실시형태에서, 파워 아일랜드들(112, 114, 116 및 118)의 각각은 그 자신을 제어하면서 복수의 클록 도메인들(clock domains)을 지지한다. 일부 실시형태에서, 파워 아일랜드들(112, 114, 116 및 118) 내의 클록은 가변가능하다.
일부 실시형태에서, 파워 아일랜드들(112, 114, 116 및 118)의 각각은 파워 제어 회로를 포함한다. 파워 제어 회로는 파워 아일랜드들(112, 114, 116 및 118) 중 하나 내부의 파워를 제어하도록 구성된 모든 회로이다. 파워 제어 회로의 일부 실시예들은 레벨 이동(level shifting), 신호 절연(signal isolation), 전압 Vdd 다중화(Vdd multiplexing), 클록 다중화(clock multiplexing), 및 동적 백 바이어스(dynamic back bias)를 위한 회로를 포함한다. 일부 실시형태에서, 파워 제어 회로는 집적 회로(110)의 표준 셀 설계용 표준 셀 라이브러리(standard cell library) 내에 포함된다.
파워 관리자(120)는 또한 버스(125)에 연결된다. 버스(125)의 일 실시예는 도 10에서 아래에 더 상세히 설명되는 파워 명령어 버스이다. 시스템(100)의 다른 실시형태는 파워 관리자(120) 및 파워 아일랜드들(112, 114, 116 및 118)이 서로 연결되어 있는 복수의 변형을 포함한다. 파워 관리자(120)는 (1) 파워 소비가 각각의 파워 아일랜드들(112, 114, 116 및 118) 내에서 독립적으로 제어되는 파워 아일랜드들(112, 114, 116 및 118) 중 하나를 위한 목표 파워 레벨(target power level)을 결정하고, (2) 파워 아일랜드들(112, 114, 116 및 118) 중 하나의 파워 소비 레벨을 목표 파워 레벨로 변경하는 동작을 결정하고, 그리고 (3) 파워 아일랜드들(112, 114, 116 및 118) 중 하나의 파워 소비 레벨을 목표 파워 레벨로 변경하는 동작을 실행하도록 형성된 모든 회로, 장치, 또는 시스템이다. 파워 관리자(120)는 집적 회로(110)의 요구 및 동작에 기초하여 파워 아일랜드들(112, 114, 116 및 118)의 파워 소비를 동적으로 변화시킬 수 있다. 목표 파워 레벨은 파워 아일랜드들(112, 114, 116 및 118)의 바람직하고, 계산되고, 특정된 파워 소비이다. 파워 관리자(120)의 일부 실시예는 이하에서 더 상세히 설명되는 슬레이브 파워 관리자(SPM; slave power manager), 중간 파워 관리자(IPM; intermediate power manager) 및 마스터 파워 관리자(MPM; master power manager)가 있다. 파워 관리자(120)는 파워 관리자(120)들의 계층 또는 집단일 수 있다. 비록 도 1은 집적 회로(110) 외부에 위치하는 파워 관리자(120)를 도시하고 있지만, 다른 실시형태들은 집적 회로(110) 내에 위치하는 파워 관리자(120)를 가질 수 있다. 다른 실시형태에서, 파워 관리자(120)는 집적 회로(110)를 온 또는 오프하는 복수의 파워 관리자들 사이에서 배치되거나 또는 CPU에 통합될 수 있다.
동작은 파워 아일랜드들(112, 114, 116 및 118)에서 파워 소비를 제어하는 임의의 지시, 메시지, 프로세스, 함수, 신호 또는 변수이다. 동작의 일부 실시예는 클록 게이팅(clock gating) 및 동적 클록 선택(dynamic clock selection)이다. 동작의 다른 실시예는 파워 아일랜드들(112, 114, 116 및 118) 중 하나의 클록 주파수를 수정하는 것이다. 동작의 다른 실시예는 동적 전압 소스, Vdd, 선택(selection)과 같이 파워 아일랜드들(112, 114, 116 및 118) 중 하나의 전압을 수정하는 것이다. 동작의 다른 실시예는 가변 Vt 트랜지스터를 제어함으로써 동적 누설을 제어하는 것이다.
도 2는 본 발명의 전형적인 일 실시형태에 있어서 집적 회로(250)의 파워를 관리하기 위한 시스템(200)의 도해를 도시한다. 시스템(200)은 내장된 펌웨어 스택(210; embedded firmware stack) 및 집적 회로(250)를 포함한다. 내장된 펌웨어 스택(210)은 중앙처리장치(CPU; central processing unit)에서 구동하는 소프트웨어 층을 포함한다. 일부 실시형태에서, 내장된 펌웨어 스택(210)은 응용프로그램 층(212; application layer), 운영체제(operation system; OS) 서브-시스템(216), 파워 관리 제어 층(218; PMCL; power management control layer), 실시간 운영 체제(220; RTOS; real-time operating system), 입출력 드라이버(222; I/O drivers), 및 MPM, IPM 및/또는 SPM용 파워 관리자(PM) 펌웨어(224)를 포함할 수 있다.
집적 회로(250)는 파워 아일랜드(260), 파워 아일랜드(270), 및 MPM(280)을 포함한다. 파워 아일랜드(260)는 저 파워 표준 셀 로직 블록(262) 및 SPM(264)을 포함한다. 파워 아일랜드(270)는 저 파워 메모리 블록(272) 및 SPM(274)을 포함한다. 저 파워 표준 셀 로직 블록(262) 및 저 파워 메모리 블록은 인터페이스(265; interface)로 연결된다. MPM(280)은 PMCL(218), SPM(264), 및 SPM(274)으로 연결된다.
일부 실시형태에서, 응용프로그램 층(212)은 광역 파워 응용프로그램 층(214; GPAL; global power application layer)을 포함한다. 이러한 GPAL(214)은 좀 더 복잡한 응용프로그램에 사용될 수 있다. 만일 GPAL(214)이 존재한다면, PMCL(218)에 모두 부르고 나서 응용프로그램 프로그램 인터페이스(application program interface; API)가 먼저 GPAL(214)에 보내진다.
GLAL(214) 및 PMCL(218) 모두 집적 회로(250)에 대한 파워 관리를 제공한다. 일부 실시형태에서, GPAL(214) 및/또는 PMCL(218)은 파워 아일랜드들(260 및 270) 각각에 위치하는 부하(load)를 모니터한다. 또한, GPAL(214) 및/또는 PMCL(218)은 파워 아일랜드들(260 및 270)에 파워 레벨의 이력을 만들고 데이터베이스에 이력 데이터를 저장할 수 있다. GPAL(214) 및 PMCL(218)은 또한, 파워 아일랜드들(260 및 270)의 파워 레벨에서 관련 있는 주문 공급원에 대하여 데이터를 제공할 수 있다.
일부 실시형태에서, GPAL(214)이 존재하면, GPAL(214)은 집적 회로(250)의 파워 관리에 대하여 로컬 결정을 작성함에 있어 PMCL(218)에게 안내를 제공한다. 일부 실시형태에서, GPAL(214) 및 PMCL(218)은 정적 스케줄을 위하여 복잡한 알고리즘을 포함한다. GPAL(214) 및 PMCL(218)은 상호 작용을 하도록 사용 코드에 대하여 편의를 제공하고 제공한 데이터 베이스 및 통계 자료를 포함하는 파라미터 및 파워 가동을 제어한다.
PMCL(218)은 또한 MPM(280)으로부터 정보를 수집하고, MPM(280)으로 가능한 IPM들, SPM들(260 및 270), 및 파워 아일랜드들(264 및 274)에 대한 명령어를 제공한다. 명령어들의 일부는 파워 아일랜드들(260 및 270)의 파워 온/오프, 파워 레벨 변경, 또는 주파수 변경이다. 스마트 파워 유닛(290; SPU; smart power unit)을 구비한 일부 실시형태에서, GPAL(214) 및 PMCL(218)은 파워 정책을 수행하도록 SPU(290)와 통신하고 그리고 실제의 파워 공급(power supply)에 관한 정보를 수집하는 책임을 진다. SPU(290)는 이하의 도 6 내지 도 8에서 더 상세히 설명되고 있다. 일부 실시형태에서, GPAL(214) 및 PMCL(218)은 존재하는 파워 관리 기술에 대하여 소켓(socket)을 제공한다.
파워 관리자 펌웨어(224)는 마스터 파워 관리자(280), 중간 파워 관리자, 및 슬레이브 파워 관리자(264 및 274)에 의해 실행되는 펌웨어이다.
MPM(280)은 전체 집적 회로(250)의 "광역" 파워 수행을 제어하도록 구성된 임의의 회로이다. 일부 실시형태에서, 전체의 집적 회로(250)의 파워 수행을 제어하는 복수의 MPM들(280)이 존재한다. 일부 실시형태에서, MPM(280)은 파워 아일랜드들(260 및 270) 내 파워를 제어하기 위하여 존재하는 IPM들 및 SPM들(264 및 274)과 통신한다. MPM(280)은 SPM들(264 및 274) 및 IPM들로부터 파워 아일랜드들(260 및 270)에 대한 상태 정보를 수신할 수도 있다. MPM(280)은 또한 IPM들 및 SPM들(264 및 274) 사이의 파워 트레이드-오프(power trade-off)를 결정할 수 있다.
MPM(280)은 또한 PMCL(218) 펌웨어로의 주요 인터페이스를 제공할 수 있다. 일부 실시형태에서, MPM(280)은 명령어들(예컨대, 메모리 매핑 명령어)을 받아들이고 그리고 집적 회로(250) 내 파워에 대한 상태 정보를 제공하기 위하여 PMCL(218)과 통신한다. 일부 실시형태에서, MPM(280)은 집적 회로(250)용 메인 버스를 통하여 PMCL(218)과 통신한다. MPM(280)은 또한 SPM들(264 및 274) 및 IPM들 각각을 등록하고 그리고 PMCL(218)과 소통할 수 있다. MPM(280)의 일부 작동은 아래의 도 5, 도 8, 도 9 및 도 11에서 더욱 상세하게 기술된다. 일부 실시형태에서, MPM(280)은 지역 논리 분석기(local logic analyzer) 성능에 따른 상태 저장 및 복원을 위해 스캔 체인들을 읽고 기록한다.
일부 실시형태들은 MPM(280)을 대신하여 SPM들(264 및 274)과 공조하는 IPM(도시되지 않음)을 포함할 수 있다. 일부 실시형태에서, IPM은 MPM(280)에 의해 제어되는 영역의 부분에 대한 파워 수행을 제어하고 공조한다. 일부 실시형태에서, IPM은 MPM(280)으로부터 분리된 칩 위에 존재하는 SPM들(264 및 274)을 제어한다.
SPM(264)은 집적 회로(250) 내 파워 아일랜드(264) 내의 파워를 제어하도록 구성된 임의의 회로이다. SPM(264)의 일 실시예는 집적 회로(250) 내 파워 아일랜드(264) 내의 파워를 제어하는 IP 블록이다. SPM(264)은 신호 버퍼링(signal buffering), 레벨 이동(level shifting), 그리고 신호 절연(signal isolation)을 포함할 수 있다. 일부 실시형태에서, SPM(264)은 보다 용이한 처리 및 통합을 제공하기 위하여 스캔 체인 안으로 통합된다. 또한, 일부 실시형태에서, SPM(264)은 낮은 게이트 카운트 및 저 파워를 갖는 매우 작은 "풋프린트"("footprint")를 갖는다. 일부 실시형태에서, SPM(264)은 상태 정보, 서비스 요청, 및 명령어들을 통신하기 위한 명령어 인터페이스를 포함한다. SPM(264)은 또한 멀티-드랍 버싱(multi-drop bussing)을 허용하기 위하여 그 자신의 주소를 인식할 수도 있다.
일부 실시형태에서, SPM(264)은 등록 성능을 갖는다. 파워를 온할 때 등록을 위하여, SPM(264)은 통상적으로 오프 칩(off chip) SPM들 및 IPM들로 이용되는 콜백 등록(callback registration)을 이용한다. 집적 회로가 칩 SPM들 위에서 생성될 때 동적 등록을 위하여, SPM(264)은 SPM(264)이 할 수 있는 것과, IPM이 할 수 있는 것과, 그리고 SPM(264) 또는 IPM이 제공할 수 있는 명령어의 종류를 등록한다. SPM(264)은 또한 파워가 오프된 기간에 대한 기능을 저장하고 복원할 수 있다. SPM(264)은 감시용 타이머(들)(watch-dog(s))를 가질 수 있다. 일부 실시형태에서, SPM(264)은 파워 아일랜드(260)로 디버그 인터페이스 조정을 갖는다. SPM(264)은 또한 지역 상태를 모니터하고 그리고 파워 아일랜드(260) 내 구성요소에 대한 정보를 수집할 수 있다. SPM(264)은 또한 지역적으로 Vdd, 주파수 선택용 클록, 및 동적 백 바이어스를 제어할 수 있다. SPM(264)의 기술은 또한 파워 아일랜드(270)에 대한 SPM(274)에 적용될 수 있다.
일부 실시형태에서, SPM(264)은 파워 아일랜드(260)로부터 수집된 정보가 한계를 통과하거나 또는 범위를 초과하는 때에 이벤트가 발생하는지 여부를 체크한다. 일부 실시형태에서, SPM(264), IPM들, 또는 MPM(280)은 파워 아일랜드(260)의 파워 소비 레벨을 모니터하여 파워 소비 레벨이 한계 레벨을 통과하거나 또는 범위를 초과하는지 여부를 체크한다. 파워 소비 레벨은 파워 아일랜드(260) 내에서 소비된 파워를 가리키는 모든 정보, 데이터 또는 통계 자료이다. 파워 소비 레벨의 몇몇 실시예는 온도 및 파워이다. 한계 또는 범위는 프로그램될 수 있다. SPM(264)은 비동기적으로 이벤트를 기록할 수 있고, 또는 MPM(280)과 같은 다른 구성요소가 이벤트가 발생하는지 여부를 확인한다. 이벤트는 또한 부여된, 프로그램가능한 주파수보다 큰 또는 부여된, 프로그램가능한 기간을 초과할 때 발생하는 조건과 같은 멀티-레벨 테스트가 될 수 있다.
일부 실시형태에서, 저 파워 표준 셀 로직 블록(262)은 파워 아일랜드(260) 내에 포함될 수 있는 표준 셀 라이브러리의 일 실시예이다. 일부 실시형태에서, 표준 셀 라이브러리는 저 파워에 대하여 최적화된다. 표준 셀 라이브러리는 구동 전압의 범위에 걸쳐서 특성화된다. 일부 실시형태에서, 표준 셀 라이브러리는 동기 회로 및/또는 비동기 회로를 포함한다. 일부 실시형태에서, 표준 셀 라이브러리는 또한 레벨 이동(level shift) 및 신호 절연(signal isolation) 회로와 같은 복수의 전압 도메인 인터페이스 회로를 포함할 수 있다. 표준 셀 라이브러리는 또한 표준 Vt, 높은 Vt, 낮은 Vt, 및 가변 Vt 회로들과 같은 다수-한계점 설계 및 특징을 가질 수 있다. 표준 셀 라이브러리는 또한 데이터 저장 (음영) 회로 및 고장-방지(anti-glitch) 회로를 포함할 수 있다. 표준 셀 라이브러리는 또한 낮은 누설 "슬립" 회로를 포함할 수 있다. 도 3은 본 발명의 전형적인 일 실시형태에서 저 파워 표준 셀 로직 블록(262)용 낮은 누설 회로(300)의 도해를 표시한다.
도 4는 본 발명의 전형적인 일 실시형태에서 파워 아일랜드(270)의 도해를 표시한다. 파워 아일랜드(270)는 저 파워 메모리 블록(272) 및 SPM(274)을 포함한다. 저 파워 메모리 블록(272)은 메모리, 슬립, 파워-다운 회로(450)용 뱅크 구조물(410, 420, 430 및 440)을 포함한다. 일부 실시형태에서, 파워 아일랜드(270) 내 메모리는 램(RAM) 및/또는 롬(ROM)이다. 램의 일부 실시예는 단일 포트, 2포트 및 이중 포트와 같은 에스램(SRAM) 컴파일러들이다. 롬의 일부 실시예는 롬 컴파일러들이다. 파워 아일랜드(270) 내 일부 메모리는 저 파워 메모리 블록(272)과 같은 저 파워용으로 최적화된다. 일 실시형태에서, 저 파워 메모리 블록(272)은 뱅크 구조물들(410, 420, 430 및 440)과 같은 컴파일러를 통한 복수의 뱅크 구조물(bank architectures)을 포함한다. 파워 아일랜드(270) 내 메모리는 또한 슬립(sleep), 냅(nap), 및 풀 파워 다운과 같은 저 파워 모드용 슬립, 파워 다운 회로(450)를 포함할 수 있다. 파워 아일랜드(270) 내 메모리는 또한 프로그램가능한 읽기/쓰기 포트를 포함할 수 있다. 파워 아일랜드(270) 내 메모리는 또한 동기 및/또는 비동기 설계가 될 수 있다.
일부 실시형태에서, 시스템(200)은 또한 스마트 파워 유닛(290; SPU; smart power unit)을 포함한다. 일부 실시형태에서, SPU(290)는 집적 회로(250)에 오프-칩이다. SPU(290)는 집적 회로에 대한 파워 및 클록 배포를 제어하기 위해 구성된 외부 유닛이다. SPU(290)의 회로는 이하 도 7 및 8에서 보다 상세하게 기술된다.
도 5는 본 발명의 전형적인 일 실시형태에서 응용프로그램 요청으로부터 SPM으로 동작의 순서도를 표시한다. 도 5는 단계 500에서 시작한다. 단계 502에서, 응용프로그램은 영화를 상영하도록 요청된다. 단계 504에서, 응용프로그램은 IP 유닛의 수행을 위해 요구되는 주파수를 결정한다. 예를 들면, 응용프로그램은 MPEG 디코더용 IP 유닛용으로 특정한 MHz 주파수를 결정한다. 일부 실시형태에서, IP 유닛이 전체적으로 비동기화되는 때에, 요구된 주파수는 수행의 인위적 한도가 될 것이다. 다중 클록을 갖는 일부 실시형태에서, 각 클록용 최소 성능이 특정된다.
*단계 506에서, 응용프로그램은 PMCL(218) API 콜을 요청한다. 이러한 콜의 일 실시예는 "Set_Rate (unit Y, N MHz, degree of dynamic power management (DPM) allowed, DPM threshold, other information to allow DPM trade-offs, starting back bias for SPMs with dynamic bias, wait for power up flag)"이다. 이 실시예에서, 다른 정보(other information)는 "no power off, use high Vt and clocks off instead" 및 "major waits are about 10 us, with a 400 ns threshold"가 될 수 있다. 다중 클록을 구비한 일부 실시형태에서, PMCL(218) API 콜은 응용프로그램이 모든 요구된 주파수를 특정하도록 허용한다.
만일 단계 508에서 주어진 요구와 최고로 부합하는 유닛용으로 응용가능하고 그리고 단계 510에서 응용가능한 SPM들(264 및 274)을 결정한다면, PMCL(218)은 유닛용으로 이용가능한 가능한 트레이드-오프를 결정하고 그리고 주파수 비율, Vdd, 및 Vt를 선택한다. 일부 실시형태에서, MPM(280) 또는 IPM이 단계 508 및 510을 수행한다. 다중 클록용 일부 실시형태에서, 특정된 Vdd 및 Vt는 모든 특정된 클록이 그들의 요구된 주파수와 부합하거나 또는 초과하는 것을 허용한다.
*단계 512에서, PMCL(218)은 그리고 나서 SPM들(264 및 274)용으로 요구된 세팅을 MPM(280)( 또는 IPM)으로 기록한다. 단계 514에서, MPM(280)( 또는 IPM)은 유닛과 관련하여 SPM들(264 및 274)( 또는 IPM)용 추가의 명령어들 또는 그 하나로 요청을 변환한다.
단계 516에서, 만일 응용프로그램이 파워 온 플래그용 대기를 설정한다면, PMCL(218)은 콜로부터 되돌아오기 전에 IP 유닛이 완전히 파워가 온할 때까지 기다린다. 그렇지 않으면, 콜은 명령어가 OK용 0, 빠른 파워-온용 1, 느린 파워-온용 2, 또는 오류 조건용 3+의 상태로 인정되자마자 되돌아온다. 파워-온 상태는 유닛이 요구된 주파수용 소망의 Vdd 이고, 그리고 유닛이 온되지 않은 때이다.
단계 518에서, MPM(280)( 또는 IPM)은 적절한 목표로 요구를 보낸다. 단계 520에서, MPM(280)은 메시지가 수신되고 그리고 실행되고 또는 실행이 시작되었음을 가리키는 확인서의 수신을 기다린다. SPM(264 및 274)으로부터 또한 낵(NACK) 또는 부정의 확인서가 되돌아올 수 있다.
단계 522에서, SPM(264)은 명령어를 수신하고 그리고 동작을 수행한다. 단계 524 내지 528은 SPM(264)이 수행할 수 있는 가능한 동작들이다. 단계 524에서, SPM(264)은 Vdd 먹스(mux)를 스위칭한다. 단계 526에서, SPM(264)는 클록 먹스(mux)를 스위칭한다. 일부 실시형태에서 전압이 내려갈 때, 단계 524 전에 단계 526이 수행된다. 단계 528에서, SPM(264)은 관련 트랜지스터들의 Vt를 변경한다. SPM(264)이 그 동작을 수행한 이후에, SPM(264)은 단계 530에서 확인서 또는 부정의 확인서를 가리키는 상태 메시지 업스트림(upstream)을 되돌린다.
도 6은 본 발명의 전형적인 일 실시형태에서 SPU(290)용 내부 회로(600)의 도해를 묘사한다. 이 실시형태에서, SPU(290)용 내부 회로(600)는 도 2의 집적 회로(250)의 내부이다. 내부 회로(600)는 외부 전압(610), 드랍아웃 전압 조정기(620; dropout voltage regulator), 드랍아웃 전압 조정기(630), 로직 블록(640), 및 로직 블록(650)을 포함한다.
도 7은 본 발명의 전형적인 일 실시형태에서 SPU(290)용 외부 회로(700)의 도해를 묘사한다. 이 실시형태에서, SPU(290)용 외부 회로(700)는 도 2의 집적 회로(250)의 외부이다. 외부 회로(700)는 외부 전압(710), 파워 공급 핀(720; power supply pin), 파워 공급 핀(730), 파워 공급 핀(740), 로직 블록(750), 로직 블록(760), 및 로직 블록(770)을 포함한다. SPU(290)용 외부 회로(700)는 직류/직류(DC/DC) 변환을 제공한다. DC/DC 변환은 복수의 독립 파워 공급 핀들(720, 730 및 740)을 제공한다. 파워 공급 핀들(720, 730 및 740)은 각기 구별되는 파워 핀 위로 가변 전압 공급원을 갖는다. 또한, 일부 실시형태에서, 가변 전압은 단계 및 범위 이내이다. 일부 실시형태에서, PMCL(218)은 파워 공급 핀들(720, 730 및 740)로의 전압을 제어한다.
도 8은 본 발명의 전형적인 일 실시형태에서 응용프로그램 요구로부터 SPU로의 동작의 순서도를 표시한다. 도 8은 단계 800에서 시작한다. 단계 802에서, 응용프로그램이 요청된다. 단계 804에서, 응용프로그램은 IP 유닛의 수행을 위하여 요구되는 주파수를 결정한다. 예를 들면, 응용프로그램은 MPEG 디코더용 IP 유닛을 위한 특정한 MHz 주파수를 결정한다.
단계 806에서, 응용프로그램은 PMCL(218) API 콜을 요청한다. 이 콜의 한 실시예는 "Set_Rate (unit Y, N MHz, degree of dynamic power management (DPM) allowed, DPM threshold, other information to allow DPM trade-offs, starting back bias for SPMs with dynamic bias, wait for power up flag)"이다. 이 실시예에서, 다른 정보(other information)는 "no power off, use high Vt and clocks off instead" 및 "major waits are about 10 us, with a 400 ns threshold"가 될 수 있다.
PMCL(218)은 유닛용으로 이용가능한 가능한 트레이드-오프를 결정하고 그리고 단계 808에서 요청되는 주파수를 지지할 수 있는 최저의 가능한 Vdd를 선택하고, 그리고 단계 810에서 파워 핀들에 변경하고 영향을 주고자 하는 SPM들(264 및 274)을 결정한다.
단계 812에서, PMCL(218)은 SPM들(264 및 274)( 및 IPM)이 Vdd 변경을 준비하도록 하는 명령어를 MPM(280)로 보낸다. 단계 814에서, PMCL(218)은 MPM(280)으로부터 확인을 기다린다. 단계 816에서, PMCL(218)은 선택된 파워 핀들의 Vdd를 변경시키는 명령어를 SPU(290)로 보내고 그리고 "세틀 다운(settle down)"을 위해 유효 영역에 대기한다. 단계 818에서, PMCL(218)은 MPM(280)으로 "특정 주파수에서의 동작 재개"("resume operation at a specified frequency") 명령어를 보낸다. 단계 820에서, MPM(280)은 재개 명령어를 모든 영향받는 SPM들(264 및 274)( 및 IPM)로 전파한다. 단계 822에서, 파워 관리자들(예컨대, MPM(280), IPM, 또는 SPM들(264 및 274)) 중 하나는 특정 주파수를 설정한다. 단계 824에서, IP 유닛은 클록이 세틀 다운된 이후에 동작을 재개한다. 도 8은 단계 826에서 종료한다. 일부 실시형태에서, 사용자 응용프로그램은 동작의 진행 또는 "종료됨"의 대기와 같도록 전체 쿼리(query) PMCL(218)이 전체 동작이 끝나거나 또는 계속되기를 대기하는 옵션을 갖는다.
도 9는 본 발명의 전형적인 일 실시형태에서 파워를 오프하기 이전에 IP 유닛의 상태를 저장하고 파워를 온한 경우에 IP 유닛의 상태를 복원하는 순서도이다. 도 9는 단계 900에서 시작한다. 단계 902에서, 사용자 응용프로그램은 PMCL(218)이 IP 유닛을 파워 오프시키도록 요청하고 그리고 IP 유닛의 상태를 저장하기를 원한다. 일부 실시형태에서, IP 유닛의 교체(재구성)는 오랜 시간이 걸린다. 단계 902의 요청은 상태가 저장된 영역의 주소에 의해 수행될 수도 있다.
단계 904에서, PMCL(218)은 MPM(280)으로 "클록을 중단하고 IP 유닛의 상태 읽기"("stop clock and read IP unit state") 명령어를 보낸다. MPM(280)은 그 후에 "stop clock and read IP unit state" 명령어를 단계 906에서 영향받는 유닛의 SPM들(264 및 274)로 전파한다. 단계 908에서, MPM(280)은 IP 유닛용 스캔 체인을 이용하여 PMCL(218)에 대한 제시용 레지스터 또는 버퍼 안으로 상태를 읽어들인다. 단계 910에서, 만일 PMCL(218)이 MPM(280)으로 저장 영역의 주소를 제공한다면, MPM(280)은 특정 영역으로 직접 상태 정보를 저장한다. 단계 912에서, 모든 IP 유닛들의 상태가 저장된 이후에, PMCL(218)은 "IP 유닛 파워 오프"("power off IP unit") 명령어를 MPM(280)으로 보낸다. 단계 914에서, MPM(280)은 "power off IP unit" 명령어를 전파한다. 단계 916에서, PMCL(218)은 저장 상태 영역을 사용자 응용프로그램으로 되돌린다. 상태 저장 영역은 유닛의 상태를 포함한다.
나중에, 단계 918에서, 사용자 응용프로그램은 IP 유닛의 파워를 다시 온하고 그리고 IP 유닛의 상태를 복원하도록 요청한다. 일부 실시형태에서, 사용자 응용프로그램 요청은 상태가 저장된 영역의 주소를 포함한다. 단계 920에서, PMCL(218)은 MPM(280)으로 "클록이 오프된 IP 유닛을 온하고 상태 복원"("power up IP unit with clocks off and restore state") 명령어를 보낸다. 단계 922에서, MPM(280)은 "power up IP unit with clocks off and restore state" 명령어를 영향받는 IP 유닛의 SPM들(264 및 274)로 전파한다. 단계 924에서, IP 유닛이 온된 이후에, MPM(280)은 스캔 체인을 이용하여 유닛의 상태를 다시 로드한다. 일부 실시형태에서, 유닛 상태의 재 로딩은 저장 영역 또는 MPM(280)으로 통과하는 정보로부터 직접 PMCL(218)로부터 발생된다. 단계 926에서, PMCL(218)은 MPM(280)으로 클록을 다시 온하도록 하는 메시지를 보내고 그리고 IP 유닛이 이미 계속적으로 동작하는 사용자 응용프로그램에 보고한다. 도 9는 단계 928에서 종료한다.
일부 실시형태에서, 도 9의 동일한 기능이 현재의 IP 유닛이 읽혀진 후 파워 다운되지 않도록 하는 내부 "로직 분석기"("logic analyzer") 기능을 실시하기 위하여 사용될 수 있다. 만일 IP 유닛의 관련 SPM들(264 및 274)이 단일 또는 다중 단계적 클록을 갖는다면, SPM들(264 및 274)이 IP 유닛을 "신호 절연"함에 의해 지역 스캔 테스트가 수행된다. 그리고 나서, 단일- 또는 다중 단계적 클록 기능 및 스캔 체인을 이용하는 기능의 조합을 이용하는 것은 IP 유닛의 내부 상태를 읽고/쓰기를 할 수 있다.
도 10은 본 발명의 전형적인 일 실시형태에서 시스템 온 칩(SOC; system-on-chip; 1000) 및 확장 로컬 메모리(1004)의 도해를 표시한다. SOC(1000)는 집적 회로(250)의 일 실시예이고 그리고 상술한 바와 같은 도 2의 내장된 펌웨어 스택(210)과 통신한다. SOC(1000)는 CPU(1010), 로컬 메모리(1020), 메모리 제어기(1030), 혼합된 신호 회로(1040), 응용프로그램 특정 회로(1050), 피시아이-엑스(PCI-X) 회로(1060), MPM(1070), 실시간 클록(RTC; real-time clock; 1075), 이더넷(Ethernet) 회로(1080), 및 유에스비(USB) 회로(1090)를 포함한다. CPU(1010), 로컬 메모리(1020), 메모리 제어기(1030), 혼합된 신호 회로(1040), 응용프로그램 특정 회로(1050), PCI-X 회로(1060), 이더넷 회로(1080), 및 USB 회로(1090)는 모두 파워 관리자들에 의해 파워 아일랜드 내에서 파워가 제어되는 파워 아일랜드들이다. 이 실시형태에서, 파워 아일랜드는 SOC(1000)의 일부의 기능에 의해 설명된다.
확장 로컬 메모리(1004)는 버스(1071)에 결합된 IPM(1006)을 포함한다. CPU(1010)는 버스(1071)에 결합된 SPM(1015)을 포함한다. 로컬 메모리(1020)는 버스(1071)에 결합된 SPM(1025)을 포함한다. 메모리 제어기(1030)는 버스(1071)에 결합된 SPM(1035)을 포함한다. 혼합된 신호 회로(1040)는 버스(1071)에 결합된 SPM(1045)을 포함한다. 응용프로그램 특정 회로(1050)는 모두 버스(1072)에 결합된 IPM(1055) 및 SPM(1058)을 포함한다. PCI-X 회로(1060)는 버스(1072)에 결합된 SPM(1065)을 포함한다. MPM(1070)은 버스(1071) 및 버스(1072)에 결합된다. MPM(1070)은 상술한 MPM(280)의 일 실시예이다. 이더넷 회로(1080)는 버스(1072)에 결합된 SPM(1085)을 포함한다. USB 회로(1090)는 버스(1072)에 결합된 SPM(1095)을 포함한다.
이 실시형태에서, 파워 명령어 버스는 버스(1071) 및 버스(1072)를 포함한다. 버스들(1071 및 1072)은 칩 경계를 통과하고 그리고 파워 관리자들과 연결되는 단일 멀티-드랍 직렬 버스들이다. 파워 명령어 버스는 칩의 영역 당 하나씩 구비되고 영역 내에서 멀티 드랍되는 버스(1071) 및 버스(1072)와 같은 직렬 버스들의 조합이 될 수 있다. 다른 실시형태에서, 파워 명령어 버스는 병렬 버스 또는 직렬 및 병렬 버스들의 조합을 포함한다. 일부 실시형태에서, 파워 명령어 버스는 시스템 버스이다. 파워 명령어 버스는 적어도 하나의 유효 하중 관련 유닛 ID(unit ID)를 구비한 메시지를 포함할 수 있다. 정적의 지점 대 지점 버스에 있어서, 메시지는 유효 하중만을 위한 유닛 ID를 필요로 하지 않는다.
일부 실시형태에서, 파워 명령어 버스는 패리티(parity), 이씨씨(ECC), 또는 예비 코드와 같은 에러 검출 구성을 이용한다. 일부 실시형태에서, 파워 명령어 버스는 집적 회로와 간섭하지 않고 그리고 사용자에게 보이지 않는 낮은 성능의 버스이다. 일부 실시형태에서, PMCL(218) 및 MPM(280) 사이의 통신은 SOC(1000)용 AHB와 같은 메인 버스상에서 메모리 매핑되고 설계된다.
일부 실시형태들은 파워 관리자들 사이의 상태 정보를 기록하기 위한 별개의 버스를 포함할 수 있다. 일 실시예에서, 이러한 별개의 버스는 SPM들로부터 MPM으로 비동기 "경고"("Alert") 방식 메시지를 제공한다.
파워 명령어 버스용으로 다양한 메시지 형태가 존재할 수 있다. 기본적 형태의 일 실시예에서, 메시지 형태는 메시지 지시자의 시작, 파워 관리자 주소, 종류 코드, 기본 명령어, 및 메시지 지시자의 종료를 포함한다. 확장된 형태의 일 실시예에서, 메시지 형태는 기본 형태, 부가의 길이, 및 부가의 정보를 포함한다. 반응 메시지 형태의 일 실시예에서, 메시지 형태는 메시지 회신 지시자의 시작, 파워 관리자 주소, 3b ACK 또는 NAK 또는 리턴 상태(ACK를 수반하는), 회신 상태 메시지의 유효 하중 길이, 회신 상태 메시지의 유효 하중, NAK용 이유 코드, 및 메시지 지시자의 종료를 포함한다.
일부 실시형태에서, SPM(1050) 또는 IPM(1006)은 명령어를 회신하는 데 시간이 걸리고, 그리고 MPM(1070)은 명령어에 프로그램가능한 시간의 개수를 재등록한다. 만일 SPM(1015) 또는 IPM(1006)이 실패한다면, MPM(1070)은 SPM(1015) 또는 IPM(1006)을 사용불가함으로 마크하고 그리고 PMCL(218)로 그 실패를 되돌려 보고한다. 일 실시형태에서, PMCL(218)은 스캔 시스템을 통하여 실패한 SPM(1015) 또는 IPM(1006)를 재 초기화하고 그리고 메시지의 전송을 재시도하는 MPM(1070)을 갖는다. 명령어에 대한 유효하지 않은 반응 또는 무효한 상태 보고와 같은 다른 조건들은 또한 재 초기화에 의해 핸들링된다. 일부 실시형태에서, 실패한 SPM(1015) 또는 IPM(1006)의 상태는 이후 분석을 위하여 판독되고 그리고 저장된다.
도 11은 본 발명의 전형적인 일 실시형태에 따라 IPM(1055)로부터 PMCL(218)로 "핫 스폿"("hot spot") 보고를 생성하는 순서도를 도시한다. 도 11은 단계 1100에서 시작한다. 단계 1102에서, IPM(1055)은 SPM들의 온도 통계를 모니터한다. 단계 1104에서, IPM(1055)은 평균 온도가 소정의 그리고 프로그램된 한계점을 초과하는지 여부를 체크한다. 만일 평균 온도가 한계점을 초과하지 않는다면, IPM(1055)은 단계 1102로 되돌아가 모니터링을 계속한다. 만일 평균 온도가 한계점을 초과한다면, IPM(1055)은 그 후에 단계 1106의 문제("핫 스폿") 보고 메시지를 생성한다. 단계 1108에서, IPM(1055)은 MPM(1070)으로부터 다음 상태 쿼리를 기다린다. 일부 실시형태에서, 논리적으로 구분되는 버스가 MPM(280)으로 비동기 상태 보고를 위하여 제공된다.
단계 1110에서, MPM(1070)은 핫 스폿 보고 메시지를 수신한다. 단계 1112에서, MPM(1070)은 추가의 확인(예컨대, 소정의 한계점을 과거에 지난 "핫 스폿"을 참조한다)을 기다리거나 또는 MPM(1070)의 내부 논리회로에 기초하여 그 문제를 픽스시키는 동작을 즉시 수행한다. 일부 실시형태에서, 단계 1114에서, MPM(1070)은 주의가 필요하다는 인터럽트를 PMCL(218)로 전송하는 동작을 취한다. 일부 실시형태에서, 만일 PMCL(218)이 MPM(1070)으로 충분히 자주 문의를 한다면, 인터럽트는 필요로 하지 않는다. 단계 1116에서, MPM(또는 IPM)은 로컬 트레이드-오프를 만들고, 동작을 수행하고, 또는 수행하고자 하는 동작에 대한 명령을 내림으로써 그 문제점을 픽스한다. 문제점을 픽스하는 일 실시예는 핫 스폿 영역의 동작 주파수를 낮추는 것이다. 단계 1118에서, MPM(1070)은 문제점 및 문제점 업스트림의 픽스 모두를 보고한다.
단계 1120에서, PMCL(218)은 MPM(1070)으로부터 수정된 핫 스폿 보고서를 판독한다. 단계 1122에서, PMCL(218)은 그 문제점을 픽스하거나 또는 그 문제점을 GPAL(214)로 통지하는 동작을 결정한다. 단계 1124에서, PMCL(218)은 그 문제점을 픽스하기 위하여 MPM(1070)으로 적절한 명령어를 발행한다. 이 단계에서, 소프트웨어는 그 문제점을 픽스하기 위해 요구되는 트레이드-오프를 작성할 것이다. 일부 실시형태에서, 만일 GPAL(214)이 높은 순위의 픽스를 결정한다면, 그 후에 GPAL(214)은 MPM 명령어로 변환시키기 위하여 PMCL(218)로 그것을 보낸다. 단계 1126에서, PMCL(218)은 그 문제점이 픽스되었는지 여부를 체크하기 위하여 특정한 시간동안 문제 영역을 모니터한다. 도 11은 단계 1128에서 종료한다.
일부 실시형태에서, 도 11의 기능성 종류는 PMCL(218)과 같은 다른 레벨에서 수행될 수 있다. 일 실시예에서, PMCL(218)은 (MPM(1070)을 통하여) 소망의 측정 능력을 갖는 SPM들 (및 IPM들)에 대하여 그들의 로컬 조건들을 문의하고 그리고 나서, 예컨대, 동작할 수 있는 파워 이용도의 "맵"을 작성할 수 있다.
도 12는 본 발명의 다른 전형적인 실시형태에 따른 시스템 온 칩(SOC; system-on-a-chip; 1200)의 도해를 묘사한다. SOC(1200)는 센서 링크(1212; sensor link), RF 링크(1214; RF link), 제어 링크(1216; control link), 비디오 링크(1294; video link), 오디오 링크(1295; audio link), 인터페이스 링크(1296; interface link), 제어 링크(1297), 및 파워 링크(1298)에 부착된다. SOC(1200)는 클록 및 배포 관리자(1210; clock and distribution management), IP 블록 파워 아일랜드(1220), 메모리 파워 아일랜드(1230), 마이크로프로세서 파워 아일랜드(1240), IP 블록 파워 아일랜드(1250), 배포 파워 아일랜드(1260), IP 블록 파워 아일랜드(1270), IP 블록 파워 아일랜드(1280), 및 파워 및 배포 관리자(1290)를 포함한다.
IP 블록 파워 아일랜드(1220)는 아날로그-디지털 변환기(ADC; analog-to-digital converter)를 포함하고, SPM(1224)을 포함하는 제품 표준 인터페이스 IP 블록(1222)을 포함한다. IP 블록 파워 아일랜드(1230)는 SPM(1234)을 포함하는 메모리(1232)를 포함한다. 마이크로프로세서 파워 아일랜드(1240)는 SPM(1244)을 포함하는 마이크로프로세서(1242)를 포함한다. IP 블록 파워 아일랜드(1250)는 SPM(1254)을 포함하는, ADC(1252)를 포함하는 제품 표준 인터페이스 IP 블록(1252)을 포함한다. 배포 파워 아일랜드(1260)는 SPM(1264)을 포함하는 데이터 및 신호 배포(1262)를 포함한다. IP 블록 파워 아일랜드(1270)는 SPM(1274)을 포함하고, 디지털 신호 처리기(DSP; digital signal processor)를 포함하는 범용 IP 블록(1272; general purpose IP block)을 포함한다. IP 블록 파워 아일랜드(1280)는 SPM(1284)을 포함하는 제품-특정 IP 블록(1282)을 포함한다. 파워 및 배포 관리자(1290)는 MPM(1292)을 포함한다.
도 13은 본 발명의 전형적인 실시형태에 따른 파워 아일랜드를 구비한 칩을 제작하는 순서도를 묘사한다. 도 13은 단계 1300에서 시작한다. 단계 1302에서, IP들 또는 라이브러리 셀이 선택되고, 칩을 제작하기 위해 이용되고자 하는 주문자 로직이 가능하다면 특정된다. 일부 실시형태에서, 최대 및 서브 클록 비, % 유휴기간, 및 최소 및 최대 Vdd가 특정된다. 단계 1304에서, 레지스터 트랜스퍼 레벨(RTL)이 기록된다. 단계 1306에서, RTL이 시물레이트 되고 디버깅 된다.
RTL의 기록 중 또는 기록 이후에, 단계 1308에서 소프트웨어 툴이 MPM, IPM, 및/또는 SPM 블록들에 대한 주석을 추가하기 위해 이용될 수도 있다. 일부 실시형태에서, 주석 내에 소망의 기능 옵션들이 특정된다. 일부 실시형태에서, 선택적 기능이 SPM 블록마다 특정된다. 일부 실시형태에서, RTL은 퍼-모듈 베이스(per-module basis)마다 SPM 구성 정보와 함께 주석이 추가된다. 일부 실시형태에서, RTL의 기록 중 또는 기록 이후에 퍼-모듈 베이스마다 적절한 주석이 삽입될 수 있다. 다른 실시형태에서, 모듈 명칭 및 개개의 주석이 구비된 적절한 형태의 별개의 테이블이 생성된다. 일부 실시형태에서, 개별 소프트웨어 툴은 개별 테이블을 협력하여 제작하는 성능을 제공한다. 일부 실시형태에서, 소프트웨어 툴은 테이블로부터의 정보를 이용하여 RTL의 비-주석 모듈에 적절한 주석을 추가할 수 있다.
단계 1310에서, 파워 아일랜드들이 혼합되지 않은 파워 아일랜드 베이스에서 통합이 실시된다. 단계 1312에서, 성능 측정 소프트웨어가 각 Vdd 및 Vt 옵션에 대한 개개의 모듈에서 실시되고, 그리고 나서 MPM에 대한 주석이 RTL로 추가된다. 일부 실시형태에서, 설계 성능이 소망하는 모든 전압 및 Vt 조합에서 측정된다. 그리고 나서, 소프트웨어 툴은 각 SPM에 대한 실제 주파수, Vdd 및 Vt 테이블을 유도하고 그리고 SPM 특성을 MPM (또는 IPM) RTL에 주석을 부가한다.
단계 1314에서, 최종 통합이 파워 아일랜드 베이스에서 실시된다. 일부 실시형태에서, 모듈들은 SPM에 의해 또는 개별적으로 구동된다. 단계 1316에서, 소프트웨어 툴은 각 SPM으로 파워 및 클록을 연결하도록 실시된다. 단계 1318은 설계 종료(tape-out)까지의 잔여 단계이다. 일부 실시형태에서, 소프트웨어 툴은 모든 정보를 구비한 완성된 순수-리스트를 생성한다. 도 13은 단계 1320에서 종료한다.
상술한 요소들은 저장 매체상에 저장되는 지시들로 포함될 수 있다. 지시는 프로세서에 의해 재생되고 실행될 수 있다. 지시의 일부 실시예는 소프트웨어, 프로그램 코드, 및 펌웨어이다. 저장 매체의 일부 실시예는 메모리 소자, 테이프, 디스크, 집적 회로, 및 서버이다. 본 발명에 따라 직접 프로세서로부터 작업자에게로 프로세서에 의해 실행될 때 지시는 선택적이다. 관련기술에 숙련된 자에게 지시, 프로세서, 및 저장 매체는 잘 알려져 있다.
상술한 기술은 예시적이며 제한적인 것은 아니다. 이러한 기술을 검토를 통하여 관련 기술에 숙련된 자에게 본 발명의 많은 변형은 명백할 것이다. 그러므로, 본 발명의 범위는 상술한 기술을 참조하여 결정되지 않으며, 첨부되는 특허청구범위 및 그에 준하는 등가의 모든 범위를 참조하여 결정될 것이다.
100,200 : 시스템, 110,250 : 집적 회로,
112,114,116,118 : 파워 아일랜드, 120 : 파워 관리자,
125 : 버스, 210 : 펌웨어 스택,
212 : 응용프로그램 층, 216 : 서브-시스템,
218 : 파워 관리 제어 층, 220 : 실시간 운영 체제,
222 : 입출력 드라이버.

Claims (9)

  1. 각각 독립적으로 제어되는 관련된 파워 소비를 갖는 복수의 파워 아일랜드를 포함함과 더불어, 상기 파워 아일랜드를 위한 파워를 수신하기 위한 복수의 파워 공급 핀을 포함하는 집적 회로; 및
    상기 파워 소비를 제어하도록 상기 파워 공급 핀에 복수의 가변 공급 전압을 제공하는 파워 유닛을 포함하는 것을 특징으로 하는 시스템.
  2. 제1항에 있어서, 상기 파워 유닛은 파워 관리 소프트웨어에 의해 제어되는 것을 특징으로 하는 시스템.
  3. 제1항에 있어서, 적어도 하나의 가변 공급 전압은 동적으로 가변가능한 것을 특징으로 하는 시스템.
  4. 제1항에 있어서, 상기 적어도 하나의 가변 공급 전압은 파워 오프될 수 있는 것을 특징으로 하는 시스템.
  5. 제1항에 있어서, 상기 파워 유닛은 드랍아웃 전압 조정기를 포함하는 것을 특징으로 하는 시스템.
  6. 제1항에 있어서, 상기 집적 회로는 각각의 파워 아일랜드를 위한 적어도 하나의 독립 파워 공급 핀을 포함하는 것을 특징으로 하는 시스템.
  7. 제1항에 있어서, 상기 파워 유닛은 각각의 파워 아일랜드를 위한 적어도 하나의 독립 파워 공급 핀을 포함하는 것을 특징으로 하는 시스템.
  8. 제1항에 있어서, 적어도 하나의 파워 아일랜드는 메모리인 것을 특징으로 하는 시스템.
  9. 제1항에 있어서, 상기 집적 회로는 시스템 온 칩(SOC)인 것을 특징으로 하는 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102643032B1 (ko) * 2023-09-19 2024-03-04 주식회사 잇다반도체 전력 제어 시스템 및 이를 포함한 시스템 온 칩 장치

Families Citing this family (251)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6895520B1 (en) 2001-03-02 2005-05-17 Advanced Micro Devices, Inc. Performance and power optimization via block oriented performance measurement and control
US7039819B1 (en) * 2003-04-30 2006-05-02 Advanced Micro Devices, Inc. Apparatus and method for initiating a sleep state in a system on a chip device
KR100992177B1 (ko) * 2003-05-07 2010-11-04 모사이드 테크놀로지스 코포레이션 파워 아일랜드를 사용한 집적 회로의 파워 관리
EP1636684A2 (en) * 2003-06-10 2006-03-22 Koninklijke Philips Electronics N.V. Real-time adaptive control for best ic performance
US7170315B2 (en) * 2003-07-31 2007-01-30 Actel Corporation Programmable system on a chip
WO2005024910A2 (en) 2003-09-09 2005-03-17 Robert Eisenstadt Apparatus and method for integrated circuit power management
US7227383B2 (en) * 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US7138824B1 (en) * 2004-05-10 2006-11-21 Actel Corporation Integrated multi-function analog circuit including voltage, current, and temperature monitor and gate-driver circuit blocks
KR100750590B1 (ko) * 2004-06-15 2007-08-20 삼성전자주식회사 파워-업시 내부 전원 전압 제어 방법 및 장치, 이를가지는 반도체 메모리 장치
US7409315B2 (en) * 2004-06-28 2008-08-05 Broadcom Corporation On-board performance monitor and power control system
US9281718B2 (en) * 2004-06-28 2016-03-08 Broadcom Corporation On-board power supply monitor and power control system
US7926008B2 (en) * 2004-06-28 2011-04-12 Broadcom Corporation Integrated circuit with on-board power utilization information
US7382178B2 (en) * 2004-07-09 2008-06-03 Mosaid Technologies Corporation Systems and methods for minimizing static leakage of an integrated circuit
US7984398B1 (en) * 2004-07-19 2011-07-19 Synopsys, Inc. Automated multiple voltage/power state design process and chip description system
US7434073B2 (en) * 2004-11-29 2008-10-07 Intel Corporation Frequency and voltage scaling architecture
US20060119382A1 (en) * 2004-12-07 2006-06-08 Shumarayev Sergey Y Apparatus and methods for adjusting performance characteristics of programmable logic devices
US7131099B2 (en) * 2004-12-09 2006-10-31 International Business Machines Corporation Method, apparatus, and computer program product for RTL power sequencing simulation of voltage islands
US7275164B2 (en) * 2005-01-31 2007-09-25 International Business Machines Corporation System and method for fencing any one of the plurality of voltage islands using a lookup table including AC and DC components for each functional block of the voltage islands
CN1844946A (zh) * 2005-04-08 2006-10-11 株式会社东芝 半导体集成电路及其延迟检测方法
US7454738B2 (en) * 2005-06-10 2008-11-18 Purdue Research Foundation Synthesis approach for active leakage power reduction using dynamic supply gating
US7482792B2 (en) 2005-06-14 2009-01-27 Intel Corporation IC with fully integrated DC-to-DC power converter
US7598630B2 (en) * 2005-07-29 2009-10-06 Intel Corporation IC with on-die power-gating circuit
US7574683B2 (en) * 2005-08-05 2009-08-11 John Wilson Automating power domains in electronic design automation
US7264985B2 (en) * 2005-08-31 2007-09-04 Freescale Semiconductor, Inc. Passive elements in MRAM embedded integrated circuits
JP2009507425A (ja) * 2005-09-02 2009-02-19 サイプレス セミコンダクター コーポレイション ジッタを低減させて信号を多重化する回路、システム、方法
US7554843B1 (en) * 2005-11-04 2009-06-30 Alta Analog, Inc. Serial bus incorporating high voltage programming signals
US7716612B1 (en) * 2005-12-29 2010-05-11 Tela Innovations, Inc. Method and system for integrated circuit optimization by using an optimized standard-cell library
US7421601B2 (en) * 2006-02-17 2008-09-02 International Business Machines Corporation Method and system for controlling power in a chip through a power-performance monitor and control unit
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US7943967B2 (en) 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US7932545B2 (en) 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7454642B2 (en) * 2006-03-31 2008-11-18 International Business Machines Corporation Method and architecture for power management of an electronic device
US7739629B2 (en) * 2006-04-14 2010-06-15 Cadence Design Systems, Inc. Method and mechanism for implementing electronic designs having power information specifications background
WO2007144825A1 (en) * 2006-06-15 2007-12-21 Koninklijke Philips Electronics N.V. A method of balancing power consumption between loads.
US7949887B2 (en) 2006-11-01 2011-05-24 Intel Corporation Independent power control of processing cores
US8397090B2 (en) * 2006-12-08 2013-03-12 Intel Corporation Operating integrated circuit logic blocks at independent voltages with single voltage supply
US7899434B2 (en) * 2006-12-15 2011-03-01 Broadcom Corporation Power management for a mobile communication device and method for use therewith
US20080162954A1 (en) * 2006-12-31 2008-07-03 Paul Lassa Selectively powered data interfaces
WO2008083369A1 (en) * 2006-12-31 2008-07-10 Sandisk Corporation Systems, circuits, chips and methods with protection at power island boundaries
US7948264B2 (en) * 2006-12-31 2011-05-24 Sandisk Corporation Systems, methods, and integrated circuits with inrush-limited power islands
US8304813B2 (en) * 2007-01-08 2012-11-06 SanDisk Technologies, Inc. Connection between an I/O region and the core region of an integrated circuit
TW200835151A (en) * 2007-02-15 2008-08-16 Univ Nat Chiao Tung Low-power dynamic sequential controlling multiplexer
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US7735030B1 (en) * 2007-02-28 2010-06-08 Cadence Design Systems, Inc. Simulating restorable registers in power domain systems
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8135944B2 (en) * 2007-03-14 2012-03-13 Sandisk Technologies Inc. Selectively powered data interfaces
US7739626B2 (en) * 2007-04-20 2010-06-15 Iwatt Inc. Method and apparatus for small die low power system-on-chip design with intelligent power supply chip
US7954078B1 (en) * 2007-06-29 2011-05-31 Cadence Design Systems, Inc. High level IC design with power specification and power source hierarchy
US8055925B2 (en) * 2007-07-18 2011-11-08 International Business Machines Corporation Structure and method to optimize computational efficiency in low-power environments
US8122273B2 (en) * 2007-07-18 2012-02-21 International Business Machines Corporation Structure and method to optimize computational efficiency in low-power environments
US20090037629A1 (en) * 2007-08-01 2009-02-05 Broadcom Corporation Master slave core architecture with direct buses
US7941679B2 (en) 2007-08-10 2011-05-10 Atrenta, Inc. Method for computing power savings and determining the preferred clock gating circuit of an integrated circuit design
US8205182B1 (en) * 2007-08-22 2012-06-19 Cadence Design Systems, Inc. Automatic synthesis of clock distribution networks
US7710800B2 (en) * 2007-12-12 2010-05-04 International Business Machines Corporation Managing redundant memory in a voltage island
US20090157334A1 (en) * 2007-12-14 2009-06-18 Kenneth Joseph Goodnow Measurement of power consumption within an integrated circuit
US7715995B2 (en) * 2007-12-14 2010-05-11 International Business Machines Corporation Design structure for measurement of power consumption within an integrated circuit
US8327173B2 (en) 2007-12-17 2012-12-04 Nvidia Corporation Integrated circuit device core power down independent of peripheral device operation
US8112641B2 (en) * 2007-12-26 2012-02-07 Cisco Technology, Inc. Facilitating communication and power transfer between electrically-isolated powered device subsystems
US7830039B2 (en) * 2007-12-28 2010-11-09 Sandisk Corporation Systems and circuits with multirange and localized detection of valid power
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9411390B2 (en) 2008-02-11 2016-08-09 Nvidia Corporation Integrated circuit device having power domains and partitions based on use case power optimization
US20090204835A1 (en) * 2008-02-11 2009-08-13 Nvidia Corporation Use methods for power optimization using an integrated circuit having power domains and partitions
US7898285B2 (en) * 2008-03-26 2011-03-01 International Business Machines Corporation Optimal local supply voltage determination circuit
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US8762759B2 (en) 2008-04-10 2014-06-24 Nvidia Corporation Responding to interrupts while in a reduced power state
US8607177B2 (en) 2008-04-10 2013-12-10 Nvidia Corporation Netlist cell identification and classification to reduce power consumption
US9423846B2 (en) 2008-04-10 2016-08-23 Nvidia Corporation Powered ring to maintain IO state independent of the core of an integrated circuit device
KR101761530B1 (ko) 2008-07-16 2017-07-25 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8001405B2 (en) * 2008-08-29 2011-08-16 International Business Machines Corporation Self-tuning power management techniques
US20100057404A1 (en) * 2008-08-29 2010-03-04 International Business Machines Corporation Optimal Performance and Power Management With Two Dependent Actuators
GB2464510B (en) 2008-10-17 2013-09-04 Advanced Risc Mach Ltd Power control of an integrated circuit including an array of interconnected configurable logic elements
US9189049B2 (en) * 2008-12-24 2015-11-17 Stmicroelectronics International N.V. Power management in a device
US8161304B2 (en) * 2009-01-20 2012-04-17 Microsoft Corporation Power management for large memory subsystems
US8341582B2 (en) * 2009-01-30 2012-12-25 Active-Semi, Inc. Programmable analog tile configuration tool
US9003340B2 (en) * 2009-01-30 2015-04-07 Active-Semi, Inc. Communicating configuration information across a programmable analog tile to another tile
US8248152B2 (en) 2009-02-25 2012-08-21 International Business Machines Corporation Switched capacitor voltage converters
US8127167B2 (en) * 2009-03-30 2012-02-28 Mediatek Inc. Methods for reducing power consumption and devices using the same
US8174288B2 (en) 2009-04-13 2012-05-08 International Business Machines Corporation Voltage conversion and integrated circuits with stacked voltage domains
WO2010137262A1 (ja) 2009-05-25 2010-12-02 パナソニック株式会社 マルチプロセッサシステム、マルチプロセッサ制御方法、及びマルチプロセッサ集積回路
US8004922B2 (en) * 2009-06-05 2011-08-23 Nxp B.V. Power island with independent power characteristics for memory and logic
US8385148B2 (en) * 2009-06-15 2013-02-26 Broadcom Corporation Scalable, dynamic power management scheme for switching architectures utilizing multiple banks
US8533388B2 (en) 2009-06-15 2013-09-10 Broadcom Corporation Scalable multi-bank memory architecture
US8370683B1 (en) 2009-07-31 2013-02-05 Western Digital Technologies, Inc. System and method to reduce write splice failures
US7977972B2 (en) 2009-08-07 2011-07-12 The Board Of Trustees Of The University Of Arkansas Ultra-low power multi-threshold asynchronous circuit design
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8276002B2 (en) 2009-11-23 2012-09-25 International Business Machines Corporation Power delivery in a heterogeneous 3-D stacked apparatus
US8502590B2 (en) * 2009-12-14 2013-08-06 The Boeing Company System and method of controlling devices operating within different voltage ranges
US9058440B1 (en) * 2009-12-15 2015-06-16 Cadence Design Systems, Inc. Method and mechanism for verifying and simulating power aware mixed-signal electronic designs
US8356194B2 (en) 2010-01-28 2013-01-15 Cavium, Inc. Method and apparatus for estimating overshoot power after estimating power of executing events
JP5610566B2 (ja) * 2010-02-22 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置及びデータ処理システム
US20120017100A1 (en) * 2010-02-25 2012-01-19 Emmanuel Petit Power System Optimization and Verification for Embedded System Design
US8271812B2 (en) * 2010-04-07 2012-09-18 Apple Inc. Hardware automatic performance state transitions in system on processor sleep and wake events
KR20110124617A (ko) * 2010-05-11 2011-11-17 삼성전자주식회사 시스템-온-칩 및 그것의 디버깅 방법
US20110283130A1 (en) * 2010-05-17 2011-11-17 Global Unichip Corporation Power control manager
US8629705B2 (en) 2010-06-07 2014-01-14 International Business Machines Corporation Low voltage signaling
CN102314208B (zh) * 2010-06-30 2016-08-03 重庆重邮信科通信技术有限公司 一种动态调整嵌入式设备频率电压的方法及装置
TWI411930B (zh) * 2010-07-15 2013-10-11 Faraday Tech Corp 系統階層模擬／驗證系統及其方法
US8601288B2 (en) 2010-08-31 2013-12-03 Sonics, Inc. Intelligent power controller
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9709625B2 (en) * 2010-11-19 2017-07-18 International Business Machines Corporation Measuring power consumption in an integrated circuit
US8756442B2 (en) 2010-12-16 2014-06-17 Advanced Micro Devices, Inc. System for processor power limit management
JP5630870B2 (ja) * 2011-02-18 2014-11-26 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト方法及びプログラム
US20120226949A1 (en) * 2011-03-02 2012-09-06 Texas Instruments Incorporated Multi-Channel Bus Protection
JP5647062B2 (ja) * 2011-04-28 2014-12-24 富士通フロンテック株式会社 最大消費電力軽減装置
CN102318289B (zh) 2011-07-29 2014-12-10 华为技术有限公司 带宽调整方法、总线控制器及信号转换器
US8918102B2 (en) 2011-07-29 2014-12-23 At&T Intellectual Property I, L.P. Method and system for selecting from a set of candidate frequency bands associated with a wireless access point
US8868941B2 (en) * 2011-09-19 2014-10-21 Sonics, Inc. Apparatus and methods for an interconnect power manager
KR101861743B1 (ko) * 2011-09-19 2018-05-30 삼성전자주식회사 이종의 전력 제어와 동종의 전력 제어를 선택적으로 수행할 수 있는 시스템-온 칩과 이의 동작 방법
US9680773B1 (en) 2011-09-26 2017-06-13 Altera Corporation Integrated circuit with dynamically-adjustable buffer space for serial interface
JP5660010B2 (ja) * 2011-11-21 2015-01-28 トヨタ自動車株式会社 情報処理装置、データ復帰方法
US9400545B2 (en) 2011-12-22 2016-07-26 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including autonomous hardware-based deep power down in devices
US9773344B2 (en) 2012-01-11 2017-09-26 Nvidia Corporation Graphics processor clock scaling based on idle time
US9158359B2 (en) * 2012-03-23 2015-10-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Adaptive voltage scaling using a serial interface
US9529953B2 (en) * 2012-08-02 2016-12-27 The United States Of America, As Represented By The Secretary Of The Navy Subthreshold standard cell library
US9471395B2 (en) 2012-08-23 2016-10-18 Nvidia Corporation Processor cluster migration techniques
US8947137B2 (en) 2012-09-05 2015-02-03 Nvidia Corporation Core voltage reset systems and methods with wide noise margin
US20140136873A1 (en) * 2012-11-14 2014-05-15 Advanced Micro Devices, Inc. Tracking memory bank utility and cost for intelligent power up decisions
US9946319B2 (en) * 2012-11-20 2018-04-17 Advanced Micro Devices, Inc. Setting power-state limits based on performance coupling and thermal coupling between entities in a computing device
US9811874B2 (en) 2012-12-31 2017-11-07 Nvidia Corporation Frame times by dynamically adjusting frame buffer resolution
US9633872B2 (en) 2013-01-29 2017-04-25 Altera Corporation Integrated circuit package with active interposer
US8710906B1 (en) 2013-02-12 2014-04-29 Freescale Semiconductor, Inc. Fine grain voltage scaling of back biasing
US9335809B2 (en) * 2013-03-15 2016-05-10 Seagate Technology Llc Volatile memory storing system data during low power mode operation and monitoring the voltage supplied to the memory during low power mode
US9411394B2 (en) * 2013-03-15 2016-08-09 Seagate Technology Llc PHY based wake up from low power mode operation
US10409353B2 (en) * 2013-04-17 2019-09-10 Qualcomm Incorporated Dynamic clock voltage scaling (DCVS) based on application performance in a system-on-a-chip (SOC), and related methods and processor-based systems
US9094013B2 (en) 2013-05-24 2015-07-28 The Board Of Trustees Of The University Of Arkansas Single component sleep-convention logic (SCL) modules
US9059696B1 (en) 2013-08-01 2015-06-16 Altera Corporation Interposer with programmable power gating granularity
US9172373B2 (en) * 2013-09-06 2015-10-27 Globalfoundries U.S. 2 Llc Verifying partial good voltage island structures
US9671844B2 (en) 2013-09-26 2017-06-06 Cavium, Inc. Method and apparatus for managing global chip power on a multicore system on chip
JP2015069333A (ja) * 2013-09-27 2015-04-13 富士通セミコンダクター株式会社 設計方法及び設計プログラム
US9594413B2 (en) 2013-12-24 2017-03-14 Intel Corporation Interface for communication between circuit blocks of an integrated circuit, and associated apparatuses, systems, and methods
US9058459B1 (en) * 2013-12-30 2015-06-16 Samsung Electronics Co., Ltd. Integrated circuit layouts and methods to reduce leakage
KR101538458B1 (ko) 2014-01-03 2015-07-23 연세대학교 산학협력단 3차원 매니코어 프로세서를 위한 전압섬 형성 방법
US9329237B2 (en) 2014-01-10 2016-05-03 Freescale Semiconductor, Inc. Switch detection device and method of use
SG11201500568TA (en) * 2014-02-27 2015-09-29 Panasonic Ip Corp America Method for controlling information device, method for providing information, and program
US9257839B2 (en) 2014-02-28 2016-02-09 Freescale Semiconductor, Inc. Systems and methods for managing multiple power domains
US9766684B2 (en) 2014-07-21 2017-09-19 Apple Inc. Telemetry for power and thermal management
KR102320399B1 (ko) 2014-08-26 2021-11-03 삼성전자주식회사 전원 관리 칩, 그것을 포함하는 모바일 장치 및 그것의 클록 조절 방법
CN105446653B (zh) 2014-08-27 2018-12-14 阿里巴巴集团控股有限公司 一种数据合并方法和设备
US10416750B2 (en) 2014-09-26 2019-09-17 Qualcomm Incorporated Algorithm engine for ultra low-power processing of sensor data
US9811142B2 (en) 2014-09-29 2017-11-07 Apple Inc. Low energy processor for controlling operating states of a computer system
CN105573463A (zh) * 2014-10-17 2016-05-11 深圳市中兴微电子技术有限公司 一种功耗管理方法及装置
US10101786B2 (en) 2014-12-22 2018-10-16 Intel Corporation Holistic global performance and power management
US9829902B2 (en) * 2014-12-23 2017-11-28 Intel Corporation Systems and methods for dynamic temporal power steering
US9785211B2 (en) 2015-02-13 2017-10-10 Qualcomm Incorporated Independent power collapse methodology
EP3304364A4 (en) 2015-06-05 2018-07-11 Chaoyang Semiconductor Jiangyin Technology Co., Ltd. Integrated system of pdn implementation and digital co-synthesis
US10152112B2 (en) 2015-06-10 2018-12-11 Sonics, Inc. Power manager with a power switch arbitrator
US9608605B2 (en) * 2015-08-06 2017-03-28 Futurewei Technologies, Inc. Apparatus and scheme for IO-pin-less calibration or trimming of on-chip regulators
US10078356B2 (en) 2015-08-20 2018-09-18 Intel Corporation Apparatus and method for saving and restoring data for power saving in a processor
US9576615B1 (en) * 2015-10-15 2017-02-21 Smart Modular Technologies, Inc. Memory module with power management system and method of operation thereof
FR3043476B1 (fr) * 2015-11-05 2018-09-28 Dolphin Integration Systeme et procede de gestion d'alimentation
US10516304B2 (en) * 2015-12-22 2019-12-24 Intel Corporation Wireless charging coil placement for reduced field exposure
US10411492B2 (en) 2015-12-23 2019-09-10 Intel Corporation Wireless power transmitter shield with capacitors
US10133341B2 (en) * 2016-06-06 2018-11-20 Arm Limited Delegating component power control
KR20180039463A (ko) * 2016-10-10 2018-04-18 삼성전자주식회사 이상 동작을 제어하기 위한 전자 장치 및 방법
US11068018B2 (en) * 2016-10-25 2021-07-20 Dolphin Design System and method for power management of a computing system with a plurality of islands
US10148270B2 (en) 2017-03-15 2018-12-04 Quicklogic Corporation Switchable power islands having configurably on routing paths
US10359954B2 (en) 2017-05-31 2019-07-23 Alibaba Group Holding Limited Method and system for implementing byte-alterable write cache
US10884926B2 (en) 2017-06-16 2021-01-05 Alibaba Group Holding Limited Method and system for distributed storage using client-side global persistent cache
US10229003B2 (en) 2017-06-16 2019-03-12 Alibaba Group Holding Limited Method and system for iterative data recovery and error correction in a distributed system
US10303241B2 (en) * 2017-06-19 2019-05-28 Alibaba Group Holding Limited System and method for fine-grained power control management in a high capacity computer cluster
US10678443B2 (en) 2017-07-06 2020-06-09 Alibaba Group Holding Limited Method and system for high-density converged storage via memory bus
US10564856B2 (en) 2017-07-06 2020-02-18 Alibaba Group Holding Limited Method and system for mitigating write amplification in a phase change memory-based storage device
US10303601B2 (en) 2017-08-11 2019-05-28 Alibaba Group Holding Limited Method and system for rearranging a write operation in a shingled magnetic recording device
US10423508B2 (en) 2017-08-11 2019-09-24 Alibaba Group Holding Limited Method and system for a high-priority read based on an in-place suspend/resume write
US10642522B2 (en) 2017-09-15 2020-05-05 Alibaba Group Holding Limited Method and system for in-line deduplication in a storage drive based on a non-collision hash
US10496829B2 (en) 2017-09-15 2019-12-03 Alibaba Group Holding Limited Method and system for data destruction in a phase change memory-based storage device
US10789011B2 (en) 2017-09-27 2020-09-29 Alibaba Group Holding Limited Performance enhancement of a storage device using an integrated controller-buffer
US10503409B2 (en) 2017-09-27 2019-12-10 Alibaba Group Holding Limited Low-latency lightweight distributed storage system
US10642338B2 (en) 2017-09-28 2020-05-05 Intel Corporation Hierarchical power management unit for low power and low duty cycle devices
US10860334B2 (en) 2017-10-25 2020-12-08 Alibaba Group Holding Limited System and method for centralized boot storage in an access switch shared by multiple servers
US10445190B2 (en) 2017-11-08 2019-10-15 Alibaba Group Holding Limited Method and system for enhancing backup efficiency by bypassing encoding and decoding
US10580730B2 (en) * 2017-11-16 2020-03-03 International Business Machines Corporation Managed integrated circuit power supply distribution
US10877898B2 (en) 2017-11-16 2020-12-29 Alibaba Group Holding Limited Method and system for enhancing flash translation layer mapping flexibility for performance and lifespan improvements
US10340916B1 (en) * 2017-12-29 2019-07-02 Advanced Micro Devices, Inc. Using islands to control operating parameters for functional blocks in an electronic device
US10891239B2 (en) 2018-02-07 2021-01-12 Alibaba Group Holding Limited Method and system for operating NAND flash physical space to extend memory capacity
US10496548B2 (en) 2018-02-07 2019-12-03 Alibaba Group Holding Limited Method and system for user-space storage I/O stack with user-space flash translation layer
US10831404B2 (en) 2018-02-08 2020-11-10 Alibaba Group Holding Limited Method and system for facilitating high-capacity shared memory using DIMM from retired servers
US10402112B1 (en) 2018-02-14 2019-09-03 Alibaba Group Holding Limited Method and system for chunk-wide data organization and placement with real-time calculation
US10629533B2 (en) 2018-03-13 2020-04-21 Toshiba Memory Corporation Power island segmentation for selective bond-out
WO2019222958A1 (en) 2018-05-24 2019-11-28 Alibaba Group Holding Limited System and method for flash storage management using multiple open page stripes
WO2020000136A1 (en) 2018-06-25 2020-01-02 Alibaba Group Holding Limited System and method for managing resources of a storage device and quantifying the cost of i/o requests
US10921992B2 (en) 2018-06-25 2021-02-16 Alibaba Group Holding Limited Method and system for data placement in a hard disk drive based on access frequency for improved IOPS and utilization efficiency
US10740257B2 (en) * 2018-07-02 2020-08-11 International Business Machines Corporation Managing accelerators in application-specific integrated circuits
US10871921B2 (en) 2018-07-30 2020-12-22 Alibaba Group Holding Limited Method and system for facilitating atomicity assurance on metadata and data bundled storage
US10996886B2 (en) 2018-08-02 2021-05-04 Alibaba Group Holding Limited Method and system for facilitating atomicity and latency assurance on variable sized I/O
US10747673B2 (en) 2018-08-02 2020-08-18 Alibaba Group Holding Limited System and method for facilitating cluster-level cache and memory space
US11327929B2 (en) 2018-09-17 2022-05-10 Alibaba Group Holding Limited Method and system for reduced data movement compression using in-storage computing and a customized file system
US10852948B2 (en) 2018-10-19 2020-12-01 Alibaba Group Holding System and method for data organization in shingled magnetic recording drive
US10795586B2 (en) 2018-11-19 2020-10-06 Alibaba Group Holding Limited System and method for optimization of global data placement to mitigate wear-out of write cache and NAND flash
US10769018B2 (en) 2018-12-04 2020-09-08 Alibaba Group Holding Limited System and method for handling uncorrectable data errors in high-capacity storage
US10884654B2 (en) 2018-12-31 2021-01-05 Alibaba Group Holding Limited System and method for quality of service assurance of multi-stream scenarios in a hard disk drive
US10977122B2 (en) 2018-12-31 2021-04-13 Alibaba Group Holding Limited System and method for facilitating differentiated error correction in high-density flash devices
US11061735B2 (en) 2019-01-02 2021-07-13 Alibaba Group Holding Limited System and method for offloading computation to storage nodes in distributed system
US11132291B2 (en) 2019-01-04 2021-09-28 Alibaba Group Holding Limited System and method of FPGA-executed flash translation layer in multiple solid state drives
US11200337B2 (en) 2019-02-11 2021-12-14 Alibaba Group Holding Limited System and method for user data isolation
US10922234B2 (en) 2019-04-11 2021-02-16 Alibaba Group Holding Limited Method and system for online recovery of logical-to-physical mapping table affected by noise sources in a solid state drive
US10908960B2 (en) 2019-04-16 2021-02-02 Alibaba Group Holding Limited Resource allocation based on comprehensive I/O monitoring in a distributed storage system
EP3726231B1 (en) 2019-04-17 2024-09-04 Volkswagen Aktiengesellschaft Electronic component and system with integrated self-test functionality
US11169873B2 (en) 2019-05-21 2021-11-09 Alibaba Group Holding Limited Method and system for extending lifespan and enhancing throughput in a high-density solid state drive
US10860223B1 (en) 2019-07-18 2020-12-08 Alibaba Group Holding Limited Method and system for enhancing a distributed storage system by decoupling computation and network tasks
US11093019B2 (en) 2019-07-29 2021-08-17 Microsoft Technology Licensing, Llc Integrated circuit power domains segregated among power supply phases
US11126561B2 (en) 2019-10-01 2021-09-21 Alibaba Group Holding Limited Method and system for organizing NAND blocks and placing data to facilitate high-throughput for random writes in a solid state drive
CN111143275A (zh) * 2019-12-27 2020-05-12 南方电网科学研究院有限责任公司 一种ip管理和功耗优化系统及方法
US11042307B1 (en) 2020-01-13 2021-06-22 Alibaba Group Holding Limited System and method for facilitating improved utilization of NAND flash based on page-wise operation
US11449455B2 (en) 2020-01-15 2022-09-20 Alibaba Group Holding Limited Method and system for facilitating a high-capacity object storage system with configuration agility and mixed deployment flexibility
US10872622B1 (en) 2020-02-19 2020-12-22 Alibaba Group Holding Limited Method and system for deploying mixed storage products on a uniform storage infrastructure
US10923156B1 (en) 2020-02-19 2021-02-16 Alibaba Group Holding Limited Method and system for facilitating low-cost high-throughput storage for accessing large-size I/O blocks in a hard disk drive
US11150986B2 (en) 2020-02-26 2021-10-19 Alibaba Group Holding Limited Efficient compaction on log-structured distributed file system using erasure coding for resource consumption reduction
US11144250B2 (en) 2020-03-13 2021-10-12 Alibaba Group Holding Limited Method and system for facilitating a persistent memory-centric system
US11200114B2 (en) 2020-03-17 2021-12-14 Alibaba Group Holding Limited System and method for facilitating elastic error correction code in memory
US11385833B2 (en) 2020-04-20 2022-07-12 Alibaba Group Holding Limited Method and system for facilitating a light-weight garbage collection with a reduced utilization of resources
US11281575B2 (en) 2020-05-11 2022-03-22 Alibaba Group Holding Limited Method and system for facilitating data placement and control of physical addresses with multi-queue I/O blocks
US11494115B2 (en) 2020-05-13 2022-11-08 Alibaba Group Holding Limited System method for facilitating memory media as file storage device based on real-time hashing by performing integrity check with a cyclical redundancy check (CRC)
US11461262B2 (en) 2020-05-13 2022-10-04 Alibaba Group Holding Limited Method and system for facilitating a converged computation and storage node in a distributed storage system
US11218165B2 (en) 2020-05-15 2022-01-04 Alibaba Group Holding Limited Memory-mapped two-dimensional error correction code for multi-bit error tolerance in DRAM
US11556277B2 (en) 2020-05-19 2023-01-17 Alibaba Group Holding Limited System and method for facilitating improved performance in ordering key-value storage with input/output stack simplification
US11507499B2 (en) 2020-05-19 2022-11-22 Alibaba Group Holding Limited System and method for facilitating mitigation of read/write amplification in data compression
US11263132B2 (en) 2020-06-11 2022-03-01 Alibaba Group Holding Limited Method and system for facilitating log-structure data organization
US11354200B2 (en) 2020-06-17 2022-06-07 Alibaba Group Holding Limited Method and system for facilitating data recovery and version rollback in a storage device
US11422931B2 (en) 2020-06-17 2022-08-23 Alibaba Group Holding Limited Method and system for facilitating a physically isolated storage unit for multi-tenancy virtualization
US11354233B2 (en) 2020-07-27 2022-06-07 Alibaba Group Holding Limited Method and system for facilitating fast crash recovery in a storage device
US11372774B2 (en) 2020-08-24 2022-06-28 Alibaba Group Holding Limited Method and system for a solid state drive with on-chip memory integration
US12093100B2 (en) 2020-09-26 2024-09-17 Intel Corporation Hierarchical power management apparatus and method
US11487465B2 (en) 2020-12-11 2022-11-01 Alibaba Group Holding Limited Method and system for a local storage engine collaborating with a solid state drive controller
US11734115B2 (en) 2020-12-28 2023-08-22 Alibaba Group Holding Limited Method and system for facilitating write latency reduction in a queue depth of one scenario
US11416365B2 (en) 2020-12-30 2022-08-16 Alibaba Group Holding Limited Method and system for open NAND block detection and correction in an open-channel SSD
US11726699B2 (en) 2021-03-30 2023-08-15 Alibaba Singapore Holding Private Limited Method and system for facilitating multi-stream sequential read performance improvement with reduced read amplification
US11461173B1 (en) 2021-04-21 2022-10-04 Alibaba Singapore Holding Private Limited Method and system for facilitating efficient data compression based on error correction code and reorganization of data placement
US11476874B1 (en) 2021-05-14 2022-10-18 Alibaba Singapore Holding Private Limited Method and system for facilitating a storage server with hybrid memory for journaling and data storage
WO2022267030A1 (zh) * 2021-06-25 2022-12-29 华为技术有限公司 一种交换芯片及供电方法
CN113555372B (zh) * 2021-06-30 2022-06-07 广芯微电子（广州）股份有限公司 一种隔断填充单元及多电压域低功耗芯片
US20230015697A1 (en) * 2021-07-13 2023-01-19 Citrix Systems, Inc. Application programming interface (api) authorization
US11573624B1 (en) * 2022-06-08 2023-02-07 Ambiq Micro, Inc. System for providing power to low power systems

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104443A (ja) * 1986-10-22 1988-05-09 Hitachi Ltd 大規模集積回路
US5440749A (en) * 1989-08-03 1995-08-08 Nanotronics Corporation High performance, low cost microprocessor architecture
JP3082103B2 (ja) * 1991-08-08 2000-08-28 富士通株式会社 プロセッサ
EP0632360A1 (en) 1993-06-29 1995-01-04 Xerox Corporation Reducing computer power consumption by dynamic voltage and frequency variation
JPH07105174A (ja) 1993-10-07 1995-04-21 Hitachi Ltd １チップマイクロコンピュータ
US5918061A (en) 1993-12-29 1999-06-29 Intel Corporation Enhanced power managing unit (PMU) in a multiprocessor chip
WO1996025796A1 (en) 1995-02-17 1996-08-22 Intel Corporation Power dissipation control system for vlsi chips
US5640573A (en) 1994-02-02 1997-06-17 Advanced Micro Devices, Inc. Power management message bus for integrated processor
JP3718251B2 (ja) * 1994-02-28 2005-11-24 株式会社ルネサステクノロジ データ処理装置
US5778237A (en) 1995-01-10 1998-07-07 Hitachi, Ltd. Data processor and single-chip microcomputer with changing clock frequency and operating voltage
EP0809825A1 (en) * 1995-02-14 1997-12-03 Vlsi Technology, Inc. Method and apparatus for reducing power consumption in digital electronic circuits
JPH08234861A (ja) * 1995-02-28 1996-09-13 Fujitsu Ltd 低消費電力プロセッサ
US5719800A (en) 1995-06-30 1998-02-17 Intel Corporation Performance throttling to reduce IC power consumption
US5996083A (en) 1995-08-11 1999-11-30 Hewlett-Packard Company Microprocessor having software controllable power consumption
US5996084A (en) 1996-01-17 1999-11-30 Texas Instruments Incorporated Method and apparatus for real-time CPU thermal management and power conservation by adjusting CPU clock frequency in accordance with CPU activity
US6076141A (en) 1996-01-24 2000-06-13 Sun Microsytems, Inc. Look-up switch accelerator and method of operating same
US5940785A (en) * 1996-04-29 1999-08-17 International Business Machines Corporation Performance-temperature optimization by cooperatively varying the voltage and frequency of a circuit
US5887179A (en) * 1996-06-11 1999-03-23 Motorola, Inc. System power saving means and method
US6785826B1 (en) 1996-07-17 2004-08-31 International Business Machines Corporation Self power audit and control circuitry for microprocessor functional units
JPH10222253A (ja) * 1997-02-07 1998-08-21 Hitachi Ltd 情報処理システム
US6462976B1 (en) * 1997-02-21 2002-10-08 University Of Arkansas Conversion of electrical energy from one form to another, and its management through multichip module structures
US6115823A (en) * 1997-06-17 2000-09-05 Amphus, Inc. System and method for task performance based dynamic distributed power management in a computer system and design method therefor
US6411156B1 (en) 1997-06-20 2002-06-25 Intel Corporation Employing transistor body bias in controlling chip parameters
JP3524337B2 (ja) 1997-07-25 2004-05-10 キヤノン株式会社 バス管理装置及びそれを有する複合機器の制御装置
JP3150082B2 (ja) * 1997-08-08 2001-03-26 日本電気株式会社 高速伝送対応コネクタ
US6219796B1 (en) * 1997-12-23 2001-04-17 Texas Instruments Incorporated Power reduction for processors by software control of functional units
KR100321976B1 (ko) 1997-12-29 2002-05-13 윤종용 인텔프로세서를위한오류허용전압조절모듈회로
JP3573957B2 (ja) * 1998-05-20 2004-10-06 インターナショナル・ビジネス・マシーンズ・コーポレーション コンピュータ内のプロセッサの動作速度制御方法及びコンピュータ
JP3857052B2 (ja) 1998-07-02 2006-12-13 株式会社ルネサステクノロジ マイクロプロセッサ
US6141762A (en) 1998-08-03 2000-10-31 Nicol; Christopher J. Power reduction in a multiprocessor digital signal processor based on processor load
ATE246414T1 (de) * 1998-09-09 2003-08-15 Texas Instruments Inc Verfahren und vorrichtung zur reduzierung der verlustleistung in einer schaltung
US6496729B2 (en) 1998-10-28 2002-12-17 Medtronic, Inc. Power consumption reduction in medical devices employing multiple supply voltages and clock frequency control
US6415388B1 (en) 1998-10-30 2002-07-02 Intel Corporation Method and apparatus for power throttling in a microprocessor using a closed loop feedback system
US6484265B2 (en) * 1998-12-30 2002-11-19 Intel Corporation Software control of transistor body bias in controlling chip parameters
US6477654B1 (en) 1999-04-06 2002-11-05 International Business Machines Corporation Managing VT for reduced power using power setting commands in the instruction stream
US6345362B1 (en) 1999-04-06 2002-02-05 International Business Machines Corporation Managing Vt for reduced power using a status table
US6166985A (en) 1999-04-30 2000-12-26 Intel Corporation Integrated circuit low leakage power circuitry for use with an advanced CMOS process
WO2001001228A1 (fr) * 1999-06-29 2001-01-04 Hitachi, Ltd. Systeme lsi
JP2001238190A (ja) * 2000-02-25 2001-08-31 Canon Inc 画像処理装置及びその制御処理方法
JP2001306196A (ja) * 2000-04-26 2001-11-02 Matsushita Electric Ind Co Ltd 画像処理集積回路及び画像通信装置及び画像通信方法
JP3878431B2 (ja) 2000-06-16 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置
US6664775B1 (en) 2000-08-21 2003-12-16 Intel Corporation Apparatus having adjustable operational modes and method therefore
EP1182552A3 (en) 2000-08-21 2003-10-01 Texas Instruments France Dynamic hardware configuration for energy management systems using task attributes
EP1182548A3 (en) * 2000-08-21 2003-10-15 Texas Instruments France Dynamic hardware control for energy management systems using task attributes
US6968467B2 (en) * 2000-10-26 2005-11-22 Matsushita Electric Industrial Co., Ltd. Decentralized power management system for integrated circuit using local power management units that generate control signals based on common data
JP4181317B2 (ja) 2000-10-26 2008-11-12 松下電器産業株式会社 集積回路の電力管理システム
US6792582B1 (en) * 2000-11-15 2004-09-14 International Business Machines Corporation Concurrent logical and physical construction of voltage islands for mixed supply voltage designs
JP2002182776A (ja) 2000-12-18 2002-06-26 Kenwood Corp 動作周波数制御システム及び動作周波数制御方法
US20020087904A1 (en) * 2000-12-28 2002-07-04 Zhong-Ning (George) Cai Method and apparatus for thermal sensitivity based dynamic power control
JP3884914B2 (ja) 2001-01-30 2007-02-21 株式会社ルネサステクノロジ 半導体装置
US20020112193A1 (en) * 2001-02-09 2002-08-15 International Business Machines Corporation Power control of a processor using hardware structures controlled by a compiler with an accumulated instruction profile
JP3888070B2 (ja) 2001-02-23 2007-02-28 株式会社ルネサステクノロジ 消費電力制御インタフェースを有する論理回路モジュール及び該モジュールを記憶した記憶媒体
US6895520B1 (en) 2001-03-02 2005-05-17 Advanced Micro Devices, Inc. Performance and power optimization via block oriented performance measurement and control
US6509788B2 (en) * 2001-03-16 2003-01-21 Hewlett-Packard Company System and method utilizing on-chip voltage controlled frequency modulation to manage power consumption
US6535735B2 (en) * 2001-03-22 2003-03-18 Skyworks Solutions, Inc. Critical path adaptive power control
US6836849B2 (en) * 2001-04-05 2004-12-28 International Business Machines Corporation Method and apparatus for controlling power and performance in a multiprocessing system according to customer level operational requirements
US7058834B2 (en) 2001-04-26 2006-06-06 Paul Richard Woods Scan-based state save and restore method and system for inactive state power reduction
US7254721B1 (en) 2001-05-01 2007-08-07 Advanced Micro Devices, Inc. System and method for controlling an intergrated circuit to enter a predetermined performance state by skipping all intermediate states based on the determined utilization of the intergrated circuit
JP2002366351A (ja) 2001-06-06 2002-12-20 Nec Corp スーパースカラ・プロセッサ
US6889331B2 (en) * 2001-08-29 2005-05-03 Analog Devices, Inc. Dynamic voltage control method and apparatus
JP2003086693A (ja) * 2001-09-12 2003-03-20 Nec Corp 半導体集積回路
JP2003099148A (ja) * 2001-09-19 2003-04-04 Sanyo Electric Co Ltd データ処理装置とこれに利用可能なシステム制御装置およびデータ変換方法
JP4974202B2 (ja) * 2001-09-19 2012-07-11 ルネサスエレクトロニクス株式会社 半導体集積回路
US7111178B2 (en) 2001-09-28 2006-09-19 Intel Corporation Method and apparatus for adjusting the voltage and frequency to minimize power dissipation in a multiprocessor system
JP4050027B2 (ja) 2001-09-28 2008-02-20 株式会社日立製作所 情報処理装置及び情報処理装置の制御方法
US6523150B1 (en) * 2001-09-28 2003-02-18 International Business Machines Corporation Method of designing a voltage partitioned wirebond package
US7111179B1 (en) * 2001-10-11 2006-09-19 In-Hand Electronics, Inc. Method and apparatus for optimizing performance and battery life of electronic devices based on system and application parameters
US6631502B2 (en) * 2002-01-16 2003-10-07 International Business Machines Corporation Method of analyzing integrated circuit power distribution in chips containing voltage islands
US6976182B1 (en) 2002-02-01 2005-12-13 Advanced Micro Devices, Inc. Apparatus and method for decreasing power consumption in an integrated circuit
US6667648B2 (en) * 2002-04-23 2003-12-23 International Business Machines Corporation Voltage island communications circuits
US6779169B1 (en) 2002-05-31 2004-08-17 Altera Corporation Method and apparatus for placement of components onto programmable logic devices
US6908227B2 (en) 2002-08-23 2005-06-21 Intel Corporation Apparatus for thermal management of multiple core microprocessors
US6820240B2 (en) * 2002-09-25 2004-11-16 International Business Machines Corporation Voltage island chip implementation
US6779163B2 (en) * 2002-09-25 2004-08-17 International Business Machines Corporation Voltage island design planning
US6711447B1 (en) 2003-01-22 2004-03-23 Intel Corporation Modulating CPU frequency and voltage in a multi-core CPU architecture
US7085945B2 (en) 2003-01-24 2006-08-01 Intel Corporation Using multiple thermal points to enable component level power and thermal management
KR100992177B1 (ko) * 2003-05-07 2010-11-04 모사이드 테크놀로지스 코포레이션 파워 아일랜드를 사용한 집적 회로의 파워 관리
WO2005024910A2 (en) * 2003-09-09 2005-03-17 Robert Eisenstadt Apparatus and method for integrated circuit power management
WO2005125012A1 (en) * 2004-06-15 2005-12-29 Koninklijke Philips Electronics N.V. Adaptive control of power supply for integrated circuits
US7382178B2 (en) 2004-07-09 2008-06-03 Mosaid Technologies Corporation Systems and methods for minimizing static leakage of an integrated circuit
US7279956B2 (en) 2004-07-09 2007-10-09 Mosaid Technologies Incorporated Systems and methods for minimizing static leakage of an integrated circuit
US8001527B1 (en) * 2004-12-21 2011-08-16 Zenprise, Inc. Automated root cause analysis of problems associated with software application deployments
US8015426B2 (en) * 2008-03-27 2011-09-06 International Business Machines Corporation System and method for providing voltage power gating
US8390249B2 (en) * 2009-11-30 2013-03-05 Broadcom Corporation Battery with integrated wireless power receiver and/or RFID

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102643032B1 (ko) * 2023-09-19 2024-03-04 주식회사 잇다반도체 전력 제어 시스템 및 이를 포함한 시스템 온 칩 장치

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