KR20090092786A - 반도체 패키지, 코어층 재료, 빌드업층 재료 및 시일링 수지 조성물 - Google Patents

반도체 패키지, 코어층 재료, 빌드업층 재료 및 시일링 수지 조성물

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KR20090092786A
KR20090092786A KR1020097011301A KR20097011301A KR20090092786A KR 20090092786 A KR20090092786 A KR 20090092786A KR 1020097011301 A KR1020097011301 A KR 1020097011301A KR 20097011301 A KR20097011301 A KR 20097011301A KR 20090092786 A KR20090092786 A KR 20090092786A
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겐야 다치바나
마사히로 와다
히토시 가와구치
겐스케 나카무라
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스미또모 베이크라이트 가부시키가이샤
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Abstract

코어층 및 적어도 1개의 빌드업층을 구비하는 회로 기판과, 상기 회로 기판에 금속 범프를 개재하여 접속되어 있는 반도체 소자와, 상기 반도체 소자 및 상기 회로 기판의 사이에 봉입되어 있는 시일링 수지 조성물의 경화물을 구비하는 반도체 패키지로서, 상기 시일링 수지 조성물의 경화물의 25℃에서 75℃ 사이의 선팽창 계수는 15ppm/℃ 이상 35ppm/℃ 이하이며, 상기 빌드업층 중 적어도 1개의 빌드업층의 유리 전이 온도가 170℃ 이상이며, 25℃에서 75℃ 사이의 면방향의 선팽창 계수가 25ppm/℃ 이하인 플립 칩 반도체 패키지. 본 발명에 의하면, 크랙이나 박리의 발생을 방지 크랙의 발생을 억제함으로써 고신뢰성의 플립 칩 반도체 패키지, 빌드업층 재료, 코어층 재료 및 시일링 수지 조성물을 제공할 수 있다.

Description

반도체 패키지, 코어층 재료, 빌드업층 재료 및 시일링 수지 조성물{SEMICONDUCTOR PACKAGE, CORE LAYER MATERIAL, BUILDUP LAYER MATERIAL, AND ENCAPSULATION RESIN COMPOSITION}
본 발명의 기술 분야는, 일반적으로 반도체 패키지의 분야이며, 보다 상세히는, 플립 칩 반도체 패키지의 분야이다.
근래의 전자 기기의 고기능화 및 경박단소화(輕薄短小化)의 요구에 따라, 전자 부품의 고밀도 집적화, 또한 고밀도 실장화가 진행되어 오고 있고, 이들 전자 기기에 사용되는 반도체 패키지는, 종래보다 더, 소형화가 진행되어 오고 있다.
이러한 상황 아래, 반도체 패키지 분야에서는, 종래와 같은 리드 프레임을 사용한 형태의 패키지에서는, 소형화에 한계가 있기 때문에, 최근에는 회로 기판상에 칩을 실장한 볼 그리드 어레이(BGA), 칩 스케일 패키지(CSP)와 같은 에어리어 실장형 패키지 방식이 제안되어 있다. 이들 반도체 패키지에 있어서, BGA에 탑재되는 반도체 칩을 기판에 접속하는 방식에는, 와이어 본딩 방식이나 TAB(Tape Automated Bonding) 방식, 또한 플립 칩(FC) 방식 등이 알려져 있지만, 최근에는, 반도체 패키지의 소형화에 유리한 플립 칩 접속 방식을 이용한 BGA나 CSP의 구조가 활발히 제안되고 있다.
종래, 기판상에 반도체 칩을 실장한 반도체 패키지가 사용되고 있다. 이러한 반도체 패키지에 사용되는 기판으로서는, 코어층과, 빌드업층을 가지는 것이 사용되고 있다(예를 들면, 특허 문헌 1).
기판과 반도체 칩은, 일반적으로 선팽창 계수가 다르다. 기판은 유기 수지를 포함하는 재료에 의해 구성되어 있고, 반도체 칩보다 큰 선팽창계수를 가진다. 이 때문에, 기판 상에 반도체 칩을 실장한 구조의 반도체 패키지가 열이력을 받으면 양자의 선팽창 계수의 상위에 기인하여 기판의 휨이 발생한다. 종래의 반도체 패키지에서는, 이 휨의 발생에 의해, 반도체 칩이나, 반도체 칩과 범프의 계면, 범프와 기판의 계면 등에, 크랙이나 박리가 발생하는 경우가 있다.
이에 더하여, 근래, 기판으로서 빌드업층을 가지는 기판이 사용되고 있다. 이러한 기판으로서는, 종래, 코어층 상에 빌드업층을 형성한 것이 사용되고 있다. 반도체 칩의 클록 주파수의 고주파수화가 급속히 진행되고 있으므로, 반도체 칩을 실장하는 기판에는, 인덕턴스를 저감 할 수 있는 것이 요구되고 있다. 코어층과, 빌드업층을 가지는 기판에서는, 코어층의 스루홀의 인덕턴스가 매우 크다. 인덕턴스의 저감의 요청에 응하기 위해서는, 코어층을 가능한 한 얇게 하는 기판을 사용하는 것이 제안되고 있다.
여기서, 일반적으로, 코어층은, 기판의 선팽창계수를 저감시키는 목적으로 설치되어 있다. 따라서, 코어층을 얇게 한 경우, 빌드업층의 선팽창 계수가 크기 때문에 기판의 선팽창 계수가 증대한다. 즉, 종래보다 더 반도체 칩이나, 반도체 칩과 범프의 계면, 범프와 기판의 계면 등에, 크랙이나 박리가 발생하기 쉬운 상황에 있다.
[특허 문헌 1:일본국 특허공개 2005-191243호 공보]
그러나, 종래의 재료의 조합에서는, 크랙이나 박리의 발생 방지가 확실히는 달성되지 않았다고 하는 문제가 있었다.
도1은, 본 발명의 플립 칩 반도체 패키지의 일례를 나타내는 대략 단면 모식도이다.
도 2의 (a), (b)는, 섬유 기재가 섬유 기재 함유 빌드업층 재료에 대해서 편재하고 있는 상태를 모식적으로 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1:회로 기판 2:반도체 칩
3:땜납 볼 4:시일링 수지 조성물의 경화물
4b:시일링 수지 조성물의 필렛부
5:섬유 기재 6:수지 재료층
7:섬유 기재 함유 빌드업층 형성용 재료
본 발명은, 상기 사정을 감안하여 이루어진 것이며, 종래의 기술에 있어서의 과제를 해소하는 것을 목적으로 하고, 특히, 크랙이나 박리의 발생을 확실히 억제 또는 저감시켜 신뢰성을 높인 플립 칩 반도체 패키지, 코어층 재료, 빌드업층 재료 및 시일링 수지 조성물을 제공하는 것을 목적으로 한다.
상기의 목적은, 하기 1~15에 기재된 본 발명에 의해 달성된다.
1. 코어층 및 적어도 1개의 빌드업층을 구비하는 회로 기판과,
상기 회로 기판에 금속 범프를 개재하여 접속되어 있는 반도체 칩과,
상기 반도체 칩 및 상기 회로 기판의 사이에 봉입되어 있는 시일링 수지 조성물의 경화물을 구비하는 플립 칩 반도체 패키지로서,
상기 시일링 수지 조성물의 경화물의 25℃에서 75℃ 사이의 선팽창 계수는 15ppm/℃ 이상 35ppm/℃ 이하이며,
상기 빌드업층 중 적어도 1개의 빌드업층의 유리 전이 온도가 170℃ 이상이며, 25℃에서 75℃ 사이의 면방향의 선팽창 계수가 25ppm/℃ 이하인 것을 특징으로 하는 플립 칩 반도체 패키지.
2. 상기 빌드업층 중 적어도 한 층이, 섬유 기재를 포함하는 빌드업층인 청구항 1에 기재된 플립 칩 반도체 패키지.
3. 상기 섬유 기재를 포함하는 빌드업층이, 최외층의 빌드업층인 것을 특징으로 하는 청구항 2에 기재된 플립 칩 반도체 패키지.
4. 상기 빌드업층의 섬유 기재의 두께가 5~35㎛인 청구항 2 또는 3에 기재된 플립 칩 반도체 패키지.
5. 상기 시일링 수지 조성물의 경화물의 유리 전이 온도가 60~130℃인 것을 특징으로 하는, 청구항 1 내지 4 중 어느 한 항에 기재된 플립 칩 반도체 패키지.
6. 상기 시일링 수지 조성물이, 적어도 1종의 에폭시 수지를 포함하고, 경화제, 실란커플링제, 및 무기 충전재를 더 함유한 시일링 수지 조성물인 것을 특징으로 하는, 청구항 1 내지 5 중 어느 한 항에 기재된 플립 칩 반도체 패키지.
7. 상기 시일링 수지 조성물의 점도를, 50Pa·sec 이하(25℃)로 하는 것을 특징으로 하는 청구항 1 내지 6 중 어느 한 항에 기재된 플립 칩 반도체 패키지.
8. 상기 코어층의 유리 전이 온도가 160~270℃, 25℃에서 75℃ 사이의 면방향의 선팽창 계수가 10~20ppm/℃인 것을 특징으로 하는, 청구항 1 내지 7 중 어느 한 항에 기재된 플립 칩 반도체 패키지.
9. 상기 코어층의 두께는 500㎛ 이하인 것을 특징으로 하는, 청구항 1 내지 8 중 어느 한 항에 기재된 플립 칩 반도체 패키지.
10. 상기 코어층이, 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지 중, 적어도 일종 또는 복수종을 포함하는 수지 조성물과 섬유 기재로 이루어지는 청구항 1 내지 9 중 어느 한 항에 기재된 플립 칩 반도체 패키지.
11. 상기 빌드업층이, 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지 중, 적어도 일종 또는 복수종을 포함하는 수지 조성물로 이루어지는 청구항 1 내지 10 중 어느 한 항에 기재된 플립 칩 반도체 패키지.
12. 청구항 1 내지 11 중 어느 한 항에 기재된 플립 칩 반도체 패키지에 이용되는 것을 특징으로 하는 코어층 재료.
13. 청구항 1 내지 11 중 어느 한 항에 기재된 플립 칩 반도체 패키지에 이용되는 것을 특징으로 하는 빌드업층 재료.
14. 청구항 1 내지 11 중 어느 한 항에 기재된 플립 칩 반도체 패키지에 이용되는 것을 특징으로 하는 시일링 수지 조성물.
본 발명은, 코어층 및 빌드업층을 구비하는 회로 기판과, 상기 회로 기판에 금속 범프를 개재하여 접속되어 있는 반도체 소자와, 상기 반도체 소자 및 상기 회로 기판의 사이에 봉입되어 있는 시일링 수지 조성물을 구비하는 반도체 패키지로서, 상기 시일링 수지 조성물의 25℃에서 75℃ 사이의 선팽창 계수는 15ppm/℃ 이상 35ppm/℃ 이하이며, 상기 빌드업층의 경화물의 유리 전이 온도가 170℃ 이상이며, 25℃에서 75℃ 사이의 선팽창 계수가 25ppm/℃ 이하인 플립 칩 반도체 패키지를 이용함으로써 반도체 칩과 시일링 수지 조성물간의 경계 계면 근방의 응력 집중에 의한 크랙이나 박리의 발생을 확실히 억제 또는 저감시킬 수 있다.
본 발명에 관련되는 플립 칩 반도체 패키지는, 크랙이나 박리의 발생을 확실히 억제 또는 저감할 수 있고, 고신뢰성을 달성할 수 있다는 효과를 나타낸다.
이하, 본 발명에 관련되는 플립 칩 반도체 패키지의 실시 형태에 대해서 도면을 참조하면서 상세하게 설명한다.
〈반도체 패키지의 구조에 있어〉
도 1은, 본 발명의 제1의 실시 형태에 관련되는 플립 칩 반도체 패키지를 나타내는 대략 단면 모식도이다. 도 중, 1은 회로 기판, 2는 회로 기판의 상방에 설치된 반도체 칩이며, 그 두께는, 예를 들면 약 100㎛~750㎛의 범위이다. 상기 회로 기판(1)의 상면의 반도체 칩 접속용 전극면과, 반도체 칩(2)의 하면의 전극면의 사이는, 땜납 볼(3)을 개재하여 플립 칩 접합되어 있다. 그리고, 상기 회로 기판(1)과 반도체 칩(2)의 사이에는, 시일링 수지 조성물이 주입되고, 경화시켜, 시일링 수지 조성물의 경화물(4)에 의해 시일링된다.
〈시일링 수지 조성물의 조성에 대해〉
도 1에 있어서, 시일링 수지 조성물의 경화물(4)에는, (1)25℃에서 75℃ 사이의 선팽창 계수가 15~35ppm/℃, 보다 바람직하게는 20~35ppm/℃인 수지 조성물의 경화물이 사용된다. 또, 시일링 수지 조성물의 경화물(4)은, (2)유리 전이 온도가 60~130℃인 것이 바람직하고, 보다 바람직하게는 70~115℃인 수지 조성물의 경화물이다.
이러한 시일링 수지 조성물의 경화물(4)의 특성의 조정은, 당업자라면, 과도한 실험을 행하는 일 없이, 실시할 수 있다. 선팽창 계수는, 예를 들면 TMA 장치(TA인스트루먼트사제)를 이용해, 10℃/분으로 온도 상승하여 평가할 수 있고, JIS C6481에 준한 방법에 의해 측정할 수 있다.
이러한 특성을 가지는 시일링 수지 조성물의 경화물(4)을 이용하면, 반도체 칩(2)과 시일링 수지 조성물의 경화물(4) 사이의 선팽창률의 차이를 낮게 할 수 있기 때문에, 경계 계면 근방의 응력 집중에 의한 크랙이나 박리의 발생을 확실히 억제 또는 저감을 더 효과적으로 달성할 수 있다.
시일링 수지 조성물의 경화물(4)의 선팽창 계수는, 회로 기판(1)이나 반도체 칩(2)의 선팽창 계수에 비해 크기 때문에, 환경 온도 등의 변화에 의해 각 구성 부재가 상반되어 휨이 발생하기 때문에, 특히 각 구성 부재의 경계 근방에 응력이 집중하고, 크랙의 발생 요인이 되기 쉽다고 하는 문제가 있다. 그래서, 상기의 조건을 만족하는 유리 전이 온도나 선팽창률이 낮은 시일링 수지 조성물의 경화물(4)을 이용함으로써, 시일링 수지 조성물의 경화물(4)과 회로 기판(1)이나 반도체 칩(2)의 선팽창률 등의 차이로부터 생기는 열응력을 완화할 수 있다는 효과가 얻어진다.
또, 도 1에 있어서, 시일링 수지 조성물의 경화물(4)의 형성에 이용되는 시일링 수지 조성물은, 적어도 일종의 에폭시 수지를 포함하는 수지 조성물이며, 경화제, 실란커플링제, 및 무기 충전재를 함유하는 것을 사용할 수 있다. 이러한 시일링 수지 조성물은, 시일링 수지 조성물의 경화물(4)의 신뢰성 향상에 기여하는 내열성이나 유전 특성 등에 뛰어남과 더불어, 가교 밀도의 조절에 의해 경화물의 유리 전이 온도나 탄성률 등을 낮게 하고, 상기와 같은 응력 저감 구조에 기여하는 것으로 하는 것이 바람직하다.
여기서, 시일링 수지 조성물의 경화물(4)의 형성에 이용되는 시일링 수지 조성물에 대해서 더 상세하게 설명하면, 상기 시일링 수지 조성물은, 열경화 수지 조성물이며, 일 형태로서는, (A)에폭시 수지, (B)경화제, (C)실란커플링제, 및 (D)무기 충전재 또는 필러를 함유하는 액상 에폭시 수지 조성물이다. 또, 상기 시일링 수지 조성물은, 상기 성분 (A)~(D)에 더하여, 필요에 따라서 (E)그 외의 첨가제를 함유해도 된다. 이하, 각 성분에 대해 설명한다.
상기 시일링 수지 조성물에 함유되는 (A)에폭시 수지란, 1분자 중에 에폭시기를 2개 이상 가지는 것이면 특별히 분자량이나 구조는 한정되는 것은 아니다. 예를 들면 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 방향족 글리시딜아민형 에폭시 수지, 하이드로퀴논형 에폭시 수지, 비페닐형 에폭시 수지, 스틸벤형 에폭시 수지, 트리페놀메탄형 에폭시 수지, 트리페놀프로판형 에폭시 수지, 알킬 변성 트리페놀메탄형에폭시 수지, 트리아진핵 함유 에폭시 수지, 디시클로펜타디엔 변성 페놀형 에폭시 수지, 나프톨형 에폭시 수지, 나프탈렌형 엑폭시 수지, 페놀아랄킬형 에폭시 수지, 나프톨아랄킬형 에폭시 수지, 지방족 에폭시 수지 등을 들 수 있다.
이 경우, 방향족환에 글리시딜에테르 구조 또는 글리시딜아민 구조가 결합한 구조를 포함하는 것이 내열성, 기계 특성, 내습성이라고 하는 관점에서 바람직하고, 지방족 또는 지환식 에폭시 수지는 신뢰성, 특히 접착성이라고 하는 관점에서 사용하는 양을 제한하는 편이 바람직하다. 이것들은 단독으로도 2종 이상 혼합해 사용해도 된다. 시일링 수지 조성물의 경화물(4)에 관련되는 에폭시 수지로서는, 상온(15~35℃)에서 액상인 것이 바람직하지만, 상온(15~35℃)에서 고체인 에폭시 수지여도 상온(15~35℃)에서 액상인 에폭시 수지에 용해시켜, 결과적으로 시일링 수지 조성물이 액상인 상태이면 된다.
상기 시일링 수지 조성물에 함유되는 (B)경화제는, 에폭시 수지 중의 에폭시기와 공유 결합을 형성하는 것이 가능한 관능기를 1분자 중에 2개 이상 함유하는 것, 단 관능기가 산무수물기인 경우에는 산무수물 관능기를 1개 이상 포함하는 것이면 특별히 분자량이나 구조는 한정되는 것은 아니다. 관능기의 구체예로서는 페놀성 수산기, 산무수물, 1급 아민, 2급 아민 등이 있다.
상기의 경화제는, 단독으로 이용해도, 같은 관능기를 포함하는 2종 이상의 경화제를 배합하여 이용해도 되고, 또한 포트라이프나 에폭시 수지와의 경화성을 해치지 않는 범위이면, 다른 관능기를 포함하는 경화제를 2종 이상 배합하여 이용해도 된다. 반도체 패키지의 시일링 용도를 고려하면, 내열성, 전기적 기계적 특성이라는 관점에서 페놀 수지 및 방향족 폴리아민형 경화제가 바람직하다. 또한 밀착성, 내습성을 겸비한다는 관점에서는 방향족 폴리아민형 경화제가 바람직하다.
경화제의 배합량은, 에폭시 수지의 엑폭시 당량에 대해서 경화제의 활성 수소 당량으로 0.6~1.4의 범위이며, 보다 바람직하게는 0.7~1.3의 범위이다. 여기서 경화제의 활성 수소 당량이 상기 범위를 벗어나는 경우에는 반응성이나 조성물의 내열성이 현저하게 손상되기 때문에 바람직하지 않다. 단, 경화제에 포함되는 관능기가 산무수물기인 경우는, 1개의 산무수물 관능기로부터 2개의 카르복시산 관능기가 유도되므로, 산무수물 관능기 1개당 2개의 활성 수소가 포함되는 것으로서 계산한다.
상기 시일링 수지 조성물에 함유되는 (C)실란커플링제는, 그 화학 구조로서는 1분자 중에 알콕시기가 결합한 규소 원자와 관능기가 결합한 탄화수소부를 포함하는 화학 구조를 가지는 것이면, 특별히 분자량이나 구조는 한정되는 것은 아니다. 예를 들면, 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필트리에톡시실란, 3-글리시독시프로필메틸디메톡시실란, 3-글리시독시프로필에틸디에톡시실란, 2-(3,4에폭시시클로헥실)에틸트리메톡시실란 등의 에폭시실란커플링제, 3-메타크릴옥시프로필트리메톡시실란, 3-메타크릴옥시프로필트리에톡시실란, 3-메타크릴옥시프로필메틸디메톡시실란, 3-메타크릴옥시프로필에틸디에톡시실란, 3-아크릴옥시프로필트리메톡시실란 등의 아크릴레이트기가 결합한 실란커플링제, N-아미노에틸화 아미노프로필메틸디알콕시실란, N-아미노에틸화 아미노프로필트리알콕시실란, 3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, N-페닐-γ-아미노프로필트리메톡시실란, N-페닐-γ-아미노프로필트리에톡시실란, N-페닐-γ-아미노부틸트리메톡시실란, N-페닐-γ-아미노부틸트리에톡시실란 등의 아미노실란커플링제, N-(1,3-디메틸부틸리덴)-3-(트리에톡시시릴)프로필아민, N-(벤질리덴)-3-(트리에톡시시릴)프로필아민 등 아미노실란커플링제의 1급 아미노기를 케톤 또는 알데히드를 반응시켜 보호한 잠재성 아미노실란커플링제, 3-메르캅토프로필트리메톡시실란, 3-메르캅토프로필메틸디메톡시실란 등의 메르캅토실란커플링제, 비스(3-트리에톡시시릴프로필)테트라설파이드, 비스(3-트리에톡시시릴프로필)디설파이드 등이 열분해함으로써 메르캅토실란커플링제와 같은 기능을 발현하는 실란커플링제 등이 있다.
또 이들 실란커플링제는 미리 가수분해 반응시킨 것을 배합해도 된다. 이것들은 단독으로도 2종 이상 혼합해 사용해도 된다. 본 발명의 경우, 에폭시실란커플링제는 회로 기판, 반도체 패키지의 부재 표면(회로 기판 표면의 솔더 레지스트, 실리콘 칩 표면의 폴리이미드, 실리콘 칩의 측면)으로의 밀착성이 비교적 양호하다는 관점에서 바람직하다. 아미노실란커플링제, 잠재성 아미노실란커플링제 및 메르캅토실란커플링제는 실리콘 칩 표면의 폴리이미드 및 질화 규소 표면과의 밀착성이 매우 양호하기 때문에 바람직하다.
실란커플링제의 배합 방법으로서는, 수지 조성물을 제조하는 과정에서 실리카필러와 다른 재료를 혼합할 때에 동시에 커플링제를 배합, 분산, 혼합하는 인티그럴 블렌드 방식, (A)엑폭시 수지, (B)방향족 아민 경화제 및/또는 실리카 필러 이외의 다른 첨가제에 사전에 커플링제를 분산 또는 용해시킨 후 나머지의 재료에 배합되는 마스터 배치 방식, 사전에 커플링제를 실리커플러 표층으로 화학 수식하는 방식 등이 있고, 어느 배합 방법을 취해도, 이것들을 조합한 배합 방법을 행해도 된다. 보다 바람직하게는, 마스터 배치 방식 또는 마스터 배치 방식과 실리카 표층으로 화학 수식하는 방법을 조합한 배합 방법이 균일한 수지 조성물을 얻을 수 있다.
상기 시일링 수지 조성물에 함유되는 (D)무기 충전재 또는 필러에는, 탈크, 소성 클레이, 미소성 클레이, 마이카, 유리 등의 규산염, 산화 티탄, 알루미나, 용융 실리카(용융 구형상 실리카, 용융 파쇄 실리카), 합성 실리카, 결정 실리카 등의 실리카 분말 등의 산화물, 탄산 칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화 알루미늄, 수산화 마그네슘, 수산화 칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산 칼슘 등의 황산염 또는 아황산염, 붕산아연, 메타붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화알루미늄, 질화붕소, 질화규소 등의 질화물 등을 들 수 있다. 이들 무기 충전재는, 단독으로도 혼합해 사용해도 된다. 이들 중에서도 수지 조성물의 내열성, 내습성, 강도 등을 향상할 수 있으므로 용융 실리카, 결정 실리카, 합성 실리카 분말이 바람직하다.
상기 무기 충전재의 형상은, 특별히 한정되지 않지만, 충전 특성의 관점에서 형상은 구형상인 것이 바람직하다. 이 경우, 무기 충전재의 평균 입자 지름은, 바람직하게는 0.1~20㎛이며, 특히 바람직하게는 0.2~8㎛이다. 평균 입자 지름이 상기 하한치를 넘는 경우는 수지 조성물의 점도가 저하하기 때문에 충전성이 향상하고, 상기 상한치를 넘지 않는 경우는 수지 조성물이 반도체 패키지의 극간에 충전할 때에 수지 막힘이 생기기 어렵기 때문에 바람직하다.
상기 시일링 수지 조성물에는, 필요에 따라서, 상기 성분 외에 저응력재, 희석제, 안료, 난연제, 계면활성제, 레벨링제, 소포제 등의 다른 첨가물(E)을 배합해도 지장없다.
상기 시일링 수지 조성물의 제조 방법으로서는 각 성분, 첨가물 등을 플래너터리 믹서, 3개 롤, 2개 열롤, 라이카이기 등의 장치를 이용해 분산 혼련한 후, 진공하에서 탈포 처리하여 제조한다. 미리 또는 제조 도중 단계에서 원재료 중의 휘발분을 제거하는 목적으로, 대기압 또는 감압 분위기 아래, 에폭시 수지와 경화제의 반응이나 각 성분의 분해 반응이 생기지 않는 온도 범위, 예를 들면 50℃~200℃에서 가열 처리를 행해도 지장없다. 또 분산 혼합 공정의 도중 단계 또는 최종 단계에, 5℃~35℃의 온도에서 12~96 시간의 범위에서 양생을 행해도 된다.
상기 시일링 수지 조성물이, 예를 들면, (A)에폭시 수지, (B)경화제, (C)실란커플링제, 및 (D)무기 충전재 또는 필러를 함유하는 것이며, 또한, (A)에폭시 수지가, 상온에서 액상을 나타내는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지 등의 비스페놀형 에폭시 수지, N,N-디글리시딜아닐린, N,N-디글리시딜톨루이딘, 디아미노디페닐메탄형 글리시딜아민, 아미노페놀형 글리시딜아민과 같은 방향족 글리시딜아민형 에폭시 수지이며, 경화제(B)가, 페놀노볼락 수지, 크레졸 노볼락 수지 등의 노볼락형 페놀 수지 또는, 디에틸렌트리아민, 트리에틸렌테트라아민, 테트라에틸렌펜타민, m-크실렌디아민, 트리메틸헥사메틸렌디아민, 2-메틸펜타메틸렌디아민 지방족폴리아민, 이소포론디아민, 1,3-비스아미노메틸시클로헥산, 비스(4-아미노시클로헥실)메탄, 노보넨디아민, 1,2-디아미노시클로헥산 등의 지환식 폴리아민, N-아미노에틸피페라진, 디아미노디페닐메탄, m-페닐렌디아민, 디아미노디페닐술폰, 디에틸톨루엔디아민, 트리메틸렌비스(4-아미노벤조에이트), 폴리테트라메틸렌옥시드-디-P-아미노벤조에이트, 방향족 폴리아민이며, 실란커플링제(C)가, 예를 들면 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필트리에톡시실란, 3-글리시독시프로필메틸디메톡시실란, 3-글리시독시프로필에틸디에톡시실란, 2-(3,4엑폭시시클로헥실)에틸트리메톡시실란 등의 에폭시실란커플링제, N-아미노에틸화 아미노프로필메틸디알콕시실란, N-아미노에틸화 아미노프로필트리알콕시실란, 3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, N-페닐-γ-아미노프로필트리메톡시실란, N-페닐-γ-아미노프로필트리에톡시실란, N-페닐-γ-아미노부틸트리메톡시실란, N-페닐-γ-아미노부틸트리에톡시실란 등의 아미노실란커플링제이며, 무기 충전재(D)가, 용융 실리카, 결정 실리카, 합성 실리카 분말이며, 바람직하게는 구형상이며, 무기 충전재(D)의 평균 입자 지름이 0.1~20㎛이며, 바람직하게는 0.2~8㎛이므로, 시일링 수지 조성물의 경화물의 25℃에서 75℃ 사이의 선팽창 계수를 15~35ppm/℃로, 바람직하게는 20~35ppm/℃로, 유리 전이 온도를 60~130℃로, 바람직하게는 70~115℃로 할 수 있다.
또, 상기 시일링 수지 조성물이, 예를 들면, (A)에폭시 수지, (B)경화제, (C)실란커플링제, 및 (D)무기 충전재 또는 필러를 함유하는 것이며, 또한, 이것들의 성분의 배합 비율이, 시일링 수지 조성물 중에 차지하는 상온에서 액상을 나타내는 비스페놀형 엑폭시 수지(A)의 비율이 30중량%~100중량%, 보다 바람직하게는 50중량%~100중량%이며, 경화제(B)가, 에폭시 수지(A)의 에폭시 당량에 대해서 경화제의 활성 수소 당량으로 0.6~1.4의 범위이며, 바람직하게는 0.7~1.3이며, 실란커플링제(C)가, 시일링 수지 조성물 중에 차지하는 비율이 0.5중량%~5중량%, 바람직하게는 0.8중량%~4중량%이며, 무기 충전재 또는 필러(D)가, 시일링 조성 중에 차지하는 비율이 50중량%~75중량%, 바람직하게는 55중량%~70중량%이므로, 시일링 수지 조성물의 경화물의 25℃에서 75℃ 사이의 선팽창 계수를 15~35ppm/℃로, 바람직하게는 20~35ppm/℃로, 유리 전이 온도를 60~130℃로, 바람직하게는 70~115℃로 할 수 있다.
상기 범위내이면 유리 전이 온도가 너무 높은 일은 없고, 또, 유리 전이 온도가 너무 낮은 일도 없고, 충분한 유리 전이 온도를 얻을 수 있으며, 수지 조성물의 경화물로 한 경우의 경화성이 양호하고, 무기 충전제의 배합량을 조정할 수 있으며, 양호한 선팽창 계수를 얻을 수 있다.
〈회로 기판에 대해〉
도 1에 있어서, 회로 기판(1)은, 코어층과 적어도 1층의 빌드업층이 형성된 다층 회로 기판으로서, 빌드업층 중 적어도 1개의 빌드업층의 유리 전이 온도가 170℃ 이상이며, 25℃에서 75℃ 사이의 면방향의 선팽창 계수가 25ppm/℃ 이하인 다층 배선 회로 기판이다. 빌드업층은, 2 이상이어도 된다. 여기서, 25℃에서 75℃ 사이의 면방향의 선팽창 계수는, 예를 들면 TMA 장치(TA인스트루먼트사제)를 이용하여, 10℃/분으로 승온하여 평가할 수 있고, JIS C6481에 준한 방법에 의해 측정할 수 있다.
빌드업층의 유리 전이 온도가 170℃보다 낮으면, 제조 공정에서 가열된 후 실온으로 돌아올 때에 휨이 커진다. 다층 회로 기판의 휨을 제어하는 인자에는 유리 전이 온도 이하의 선팽창 계수를 들 수 있다. 바람직하게는, 빌드업층의 유리 전이 온도가 175℃ 이상이다.
빌드업층의 25℃에서 75℃ 사이의 면방향의 선팽창 계수가 25ppm/℃보다 크면, 통상 회로에 이용되는 동의 선팽창 계수(17~18ppm/℃)에 비해 배 이상 커지고 휨을 크게 하는 요인이 된다. 바람직하게는, 25℃에서 75℃ 사이의 면방향의 선팽창 계수가 5~20ppm/℃, 보다 바람직하게는 5~15ppm/이다.
또 빌드업층의 25℃의 탄성률은 5GPa 이상인 것이 바람직하다. 특히, 회로 기판의 회로 두께가 0.5㎜ 이하로 얇은 경우에 전체의 강성이 높고 반도체 패키지의 제조시의 핸들링성이나 가공성이 향상된다.
회로 기판이 2 이상인 빌드업층을 가지는 다층 배선 회로 기판인 경우, 다층 배선 회로 기판 중의 빌드업층 중, (i)어느 1층 또는 2 이상의 층이, 상기 범위의 유리 전이 온도 및 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 가지는 빌드업층, 바람직하게는 상기 범위의 탄성률을 더 가지는 빌드업층이며, (ii)바람직하게 상하의 최외층 중의 어느 하나가, 상기 범위의 유리 전이 온도 및 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 가지는 빌드업층, 바람직하게는 상기 범위의 탄성률을 더 가지는 빌드업층이며, (iii)특히 바람직하게는 상하의 최외층의 양쪽이, 상기 범위의 유리 전이 온도 및 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 가지는 빌드업층, 바람직하게는 상기 범위의 탄성률을 더 가지는 빌드업층이며, (iv)더 바람직하게는 전체층이, 상기 범위의 유리 전이 온도 및 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 가지는 빌드업층, 바람직하게는 상기 범위의 탄성률을 더 가지는 빌드업층이다. 예를 들면, 1층의 코어층과 8층의 빌드업층으로 이루어지는 회로 기판에서, 코어층 위에 4층의 빌드업층이, 아래에 4층의 빌드업층이 형성되어 있는 회로 기판인 경우, 위에서 순서대로 빌드업층(b1, b2, b3, b4), 코어층, 빌드업층(b5, b6, b7, b8)이 형성되어 있다고 하면, (i)빌드업층(b1~b8) 중 어느 1개, 혹은, 2 이상이 상기 물성을 가지는 빌드업층이며, (ii)상하의 최외층인 빌드업층(b1 및 b8) 중 어느 하나가, 상기 물성을 가지는 빌드업층인 것이 바람직하고, (iii)상하의 최외층인 빌드업층(b1 및 b8)의 양쪽이, 상기 물성을 가지는 빌드업층인 것이 특히 바람직하고, (iv)빌드업층(b1~b8)의 모두가, 상기 물성을 가지는 빌드업층인 것이 더 바람직하다.
빌드업층의 1층의 두께는 10~60㎛이며, 바람직하게는 20~50㎛이다.
상기 범위의 유리 전이 온도 및 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 가지는 빌드업층, 바람직하게는 상기 범위의 탄성률을 더 가지는 빌드업층은, 섬유 기재를 포함하는 것이 바람직하다.
빌드업층은, 빌드업층 중에 섬유 기재를 포함하는 것이 바람직하고, 다층 회로 기판에 있어서 섬유 기재를 포함하는 빌드업층이 적어도 1층 있는 것이 바람직하다. 섬유 기재를 포함하는 빌드업층은, 탄성률 등의 기계적 특성이 뛰어나다. 그리고, 회로 기판이 2 이상의 빌드업층을 가지는 다층 배선 회로 기판인 경우, 다층 배선 회로 기판 중의 빌드업층 중, (i)어느 1층 또는 2 이상의 층이, 섬유 기재를 포함하는 것이 바람직하고, (ii)상하의 최외층 중 어느 하나가, 섬유 기재를 포함하는 것이 특히 바람직하고, (iii)상하의 최외층의 양쪽이, 섬유 기재를 포함하는 것이 더 바람직하고, (iv)전체층이, 섬유 기재를 포함하는 것이 보다 바람직하다. 예를 들면, 1층의 코어층과 그 상하에 4층씩의 빌드업층이 형성되어 있는 회로 기판인 경우, 위에서 순서대로 빌드업층(b1, b2, b3, b4), 코어층, 빌드업층(b5, b6, b7, b8)이 형성되어 있다고 하면, (i)빌드업층(b1~b8) 중 어느 1개, 혹은, 2 이상이 섬유 기재를 포함하는 것이 바람직하고, (ii)상하의 최외층인 빌드업층(b1 및 b8) 중 어느 하나가, 섬유 기재를 포함하는 것이 특히 바람직하고, (iii)상하의 최외층인 빌드업층(b1 및 b8)의 양쪽이, 섬유 기재를 포함하는 것이 더 바람직하고, (iv)빌드업층(b1~b8)의 모두가, 섬유 기재를 포함하는 것이 보다 바람직하다.
코어층은, 유리 전이 온도가 160~270℃, 25℃에서 75℃ 사이의 면방향의 선팽창 계수가 10~20ppm/℃인 것이 바람직하다.
바람직하게는, 코어층의 두께는 500㎛이하이며, 보다 바람직하게는 50㎛~400㎛, 더 바람직하게는 100~300㎛이다. 다층 회로 기판은 코어층과 예를 들면 2~10층의 빌드업층을 포함하여 구성된다. 바람직하게는, 2~6층의 빌드업층을 포함하여 구성된다.
상기 회로 기판의 외층 표면에는, 도체의 보호, 절연성의 유지 등의 목적에서, 솔더레지스트 등의 내열성 코팅층을 설치하고 있어도 된다.
회로 기판(1)의 특성의 조정은, 당업자라면, 과도한 실험을 행하는 일 없이, 실시할 수 있다. 이러한 특성을 가지는 회로 기판(1)을 이용하면, 회로 기판(1)과 시일링 수지 조성물의 경화물(4)의 선팽창률의 차이를 작게 할 수 있기 때문에, 시일링 수지 조성물의 경화물(4)의 특성의 조정에 의한 작용 효과에 더하여, 응력 집중에 의한 크랙의 발생의 억제 혹은 저감을 더 양호하게 달성할 수 있다.
또한, 도 1 중의 좌우 방향이 면방향이며, 상하 방향이 두께 방향이다.
〈코어층에 대해서〉
회로 기판(1)에 있어서, 코어층은, 상술의 유리 전이 온도 및 선팽창 계수의 조건을 만족하고, 적절한 강도를 가지고 있으면 된다. 코어층은, 열경화성 수지를 함유하는 열경화성 수지 조성물의 경화물로 이루어지는 것이 바람직하고, 열경화성 수지를 함유하는 열경화성 수지 조성물의 경화물이며 또한 섬유 기재를 포함하는 것이 특히 바람직하다.
코어층은, 예를 들면, 코어층의 형성용 재료를 경화하여 얻어지지만, 코어층의 형성에 이용되는 코어층의 형성용 재료로서는, 특별히 한정하는 것은 아니지만, 예를 들면, 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지 중, 적어도 1종 또는 복수종의 열경화성 수지를 함유하는 열경화성 수지 조성물을, 섬유 기재(예를 들면 유리 섬유 시트 등)에 함침시켜 반경화시켜 이루어지는 판 형상의 재료(이른바 프리프레그)를 적합하게 이용할 수 있다. 특히 시아네이트 수지와 페놀 수지와 에폭시 수지와 무기 충전재를 포함하는 열경화성 수지 조성물을 섬유 기재(예를 들면 유리 섬유 시트 등)에 함침시켜 반경화시켜 이루어지는 판 형상의 재료(이른바 프리프레그)를 적합하게 이용할 수 있다. 그리고, 상기 프리프레그를 열경화시킴으로써, 코어층이 형성되어 있다.
상기 코어층에 관련되는 열경화성 수지로서, 시아네이트 수지(시아네이트 수지의 프레폴리머를 포함한다)를 이용하면, 프리프레그의 경화물, 즉, 코어층의 선팽창 계수를 작게 할 수 있고, 또한, 프리프레그의 경화물, 즉, 코어층의 전기 특성(저유전율, 저유전 정접), 기기계 강도 등에도 뛰어나므로 바람직하다. 또한, 프레폴리머란, 시아네이트 수지가 부분적으로 중합한 것을 가리킨다.
상기 시아네이트 수지는, 예를 들면 할로겐화 시안 화합물과 페놀류를 반응시키고, 필요에 따라서 가열 등의 방법으로 프레폴리머화함으로써 얻을 수 있다. 구체적으로는, 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지, 테트라메틸비스페놀 F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이들 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이로 인해, 가교 밀도 증가에 의한 내열성 향상과, 수지 조성물 등의 난연성을 향상할 수 있다. 노볼락형 시아네이트 수지는, 경화 반응 후에 트리아진환을 형성하기 때문이다. 또한, 노볼락형 시아네이트 수지는, 그 구조상 벤젠환의 비율이 높고, 탄화하기 쉽기 때문이라고 생각된다. 또한, 프리프레그를 두께 0.5㎜ 이하로 한 경우라도, 프리프레그를 경화시켜 제작한 회로 기판에 뛰어난 강성을 부여할 수 있다. 특히 가열시에 있어서의 강성이 뛰어나므로, 반도체 칩 실장시의 신뢰성에도 특히 뛰어나다.
상기 노볼락형 시아네이트 수지로서는, 예를 들면 식(1)에서 나타나는 것을 사용할 수 있다.
상기 식에서 나타나는 노볼락형 시아네이트 수지의 평균 반복 단위 n은, 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~7이 바람직하다. 평균 반복 단위 n이 상기 하한치 미만이면 노볼락형 시아네이트 수지는 내열성이 저하하고, 가열시에 저량체가 이탈, 휘발하는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한치를 넘으면 용융 점도가 너무 높아지고, 프리프레그의 성형성이 저하하는 경우가 있다.
상기 시아네이트 수지의 중량 평균 분자량은, 특별히 한정되지 않지만, 중량 평균 분자량 500~4,500이 바람직하고, 특히 600~3,000이 바람직하다. 중량 평균 분자량이 상기 하한치 미만이면 프리프레그를 제작한 경우에 점착성이 생겨, 프리프레그끼리가 접촉했을 때 서로 부착하거나, 수지의 전사가 생기거나 하는 경우가 있다. 또, 중량 평균 분자량이 상기 상한치를 넘으면 반응이 너무 빨라지고, 회로 기판으로 한 경우에, 성형 불량이 생기거나, 층간 필 강도가 저하하거나 하는 경우가 있다.
상기 시아네이트 수지 등의 중량 평균 분자량은, 예를 들면 GPC(겔퍼미에이션 크로마토그래피, 표준 물질:폴리스티렌 환산)로 측정할 수 있다.
또, 특별히 한정되지 않지만, 상기 시아네이트 수지는, 1종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2종류 이상을 병용하거나, 1종류 또는 2종류 이상과, 그들 프레폴리머를 병용하거나 하는 것도 가능하다.
상기 열경화성 수지의 함유량은, 특별히 한정되지 않지만, 상기 수지 조성물 전체의 5~50중량%가 바람직하고, 특히 20~40중량%가 바람직하다. 함유량이 상기 하한치 미만이면 프리프레그를 형성하는 것이 곤란해지는 경우가 있고, 상기 상한치를 넘으면 프리프레그의 강도가 저하하는 경우가 있다.
또, 상기 수지 조성물은, 무기 충전재를 포함하는 것이 바람직하다. 이로 인해, 회로 기판을 박막화(두께 0.5㎜ 이하)로 해도 강도가 뛰어날 수 있다. 또한, 회로 기판의 저선 팽창화를 향상할 수도 있다.
상기 무기 충전재로서는, 예를 들면 탈크, 소성 클레이, 미소성 클레이, 마이카, 유리 등의 규산염, 산화티탄, 알루미나, 실리카, 용융 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화알루미늄, 수산화마그네슘, 수산화칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산칼슘 등의 황산염 또는 아황산염, 붕산아연, 메타붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화알루미늄, 질화붕소, 질화규소, 질화탄소 등의 질화물, 티탄산스트론튬, 티탄산바륨 등의 티탄산염 등을 들 수 있다. 무기 충전재로서, 이들 중의 1종류를 단독으로 이용할 수도 있고, 2종류 이상을 병용하거나 할 수도 있다. 이들 중에서도 특히, 실리카가 바람직하고, 용융 실리카(특히 구 형상 용융 실리카)가 저선팽창성이 뛰어난 점에서 바람직하다. 그 형상은 파쇄 형상, 구 형상이 있지만, 섬유 기재에의 함침성을 확보하기 위해서 수지 조성물의 용융 점도를 내리는데는 구 형상 실리카를 사용하는 등, 그 목적에 맞춘 사용 방법이 채용된다.
상기 코어층에 관련되는 열경화성 수지로서 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우는, 시아네이트 수지와, 엑폭시 수지(실질적으로 할로겐 원자를 포함하지 않는다) 또는 페놀 수지 중 어느 하나, 혹은, 양쪽 모두를 이용하는 것이 바람직하다.
상기 시아네이트 수지와 병용하는 에폭시 수지로서는, 예를 들면 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 M형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 Z형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 크실리렌형 에폭시 수지, 비페닐아랄킬형 에폭시 수지 등의 아릴알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노보넨형 에폭시 수지, 아다만탄형 에폭시 수지, 플루오렌형 에폭시 수지 등을 들 수 있다.
에폭시 수지로서, 이들 중의 1종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2종류 이상을 병용하거나, 1종류 또는 2종류 이상과, 그들 프레폴리머를 병용하거나 할 수도 있다.
이들 엑폭시 수지 중에서도 특히 아릴알킬렌형 에폭시 수지가 바람직하다. 이로 인해, 흡습 땜납 내열성 및 난연성을 향상시킬 수 있다.
상기 아릴알킬렌형 에폭시 수지란, 반복 단위 중에 1개 이상의 아릴알킬렌기를 가지는 에폭시 수지를 말한다. 예를 들면 크실리렌형 에폭시 수지, 비페닐디메틸렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 비페닐디메틸렌형 엑폭시 수지가 바람직하다. 비페닐디메틸렌형 에폭시 수지는, 예를 들면 식(2)로 나타낼 수 있다.
상기 식(2)에서 나타나는 비페닐디메틸렌형 에폭시 수지의 평균 반복 단위 n은, 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~5가 바람직하다. 평균 반복 단위 n이 상기 하한치 미만이면 비페닐디메틸렌형 에폭시 수지는 결정화하기 쉬워지고, 범용 용매에 대한 용해성이 비교적 저하하기 때문에, 취급이 곤란해지는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한치를 넘으면 수지의 유동성이 저하하고, 성형 불량 등의 원인이 되는 경우가 있다.
상기 에폭시 수지의 함유량은, 특별히 한정되지 않지만, 수지 조성물 전체의 1~55중량%가 바람직하고, 특히 2~40중량%가 바람직하다. 함유량이 상기 하한치 미만이면 시아네이트 수지의 반응성이 저하하거나, 얻어지는 제품의 내습성이 저하하거나 하는 경우가 있고, 상기 상한치를 넘으면 내열성이 저하하는 경우가 있다.
상기 에폭시 수지의 중량 평균 분자량은, 특별히 한정되지 않지만, 중량 평균 분자량 500~20,000이 바람직하고, 특히 800~15,000이 바람직하다. 중량 평균 분자량이 상기 하한치 미만이면 프리프레그에 접착성이 생기는 경우가 있고, 상기 상한치를 넘으면 프리프레그 제작시, 섬유 기재에의 함침성이 저하하고, 균일한 제품을 얻을 수 없는 경우가 있다.
상기 에폭시 수지의 중량 평균 분자량은, 예를 들면 GPC로 측정할 수 있다.
상기 시아네이트 수지와 병용하는 페놀 수지로서는, 예를 들면 노볼락형 페놀 수지, 레졸형 페놀 수지, 아릴알킬렌형 페놀 수지 등을 들 수 있다. 페놀 수지로서, 이들 중의 1종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2종류 이상을 병용 하거나, 1종류 또는 2종류 이상과, 그것들의 프레폴리머를 병용하거나 할 수도 있다. 이들 중에서도 특히, 아릴알킬렌형 페놀 수지가 바람직하다. 이로 인해, 흡습 땜납 내열성을 더 향상시킬 수 있다.
상기 아릴알킬렌형 페놀 수지로서는, 예를 들면 크실리렌형 페놀 수지, 비페닐디메틸렌형 페놀 수지 등을 들 수 있다. 비페닐디메틸렌형 페놀 수지는, 예를 들면 식(3)으로 나타낼 수 있다.
상기 식(3)에서 나타나는 비페닐디메틸렌형 페놀 수지의 반복 단위 n은, 특별히 한정되지 않지만, 1~12가 바람직하고, 특히 2~8이 바람직하다. 평균 반복 단위 n이 상기 하한치 미만이면 내열성이 저하하는 경우가 있다. 또, 상기 상한치를 넘으면 다른 수지와의 상용성이 저하하고, 작업성이 저하하는 경우가 있다.
상술의 시아네이트 수지(특히 노볼락형 시아네이트 수지)와 아릴알킬렌형 페놀 수지의 조합에 의해, 가교 밀도를 컨트롤하고, 반응성을 용이하게 제어할 수 있다.
상기 페놀 수지의 함유량은, 특별히 한정되지 않지만, 수지 조성물 전체의 1~55중량%가 바람직하고, 특히 5~40중량%가 바람직하다. 함유량이 상기 하한치 미만이면 내열성이 저하하는 경우가 있고, 상기 상한치를 넘으면 저선팽창의 특성이 손상되는 경우가 있다.
상기 페놀 수지의 중량 평균 분자량은, 특별히 한정되지 않지만, 중량 평균 분자량 400~18,000이 바람직하고, 특히 500~15,000이 바람직하다. 중량 평균 분자량이 상기 하한치 미만이면 프리프레그에 접착성이 생기는 경우가 있고, 상기 상한치를 넘으면 프리프레그 제작시, 섬유 기재에의 함침성이 저하하고, 균일한 제품을 얻을 수 없는 경우가 있다.
상기 페놀 수지의 중량 평균 분자량은, 예를 들면 GPC로 측정할 수 있다.
또한, 상기 시아네이트 수지(특히 노볼락형 시아네이트 수지)와 상기 페놀 수지(아릴알킬렌형 페놀 수지, 특히 비페닐디메틸렌형 페놀 수지)와 상기 에폭시 수지(아릴알킬렌형 에폭시 수지, 특히 비페닐디메틸렌형 에폭시 수지)와의 조합을 이용하여 회로 기판을 제작한 경우, 특히 뛰어난 치수 안정성을 얻을 수 있다.
상기 코어층에 관련되는 열경화성 수지 조성물은, 특별히 한정되지 않지만, 커플링제를 이용하는 것이 바람직하다. 그 커플링제는, 상기 열경화성 수지와, 상기 무기 충전재의 계면의 젖는 성질을 향상시킴으로써, 섬유 기재에 대해서 열경화성 수지 등 및 무기 충전재를 균일하게 정착시키고, 내열성, 특히 흡습 후의 땜납 내열성을 개량할 수 있다.
상기 커플링제로서는, 통상 이용되는 것이면 무엇이든 사용할 수 있지만, 구체적으로는 에폭시실란커플링제, 카티오닉실란 커플링제, 아미노실란커플링제, 티타네이트계 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 이상의 커플링제를 사용하는 것이 바람직하다. 이로 인해, 무기 충전재의 계면과의 젖는 성질을 높게 할 수 있고, 그에 따라 내열성을 보다 향상시킬 수 있다.
상기 커플링제의 함유량은, 상기 무기 충전재의 비표면적에 의존하므로 특별히 한정되지 않지만, 무기 충전재 100중량부에 대해서 0.05~3중량부가 바람직하고, 특히 0.1~2중량부가 바람직하다. 함유량이 상기 하한치 미만이면 무기 충전재를 충분히 피복할 수 없기 때문에 내열성을 향상하는 효과가 저하하는 경우가 있고, 상기 상한치를 넘으면 반응에 영향을 주며, 굽힘 강도 등이 저하하는 경우가 있다.
상기 코어층에 관련되는 열경화성 수지 조성물에는, 필요에 따라서 경화촉진제를 이용해도 된다. 그 경화촉진제로서는 공지의 것을 이용할 수 있다. 예를 들면 나프텐산아연, 나프텐산코발트, 옥틸산주석, 옥틸산 코발트, 비스아세틸아세토네이토코발트(Ⅱ), 트리스아세틸아세토네이토코발트(Ⅲ) 등의 유기 금속염, 트리에틸아민, 트리부틸아민, 디아자바이사이클로[2,2,2]옥탄 등의 3급 아민류, 2-페닐-4-메틸이미다졸, 2-에틸-4-에틸이미다졸, 2-페닐-4-메틸이미다졸, 2-페닐-4-메틸-5-히드록시이미다졸, 2-페닐-4,5-디히드록시이미다졸 등의 이미다졸류, 페놀, 비스페놀A, 노닐페놀 등의 페놀 화합물, 아세트산, 안식향산, 살리실산, 파라톨루엔술폰산 등의 유기산 등, 또는 이 혼합물을 들 수 있다. 경화촉진제로서, 이들 중의 유도체도 포함하여 1종류를 단독으로 이용할 수도 있고, 이들 유도체도 포함하여 2종류 이상을 병용하거나 할 수도 있다.
상기 경화촉진제의 함유량은, 특별히 한정되지 않지만, 상기 수지 조성물 전체의 0.05~5중량%가 바람직하고, 특히 0.2~2중량%가 바람직하다. 함유량이 상기 하한치 미만이면 경화를 촉진하는 효과가 나타나지 않는 경우가 있고, 상기 상한치를 넘으면 프리프레그의 보존성이 저하하는 경우가 있다.
상기 코어층에 관련되는 열경화성 수지 조성물에서는, 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴리페닐렌옥사이드 수지, 폴리에테르술폰 수지, 폴리에스텔 수지, 폴리에틸렌 수지, 폴리스티렌 수지 등의 열가소성 수지, 스티렌-부타디엔 공중합체, 스티렌-이소프렌 공중합체 등의 폴리스티렌계 열가소성 엘라스토머, 폴리오레핀계 열가소성 엘라스토머, 폴리아미드계 엘라스토머, 폴리에스테르계 엘라스토머 등의 열가소성 엘라스토머, 폴리부타디엔, 엑폭시 변성 폴리부타디엔, 아크릴 변성 폴리 부타디엔, 메타크릴 변성 폴리 부타디엔 등의 디엔계 엘라스토머를 병용해도 된다.
또, 상기 코어층에 관련되는 열경화성 수지 조성물에는, 필요에 따라서, 안료, 염료, 소포제, 레벨링제, 자외선 흡수제, 발포제, 산화 방지제, 난연제, 이온 포착제 등의 상기 성분 이외의 첨가물을 첨가해도 된다.
상기의 코어층에 관련되는 열경화성 수지 조성물을 섬유 기재(예를 들면 유리 섬유 시트 등)에 함침시키고 반경화시켜 이루어지는 판 형상의 재료(이른바 프리프레그)는, 유전 특성, 고온 다습 하에서의 기계적, 전기적 접속 신뢰성 등의 각종 특성이 뛰어난 회로 기판 등을 제조하는데 적합하다.
상기 섬유 기재로서는, 유리 직포, 유리 부직포 등의 유리 섬유 기재, 폴리아미드 수지 섬유, 방향족 폴리아미드 수지 섬유, 전방향족 폴리아미드 수지 섬유 등의 폴리아미드계 수지 섬유, 폴리에스테르 수지 섬유, 방향족 폴리에스테르 수지 섬유, 전방향족 폴리에스테르 수지 섬유 등의 폴리에스테르계 수지 섬유, 폴리이미드 수지 섬유, 불소 수지 섬유 등을 주성분으로 하는 직포 또는 부직포로 구성되는 합성 섬유 기재, 크라프트지, 코튼 린터지, 린터와 크라프트 펄프의 혼초지 등을 주성분으로 하는 종이 기재 등의 유기 섬유 기재 등을 들 수 있다. 이들 중에서도 유리 섬유 기재가 바람직하다. 이로 인해, 프리프레그의 경화물, 즉, 코어층의 강도, 흡수율을 향상할 수 있다. 또, 프리프레그의 경화물, 즉, 코어층의 선팽창 계수를 작게 할 수 있다.
코어층에 관련되는 열경화성 수지 조성물을 섬유 기재에 함침시키는 방법에는, 예를 들면, 수지 조성물을 이용해 수지 바니시를 조제하고, 섬유 기재를 수지 바니시에 침지하는 방법, 각종 코터에 의한 도포 방법, 스프레이에 의한 분사 방법 등을 들 수 있다. 이들 그 중에서도, 섬유 기재를 수지 바니시에 침지하는 방법이 바람직하다. 이로 인해, 섬유 기재에 대한 수지 조성물의 함침성을 향상할 수 있다. 또한, 섬유 기재를 수지 바니시에 침지하는 경우, 통상의 함침 도포 설비를 사용할 수 있다.
상기 수지 바니시에 이용되는 용매는, 상기 수지 조성물 중의 수지 성분에 대해서 양호한 용해성을 나타내는 것이 바람직하지만, 악영향을 미치지 않는 범위에서 빈용매를 사용해도 상관없다. 양호한 용해성을 나타내는 용매로서는, 예를 들면, 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥사논, 테트라히드로푸란, 디메틸포름아미드, 디메틸아세토아미드, 디메틸설폭시드, 에틸렌글리콜, 셀솔브계, 카비톨계 등을 들 수 있다.
상기 수지 바니시의 고형분은, 특별히 한정되지 않지만, 상기 수지 조성물의 고형분 40~80중량%가 바람직하고, 특히 50~65중량%가 바람직하다. 이로 인해, 수지 바니시의 섬유 기재에의 함침성을 더 향상할 수 있다. 상기 섬유 기재에 상기 수지 조성물을 함침시키고, 소정 온도, 예를 들면 80~200℃ 등에서 건조시킴으로써 프리프레그를 얻을 수 있다.
그리고, 상기 코어층의 형성용 재료로서, 예를 들면, 섬유 기재를 포함하는 프리프레그를 이용하고, 또한, 열경화성 수지로서, 상기 시아네이트 수지를 이용함으로써, 특히 바람직하게는 섬유 기재를 포함하는 프리프레그를 이용하고, 또한, 열경화성 수지로서, 상기 시아네이트 수지와, 상기 에폭시 수지 또는 상기 페놀 수지를 이용함으로써, 더 바람직하게는 섬유 기재를 포함하는 프리프레그를 이용하고, 또한, 열경화성 수지로서, 상기 시아네이트 수지와, 상기 에폭시 수지와, 상기 페놀 수지를 이용함으로써, 코어층의 유리 전이 온도를 160~270℃ 또한 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 10~20ppm/℃로 할 수 있다.
또, 코어층의 형성용 재료로서, 예를 들면, 섬유 기재를 포함하는 프리프레그를 이용하고, 또한, 열경화성 수지 조성물이, 시아네이트 수지가 수지 조성물 전체의 5~55중량%, 바람직하게는 20~50중량%이며, 시아네이트 수지와 병용하는 에폭시 수지가, 수지 조성물 전체의 1~55중량%, 바람직하게는 2~40중량%이며, 시아네이트 수지와 병용하는 페놀 수지가, 수지 조성물 전체의 1~55중량%, 바람직하게는 5~40중량%의 조성을 가짐으로써, 코어층의 유리 전이 온도를 160~270℃ 또한 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 10~20ppm/℃로 할 수 있다.
〈빌드업층에 대해서〉
회로 기판(1)에 있어서, 빌드업층은, 상술한 회로 기판(1)의 유리 전이 온도 및 선팽창 계수의 조건을 만족하고, 적절한 강도를 가지고 있으면 된다.
빌드업층으로서는, 열경화성 수지를 함유하는 열경화성 수지 조성물의 경화물로 이루어지는 것이 바람직하고, 열경화성 수지를 함유하는 열경화성 수지 조성물의 경화물로 이루어지며 또한 섬유 기재를 포함하는 것이 특히 바람직하다. 이로 인해, 빌드업층의 내열성을 향상할 수 있다.
빌드업층은, 예를 들면, 빌드업층의 형성용 재료를 경화하여 얻어지지만, 빌드업층의 형성에 이용되는 빌드업층의 형성용 재료로서는, 특별히 한정하는 것은 아니지만, 열경화성 수지를 함유하는 열경화성 수지 조성물로 구성되어 있는 것이 바람직하고, 열경화성 수지를 함유하고 또한 섬유 기재를 포함하는 것이 특히 바람직하다. 이로 인해, 빌드업층의 내열성을 향상할 수 있다.
또, 빌드업층에 관련되는 열경화성 수지 조성물은, 유리 섬유 시트를 비롯하는 섬유 기재에 함침시켜도 되고, 열경화성 수지 조성물을 그대로 경화시켜도 된다. 여기서, 열경화성 수지 조성물을 섬유 기재에 함침시키는 방법으로서는 특별히 한정되지 않는다. 또, 캐리어 기재 부착 빌드업층은, 상기 열경화성 수지 조성물로 구성되는 수지층을 캐리어 기재에 형성하여 이루어지는 것이다.
상기 빌드업층에 관련되는 열경화성 수지로서는, 예를 들면, 엑폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리 아미드이미드 수지, 벤조시클로부텐 수지, 벤조옥사진환을 가지는 수지, 우레아(요소) 수지, 멜라민 수지 등의 트리아진환을 가지는 수지, 불포화 폴리에스테르 수지, 폴리우레탄 수지, 디알릴프탈레이트 수지, 실리콘 수지 등을 들 수 있다.
이들 중의 1종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2종류 이상을 병용하거나, 1종류 또는 2종류 이상과, 그것들의 프레폴리머를 병용하거나 할 수도 있다.
바람직하게는, 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지, 벤조옥사진환을 가지는 수지 중, 적어도 일종 또는 복수종을 포함하는 것이다.
에폭시 수지로서는, 비스페놀 A 에폭시 수지, 비스페놀 F 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스페놀 Z형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 M형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 비페닐아랄킬형 에폭시 수지, 아릴알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 엑폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노보넨형 에폭시 수지, 아다만탄형 엑폭시 수지, 플루오렌형 에폭시 수지 등의 에폭시 수지 등을 들 수 있다.
페놀 수지로서는, 예를 들면, 페놀노볼락 수지, 크레졸노볼락 수지, 비스페놀 A 노볼락 수지 등의 노볼락형 페놀 수지, 미변성의 레졸페놀 수지, 오동나무유, 아마인유, 호두유 등으로 변성한 유변성 레졸페놀 수지 등의 레졸형 페놀 수지 등의 페놀 수지 등을 들 수 있다.
또 이들 중에서도, 특히 시아네이트 수지(시아네이트 수지의 프레폴리머를 포함한다)가 바람직하다. 이로 인해, 빌드업층의 선팽창 계수를 작게 할 수 있다. 또한, 빌드업층의 전기 특성(저유전율, 저유전정접), 기기계 강도 등에도 뛰어나다.
상기 시아네이트 수지는, 예를 들면 할로겐화 시안 화합물과 페놀류를 반응시키고, 필요에 따라서 가열 등의 방법으로 프레폴리머화함으로써 얻을 수 있다. 구체적으로는, 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지, 테트라메틸비스페놀 F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이들 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이로 인해, 가교 밀도 증가에 의한 내열성 향상과, 수지 조성물 등의 난연성을 향상할 수 있다. 노볼락형 시아네이트 수지는, 경화 반응 후에 트리아진환을 형성하기 때문이다. 또한, 노볼락형 시아네이트 수지는, 그 구조상 벤젠환의 비율이 높고, 탄화하기 쉽기 때문이라고 생각된다.
상기 노볼락형 시아네이트 수지로서는, 예를 들면 식(1)에서 나타나는 것을 사용할 수 있다.
상기 식(1)에서 나타나는 노볼락형 시아네이트 수지의 평균 반복 단위 n은, 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~7이 바람직하다. 평균 반복 단위 n이 상기 하한치 미만이면 노볼락형 시아네이트 수지는 결정화되기 쉬워지고, 범용 용매에 대한 용해성이 비교적 저하하기 때문에, 취급이 곤란해지는 경우가 있다. 또, 평균 반복 단위 n이 상기 상한치를 넘으면 용융 점도가 너무 높아져, 빌드업층의 성형성이 저하하는 경우가 있다.
상기 시아네이트 수지의 중량 평균 분자량은, 특별히 한정되지 않지만, 중량 평균 분자량 500~4,500이 바람직하고, 특히 600~3,000이 바람직하다. 중량 평균 분자량이 상기 하한치 미만이면 빌드업층의 경화물의 기계적 강도가 저하하는 경우가 있고, 또한 빌드업층을 제작한 경우에 접착성이 생겨, 수지의 전사가 생기거나 하는 경우가 있다. 또, 중량 평균 분자량이 상기 상한치를 넘으면 경화 반응이 빨라지고, 기판(특히 회로 기판)으로 한 경우에, 성형 불량이 생기거나, 층간 필 강도가 저하하거나 하는 경우가 있다.
상기 시아네이트 수지 등의 중량 평균 분자량은, 예를 들면 GPC(겔퍼미에이션 크로마토그래피, 표준 물질:폴리스티렌 환산)로 측정할 수 있다.
또, 특별히 한정되지 않지만, 상기 시아네이트 수지는 그 유도체도 포함하고, 1종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2종류 이상을 병용 하거나, 1종류 또는 2종류 이상과, 그것들의 프레폴리머를 병용하거나 할 수도 있다.
상기 빌드업층에 관련되는 열경화성 수지의 함유량은, 특별히 한정되지 않지만, 상기 수지 조성물 전체의 5~50중량%가 바람직하고, 특히 10~40중량%가 바람직하다. 함유량이 상기 하한치 미만이면 절연층을 형성하는 것이 곤란해지는 경우가 있고, 상기 상한치를 넘으면 빌드업층의 강도가 저하하는 경우가 있다.
상기 빌드업층에 관련되는 열경화성 수지로서 시아네이트 수지(특히 노볼락형 시아네이트 수지)를 이용하는 경우는, 시아네이트 수지와, 에폭시 수지(실질적으로 할로겐 원자를 포함하지 않는다)를 병용하는 것이 바람직하다.
상기 시아네이트 수지와 병용하는 에폭시 수지로서는, 예를 들면 비스페놀 A 에폭시 수지, 비스페놀 F 에폭시 수지, 비스페놀 E형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비스놀 Z형 에폭시 수지, 비스페놀 P형 에폭시 수지, 비스페놀 M형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락에폭시 수지 등의 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 크실리렌형 에폭시 수지, 비페닐아랄킬형 에폭시 수지 등의 아릴알킬렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 안트라센형 에폭시 수지, 페녹시형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 노보넨형 에폭시 수지, 아다만탄형 엑폭시 수지, 플루오렌형 에폭시 수지 등을 들 수 있다.
에폭시 수지로서, 이들 중의 1종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2종류 이상을 병용하거나, 1종류 또는 2종류 이상과, 그들 프레폴리머를 병용하거나 할 수도 있다.
이들 에폭시 수지 중에서도 특히 아릴알킬렌형 엑폭시 수지가 바람직하다. 이로 인해, 흡습 땜납 내열성 및 난연성을 향상시킬 수 있다.
상기 아릴알킬렌형 에폭시 수지란, 반복 단위 중에 1개 이상의 아릴알킬렌기를 가지는 에폭시 수지를 말한다. 예를 들면 크실리렌형 에폭시 수지, 비페닐디메틸렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 비페닐디메틸렌형 에폭시 수지가 바람직하다. 비페닐디메틸렌형 에폭시 수지는, 예를 들면 식(2)로 나타낼 수 있다.
상기 식(2)에서 나타나는 비페닐디메틸렌형 에폭시 수지의 평균 반복 단위 n은, 특별히 한정되지 않지만, 1~10이 바람직하고, 특히 2~5가 바람직하다. 평균 반복 단위 n이 상기 하한치 미만이면 비페닐디메틸렌형 에폭시 수지는 결정화되기 쉬워지고, 범용 용매에 대한 용해성이 비교적 저하하기 때문에, 취급이 곤란해지는 경우가 있다.
또, 평균 반복 단위 n이 상기 상한치를 넘으면 수지의 유동성이 저하하고, 성형 불량 등의 원인이 되는 경우가 있다. 평균 반복 단위 n의 수를 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 에폭시 수지의 함유량은, 특별히 한정되지 않지만, 수지 조성물 전체의 1~55중량%가 바람직하고, 특히 5~40중량%가 바람직하다. 함유량이 상기 하한치 미만이면 시아네이트 수지의 반응성이 저하하거나, 얻어지는 제품의 내습성이 저하하거나 하는 경우가 있고, 상기 상한치를 넘으면 저선팽창성, 내열성이 저하하는 경우가 있다.
상기 에폭시 수지의 중량 평균 분자량은, 특별히 한정되지 않지만, 중량 평균 분자량 500~20,000이 바람직하고, 특히 800~15,000이 바람직하다. 중량 평균 분자량이 상기 하한치 미만이면 빌드업층의 표면에 접착성이 생기는 경우가 있고, 상기 상한치를 넘으면 땜납 내열성이 저하하는 경우가 있다. 중량 평균 분자량을 상기 범위 내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 에폭시 수지의 중량 평균 분자량은, 예를 들면 GPC로 측정할 수 있다.
상기 빌드업층에 관련되는 열경화성 수지 조성물은 제막성 수지를 함유하는 것이 바람직하다. 이로 인해, 캐리어 기재 부착 빌드업층을 제조할 때의 제막성이나 핸들링성을 더 향상시킬 수 있다. 또한, 제막성 수지란, 일정량을 수지 바니시에 첨가하면, 바니시를 캐리어 기재에 도포하고 건조시켜 필름 형상으로 할 때에, 자동적으로 표면에 평활성을 확보시키고, 또한, 적당한 접착성을 발현시킬 수 있는 수지를 나타낸다. 상기 제막성 수지로서는, 예를 들면, 페녹시계 수지, 비스페놀 F계 수지, 올레핀계 수지 등을 들 수 있다. 제막성 수지로서, 이들 중의 유도체도 포함하여 1종류를 단독으로 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 2종류 이상을 병용하거나, 1종류 또는 2종류 이상과, 그것들의 프레폴리머를 병용하거나 할 수도 있다. 이들 중에서, 페녹시계 수지가 바람직하다. 이로 인해, 내열성 및 난연성을 향상시킬 수 있다.
상기 페녹시 수지로서 특별히 한정은 되지 않지만, 예를 들면, 비스페놀 A 골격을 가지는 페녹시 수지, 비스페놀 F 골격을 가지는 페녹시 수지, 비스페놀 S 골격을 가지는 페녹시 수지, 비스페놀 M 골격을 가지는 페녹시 수지, 비스페놀 P 골격을 가지는 페녹시 수지, 비스페놀 Z 골격을 가지는 페녹시 수지 등 비스페놀 골격을 가지는 페녹시 수지, 노볼락 골격을 가지는 페녹시 수지, 안트라센 골격을 가지는 페녹시 수지, 플루오렌 골격을 가지는 페녹시 수지, 디시클로펜타디엔 골격을 가지는 페녹시 수지, 노보넨 골격을 가지는 페녹시 수지, 나프탈렌 골격을 가지는 페녹시 수지, 비페닐 골격을 가지는 페녹시 수지, 아다만탄 골격을 가지는 페녹시 수지 등을 들 수 있다.
또 페녹시 수지로서, 이들 중의 골격을 복수 종류 가진 구조를 이용할 수도 있고, 각각의 골격의 비율이 다른 페녹시 수지를 이용할 수 있다. 또한 다른 골격의 페녹시 수지를 복수 종류 이용할 수도 있고, 다른 중량 평균 분자량을 가지는 페녹시 수지를 복수 종류 이용하거나, 그것들의 프레폴리머를 병용하거나 할 수도 있다.
이들 중에서도, 비페닐 골격과, 비스페놀 S골격을 가지는 페녹시 수지를 이용할 수 있다. 이로 인해, 비페닐 골격이 가지는 강직성에 의해 유리 전이 온도를 높게 할 수 있음과 더불어, 비스페놀 S 골격에 의해, 다층 회로 기판을 제조할 때의 도금 금속의 부착성을 향상시킬 수 있다.
또, 비스페놀 A 골격과 비스페놀 F 골격을 가지는 페녹시 수지를 이용할 수 있다. 이로 인해, 다층 회로 기판의 제조시에 내층 회로 기판에의 밀착성을 향상시킬 수 있다. 또한, 상기 비페닐 골격과 비스페놀 S 골격을 가지는 페녹시 수지와, 비스페놀 A 골격과 비스페놀 F 골격을 가지는 페녹시 수지를 병용해도 된다.
상기 제막성 수지의 분자량으로서는 특별히 한정되지 않지만, 중량 평균 분자량이 1000~100000인 것이 바람직하다. 더 바람직하게는 10000~60000이다.
제막성 수지의 중량 평균 분자량이 상기 하한치 미만이면, 제막성을 향상시키는 효과가 충분하지 않은 경우가 있다. 한편, 상기 상한치를 넘으면, 제막성 수지의 용해성이 저하하는 경우가 있다. 제막성 수지의 중량 평균 분자량을 상기 범위내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
제막성 수지의 함유량으로서는 특별히 한정되지 않지만, 수지 조성물 전체의 1~40중량%인 것이 바람직하다. 더 바람직하게는 5~30중량%이다. 제막성 수지의 함유량이 상기 하한치 미만이면, 제막성을 향상시키는 효과가 충분하지 않는 경우가 있다. 한편, 상기 상한치를 넘으면, 상대적으로 시아네이트 수지의 함유량이 적어지지 때문에, 저선팽창성을 부여하는 효과가 저하하는 경우가 있다. 제막성 수지의 함유량을 상기 범위 내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
빌드업층의 형성에 이용되는 상기 빌드업층에 관련되는 열경화성 수지 및, 제막성 수지는, 모두, 실질적으로 할로겐 원자를 포함하지 않는 것인 것이 바람직하다. 이로 인해, 할로겐 화합물을 이용하는 일 없이, 난연성을 부여할 수 있다. 여기서, 실질적으로 할로겐 원자를 포함하지 않는다란, 예를 들면, 에폭시 수지 또는 페녹시 수지 중의 할로겐 원자의 함유량이 0.15중량% 이하(JPCA-ES01-2003)인 것을 말한다.
상기 빌드업층에 관련되는 열경화성 수지 조성물에는, 필요에 따라서 경화 촉진제를 이용해도 된다. 그 경화촉진제로서는 공지의 것을 이용할 수 있다. 예를 들면 이미다졸 화합물, 나프텐산아연, 나프텐산산코발트, 옥틸산주석, 옥틸산코발트, 비스아세틸아세토네이토코발트(Ⅱ), 트리스아세틸아세토네이토코발트(Ⅲ) 등의 유기 금속염, 트리에틸아민, 트리부틸아민, 다아자비사이클로[2,2,2]옥탄 등의 3급 아민류, 페놀, 비스페놀 A, 노닐 페놀 등의 페놀화합물, 아세트산, 안식향산, 살리실산, 파라톨루엔술폰산 등의 유기산 등, 또는 이 혼합물을 들 수 있다. 경화촉진제로서, 이들 중의 유도체도 포함하여 1종류를 단독으로 이용할 수도 있고, 이들 유도체도 포함하여 2종류 이상을 병용하거나 할 수도 있다.
이들 경화촉진제 중에서도 특히 이미다졸 화합물이 바람직하다. 이로 인해, 흡습 땜납 내열성을 향상시킬 수 있다. 그리고, 상기 이미다졸 화합물은, 특별히 한정되지 않지만, 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과의 상용성을 가지는 것이 바람직하다.
여기서, 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과의 상용성을 가진다는 것은, 이미다졸 화합물을 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과 혼합, 혹은, 이미다졸 화합물을 상기 시아네이트 수지, 에폭시 수지, 제막성 수지 성분과 유기용제와 함께 혼합한 경우에, 실질적으로 분자 레벨까지 용해, 또는 분산할 수 있는 성상을 가리키는 것이다.
상기 빌드업층에 관련되는 열경화성 수지 조성물은, 이러한 이미다졸 화합물을 이용함으로써, 시아네이트 수지나 에폭시 수지의 반응을 효과적으로 촉진시킬 수 있고, 또, 이미다졸 화합물의 배합량을 줄여도 내열성을 향상시킬 수 있음과 더불어, 저열팽창성, 저흡수성 등의 특성을 부여할 수 있다.
또한, 이러한 이미다졸 화합물을 이용한 빌드업층에 관련되는 열경화성 수지 조성물은, 수지 성분과의 사이에서 미소한 매트릭스 단위로부터 높은 균일성으로 경화시킬 수 있다. 이로 인해, 다층 회로 기판에 형성된 빌드업층의 절연성, 내열성을 높일 수 있다.
그리고, 이러한 빌드업층에 관련되는 열경화성 수지 조성물로 형성된 빌드업층은, 예를 들면 과망간산염, 중크롬산염 등의 산화제를 이용하여 표면의 조화 처리를 행하면, 조화 처리 후의 빌드업층 표면에 균일성이 높은 미소한 요철 형상을 다수 형성할 수 있다.
이러한 조화 처리 후의 빌드업층 표면에 금속 도금 처리를 행하면, 조화 처리면의 평활성이 높기 때문에, 미세한 도체 회로를 정밀도 좋게 형성할 수 있다. 또, 미소한 요철 형상에 의해 엥커 효과를 높이고, 빌드업층과 도금 금속의 사이에 높은 밀착성을 부여할 수 있다.
상기 빌드업층에 관련되는 열경화성 수지 조성물로 이용되는 상기 이미다졸 화합물로서는, 예를 들면, 1-벤질-2-메틸이미다졸, 1-벤질-2-페닐이미다졸, 2-페닐-4-메틸이미다졸, 2-에틸-4-메틸이미다졸, 2,4-디아미노-6-[2'-메틸이미다조릴(1')]-에틸-s-트리아진, 2,4-디아미노-6-(2'-운데실이미다조릴)-에틸-s-트리아진, 2,4-디아미노-6-[2'-에틸-4-메틸이미다조릴-(1')]-에틸-s-트리아진, 2-페닐-4,5-디히드록시메틸이미다졸, 2-페닐-4-메틸-5-히드록시메틸이미다졸 등을 들 수 없다.
이들 중에서도, 1-벤질-2-메틸이미다졸, 1-벤질-2-페닐이미다졸, 및, 2-에틸-4-메틸이미다졸로부터 선택되는 이미다졸 화합물인 것이 바람직하다. 이들 이미다졸 화합물은, 특별히 뛰어난 상용성을 가짐으로써, 균일성이 높은 경화물을 얻을 수 있음과 더불어, 미세하고 균일한 조화면을 형성할 수 있으므로, 미세한 도체 회로를 용이하게 형성할 수 있음과 더불어, 다층 회로 기판에 높은 내열성을 발현시킬 수 있다.
상기 이미다졸 화합물의 함유량으로서는 특별히 한정되지 않지만, 상기 시아네이트 수지와 에폭시 수지의 합계에 대해서, 0.01~5중량%가 바람직하고, 특히 0.05~3중량%가 바람직하다. 이로 인해, 특히 내열성을 향상시킬 수 있다.
또, 상기 빌드업층에 관련되는 열경화성 수지 조성물은, 무기 충전재를 포함하는 것이 바람직하다. 이로 인해, 저선팽창성 및 난연성의 향상을 도모할 수 있다. 또, 상기 시아네이트 수지 및/또는 그 프레폴리머(특히 노볼락형 시아네이트 수지)와 무기 충전재의 조합에 의해, 탄성률을 향상시킬 수 있다.
상기 무기 충전재로서는, 예를 들면 탈크, 소성 클레이, 미소성 클레이, 마이카, 유리 등의 규산염, 산화티탄, 알루미나, 실리카, 용융 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화 알루미늄, 수산화 마그네슘, 수산화칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산칼슘 등의 유산염 또는 아황산염, 붕산아연, 메타붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화알루미늄, 질화붕소, 질화규소, 질화탄소 등의 질화물, 티탄산스트론튬, 티탄산바륨 등의 티탄산염 등을 들 수 있다. 무기 충전재로서, 이들 중의 1종류를 단독으로 이용할 수도 있고, 2종류 이상을 병용하거나 할 수도 있다. 이들 중에서도 특히, 실리카가 바람직하고, 용융실리카(특히 구형상 용융실리카)가 저선팽창성이 뛰어난 점에서 바람직하다. 그 형상은 파쇄 형상, 구 형상이 있지만, 섬유 기재에의 함침성을 확보하기 위해서 수지 조성물의 용융 점도를 내리는데는 구 형상 실리카를 사용하는 등, 그 목적에 맞춘 사용 방법이 채용된다.
상기 무기 충전재의 평균 입자 지름으로서는 특별히 한정되지 않지만, 0.01~5㎛인 것이 바람직하다. 또한 바람직하게는 0.1~2㎛이다.
무기 충전재의 평균 입자 지름이 상기 하한치 미만이면, 본 발명의 수지 조성물을 이용해 수지 바니시를 조제할 때에, 수지 바니시의 점도가 높아지기 때문에, 캐리어 기재 부착 빌드업층을 제작할 때의 작업성에 영향을 주는 경우가 있다. 한편, 상기 상한치를 넘으면, 수지 바니시 중에서 무기 충전재의 침강 등의 현상이 일어나는 경우가 있다. 무기 충전재의 평균 입자 지름을 상기 범위 내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
또 상기 무기 충전재는, 특별히 한정되지 않지만, 평균 입자 지름이 단분산인 무기 충전재를 이용할 수도 있고, 평균 입자 지름이 다분산인 무기 충전재를 이용할 수 있다. 또한 평균 입자 지름이 단분산 및/또는, 다분산인 무기 충전재를 1종류 또는 2종류 이상을 병용하거나 할 수도 있다.
상기 무기 충전재의 함유량으로서 특별히 한정되지 않지만, 수지 조성물 전체의 20~70중량%인 것이 바람직하다. 또한 바람직하게는 30~60중량%이다.
무기 충전재의 함유량이 상기 하한치 미만이면, 저열팽창성, 저흡수성을 부여하는 효과가 저하하는 경우가 있다. 또, 상기 상한치를 넘으면, 수지 조성물의 유동성의 저하에 의해 빌드업층의 성형성이 저하할 수 있다. 무기 충전재의 함유량을 상기 범위 내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 빌드업층에 관련되는 열경화성 수지 조성물은, 특별히 한정되지 않지만, 커플링제를 이용하는 것이 바람직하다. 상기 커플링제는, 상기 열경화성 수지와, 상기 무기 충전재의 계면의 젖는 성질을 향상시킴으로써, 내열성, 특히 흡습 땜납 내열성을 향상시킬 수 있다.
상기 커플링제로서는, 통상 이용되는 것이면 무엇이든 사용할 수 있지만, 구체적으로는 에폭시실란커플링제, 카티오닉실란 커플링제, 아미노실란커플링제, 티타네이트계 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 이상의 커플링제를 사용하는 것이 바람직하다. 이로 인해, 무기 충전재의 계면과의 젖는 성질을 높게 할 수 있고, 그로 인해 내열성을 보다 향상시킬 수 있다.
상기 커플링제의 함유량으로서는 특별히 한정되지 않지만, 무기 충전재 100중량부에 대해서 0.05~3중량부인 것이 바람직하다. 커플링제의 함유량이 상기 하한치 미만이면, 무기 충전재를 피복하여 내열성을 향상시키는 효과가 충분하지 않는 경우가 있다. 한편, 상기 상한치를 넘으면, 빌드업층의 굽힘 강도가 저하하는 경우가 있다. 커플링제의 함유량을 상기 범위 내로 함으로써, 이들 특성의 밸런스가 뛰어난 것으로 할 수 있다.
상기 빌드업층에 관련되는 열경화성 수지 조성물에서는, 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴리페닐렌옥사이드 수지, 폴리에테르술폰 수지, 폴리에스테르 수지, 폴리에틸렌 수지, 폴리스티렌 수지 등의 열가소성 수지, 스티렌-부타디엔 공중합체, 스티렌-이소프렌 공중합체 등의 폴리스티렌계 열가소성 엘라스토머, 폴리오레핀계 열가소성 엘라스토머, 폴리아미드계 엘라스토머, 폴리에스테르계 엘라스토머 등의 열가소성 엘라스토머, 폴리부타디엔, 엑폭시 변성 폴리부타디엔, 아크릴 변성 폴리 부타디엔, 메타크릴 변성 폴리 부타디엔 등의 디엔계 엘라스토머를 병용해도 된다.
또, 상기 빌드업층에 관련되는 열경화성 수지 조성물에는, 필요게 따라서, 안료, 염료, 소포제, 레벨링제, 자외선 흡수제, 발포제, 산화 방지제, 난연제, 이온 포착제 등의 상기 성분 이외의 첨가물을 첨가해도 된다.
여기서, 상기 빌드업층에 관련되는 열경화성 수지 조성물을 캐리어 기재에 형성시키는 방법으로서는 특별히 한정되지 않지만, 예를 들면, 수지 조성물을 용제 등에 용해 또는 분산시켜 수지 바니시를 조제하여, 각종 코터 장치를 이용해 수지 바니시를 캐리어 기재에 도공한 후, 이것을 건조하는 방법, 수지 바니시를 스프레이 장치를 이용해 캐리어 기재에 분무 도공한 후, 이것을 건조하는 방법, 등을 들 수 있다.
이들 중에서도, 콤마코터, 다이코터 등의 각종 코터 장치를 이용해, 수지 바니시를 캐리어 기재에 도공한 후, 이것을 건조하는 방법이 바람직하다. 이로 인해, 보이드가 없고, 균일한 빌드업층의 두께를 가지는 캐리어 기재 부착 빌드업층을 효율적으로 제조할 수 있다.
캐리어 기재로서는 특별히 한정되지 않지만, 예를 들면, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트 등의 폴리에스테르 수지, 불소계 수지, 폴리이미드 수지 등의 내열성을 가진 열가소성 수지 필름, 혹은, 동 및/또는 동계 합금, 알루미늄 및/또는 알루미늄 합금, 철 및/또는 철계 합금, 은 및/또는 은계 합금, 금 및 금계 합금, 아연 및 아연계 합금, 니켈 및 니켈계 합금, 주석 및 주석계 합금 등의 금속박 등을 이용할 수 있다.
상기 캐리어 기재의 두께로서는 특별히 한정되지 않지만, 10~100㎛의 것을 이용하면, 캐리어 기재 부착 빌드업층을 제조할 때의 취급성이 양호하고 바람직하다.
상기 수지 바니시에 이용되는 용매는, 상기 빌드업층에 관련되는 열경화성 수지 조성물 중의 수지 성분에 대해서 양호한 용해성을 나타내는 것이 바람직하지만, 악영향을 미치지 않는 범위에서 빈용매를 사용해도 상관없다. 양호한 용해성을 나타내는 용매로서는, 예를 들면 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 시클로헥사논, 테트라히드로푸란, 디메틸포름아미드, 디메틸아세토아미드, 디메틸설폭시드, 에틸렌글리콜, 셀솔브계, 카비톨계 등을 들 수 있다.
상기 수지 바니시 중의 고형분 함유량으로서는 특별히 한정되지 않지만, 30~80중량%가 바람직하고, 특히 40~70중량%가 바람직하다.
빌드업층에 있어서, 수지 조성물로 구성되는 빌드업층의 두께로서는 특별히 한정되지 않지만, 5~100㎛인 것이 바람직하다. 더 바람직하게는 10~80㎛이다. 이로 인해, 이 빌드업층을 이용해 다층 회로 기판을 제조할 때에, 내층 회로의 요철을 충전하여 성형할 수 있음과 더불어, 적합한 빌드업층 두께를 확보할 수 있다.
다음에, 섬유 기재를 함유하는 빌드업층을 형성하기 위한 재료(이하, 섬유 기재 함유 빌드업층 형성용 재료라고도 기재한다.)에 대해서 설명한다. 섬유 기재 함유 빌드업층 형성용 재료에서는, 빌드업층에 관련되는 열경화성 수지 조성물이 섬유 기재에 지지되어 있다. 이 섬유 기재의 두께는, 5~35㎛이며, 바람직하게는, 5~25㎛로 특히 10~20㎛가 바람직하다. 섬유 기재의 두께가 상기 범위 내이면, 후술하는 기판의 박막화와 기판의 강도의 밸런스, 또한 층간 접속의 가공성이나 신뢰성이 뛰어나다.
이러한 섬유 기재 함유 빌드업층 형성용 재료에 관련되는 섬유 기재로서는, 유리 직포, 유리 부직포 등의 유리 섬유 기재, 폴리아미드 수지 섬유, 방향족 폴리아미드 수지 섬유, 전방향족 폴리아미드 수지 섬유 등의 폴리아미드계 수지 섬유, 폴리에스테르 수지 섬유, 방향족 폴리에스테르 수지 섬유, 전방향족 폴리에스테르 수지 섬유 등의 폴리에스텔계 수지 섬유, 폴리이미드 수지 섬유, 불소 수지 섬유 등을 주성분으로 하는 직포는 부직포로 구성되는 합성 섬유 기재, 크라프트지, 코튼 린터지, 린터와 크라프트 펄프의 혼초지 등을 주성분으로 하는 종이 기재 등의 유기 섬유 기재 등을 들 수 있다. 이들 중에서도 유리 섬유 기재가 바람직하다. 이로 인해, 빌드업층의 강도를 향상할 수 있다. 또, 빌드업층의 열팽창 계수를 작게 할 수 있다.
이러한 유리 섬유 기재를 구성하는 유리로서는, 예를 들면 E 유리, C 유리, A 유리, S 유리, D 유리, NE 유리, T 유리, H 유리 등을 들 수 있다. 이들 중에서도 T 유리가 바람직하다. 이로 인해, 유리 섬유 기재의 열팽창 계수를 작게 할 수 있고, 그로 인해 빌드업층의 열팽창 계수를 작게 할 수 있다.
섬유 기재 함유 빌드업층 형성용 재료의 제조 방법으로서, 예를 들면 미리 빌드업층에 관련되는 열경화성 수지 조성물을 캐리어 필름에 도포 등 하여, 캐리어 필름에 지지되어 있는 열경화성 수지 조성물의 박막을 제조하고, 이 캐리어 필름에 지지되어 있는 열경화성 수지 조성물의 박막을 섬유 기재에 래미네이트한 후, 캐리어 필름을 박리하는 방법이 있다(이하, 래미네이트법에 의한 섬유 기재 함유 빌드업층 형성용 재료의 제조 방법이라고도 기재한다.). 이로 인해, 특히 두께가 35㎛ 이하인 섬유 기재에 수지 재료를 지지하여 섬유 기재 함유 빌드업층 형성용 재료를 얻을 수 있다.
래미네이트법에 따르는 섬유 기재 함유 빌드업층 형성용 재료의 제조 방법에서는, 섬유 기재를 함유하는 빌드업층 형성용 재료 중에서, 섬유 기재가 섬유 기재 함유 빌드업층 형성용 재료의 두께 방향에 대해서 편재해 있어도 된다. 이 경우 회로 패턴에 따라 수지량을 조정할 수 있다. 여기서, 섬유 기재가 섬유 기재 함유 빌드업층 형성용 재료의 두께 방향에 대해서 편재하고 있는 상태를 도 2에 기초하여 설명한다. 도 2(a), (b)는, 섬유 기재(5)가 섬유 기재 함유 빌드업층 형성용 재료(7)의 두께 방향에 대해 편재하고 있는 상태를 모식적으로 나타내는 단면도이다. 도 2(a), (b)에 나타내는 바와 같이, 섬유 기재 함유 빌드업층 형성용 재료(7)의 두께 방향의 중심선(A-A)에 대해서, 섬유 기재(5)의 중심이 어긋나게 배치되어 있는 것을 의미한다. 도 2(a)에서는, 섬유 기재(5)의 하측(도 2 중하측)의 면이, 섬유 기재 함유 빌드업층 형성용 재료(7)의 하측(도 2 중하측)의 면과 거의 일치하도록 되어 있다. 도 2(b)에서는, 섬유 기재(5)가 중심선(A-A)과, 섬유 기재 함유 빌드업층 형성용 재료(7)의 하측(도 2 중하측)의 면 사이에 배치되어 있다. 또한, 섬유 기재(5)가 중심선(A-A)에 일부 겹치도록 되어 있어도 된다.
종래의 제조 방법(예를 들면 통상의 도공 장치를 이용하여, 섬유 기재를 수지 바니스에 침지 함침 및 건조시키는 방법)에서는, 섬유 기재에 대해서 수지 재료층이 대칭으로 형성되어 있었다. 그러나, 이 경우, 빌드업층의 양면에서 회로의 배선 패턴이 다른 경우(특히, 회로 패턴의 잔동률이 다른 경우)에는, 양쪽 면에서 필요한 수지량이 다르지만, 그에 대응할 수 없었다. 이 경우에는, 기판을 제조할 때에 빌드업층을 구성하는 수지가 밀려 나오거나, 회로 패턴을 묻는데 필요한 수지가 부족하거나 하는 경우가 있었다.
이에 대해서, 래미네이트법에 따르는 섬유 기재 함유 빌드업층 형성용 재료의 제조 방법에서는, 섬유 기재(5)를 섬유 기재 함유 빌드업층 형성용 재료(7)의 두께 방향으로 편재시키는 것이 가능해지기 때문에, 빌드업하는 회로의 패턴에 따른 수지량을 가지는 섬유 기재 함유 빌드업층 형성용 재료(7)를 설계하는 것이 대응 가능해진다. 또한, 두께가 35㎛ 이하라고 하는 얇은 섬유 기재 함유 빌드업층 형성용 재료(7)를 제조하는 것이 가능해지고, 또한 섬유 기재(5)를 섬유 기재 함유 빌드업층 형성용 재료(7)의 두께 방향으로 편재시킴으로써, 최종적으로 얻어지는 반도체 패키지의 두께를 얇게 할 수도 있다. 이것은 섬유 기재 함유 빌드업층 형성용 재료(7)의 두께가 단순하게 얇은 것에 더하여, 회로 패턴의 잔동률 등에 대응하여 수지 재료층(6)의 수지량을 조정할 수 있으므로, 여분의 수지층을 설치할 필요가 없어지기 때문이다.
그리고, 상기 빌드업층의 형성용 재료로서 예를 들면, 섬유 기재 함유 빌드업층 형성용 재료를 이용함으로써, 특히 바람직하게는 라미네이트법에 따르는 섬유 기재 함유 빌드업층 형성용 재료를 이용함으로써, 빌드업층의 유리 전이 온도를 170℃ 이상, 바람직하게는 175℃ 이상 또한 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 25ppm/℃ 이하, 바람직하게는 5~20ppm/℃, 특히 바람직하게는 5~15ppm/℃로 할 수 있다.
또, 상기 빌드업층의 형성용 재료로서, 예를 들면, 섬유 기재 함유 빌드업층 형성용 재료 또는 래미네이트법에 따르는 섬유 기재 함유 빌드업층 형성용 재료를 이용하고, 또한, 열경화성 수지로서, 상기 시아네이트 수지를 이용함으로써, 특히 바람직하게는 섬유 기재 함유 빌드업층 형성용 재료 또는 래미네이트법에 따르는 섬유 기재 함유 빌드업층 형성용 재료를 이용하고, 또한, 열경화성 수지로서, 상기 시아네이트 수지와 상기 에폭시 수지를 병용함으로써, 빌드업층의 유리 전이 온도를 170℃ 이상, 바람직하게는 175℃ 이상 또한 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 25ppm/℃ 이하, 바람직하게는 5~20ppm/℃, 특히 바람직하게는 5~15ppm/℃로 할 수 있다.
또, 빌드업층의 형성용 재료로서, 예를 들면, 섬유 기재 함유 빌드업층 형성용 재료 또는 래미네이트법에 따르는 섬유 기재 함유 빌드업층 형성용 재료를 이용하고, 또한, 열경화성 수지 조성물이, 시아네이트 수지가 수지 조성물 전체의 5~55중량%, 바람직하게는 20~50중량%이며, 시아네이트 수지와 병용하는 에폭시 수지가, 수지 조성물 전체의 1~55중량%, 바람직하게는 2~40중량%이며, 시아네이트 수지와 병용하는 페놀 수지가, 수지 조성물 전체의 1~55중량%, 바람직하게는 5~40중량%인 조성을 가짐으로써, 빌드업층의 유리 전이 온도를 170℃ 이상, 바람직하게는 175℃ 이상 또한 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 25ppm/℃ 이하, 바람직하게는 5~20ppm/℃, 특히 바람직하게는 5~15ppm/℃로 할 수 있다.
또, 빌드업층의 형성용 재료로서, 섬유 기재 함유 빌드업층 형성용 재료 또는 래미네이트법에 따르는 섬유 기재 함유 빌드업층 형성용 재료의 수지층의 두께가 다른 것이 바람직하다.
〈다층 회로 기판의 제조 방법에 대해서〉
다음에, 빌드업층을 이용한 다층 회로 기판에 대해 설명한다.
상기 다층 회로 기판(1)은, 상기 빌드업층의 형성용 재료를 내층 회로가 형성된 상기 코어층의 한쪽 면 또는 양면에 겹쳐 맞춰서 가열 가압 성형하여 이루어지는 것이다. 구체적으로는, 상기 빌드업층의 형성용 재료와 내층 회로가 형성된 상기 코어층을 맞추어, 진공 가압식 래미네이터 장치 등을 이용해 진공 가열 가압 성형시키고, 그 후, 열풍 건조 장치 등으로 가열 경화시킴으로써 얻을 수 있다.
여기서 가열 가압 성형하는 조건으로서는 특별히 한정되지 않지만, 일례를 들면, 온도 60~160℃, 압력 0.2~3㎫로 실시할 수 있다. 또, 가열 경화시키는 조건으로서는 특별히 한정되지 않지만, 온도 140~240℃, 시간 30~120분간으로 실시할 수 있다. 또는, 상기 빌드업층의 형성용 재료를 내층 회로판이 형성된 상기 코어층을 겹쳐 맞추고, 평판 프레스 장치 등을 이용해 가열 가압 성형함으로써 얻어질 수 있다. 여기서 가열 가압 성형하는 조건은 특별히 한정되지 않지만, 일례를 들면, 온도 140~240℃, 압력 1~4㎫로 실시할 수 있다. 상기의 방법을 반복함으로써, 빌드업층을 더 형성할 수 있다.
〈반도체 패키지에 대해서〉
다음에, 도 1에 있어서의 플립 칩 반도체 패키지에 대해 설명한다.
본 발명의 일실시 형태에서는, 회로 기판(1)의 반도체 칩 접속용 전극면과 반도체 칩(2)의 전극면을 플립 칩 접합하는 접합 공정과, 상기 회로 기판(1)과 상기 반도체 칩(2) 사이에 시일링 수지 조성물을 주입하여 언더필부를 형성하는 시일링 공정을 구비한다.
상기 주입 공정은, 회로 기판(1)과 반도체 칩(2)을 플립 칩 접합한 시일링 수지 조성물을 충전하기 전의 반도체 패키지와, 시일링 수지 조성물을 가열하면서, 반도체 칩(2)의 측가장자리부에 시일링 수지 조성물을 도포하고, 모세관 현상에 의해 극간으로 널리 퍼지게 하는 것이며, 생산 사이클을 단축시키는 목적으로부터, 반도체 패키지를 경사시키거나, 압력차를 이용해 주입을 가속시키거나 하는 등 방법을 병용해도 된다.
상기 주입 공정이 종료한 후에, 반도체 칩(2)의 측가장자리부에 시일링 수지 조성물을 도포하여 필릿부(4b)의 형상을 임의의 형상으로 조정해도 된다.
이와 같이 하여 시일링 수지 조성물이 충전 또는 도포된 곳에서, 100℃~170℃의 온도 범위로 1~12시간 가열을 행하고, 시일링 수지 조성물을 경화시킨다. 여기서, 경화의 온도 프로필을 변경해도 되고, 예를 들면, 100℃ 1시간 가열한 후에 계속해서 150℃ 2시간 가열하는 단계적으로 온도를 변화시키면서 가열 경화를 행해도 된다.
시일링 수지 조성물의 경화물(4)을 형성하기 위한 시일링 수지 조성물의 점도는, 50Pa·sec 이하(25℃)로 하는 것이 바람직하다. 또, 회로 기판(1)에 대해서도, 반도체 패키지의 상기 실시 형태에 있어서 설명한 바와 같은 특성을 가지는 것으로부터 선택되는 점은 마찬가지이다.
또, 시일링 수지 조성물을 주입할 때의 시일링 수지 조성물의 점도는, 2Pa·sec 이하로 하는 것이 바람직하다. 주입시의 온도는, 60~140℃로, 보다 바람직하게는 100~120℃이다. 또한, 상기의 형태에서는, 시일링 수지 조성물의 경화물(4)의 특성과 회로 기판(1)의 특성을 조정하여, 응력 저감에 기여하는 것으로 했지만, 시일링 수지 조성물의 경화물(4)의 특성과 회로 기판(1)의 특성의 조정은 임의이다.
(실시예)
이하, 본 발명을 실시예에 의해 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
1. 시일링 수지 조성물의 경화물의 물성 시험
시일링 수지 조성물(a~d)을 조제했다. 표 1에 시일링 수지 조성물의 조성 및 시일링 수지 조성물의 경화물의 유리 전이 온도, 선팽창 계수, 탄성률, 점도의 측정 결과를 나타낸다. 배합량은, 중량부이다.
유리 전이 온도에 대해서는, 시일링 수지 조성물을 150℃×120분으로 경화 후, 절삭에 의해 5×5×10㎜의 시험편을 얻고, 이 시험편을 세이코제 TMA/SS120을 이용해 압축 하중 5g, -100℃에서 300℃의 온도 범위를 승온 속도 10℃/분의 조건으로 측정했다. 동일 측정에 의해 25℃에서 75℃ 사이의 선팽창 계수도 얻었다. 선팽창 계수는, JIS C6481에 준해, 거의 직선인 25℃에서 75℃의 온도 영역에서의 값을 구했다.
탄성률에 대해서는, 시일링 수지 조성물을 150℃ 오븐 중에서 120분간 열경화한 후, 폭 10㎜, 길이 약 150㎜, 두께 4㎜로 성형한 후, 텐시론 시험기를 이용해 3점 굽힘 모드, 스팬 64㎜, 속도 1㎜/분의 조건으로 25℃ 분위기하에서 측정하고, 얻어진 응력-왜곡 곡선의 초기 구배로부터 탄성률을 산출하고, 굽힘 탄성률로 했다.
25℃에서의 점도 측정은, 브룩필드형 점토계에 CP-51형 콘을 장착하고 5rpm의 조건으로 측정을 실시했다. 110℃에서의 점도 측정은, HAAAKE사제 RheoStressRS150형 레오미터에 PP-60형 콘 플레이트를 장착하고 1㎐의 조건으로 측정을 실시했다.
EXA-830LVP:비스페놀 F형 에폭시 수지, 다이니폰잉크화학공업(주)제, 엑폭시 당량 161
E-630:재팬 엑폭시 레진(주)제, N,N-비스(2,3-엑폭시 프로필)-4-(2,3-에폭시프로폭시)아닐린, 엑폭시 당량 97.5
카야하드AA:니폰화약(주)제, 3,3'-디에틸-4,4'-디아미노페닐메탄, 활성수소 당량 63.5
KBM-403:신에츠화학공업(주)제, 3-글리시독시프로필트리메톡시실란, 분자량 236.3, 이론 피복 면적 330㎡/g
E-1800-6.5(엑폭시 변성 폴리부타디엔):신니혼석유화학(주)제, E-1800-6.5, 수평균 분자량 1800, 엑폭시 당량 250
DGME:시약 디에틸렌글리콜모노에틸에테르:와코순약공업(주)제
합성 구형상 실리카1(아드마텍스):아드마텍스(주)제 합성 구형상 실리카 SE-6200(평균 입경 2.5㎛), S0-E3(평균 입경 1㎛), SO-E2(평균 입경 0.5㎛)를 각각 45:40:15의 비율로 블랜드한 것
합성 구형상 실리카 2:아드마텍스(주)제 합성 구형상 실리카 SO-E2(평균 입경 0.5㎛)와 후소화학(주)제 합성 구형상 실리카 SP-10G(평균 입경 4㎛)를 각각 30:70의 비율로 블랜드한 것
2. 빌드업층의 물성 시험
빌드업층의 형성용 재료로서 APL3651, APL3601, ABF-GX13, 및 후술하는 빌드업 형성용 재료를 이용했다. 상압 래미네이터를 이용하고, 빌드업층의 형성용 재료를 2매 적층하여, 80㎛ 두께의 빌드업층을 제작하고, APL3651, APL3601에 있어서는, 200℃, 2시간으로 경화하고, ABF-GX13에 있어서는, 180℃, 2시간으로 경화했다. 표 2 및 표 3에 빌드업층((빌드업층의 형성용 재료의 경화물)의 유리 전이 온도, 선팽창계수, 탄성률의 측정 결과를 나타낸다.
〈빌드업층 형성용 재료 1〉
열경화성 수지로서 시아네이트 수지(론더재팬사제, 프리마세트 PT-30, 중량 평균 분자량 약 2,600) 24중량%, 에폭시 수지로서 비페닐디메틸렌형 에폭시 수지(니폰화약사제, NC-3000, 엑폭시당량 275)24중량%, 페녹시 수지로서 비스페놀 A형 에폭시 수지와 비스페놀 F형 에폭시 수지의 공중합체이며, 말단부는 에폭시기를 가지고 있는 페녹시 수지(재팬엑폭시레진사제·EP-4275, 중량 평균 분자량 60,000) 11.8중량%, 경화 촉매로서 이미다졸 화합물(시코쿠화성공업사제·「2-페닐-4,5-디히드록시메틸이미다졸」) 0.2중량%를 메틸에틸케톤에 용해시켰다. 또한, 무기 충전재로서 구형상 용융 실리카(아드마텍스사제, SO-25H, 평균 입경 0.5㎛) 39.8중량%와 에폭시실란형 커플링제(니혼 유니카사제, A-187) 0.2중량%를 첨가하여, 고속 교반 장치를 이용해 60분간 교배하여, 고형분 60중량%의 수지 바니시 a를 조제했다.
캐리어 필름으로서 폴리에틸렌 테레프탈레이트 필름(미츠비시화학폴리에스테르사제, SFB-38, 두께 38㎛, 폭 480㎜)을 이용하고, 상술의 수지 바니시 a를 콤마코터 장치로 도공하고, 170℃의 건조 장치로 3분간 건조시키고, 두께 14㎛, 폭 410㎜의 수지층(빌드업층 형성용 재료로 하기 전)을 캐리어 기재 상에 형성했다.
구체적으로는, 유리 직포의 양면에 상기 수지층(빌드업층 형성용 재료로 하기 전)이 유리 직포의 폭방향의 중심에 위치하도록, 각각 겹쳐 맞추고, 1330㎩의 감압 조건 하에서, 80℃의 래미네이트 롤을 이용해 접합했다.
여기서, 유리 직포의 폭방향 치수의 내측 영역에 있어서는, 캐리어 기재 상의 수지층(빌드업층 형성용 재료로 하기 전)을 섬유포의 양면측에 각각 접합함과 더불어, 유리 직포의 폭 방향 치수의 외측 영역에 있어서는, 캐리어 기재 상의 수지층끼리를 접합했다.
다음에, 상기 접합한 것을, 120℃로 설정한 열풍 건조 장치 내를 2분간 통함으로써, 압력을 작용시키는 일 없이 가열 처리하여, 두께 35㎛(제1 수지층:10㎛가, 섬유 기재:15㎛, 제2 수지층:10㎛)의 빌드업층 형성용 재료 1을 얻었다.
〈빌드업층 형성용 재료 2〉
열경화성 수지로서, 노볼락형 시아네이트 수지(론더 재팬사제, 프리마세트 PT-30, 중량 평균 분자량 약 2,600) 15중량%, 에폭시 수지로서 비페닐디메틸렌형 에폭시 수지(니폰화약사제, NC-3000, 엑폭시 당량 275) 8.7중량%, 페놀 수지로서 비페닐디메틸렌형 페놀 수지(메이와화성사제, MEH-7851-S, 수산기 당량 203) 6.3중량%를 메틸에틸케톤에 용해시켰다. 또한, 무기 충전재로서 구형상 용융 실리카(아드마텍스사제, SO-25H, 평균 입경 0.5㎛) 69.7중량%와 에폭시실란형 커플링제(일본 유니카사제, A-187) 0.3중량%를 첨가하여, 고속 교반 장치를 이용해 60분간 교반하여, 고형분 60중량%의 수지 바니시 b를 이용한 이외는, 빌드업층 형성용 재료 1과 같이, 두께 35㎛(제1 수지층:10㎛, 섬유 기재:15㎛, 제2 수지층:10㎛)의 빌드업층 형성용 재료 2를 제작했다.
〈빌드업층 형성용 재료 3〉
빌드업층 형성용 재료 중의 수지층의 두께를 5㎛와 10㎛로 바꾼 이외는 빌드업층 형성용 재료 1과 같은 방법으로 제작했다. 수지층의 두께를 바꾸는 방법은, 도공하는 수지 바니시 a의 양을 조정하여 행하고, 빌드업층 형성용 재료 중의 두께 5㎛의 수지층은, 두께 9㎛, 폭 360㎜의 수지층(빌드업층 형성용 재료로 하기 전)을 캐리어 필름의 폭방향의 중심에 위치하도록 형성했다. 섬유 기재로서 유리 직포(크로스 타입 #1015, 폭 360㎜, 두께 15㎛, 평량 17g/㎡)를 이용하고, 두께가 다른 2종류의 수지층(빌드업층 형성용 재료로 하기 전) 사이에 끼워 넣고, 진공 래미네이트 장치 및 열풍 건조 장치에 의해 빌드업층 형성용 재료 3을 제작했다. 두께 30㎛(제1 수지층:5㎛, 섬유 기재:15㎛, 제2 수지층:10㎛)였다.
〈빌드업층 형성용 재료 4〉
빌드업층 형성용 재료 1과 빌드업층 형성용 재료 2에서 이용한 수지 바니시 a와 b의 2 종류를 이용하여, 빌드업층 형성용 재료 4를 제작했다. 빌드업층 형성용 재료 중의 수지층의 두께는, 수지 바니시 a를 5㎛, 수지 바니시 b를 10㎛가 되도록 바꾸고, 빌드업층 형성용 재료 1과 같이 빌드업층 형성용 재료 4를 제작하고, 두께 30㎛(제1 수지층:5㎛, 섬유 기재:15㎛, 제2 수지층:10㎛)였다.
〈빌드업층 형성용 재료 5〉
빌드업층 형성용 재료 1과 빌드업층 형성용 재료 2에서 이용한 수지 바니시 a와 b의 2종류를 이용하고, 섬유 기재로서는 유리 직포(크로스 타입 #1037, 두께 24㎛, 평량 24g/㎡)를 이용해, 빌드업층 형성용 재료 1과 마찬가지로 빌드업층 형성용 재료 5를 제작했다. 얻어진 빌드업층 형성용 재료 5의 두께는, 40㎛(제1 수지층:5㎛, 섬유 기재;24㎛, 제2 수지층:11㎛)이었다. 또한, 빌드업층 형성용 재료로 하기 전의 수지층의 두께를, 각각 12㎛ 및 18㎛로 했다.
[유리 전이 온도 및 탄성률]
상기에서 얻어진 빌드업층의 형성용 재료의 경화물로부터 시험편 5㎜×30㎜의 평가용 시료를 채취했다.
동적 점탄성 측정 장치(DMA)(세이코인스투르먼트사제 DMS6100)를 이용하여, 5℃/분으로 승온하면서, 주파수 10㎐의 왜곡을 부여하여 동적 점탄성의 측정을 행하고, tanδ의 피크치로부터 유리 전이 온도(Tg)를 판정하고, 또 측정으로부터 25℃, 250℃에서의 탄성률을 구했다.
[유리 전이 온도 및 선팽창 계수]
상기에서 얻어진 빌드업층의 형성용 재료의 경화물로부터 4㎜×20㎜의 평가용 시료를 채취했다.
TMA 장치(TMA)(TA인스투르먼트사제)를 이용해, 10℃/분으로 승온하여 측정했다. α1은, 유리 전이 온도 이하의 선팽창 계수로, 25℃에서 75℃ 사이의 면방향의 선팽창 계수를 측정했다. α2는, 유리 전이 온도 이상에서의 선팽창 계수이다. 25℃에서 75℃ 사이의 면방향의 선팽창 계수는, JIS C6481에 준해, 거의 직선인 25℃에서 75℃의 온도 영역에서의 값을 구했다.
3. 코어층의 물성 시험
코어층의 형성용 재료로서 E679FG, HL832HSTypeHS, ELC4785GS 및 이하에 나타내는 코어층 형성용 재료를 이용했다. 두께 0.2㎜ 및 0.1㎜ 양면판의 동박을 에칭 제거했다. 표 4에 코어층(코어층의 형성용 재료의 경화물)의 유리 전이 온도, 선팽창 계수, 탄성률의 값을 나타낸다.
〈코어층 형성용 재료 1〉
노볼락형 시아네이트 수지(론더 재팬사제, 프리마 세트 PT-60, 중량 평균 분자량 약2,600) 15중량%, 비페닐디메틸렌형 에폭시 수지(니폰화약사제, NC-3000P, 엑폭시 당량 275) 8중량%, 비페닐디메틸렌형 페놀 수지(메이와화성사제, MEH-7851-S, 수산기 당량 203) 7중량%, 에폭시실란형 커플링제(니혼 유니카사제, A-187)를 후술하는 무기 충전재 100중량부에 대해서 0.3중량부를 메틸에틸케톤에 상온에서 용해하고, 무기 충전재로서 구형상 용융 실리카 SFP-10X(전기화학공업사제, 평균 입경 0.3㎛) 20중량% 및 구형상 용융 실리카 S0-32R(아드마텍스사제, 평균 입경 1.5㎛) 50중량%를 첨가하고, 고속 교반기를 이용해 10분 교반하여 코어층 형성용 재료의 수지 바니시를 조제했다.
얻어진 수지 바니시를 유리 직포(E 유리로 구성되어 있는 평직의 기재, 두께 100㎛, 날실의 직밀도 60개/인치, 씨실의 직밀도 58개/인치, 닛토방적사제, WEA-116E, 실온으로부터 250℃에서의 열팽창 계수 6ppm/℃)에 함침하고, 120℃의 가열로에서 2분간 건조하여 바니시 고형분(코어층 형성용 재료 중에 수지와 실리카가 차지하는 비율)이 약 50%인 코어층 형성용 재료 1을 얻었다.
얻어진 코어층 형성용 재료 1을 1매, 양면에 12㎛의 동박을 포개어, 압력 4㎫, 온도 200℃에서 2시간 가열 가압 성형함으로써 0.1㎜의 코어층(1)을 얻었다.
[유리 전이 온도 및 탄성률]
상기에서 얻어진 코어층의 형성용 재료의 경화물로부터 시험편 5㎜×30㎜의 평가용 시료를 채취했다.
동적 점탄성 측정 장치(DMA)(세이코인스트루먼트사제 DMS6100)를 이용하여, 5℃/분으로 승온하면서, 주파수 10㎐의 왜곡을 부여하여 동적 점탄성의 측정을 행하고, tanδ의 피크치로부터 유리 전이 온도(Tg)를 판정하고, 또 측정으로부터 25℃에서의 탄성률을 구했다.
[유리 전이 온도 및 선팽창 계수]
상기에서 얻어진 코어층의 형성용 재료의 경화물로부터 4㎜×20㎜의 평가용 시료를 채취했다.
TMA 장치(TMA)(TA인스트루먼트사제)를 이용해, 10℃/분으로 승온하여 측정했다. α1은, 25℃에서 75℃ 사이의 면방향의 선팽창 계수이다. 25℃에서 75℃ 사이의 면방향의 선팽창 계수는, JIS C6481에 준해, 거의 직선인 25℃에서 75℃의 온도 영역에서의 값을 구했다.
4. 신뢰성 시험:내리플로우 시험+열사이클 시험
또한, 상기 시일링 수지 조성물 a~d, 회로 기판 A~D(비교예 1에서는, 회로 기판 A를, 비교예 2에서는, 회로 기판 B를, 비교예 3에서는, 회로 기판 C를, 실시예 1, 2에서는, 회로 기판 D를 이용했다.), 실리콘 칩을 이용해, 표 5에 나타내는 조합에 의해 플립 칩 실장에 의한 반도체 패키지를 제작했다.
회로 기판 A~D의 구성은 이하에 나타내는 대로이다. 또한, 이하의 회로 기판은, 1층의 코어층과, 그 상하에 3층씩의 빌드업층을 가지고 있다.
회로 기판 A:사이즈 50㎜×50㎜ 두께 0.5㎜(490㎛), 회로층 8층(코어층 재료:히타치화성공업(주)제 E679FG, 두께 0.2㎜, 빌드업층:아지노모토(주)제 ABF-GX13(유리 섬유 기재 없음) 두께 40㎛, SR층 상하 25㎛)
회로 기판 B:사이즈 50㎜×50㎜ 두께 0.5㎜(490㎛m), 회로층 8층(코층 재료:미츠비시가스화학공업(주)제, HL832HSTypeHS, 0.2㎜, 빌드업층:아지노모토(주)제 ABF-GX13(유리 섬유 기재 없음) 두께 40㎛, SR층 상하 25㎛)
회로 기판 C:사이즈 50㎜×50㎜ 두께 0.5㎜(490㎛), 회로층 8층(코어층 재료:스미토모베크라이트(주)제 ELC4785GS, 두께 0.2㎜, 빌드업층:스미토모베크라이트(주)제 APL3601(유리 섬유 기재 없음) 두께 40㎛, SR층 상하 25㎛,)
회로 기판 D:사이즈 50㎜×50㎜ 두께 0.5㎜(490㎛), 회로층 8층(코어층 재료:스미토모베크라이트(주)제 ELC4785GS, 두께 0.2㎜, 빌드업층:스미토모베크라이트(주)제 APL3651(유리 섬유 기재 함유) 두께 40㎛, SR층 상하 25㎛)
또한, 상기 시일링 수지 조성물 a~d, 회로 기판 E~R(비교예 4, 7 및 실시예 3에서는, 회로 기판 E를, 비교예 5, 6에서는, 회로 기판 F를, 실시예 4에서는, 회로 기판 G를, 실시예 5에서는, 회로 기판 H를, 실시예 6에서는, 회로 기판 I를, 실시예 7에서는, 회로 기판 J를, 실시예 8에서는, 회로 기판 K를, 실시예 9에서는, 회로 기판 L을, 실시예 10에서는, 회로 기판 M을, 실시예 11에서는, 회로 기판 N을, 실시예 12에서는, 회로 기판 O를, 실시예 13에서는, 회로 기판 P를, 실시예 14에서는, 회로 기판 Q를, 실시예 15에서는, 회로 기판 R을 이용했다.), 실리콘 칩을 이용해, 표 6에 나타내는 조합에 의해 플립 칩 실장에 의한 반도체 패키지를 제작했다.
회로 기판 E~R의 구성은 이하에 나타내는 대로이다.
회로 기판 E:회로 기판 D의 빌드업층을, 빌드업층 형성용 재료 1로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 F:회로 기판 D의 빌드업층을, 아지노모토(주)제 ABF-GX13(유리 섬유 기재 없음)으로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 G:회로 기판 D의 빌드업층을, 빌드업층 형성용 재료 2로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 H:회로 기판 D의 빌드업층을, 빌드업층 형성용 재료 3으로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 I:회로 기판 D의 빌드업층을, 빌드업층 형성용 재료 4로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 J:회로 기판 D의 빌드업층을, 빌드업층 형성용 재료 5로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 K:회로 기판 E의 코어층을, 코어층 형성용 재료 1로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 L:회로 기판 D의 빌드업층에 대해서, 상하의 최외층(2층)을 APL3651(유리 섬유 기재 함유)로 하고, 내층 4층을 APL3601(유리 섬유 기재 없음)로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 M:회로 기판 L의 빌드업층에 대해서, 상하의 최외층(2층)의 빌드업층을, 빌드업층 형성용 재료 1(유리 섬유 기재 함유)로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 N:회로 기판 L의 빌드업층에 대해서, 상하의 최외층(2층)의 빌드업층을, 빌드업층 형성용 재료 2(유리 섬유 기재 함유)로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 O:회로 기판 L의 빌드업층에 대해서, 상하의 최외층(2층)의 빌드업층을, 빌드업층 형성용 재료 3(유리 섬유 기재 함유)으로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 P:회로 기판 L의 빌드업층에 대해서, 상하의 최외층(2층)의 빌드업층을, 빌드업층 형성용 재료 4(유리 섬유 기재 함유)로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 Q:회로 기판 L의 빌드업층에 대해서, 상하의 최외층(2층)의 빌드업층을, 빌드업층 형성용 재료 5(유리 섬유 기재 함유)로 한 이외는 마찬가지로 하여 제작했다.
회로 기판 R:회로 기판 K에 대해서, 빌드업층의 내층 4층을, APL3601(유리 섬유 기재 없음)로 한 이외는 마찬가지로 하여 제작했다.
비교예 1~7, 실시예 1~15
조건:30℃, 60%, 168시간의 전처리를 행하고, 내리플로우 시험(피크 온도 260℃ 3회 실시)+열사이클 시험(-55℃(30분)/125℃(30분)로, 500사이클)을 행한 후에·초음파 탐사 장치로 박리의 관찰을 행했다. 샘플 총수에 대한 박리가 발생한 불량인 반도체 패키지의 수를 「불량수/샘플 총수」로 표시한다. 평가 결과를 표 5 및 표 6에 나타낸다.
또, 실시예 9~15에서는, 빌드업층 중의 2층에 유리 섬유 기재를 포함하는 빌드업층을 사용한 회로 기판을 이용했지만, 어떤 경우도, 내리플로우성, 열사이클 시험은 양호했다.
이상의 실험 결과로부터, 빌드업층 및 시일링 수지 조성물의 경화물의 특성을 최적화함으로써, 각 구성 부재간의 응력 저감 구조를 실현할 수 있고, 크랙 등의 발생이 없는 신뢰성이 높은 플립 칩 반도체 패키지를 얻을 수 있는 것이 분명해졌다.
본 발명에 의하면, 크랙이나 박리의 발생을 확실히 억제 또는 저감하고, 신뢰성이 높은 반도체 패키지를 제조할 수 있다.

Claims (14)

  1. 코어층 및 적어도 1개의 빌드업층을 구비하는 회로 기판과,
    상기 회로 기판에 금속 범프를 개재하여 접속되어 있는 반도체 칩과,
    상기 반도체 칩 및 상기 회로 기판의 사이에 봉입되어 있는 시일링 수지 조성물의 경화물을 구비하는 플립 칩 반도체 패키지로서,
    상기 시일링 수지 조성물의 경화물의 25℃에서 75℃ 사이의 선팽창 계수는 15ppm/℃ 이상 35ppm/℃ 이하이며,
    상기 빌드업층 중 적어도 1개의 빌드업층의 유리 전이 온도가 170℃ 이상이며, 25℃에서 75℃ 사이의 면방향의 선팽창 계수가 25ppm/℃ 이하인 것을 특징으로 하는 플립 칩 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 빌드업층 중 적어도 한 층이, 섬유 기재를 포함하는 빌드업층인 플립 칩 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 섬유 기재를 포함하는 빌드업층이, 최외층의 빌드업층인 것을 특징으로 하는 플립 칩 반도체 패키지.
  4. 청구항 2 또는 청구항 3에 있어서,
    상기 빌드업층의 섬유 기재의 두께가 5~35㎛인 플립 칩 반도체 패키지.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 시일링 수지 조성물의 경화물의 유리 전이 온도가 60~130℃인 것을 특징으로 하는 플립 칩 반도체 패키지.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 시일링 수지 조성물이, 적어도 1종의 에폭시 수지를 포함하고, 경화제, 실란커플링제, 및 무기 충전재를 더 함유한 시일링 수지 조성물인 것을 특징으로 하는 플립 칩 반도체 패키지.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 시일링 수지 조성물의 점도를, 50Pa·sec 이하(25℃)로 하는 것을 특징으로 하는 플립 칩 반도체 패키지.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 코어층의 유리 전이 온도가 160~270℃, 25℃에서 75℃ 사이의 면방향의 선팽창 계수가 10~20ppm/℃인 것을 특징으로 하는 플립 칩 반도체 패키지.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 코어층의 두께는 500㎛ 이하인 것을 특징으로 하는 플립 칩 반도체 패키지.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 코어층이, 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지 중, 적어도 일종 또는 복수종을 포함하는 수지 조성물과 섬유 기재로 이루어지는 플립 칩 반도체 패키지.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 빌드업층이, 에폭시 수지, 페놀 수지, 시아네이트 수지, 트리아진 수지, 비스말레이미드 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 벤조시클로부텐 수지 중, 적어도 일종 또는 복수종을 포함하는 수지 조성물로 이루어지는 플립 칩 반도체 패키지.
  12. 청구항 1 내지 청구항 11 중 어느 한 항에 기재된 플립 칩 반도체 패키지에 이용되는 것을 특징으로 하는 코어층 재료.
  13. 청구항 1 내지 청구항 11 중 어느 한 항에 기재된 플립 칩 반도체 패키지에 이용되는 것을 특징으로 하는 빌드업층 재료.
  14. 청구항 1 내지 청구항 11 중 어느 한 항에 기재된 플립 칩 반도체 패키지에 이용되는 것을 특징으로 하는 시일링 수지 조성물.
KR1020097011301A 2006-12-05 2007-12-05 반도체 패키지, 코어층 재료, 빌드업층 재료 및 시일링 수지 조성물 KR101464008B1 (ko)

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KR1020097011301A KR101464008B1 (ko) 2006-12-05 2007-12-05 반도체 패키지, 코어층 재료, 빌드업층 재료 및 시일링 수지 조성물

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190045186A (ko) * 2016-09-06 2019-05-02 파나소닉 아이피 매니지먼트 가부시키가이샤 프린트 배선판, 프린트 회로판, 프리프레그

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5513840B2 (ja) * 2009-10-22 2014-06-04 電気化学工業株式会社 絶縁シート、回路基板及び絶縁シートの製造方法
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
JP2011184650A (ja) * 2010-03-11 2011-09-22 Nitto Denko Corp 電子部品封止用樹脂組成物およびそれを用いた電子部品装置
DE102010039728A1 (de) * 2010-08-25 2012-03-01 Robert Bosch Gmbh Verfahren zur Herstellung einer elektrischen Schaltung und elektrischen Schaltung
KR101767381B1 (ko) * 2010-12-30 2017-08-11 삼성전자 주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
WO2012096277A1 (ja) * 2011-01-12 2012-07-19 株式会社村田製作所 樹脂封止型モジュール
TWI540590B (zh) * 2011-05-31 2016-07-01 住友電木股份有限公司 半導體裝置
WO2013095363A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Microelectronic package and stacked microelectronic assembly and computing system containing same
US9445496B2 (en) 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
JP6320239B2 (ja) * 2013-09-24 2018-05-09 日東電工株式会社 半導体チップ封止用熱硬化性樹脂シート及び半導体パッケージの製造方法
US9641163B2 (en) * 2014-05-28 2017-05-02 Cree, Inc. Bandwidth limiting methods for GaN power transistors
CN105331053B (zh) * 2014-07-22 2017-12-05 广东生益科技股份有限公司 一种无卤树脂组合物以及使用它的预浸料和印制电路用层压板
JP6428101B2 (ja) * 2014-09-26 2018-11-28 住友電気工業株式会社 光ファイバ心線及び光ファイバテープ心線
JP6566417B2 (ja) * 2015-06-18 2019-08-28 日東電工株式会社 光導波路形成用感光性エポキシ樹脂組成物および光導波路形成用感光性フィルム、ならびにそれを用いた光導波路、光・電気伝送用混載フレキシブルプリント配線板
US9871016B2 (en) 2015-07-29 2018-01-16 Samsung Electronics Co., Ltd. Semiconductor package
CN109564903B (zh) * 2016-08-10 2022-11-15 松下知识产权经营株式会社 密封用丙烯酸类组合物、片材、层叠片、固化物、半导体装置及半导体装置的制造方法
US10224298B2 (en) * 2016-09-02 2019-03-05 Advanced Semiconductor Engineering, Inc. Semiconductor package device having glass transition temperature greater than binding layer temperature
JP6934637B2 (ja) * 2017-06-08 2021-09-15 パナソニックIpマネジメント株式会社 樹脂組成物、プリプレグ、金属張積層板、プリント配線板、及び金属張積層板の製造方法
JP6991014B2 (ja) * 2017-08-29 2022-01-12 キオクシア株式会社 半導体装置
CN109192720B (zh) * 2018-08-14 2020-10-30 苏州德林泰精工科技有限公司 一种基于树脂垫片的阶梯式堆叠芯片封装结构及加工工艺
CN109880563A (zh) * 2018-12-29 2019-06-14 广西大学 一种红木加工用环氧树脂胶粘剂及其制备方法
EP3969497A1 (en) * 2019-05-15 2022-03-23 A.W. Chesterton Company High temperature protective coating
CN111712062B (zh) * 2020-06-30 2021-09-28 生益电子股份有限公司 一种芯片与pcb的焊接方法
CN112029241A (zh) * 2020-08-26 2020-12-04 中国航空工业集团公司济南特种结构研究所 一种低介电耐高温苯并环丁烯树脂复合材料的制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869553A (en) 1995-12-22 1999-02-09 Sumitomo Bakelite Company Limited Epoxy resin composition comprising red phosphorus
US6317333B1 (en) * 1997-08-28 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Package construction of semiconductor device
JP2000204131A (ja) * 1999-01-08 2000-07-25 Sumikin Chemical Co Ltd フェノ―ル系重合体組成物
JP2002076202A (ja) * 2000-08-31 2002-03-15 Keihin Corp 半導体装置の実装構造および実装方法
JP2002076201A (ja) * 2000-08-31 2002-03-15 Keihin Corp 半導体装置の実装構造および実装方法
JP2002327035A (ja) * 2001-02-28 2002-11-15 Sumikin Chemical Co Ltd フェノール系重合体、その製造方法及びそれを用いたエポキシ樹脂用硬化剤、半導体封止用エポキシ樹脂組成物ならびに半導体装置
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
US7038142B2 (en) * 2002-01-24 2006-05-02 Fujitsu Limited Circuit board and method for fabricating the same, and electronic device
JP3794349B2 (ja) 2002-06-25 2006-07-05 松下電工株式会社 封止用液状エポキシ樹脂組成物及び半導体装置
JP2005191243A (ja) 2003-12-25 2005-07-14 Ngk Spark Plug Co Ltd ビルドアップ多層配線基板
US7148577B2 (en) * 2003-12-31 2006-12-12 Intel Corporation Materials for electronic devices
US20070169886A1 (en) * 2004-03-04 2007-07-26 Toray Industries, Inc. Heat-resistant resin laminated film, multilayer film with metal layer including same and semiconductor device
JP2005268259A (ja) * 2004-03-16 2005-09-29 Kyocera Corp 多層配線基板
JP2005340686A (ja) * 2004-05-31 2005-12-08 Fujitsu Ltd 積層基板及びその製造方法、かかる積層基板を有する電子機器
JP4449608B2 (ja) * 2004-07-09 2010-04-14 凸版印刷株式会社 半導体装置
US7218007B2 (en) * 2004-09-28 2007-05-15 Intel Corporation Underfill material to reduce ball limiting metallurgy delamination and cracking potential in semiconductor devices
CN100479124C (zh) 2005-03-14 2009-04-15 住友电木株式会社 半导体装置
JP4534062B2 (ja) * 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
US7170159B1 (en) * 2005-07-07 2007-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Low CTE substrates for use with low-k flip-chip package devices
US7585702B1 (en) * 2005-11-08 2009-09-08 Altera Corporation Structure and assembly procedure for low stress thin die flip chip packages designed for low-K Si and thin core substrate
JP4372749B2 (ja) * 2005-12-22 2009-11-25 株式会社ルネサステクノロジ 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190045186A (ko) * 2016-09-06 2019-05-02 파나소닉 아이피 매니지먼트 가부시키가이샤 프린트 배선판, 프린트 회로판, 프리프레그
US11114354B2 (en) 2016-09-06 2021-09-07 Panasonic Intellectual Property Management Co., Ltd. Printed wiring board, printed circuit board, prepreg

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