KR20090084737A - 반도체 처리용 성막 방법 및 성막 장치와, 컴퓨터로 판독 가능한 매체 - Google Patents

반도체 처리용 성막 방법 및 성막 장치와, 컴퓨터로 판독 가능한 매체 Download PDF

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도쿄엘렉트론가부시키가이샤
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Abstract

디이소프로필아미노실란 가스를 구비하는 제1 처리 가스와 산화 가스 또는 질화 가스를 구비하는 제2 처리 가스를 선택적으로 공급 가능한 처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 함유 절연막을 형성한다. 이로 인해, 제1 및 제2 공정을 교대로 구비하는 사이클을 복수회 반복한다. 제1 공정은, 제1 처리 가스의 공급을 행하여, 피처리 기판의 표면에 실리콘을 포함하는 흡착층을 형성한다. 제2 공정은, 제2 처리 가스의 공급을 행하여, 피처리 기판의 표면 상의 흡착층을 산화 또는 질화한다. 제2 공정은, 제2 처리 가스를 여기 기구에 의해 여기한 상태에서 처리 영역에 공급하는 여기 기간을 구비한다.
피처리 기판, 흡착층, 실리콘 함유 절연막, 처리 가스, 반도체 웨이퍼

Description

반도체 처리용 성막 방법 및 성막 장치와, 컴퓨터로 판독 가능한 매체{FILM FORMATION METHOD AND APPARATUS FOR SEMICONDUCTOR PROCESS, AND COMPUTER READABLE MEDIUM}
본 발명은 반도체 처리에 있어서 반도체 웨이퍼 등의 피처리 기판 상에 실리콘 함유 절연막을 형성하는 성막 방법 및 장치에 관한 것이다. 여기서, 반도체 처리라 함은, 웨이퍼나 LCD(Liquid Crystal Display)와 같은 FPD(Flat Panel Display)용의 유리 기판 등의 피처리 기판 상에 반도체층, 절연층, 도전층 등을 소정의 패턴으로 형성함으로써, 상기 피처리 기판 상에 반도체 디바이스나, 반도체 디바이스에 접속되는 배선, 전극 등을 포함하는 구조물을 제조하기 위해 실시되는 다양한 처리를 의미한다.
최근, 반도체 집적 회로의 가일층의 고집적화 및 고해상도의 요구에 따라서, 반도체 디바이스의 제조 공정에 있어서의 열이력을 경감하고, 디바이스의 특성을 향상시키는 것이 요망되고 있다. 종형의 처리 장치에 있어서도, 이러한 요구에 따른 반도체 처리 방법의 개량이 이루어지는 것이 요망되고 있다. 예를 들어, CVD 처리에 있어서도, 원료 가스 등을 간헐적으로 공급하면서 원자 혹은 분자 레벨의 두께의 층을, 1층 혹은 수층씩 반복하여 성막하는 방법이 채용된다. 이러한 성막 방법은, 일반적으로는 ALD(Atomic layer Deposition) 혹은 MLD(Molecular Layer Deposition)라 칭해지고, 이에 의해 웨이퍼를 그다지 고온에 노출시키지 않아도 목적으로 하는 처리를 행하는 것이 가능해진다. 또한, ALD 혹은 MLD에 의한 성막은 스텝 커버리지가 양호하기 때문에, 디바이스의 미세화에 따라서, 좁아져 있는 반도체 디바이스 내의 오목부, 예를 들어 게이트간 갭을 메우는 데 적합하다. 예를 들어, 일본 특허 출원 공개 제2004-281853호 공보(특허 문헌 1)는, ALD법을 이용하여 300 ℃ 내지 600 ℃의 저온에서 실리콘 질화막을 성막하는 방법을 개시한다.
본 발명은 저온하에서 양질의 실리콘 함유 절연막을 형성할 수 있는 반도체 처리용 성막 방법 및 장치를 제공하는 것을 목적으로 한다.
본 발명의 제1 시점은, 디이소프로필아미노실란 가스를 구비하는 제1 처리 가스와 산화 가스 또는 질화 가스를 구비하는 제2 처리 가스를 선택적으로 공급 가능한 처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 함유 절연막을 형성하는 반도체 처리용 성막 방법이며, 상기 처리 영역에 대한 상기 제1 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제2 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면에 실리콘을 포함하는 흡착층을 형성하는 제1 공정과, 상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면 상의 상기 흡착층을 산화 또는 질화하는 제2 공정을 교대로 구비하는 사이클을 복수회 반복하여, 상기 사이클마다 형성되는 박막을 적층함으로써 소정의 두께를 갖는 상기 실리콘 함유 절연막을 형성하고, 상기 제2 공정은, 상기 제2 처리 가스를 여기 기구에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비한다.
본 발명의 제2 시점은, 실리콘 함유 절연막을 형성하는 반도체 처리용 성막 장치이며, 피처리 기판을 수납하는 처리 영역을 갖는 반응실과, 상기 처리 영역 내 에서 상기 피처리 기판을 지지하는 지지 부재와, 상기 처리 영역 내의 상기 피처리 기판을 가열하는 히터와, 상기 처리 영역 내를 배기하는 배기계와, 상기 처리 영역에 디이소프로필아미노실란 가스를 구비하는 제1 처리 가스를 공급하는 제1 처리 가스 공급계와, 상기 처리 영역에 산화 가스 또는 질화 가스를 구비하는 제2 처리 가스를 공급하는 제2 처리 가스 공급계와, 상기 처리 영역에 공급되는 상기 제2 처리 가스를 여기하는 여기 기구와, 상기 장치의 동작을 제어하는 제어부를 구비하고, 상기 제어부는 상기 피처리 기판 상에 CVD에 의해 실리콘 함유 절연막을 형성하기 위해, 상기 처리 영역에 대한 상기 제1 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제2 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면에 실리콘을 포함하는 흡착층을 형성하는 제1 공정과, 상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면 상의 상기 흡착층을 산화 또는 질화하는 제2 공정을 교대로 구비하는 사이클을 복수회 반복하여, 상기 사이클마다 형성되는 박막을 적층함으로써 소정의 두께를 갖는 상기 실리콘 함유 절연막을 형성하도록 미리 설정되고, 상기 제2 공정은, 상기 제2 처리 가스를 상기 여기 기구에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비한다.
본 발명의 제3 시점은, 프로세서 상에서 실행하기 위한 프로그램 지령을 포함하는 컴퓨터로 판독 가능한 매체이며, 상기 프로그램 지령은, 프로세서에 의해 실행될 때, 디이소프로필아미노실란 가스를 구비하는 제1 처리 가스와 산화 가스 또는 질화 가스를 구비하는 제2 처리 가스를 선택적으로 공급 가능한 처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 함유 절연막을 형성하는 반도체 처리용 성막 장치를 제어하여, 상기 처리 영역에 대한 상기 제1 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제2 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면에 실리콘을 포함하는 흡착층을 형성하는 제1 공정과, 상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면 상의 상기 흡착층을 산화 또는 질화하는 제2 공정을 교대로 구비하는 사이클을 복수회 반복하여, 상기 사이클마다 형성되는 박막을 적층함으로써 소정의 두께를 갖는 상기 실리콘 함유 절연막을 형성하고, 상기 제2 공정은, 상기 제2 처리 가스를 여기 기구에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비한다.
본 발명의 추가 목적 및 이점들은 다음의 상세한 설명에 개시될 것이며, 부분적으로는 상세한 설명으로부터 명백할 것이고 또는 본 발명의 실시에 의해 학습될 수도 있다. 본 발명의 목적 및 이점들은 특별히 이후에 지시되는 수단들 및 조합들에 의해 인식되고 얻어질 수도 있다.
본 명세서에 합체되고 일부로 구성되는 첨부 도면들은 본 발명의 실시예들을 나타내고 있고, 상기한 일반적인 설명과 함께 하기되는 실시예들의 상세한 설명은 본 발명의 원리들을 설명하는 것으로 제공된다.
본 발명에 따르면, 저온하에서 양질의 실리콘 함유 절연막을 형성할 수 있는 반도체 처리용 성막 방법 및 장치를 제공할 수 있다.
본 발명자들은, 본 발명의 개발 과정에서, 반도체 처리에 있어서 CVD에 의해 실리콘 산화막을 형성하는 방법에 관한 종래 기술의 문제점에 대해 연구하였다. 그 결과, 본 발명자들은 이하에 서술하는 바와 같은 지견을 얻었다.
종래의 실리콘 산화막을 형성하는 방법의 경우, 일반적으로 처리 온도를 저하시키면 성막률이 저하되거나 혹은 실리콘 산화막의 막질이 저하된다고 하는 문제가 발생한다. 성막률은 처리의 스루풋을 결정하는 중요한 요소이며, 또한 실리콘 산화막의 막질은 디바이스의 미세화에 따라서 박막화됨으로써, 점점 신중을 기하는 요소로 되어 있다. 예를 들어, 게이트 산화막이 얇은 실리콘 산화막으로 형성된 경우, 막질이 양호하지 않으면 누설 전류가 증대될 우려가 있다. 이러한 이유로부터, 상술한 바와 같은 실리콘 소스 가스를 사용한 경우, 가령 ALD 혹은 MLD법을 이용해도 전술한 특허 문헌 1에 기재되는 바와 같이, 처리 온도는 300 ℃ 이상으로 설정하는 것이 필요해진다.
그러나 실리콘 산화막의 형성에 있어서는, 더욱 저온하에서 성막을 행하는 것이 요구되고 있다. 또한, 형성되는 실리콘 산화막의 가일층의 막질의 향상이 요구되고 있다. 이로 인해, 더욱 저온하에서, 더욱 양질인 실리콘 산화막을 형성할 수 있는 방법이 필요해진다.
이러한 관점을 기초로 한 본 발명자들의 연구에 의해, 실리콘 소스 가스로서 1가의 아미노실란 가스인 디이소프로필아미노실란 가스(DIPAS)를 사용한 경우, ALD 혹은 MLD법을 이용하면, 처리 온도를 종래보다도 상당히 낮은 온도로 설정해도 소정의 성막률을 유지하는 한편, 양질의 실리콘 산화막을 형성할 수 있는 것이 발견되었다. 따라서, 반도체 디바이스의 제조 공정에 있어서의 열이력을 더욱 경감시켜, 디바이스의 특성을 향상시키는 것이 가능해진다.
이하에, 이러한 지견을 기초로 하여 구성된 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 또한, 이하의 설명에 있어서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일한 부호를 붙이고, 중복 설명은 필요한 경우에만 행한다.
도1은 본 발명의 제1 실시 형태에 관한 성막 장치(종형 플라즈마 CVD 장치)를 도시하는 단면도이다. 도2는 도1에 도시한 장치의 일부를 도시하는 횡단 평면도이다. 이 성막 장치(1)는 실리콘 소스 가스로서 DIPAS 가스를 구비하는 제1 처리 가스와, 산화 가스인 산소(O2) 가스를 구비하는 제2 처리 가스를 선택적으로 공급 가능한 처리 영역을 구비한다. 성막 장치(1)는, 이러한 처리 영역 내에서 피처리 기판 상에 ALD 혹은 MLD에 의해 실리콘 산화막을 형성하도록 구성된다.
도1에 도시하는 바와 같이, 성막 장치(1)는 길이 방향이 수직 방향을 향한 천장이 있는 대략 원통 형상의 반응관(반응실)(2)을 갖는다. 반응관(2)은 내열 및 내부식성이 우수한 재료, 예를 들어 석영에 의해 형성된다. 반응관(2) 내에, 간격을 두고 적층된 복수의 반도체 웨이퍼(피처리 기판)를 수납하여 처리하는 처리 영 역(2a)을 내부로 규정한다.
반응관(2)의 일측방에는, 이 내부 분위기를 진공 배기하기 위해, 반응관(2)의 측벽을, 예를 들어 상하 방향으로 깎아냄으로써 형성한 가늘고 긴 배기구(3b)가 배치된다. 배기구(3b)에는, 이것을 덮도록 하여 석영으로 이루어지는 단면 역ㄷ자 형상으로 형성된 배기구 커버 부재(3a)가 용접에 의해 장착된다. 배기 커버 부재(3a)는 반응관(2)의 측벽을 따라 상방으로 연장되고, 반응관(2)의 상방에 가스 출구(4)가 형성된다. 가스 출구(4)에는 기밀한 배기관을 통해 배기부(GE)가 접속된다. 배기부(GE)에는 밸브, 진공 배기 펌프(도1에 도시하지 않음, 도3에 부호 127로 지시) 등의 압력 조정 기구가 배치된다. 배기부(GE)에 의해, 반응관(2) 내의 분위기가 배출되는 동시에, 소정의 압력(진공도)으로 설정 가능해진다.
반응관(2)의 하방에는, 덮개(5)가 배치된다. 덮개(5)는 내열 및 내부식성이 우수한 재료, 예를 들어 석영에 의해 형성된다. 덮개(5)는 후술하는 보트 엘리베이터(도1에 도시하지 않음, 도3에 부호 128로 지시)에 의해 상하 이동 가능하게 구성된다. 보트 엘리베이터에 의해 덮개(5)가 상승하면, 반응관(2)의 하방측[노구(爐口) 부분]이 폐쇄된다. 보트 엘리베이터에 의해 덮개(5)가 하강하면, 반응관(2)의 하방측(노구 부분)이 개구된다.
덮개(5) 상에는, 예를 들어 석영에 의해 형성되는 웨이퍼 보트(6)가 적재된다. 웨이퍼 보트(6)는, 반도체 웨이퍼(W)가 수직 방향으로 소정의 간격을 두고 복수매 수용 가능하게 구성된다. 또한, 덮개(5)의 상부에, 반응관(2)의 노구 부분으로부터 반응관(2) 내의 온도가 저하되는 것을 방지하는 보온통을 배치할 수 있다. 또한, 웨이퍼(W)를 수용하는 웨이퍼 보트(6)를 회전 가능하게 적재하는 회전 테이블을 설치하고, 이 위에 웨이퍼 보트(6)를 적재해도 좋다. 이 경우, 웨이퍼 보트(6)에 수용된 웨이퍼(W)를 균일한 온도로 제어하기 쉬워진다.
반응관(2)의 주위에는, 반응관(2)을 둘러싸도록 온도 조정 기구, 예를 들어 저항 발열체로 이루어지는 히터(7)가 내면에 장착된 단열 커버(71)가 배치된다. 이 히터(7)에 의해 반응관(2)의 내부의 처리 영역(2a)이 소정의 온도로 승온(가열)되고, 이 결과 웨이퍼(W)가 소정의 온도로 가열된다.
반응관(2)의 하단부 근방의 측면에는 반응관(2) 내에 처리 가스[예를 들어, 산화 가스, 실리콘 소스 가스, 불활성 가스(희석용, 퍼지용, 혹은 압력 제어용)]를 도입하는 가스 분산 노즐(8, 9) 및 가스 노즐(16)이 삽입 관통된다. 가스 분산 노즐(8, 9) 및 가스 노즐(16)은 매스 플로우 컨트롤(MFC) 등(도시하지 않음)을 통해 처리 가스 공급부(GS)에 접속된다. 처리 가스 공급부(GS)는 이하와 같은 실리콘 소스 가스를 구비하는 제1 처리 가스와, 산화 가스를 구비하는 제2 처리 가스를 조제하기 위한 반응성 가스의 각각의 가스원과, 불활성 가스로서 사용되는 질소(N2) 가스의 가스원을 포함한다.
즉, 본 실시 형태에 있어서, 웨이퍼(W) 상에 실리콘 산화막(프로덕트막)을 ALD 혹은 MLD에 의해 형성하기 위해, 제1 처리 가스에 있어서 실리콘 소스 가스로서 디이소프로필아미노실란(DIPAS) 가스가 사용되고, 제2 처리 가스에 있어서 산화 가스로서 산소 가스가 사용된다. 제1 및 제2 처리 가스에는, 필요에 따라서 적당 한 양의 캐리어 가스(N2 가스 등의 희석 가스)가 혼합되는 경우가 있지만, 이하에서는 설명을 용이하게 하기 위해, 캐리어 가스에 대해서는 필요한 경우에만 언급한다.
가스 분산 노즐(8)은 O2 가스 및 N2 가스의 가스원에 접속되고, 가스 분산 노즐(9)은 DIPAS 가스 및 N2 가스의 가스원에 접속되고, 가스 노즐(16)은 N2 가스의 가스원에 접속된다. 이들 가스원은 처리 가스 공급부(GS) 내에 배치된다.
각 가스 분산 노즐(8, 9)은 반응관(2)의 측벽을 내측으로 관통하여 상방향으로 굴곡되어 연장되는 석영관으로 이루어진다(도1 참조). 각 가스 분산 노즐(8, 9)에는, 그 길이 방향(상하 방향)을 따라 또한 웨이퍼 보트(6) 상의 웨이퍼(W)의 전체에 걸치도록 복수의 가스 분사 구멍이 소정의 간격을 두고 형성된다. 가스 분사 구멍은 웨이퍼 보트(6) 상의 복수의 웨이퍼(W)에 대해 평행한 가스류를 형성하도록, 수평 방향으로 대략 균일하게, 대응의 처리 가스를 각각 공급한다. 한편, 불활성 가스 전용의 가스 노즐(16)은 반응관(2)의 측벽을 관통하여 설치한 짧은 가스 노즐로 이루어진다.
반응관(2)의 측벽의 일부에는, 그 높이 방향을 따라 플라즈마 생성부(10)가 배치된다. 플라즈마 생성부(10)는 반응관(2)의 측벽을 상하 방향을 따라 소정의 폭으로 깎아냄으로써 형성한 상하로 가늘고 긴 개구(10b)를 갖는다. 개구(10b)는 반응관(2)의 외벽에 기밀하게 용접 접합된 석영제의 커버(10a)에 의해 덮인다. 커버(10a)는 반응관(2)의 외측으로 돌출되도록 단면 오목부 형상을 이루고, 또한 상 하로 가늘고 긴 형상을 갖는다.
이 구성에 의해, 반응관(2)의 측벽으로부터 돌출되고 또한 일측이 반응관(2) 내에 개구되는 플라즈마 생성부(10)가 형성된다. 즉, 플라즈마 생성부(10)의 내부 공간은, 반응관(2) 내의 처리 공간에 연통된다. 개구(10b)는 웨이퍼 보트(6)에 보유 지지되는 모든 웨이퍼(W)를 높이 방향에 있어서 커버할 수 있도록 상하 방향으로 충분히 길게 형성된다.
커버(10a)의 양 측벽의 외측면에는, 그 길이 방향(상하 방향)을 따라 서로 대향하도록 하여 가늘고 긴 한 쌍의 전극(11)이 배치된다. 전극(11)에는 플라즈마 발생용의 고주파 전원(11a)이 급전 라인을 통해 접속된다. 전극(11)에, 예를 들어 13.56 ㎒의 고주파 전압을 인가함으로써, 한 쌍의 전극(11) 사이에 플라즈마를 여기하기 위한 고주파 전계가 형성된다. 또한, 고주파 전압의 주파수는 13.56 ㎒에 한정되지 않고, 다른 주파수, 예를 들어 400 ㎑ 등을 이용해도 좋다.
제2 처리 가스의 가스 분산 노즐(8)은 웨이퍼 보트(6) 상의 최하 레벨의 웨이퍼(W)보다도 아래의 위치에서, 반응관(2)의 반경 방향 외측으로 굴곡된다. 그 후, 가스 분산 노즐(8)은 플라즈마 생성부(10) 내의 가장 안쪽[반응관(2)의 중심으로부터 가장 이격된 부분]의 위치에서 수직으로 기립한다. 가스 분산 노즐(8)은, 도2에도 도시하는 바와 같이 한 쌍의 대향하는 전극(11)에 끼워진 영역(고주파 전계가 가장 강한 위치), 즉 주된 플라즈마가 실제로 발생하는 플라즈마 발생 영역보다도 외측으로 이격된 위치에 설치된다. 가스 분산 노즐(8)의 가스 분사 구멍으로 부터 분사된 O2 가스를 구비하는 제2 처리 가스는, 플라즈마 발생 영역을 향해 분사되고, 여기서 여기(분해 혹은 활성화)되고, 산소 원자를 포함하는 래디컬(O*, O2 *)을 포함하는 상태에서 웨이퍼 보트(6) 상의 웨이퍼(W)에 공급된다(기호「*」는 래디컬인 것을 나타냄).
플라즈마 생성부(10)의 개구(10b)의 외측 근방, 즉 개구(10b)의 외측[반응관(2) 내]의 한쪽측에 제1 처리 가스의 가스 분산 노즐(9)이 수직으로 기립시켜 배치된다. 가스 분산 노즐(9)에 형성된 가스 분사 구멍으로부터 반응관(2)의 중심 방향을 향해 DIPAS 가스를 구비하는 제1 처리 가스가 분사된다. 따라서, 가스 분산 노즐(9)로부터 공급되는 제1 처리 가스는, 플라즈마 생성부(10)에 의해 플라즈마 여기(활성화)되지 않는다.
또한, 반응관(2) 내에는 반응관(2) 내의 온도를 측정하는, 예를 들어 열전대로 이루어지는 온도 센서(122) 및 반응관(2) 내의 압력을 측정하는 압력계(도1에 도시하지 않음, 도3에 부호 123으로 지시)가 복수개 배치된다.
또한, 성막 장치(1)는 장치 각 부의 제어를 행하는 제어부(100)를 갖는다. 도3은 제어부(100)의 구성을 도시하는 도면이다. 도3에 도시하는 바와 같이, 제어부(100)에는 조작 패널(121), 온도 센서(군)(122), 압력계(군)(123), 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126), 진공 펌프(127), 보트 엘리베이터(128), 플라즈마 제어부(129) 등이 접속된다.
조작 패널(121)은 표시 화면과 조작 버튼을 구비하고, 작업자의 조작 지시를 제어부(100)에 전달하고, 또한 제어부(100)로부터의 다양한 정보를 표시 화면에 표시한다. 온도 센서(군)(122)는 반응관(2), 배기관 내 등의 각 부의 온도를 측정하고, 그 측정값을 제어부(100)에 통지한다. 압력계(군)(123)는 반응관(2), 배기관 내 등의 각 부의 압력을 측정하고, 측정치를 제어부(100)에 통지한다.
히터 컨트롤러(124)는 히터(7)를 개별적으로 제어하기 위한 것이다. 히터 컨트롤러(124)는 제어부(100)로부터의 지시에 응답하여, 이들 히터에 통전하여 이들을 가열한다. 히터 컨트롤러(124)는 또한 이들 히터의 소비 전력을 개별적으로 측정하여, 제어부(100)에 통지한다.
MFC 제어부(125)는 가스 분산 노즐(8, 9), 가스 노즐(16) 등의 각 배관에 배치된 MFC(도시하지 않음)를 제어한다. MFC 제어부(125)는 각 MFC를 흐르는 가스의 유량을 제어부(100)로부터 지시된 양으로 제어한다. MFC 제어부(125)는 또한 MFC에 실제로 흐른 가스의 유량을 측정하여, 제어부(100)에 통지한다.
밸브 제어부(126)는 각 배관에 배치되고, 각 배관에 배치된 밸브의 개방도를 제어부(100)로부터 지시된 값으로 제어한다. 진공 펌프(127)는 배기관에 접속되고, 반응관(2) 내의 가스를 배기한다.
보트 엘리베이터(128)는 덮개(5)를 상승시킴으로써, 웨이퍼 보트(6)[웨이퍼(W)]를 반응관(2) 내에 로드한다. 보트 엘리베이터(128)는 또한 덮개(5)를 하강시킴으로써, 웨이퍼 보트(6)[웨이퍼(W)]를 반응관(2) 내로부터 언로드한다.
플라즈마 제어부(129)는 제어부(100)로부터의 지시에 응답하여, 플라즈마 생성부(10)를 제어하고, 플라즈마 생성부(10) 내에 공급된 산소 가스를 활성화하여 산소 래디컬을 생성시킨다.
제어부(100)는 레시피 기억부(111)와, ROM(112)과, RAM(113)과, I/O 포트(114)와, CPU(115)를 포함한다. 이들은 버스(116)에 의해 상호 접속되고, 버스(116)를 통해 각 부의 사이에서 정보가 전달된다.
레시피 기억부(111)에는 셋업용 레시피와 복수의 프로세스용 레시피가 기억된다. 성막 장치(1)의 제조 당초는, 셋업용 레시피만이 저장된다. 셋업용 레시피는 각 성막 장치에 따른 열모델 등을 생성할 때에 실행되는 것이다. 프로세스용 레시피는, 사용자가 실제로 행하는 열처리(프로세스)마다 준비되는 레시피이다. 프로세스용 레시피는, 반응관(2)으로의 웨이퍼(W)의 로드로부터, 처리된 웨이퍼(W)를 언로드할 때까지의 각 부의 온도의 변화, 반응관(2) 내의 압력 변화, 처리 가스의 공급의 개시 및 정지의 타이밍과 공급량 등을 규정한다.
ROM(112)은 EEPROM, 플래시 메모리, 하드디스크 등으로 구성되고, CPU(115)의 동작 프로그램 등을 기억하는 기록 매체이다. RAM(113)은 CPU(115)의 작업 영역 등으로서 기능한다.
I/O 포트(114)는 조작 패널(121), 온도 센서(122), 압력계(123), 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126), 진공 펌프(127), 보트 엘리베이터(128), 플라즈마 제어부(129) 등에 접속되고, 데이터나 신호의 입출력을 제어한다.
CPU(Central Processing Unit)(115)는 제어부(100)의 중추를 구성한다. CPU(115)는 ROM(112)에 기억된 제어 프로그램을 실행하고, 조작 패널(121)로부터의 지시에 따라서, 레시피 기억부(111)에 기억되는 레시피(프로세스용 레시피)를 따라 성막 장치(1)의 동작을 제어한다. 즉, CPU(115)는 온도 센서(군)(122), 압력계(군)(123), MFC 제어부(125) 등에 반응관(2), 배기관 내의 각 부의 온도, 압력, 유량 등을 측정시킨다. 또한, CPU(115)는 이 측정 데이터를 기초로 하여 히터 컨트롤러(124), MFC 제어부(125), 밸브 제어부(126), 진공 펌프(127) 등에 제어 신호 등을 출력하고, 상기 각 부가 프로세스용 레시피에 따르도록 제어한다.
다음에, 도1에 도시하는 장치를 이용하여 제어부(100)의 제어하에서 행해지는 성막 방법(이른바 ALD 혹은 MLD 성막)에 대해 설명한다. 이 성막 방법에서는, 플라즈마 CVD에 의해 반도체(Si) 웨이퍼(W) 상에 실리콘 산화막을 형성한다. 이로 인해, 웨이퍼(W)를 수납한 처리 영역(2a)에 실리콘 소스 가스로서 DIPAS 가스를 구비하는 제1 처리 가스와, 산화 가스인 산소(O2) 가스를 구비하는 제2 처리 가스를 선택적으로 공급한다. 도4는 본 발명의 실시 형태에 관한 성막 처리의 레시피를 나타내는 타이밍 차트이다.
또한, 이하의 설명에 있어서, 성막 장치(1)를 구성하는 각 부의 동작은, 제어부(100)[CPU(115)]에 의해 제어된다. 각 처리에 있어서의 처리 영역(2a)의 온도, 압력, 가스의 유량 등은, 전술한 바와 같이 제어부(100)[CPU(115)]가, 히터 컨트롤러(124)[히터(7)], MFC 제어부(125)[가스 분산 노즐(8, 9), 가스 노즐(16)], 밸브 제어부(126), 진공 펌프(127), 플라즈마 제어부(129)[플라즈마 생성부(10)] 등을 제어함으로써, 도4에 나타내는 레시피에 따른 조건이 된다.
우선, 다수매, 예를 들어 50 내지 100매의 300 ㎜ 사이즈의 웨이퍼(W)를 보유 지지한 상온의 웨이퍼 보트(6)를, 소정의 온도로 설정된 반응관(2) 내의 처리 영역(2a)에 로드하고, 반응관(2)을 밀폐한다. 다음에, 반응관(2) 내를 진공화하여 소정의 처리 압력으로 유지한다. 다음에, 웨이퍼 보트(6)를 회전시키면서, 제1 및 제2 처리 가스를 각각 유량 제어하면서 가스 분산 노즐(9, 8)로부터 간헐적으로 공급한다.
개략적으로는, 우선 DIPAS 가스를 구비하는 제1 처리 가스가 가스 분산 노즐(9)의 가스 분사 구멍으로부터, 웨이퍼 보트(6) 상의 복수의 웨이퍼(W)에 대해 평행한 가스류를 형성하도록 공급된다. 이 동안에, DIPAS 가스의 분자 혹은, 그들의 분해에 의해 발생한 분해 생성물의 분자 혹은 원자가 웨이퍼의 표면 상에 흡착되어 흡착층을 형성한다(흡착 스테이지).
다음에, O2 가스를 구비하는 제2 처리 가스가 가스 분산 노즐(8)의 가스 분사 구멍으로부터, 웨이퍼 보트(6) 상의 복수의 웨이퍼(W)에 대해 평행한 가스류를 형성하도록 공급된다. 제2 처리 가스는, 한 쌍의 전극(11) 사이의 플라즈마 발생 영역을 통과할 때에 선택적으로 여기되어 일부가 플라즈마화된다. 이때, O*, O2 * 등의 산소 래디컬(활성종)이 생성된다. 이들 래디컬은, 플라즈마 생성부(10)의 개구(10b)로부터 반응관(2)의 중심을 향해 유출되고, 웨이퍼(W) 상호간에 층류 상태로 공급된다. 웨이퍼(W) 상에 산소 래디컬이 공급되면, 웨이퍼(W) 상의 흡착층의 Si와 반응하고, 이에 의해 웨이퍼(W) 상에 실리콘 산화물의 박막이 형성된다(산화 스테이지).
도4에 나타내는 바와 같이, 본 실시 형태에 관한 성막 방법에 있어서는, 제1 내지 제4 공정(T1 내지 T4)을 교대로 반복함으로써 상기한 흡착 스테이지와 산화 스테이지를 교대로 반복한다. 즉, 제1 내지 제4 공정(T1 내지 T4)으로 이루어지는 사이클을 다수회, 예를 들어 100회 반복하여, 사이클마다 형성되는 실리콘 산화물의 박막을 적층함으로써 최종적인 두께의 실리콘 산화막이 얻어진다.
구체적으로는, 제1 공정(T1)에서는 처리 영역(2a)에 대한 DIPAS 가스의 공급을 행하는 한편, 처리 영역(2a)에 대한 O2 가스의 공급의 차단을 유지한다. 제2 공정(T2)에서는 처리 영역(2a)에 대한 DIPAS 가스 및 O2 가스의 공급의 차단을 유지한다. 제3 공정(T3)에서는, 처리 영역(2a)에 대한 O2 가스의 공급을 행하는 한편, 처리 영역(2a)에 대한 DIPAS 가스의 공급의 차단을 유지한다. 또한, 제3 공정(T3)에서는 RF 전원(11a)을 온(ON)하여 플라즈마 생성부(10)에서 O2 가스를 플라즈마화함으로써, O2 가스를 여기한 상태에서 처리 영역(2a)에 공급한다. 제4 공정(T4)에서는, 처리 영역(2a)에 대한 DIPAS 가스 및 O2 가스의 공급의 차단을 유지한다. 또한, 희석 혹은 퍼지 가스로서 사용되는 N2 가스는, 제1 내지 제4 공정(T1 내지 T4)에 걸쳐 계속적으로 공급된다.
제2 및 제4 공정(T2, T4)은 반응관(2) 내에 잔류하는 가스를 배제하는 퍼지 공정으로서 사용된다. 여기서 퍼지라 함은, N2 가스 등의 불활성을 흐르게 하면서 반응관(2) 내를 진공 배기하는 것, 혹은 모든 가스의 공급의 차단을 유지하여 반응관(2) 내를 진공 배기함으로써 반응관(2) 내의 잔류 가스를 제거하는 것을 의미한다. 또한, 제2 및 제4 공정(T2, T4)의 전반은 진공 배기만을 행하고, 후반은 진공 배기와 불활성 공급을 아울러 행하도록 해도 좋다. 또한, 제1 및 제3 공정(T1, T3)에 있어서, 제1 및 제2 처리 가스를 공급할 때에는 반응관(2) 내의 진공 배기를 정지할 수 있다. 그러나 제1 및 제2 처리 가스의 공급을, 반응관(2) 내를 진공 배기하면서 행하는 경우는, 제1 내지 제4 공정(T1 내지 T4) 전부에 걸쳐, 반응관(2) 내의 진공 배기를 계속시킬 수 있다.
또한, 성막 시퀀스상, 성막 처리 중, 처리 영역(2a)의 온도를 변화시키지 않는 것이 바람직하다. 이로 인해, 본 실시 형태에서는 상기 흡착 및 산화 스테이지에 걸쳐 처리 영역(2a)의 온도를 동일한 온도, 예를 들어 실온(예를 들어, 25 ℃)으로 설정하는 것이 바람직하다. 또한, 처리 영역(2a)의 배기도 상기 흡착 및 산화 스테이지에 걸쳐 계속하는 것이 바람직하다.
보다 구체적으로는, 흡착 스테이지에 있어서, 우선 도4의 (c)에 나타내는 바와 같이, 처리 영역(2a)에 소정량의 질소 가스를 공급하면서, 처리 영역(2a)을 소정의 온도, 예를 들어 도4의 (a)에 나타내는 바와 같이 실온(예를 들어, 25 ℃)으로 설정한다. 이 경우, 처리 영역(2a)을 실온으로 설정하므로, 처리 영역(2a)을 히터(7)에 의해 가열하지 않는다. 또한, 반응관(2) 내를 배기하고, 처리 영역(2a)을 소정의 압력, 예를 들어 도4의 (b)에 나타내는 바와 같이 66.5 ㎩(0.5 Torr)로 설정한다. 그리고 DIPAS 가스를 소정량, 예를 들어 도4의 (d)에 나타내는 바와 같 이 0.3 slm과, 도4의 (c)에 나타내는 바와 같이 소정량의 질소 가스를 처리 영역(2a)에 공급한다(T1 : 플로우 공정).
흡착 스테이지의 플로우 공정을, 1 내지 3초, 예를 들어 도4의 (h)에 나타내는 바와 같이 2초간 실시한 후, DIPAS 가스의 공급을 정지한다. 한편, 도4의 (c)에 나타내는 바와 같이, 소정량의 질소 가스는 가스 분산 노즐(9)로부터 처리 영역(2a)에 계속해서 공급한다. 그리고 반응관(2) 내를 배기하고, 이에 의해 처리 영역(2a)의 가스를 배출한다(T2 : 퍼지 공정).
다음에, 산화 스테이지에 있어서, 우선 도4의 (c)에 나타내는 바와 같이, 처리 영역(2a)에 소정량의 질소 가스를 공급하면서, 처리 영역(2a)을 소정의 온도, 예를 들어 도4의 (a)에 나타내는 바와 같이 실온(예를 들어, 25 ℃)으로 설정한다. 또한, 반응관(2) 내를 배기하고, 처리 영역(2a)을 소정의 압력, 예를 들어 도4의 (b)에 나타내는 바와 같이 66.5 ㎩(0.5 Torr)로 설정한다. 그리고 도4의 (g)에 도시하는 바와 같이, 전극(11) 사이에 500 W의 고주파 전력을 인가(RF : ON)한다. 이와 함께, 산소 가스를 소정량, 예를 들어 도4의 (e)에 나타내는 바와 같이 1 slm을 한 쌍의 전극(11) 사이[플라즈마 생성부(10) 내]에 공급한다. 한 쌍의 전극(11) 사이에 공급된 산소 가스는 플라즈마 여기(활성화)되고, 산소 원자를 포함하는 래디컬(O*, O2 *)을 생성한다. 이와 같이 생성된 산소 원자를 포함하는 래디컬이 플라즈마 생성부(10)로부터 처리 영역(2a)에 공급된다. 또한, 도4의 (c)에 나타내는 바와 같이, 가스 분산 노즐(9)로부터 처리 영역(2a)에 소정량의 질소 가스 를 공급한다(T3 : 플로우 공정).
이들 래디컬은, 플라즈마 생성부(10)의 개구(10b)로부터 반응관(2)의 중심을 향해 유출되고, 웨이퍼(W) 상호간에 층류 상태로 공급된다. 웨이퍼(W) 상에 산소 원자를 포함하는 래디컬이 공급되면, 웨이퍼(W) 상의 흡착층의 Si와 반응하고, 이에 의해 웨이퍼(W) 상에 실리콘 산화물의 박막이 형성된다.
산화 스테이지의 플로우 공정을, 5 내지 30초, 예를 들어 도4의 (h)에 나타내는 바와 같이 8초간 실시한 후, 산소 가스의 공급을 정지하는 동시에, 고주파 전력의 인가를 정지한다. 한편, 도4의 (c)에 나타내는 바와 같이, 소정량의 질소 가스는 가스 분산 노즐(9)로부터 처리 영역(2a)에 계속 공급한다. 그리고 반응관(2) 내를 배기하고, 이에 의해 처리 영역(2a)의 가스를 배출한다(T4 : 퍼지 공정).
이와 같이 하여, 흡착 및 산화 스테이지를 이 순서로 교대로 포함하는 사이클을 소정 횟수 반복한다. 각 사이클에 있어서, 웨이퍼(W)에 DIPAS를 공급하여 흡착층을 형성하고, 다음에 산소 원자를 포함하는 래디컬을 공급하여 흡착층을 산화함으로써 실리콘 산화막을 형성한다. 이에 의해, 효율적이고 또한 고품질의 상태로 실리콘 산화막을 형성할 수 있다.
웨이퍼(W) 상에 원하는 두께의 실리콘 산화막이 형성되면, 웨이퍼(W)를 언로드한다. 구체적으로는, 반응관(2)에 소정량의 질소 가스를 공급하여, 반응관(2)의 압력을 상압으로 복귀시킨다. 그리고 보트 엘리베이터(25)에 의해 덮개(18)를 하강시킴으로써, 웨이퍼(W)와 함께 웨이퍼 보트(6)가 반응관(2)으로부터 언로드된다.
도7a 내지 도7f는 실리콘 소스 가스로서 DIPAS 가스를 사용한 경우의 Si 웨 이퍼(W) 표면에 있어서의 반응을 모식적으로 나타내는 도면이다.
처리 영역(2a)에 공급된 DIPAS 가스는 처리 영역(2a)에서 가열되어 활성화되고, 도7a로부터 도7b에 나타내는 바와 같이 반도체 웨이퍼(W)의 표면에 실리콘을 포함하는 흡착층을 형성한다. 여기서, Si 웨이퍼(W) 표면에 존재하는 OH기는, 예를 들어 이미 퇴적된 SiO2막의 표면에 유래한다. 흡착층의 형성시, N(CH(CH3)2)2가 실리콘으로부터 분리되므로, 흡착층 중에 질소(N)가 포함되지 않는다. 또한, N(CH(CH3)2)2는 퍼지 공정에 의해 제거된다.
다음에, 퍼지 공정을 거쳐서 처리 영역(2a)에 산소 래디컬이 공급된다. 이에 의해, 도7c로부터 도7d에 나타내는 바와 같이, 웨이퍼(W) 상의 흡착층이 산화되어(흡착층의 H가 O로 치환되어), 웨이퍼(W) 상에 실리콘 산화막이 형성된다. 이와 같은 흡착과 산화를 포함하는 1사이클을 반복함으로써, 도7e로부터 도7f에 나타내는 바와 같이 실리콘 산화막이 적층된다.
상술한 바와 같이, 실리콘 소스 가스에 DIPAS라고 하는 1가의 아미노실란을 이용하고 있으므로, 형성되는 실리콘 산화막 중에 질소가 포함되기 어려워져 양질의 실리콘 산화막을 형성할 수 있다. 또한, 흡착층 형성시에 구조 장해가 발생하기 어려워 분자의 흡착을 방해하기 어렵기 때문에, 흡착 속도가 저하되지 않고 높은 성막률이 얻어진다. 또한, DIPAS는 열안정성이 우수하고, 유량 제어가 용이해지므로, 소스 공급에 종래의 방식을 사용할 수 있어 높은 범용성이 얻어진다.
성막 처리 중, 처리 영역(2a)의 온도(처리 온도)는 -32 ℃ 내지 700 ℃의 범 위 내의 온도로 설정한다. 처리 영역(2a)의 온도가 -32 ℃보다 낮아지면, 실리콘 소스 가스인 DIPAS를 공급할 수 없게 될 우려가 있다. 왜냐하면, DIPAS 가스 공급원에 접속된 처리 가스 공급관(9), MFC(125) 등의 압손을 고려하면, DIPAS의 실용적 증기압이 얻어지는 하한 온도는 -32 ℃이다. 또한, 처리 영역(2a)의 온도가 700 ℃보다 높아지면, 형성되는 실리콘 산화막의 막질이나 막 두께 균일성 등이 악화되어 버릴 우려가 있다.
이 온도는, 바람직하게는 실온 내지 500 ℃, 보다 바람직하게는 실온 내지 400 ℃, 더욱 바람직하게는 실온 내지 300 ℃로 설정한다. 이에 의해, 종래보다도 더욱 저온하에서 박막을 형성할 수 있다고 하는 특징(기능)을 발휘할 수 있다.
DIPAS 가스의 공급량은, 10 sccm 내지 10 slm으로 하는 것이 바람직하다. 10 sccm보다 적으면 웨이퍼(W)의 표면에 충분한 DIPAS가 공급되지 않을 우려가 발생한다. 이 공급량이 10 slm보다 많으면, 웨이퍼(W)의 표면에의 흡착에 기여하는 DIPAS의 비율이 지나치게 낮아질 우려가 있다. DIPAS 가스의 공급량은, 0.05 slm 내지 3 slm으로 하는 것이 더욱 바람직하다. 이러한 범위로 함으로써, 웨이퍼(W)의 표면 상에 있어서의 DIPAS의 반응이 촉진된다.
DIPAS 공급시의 처리 영역(2a)의 압력(처리 압력)은, 0.133 ㎩(1 mTorr) 내지 13.3 ㎪(100 Torr)로 하는 것이 바람직하다. 이러한 범위의 압력으로 함으로써, 웨이퍼(W)의 표면 상에 있어서의 DIPAS의 반응을 촉진시킬 수 있다.
산소 가스의 공급량은, 0.1 sccm 내지 10 slm으로 하는 것이 바람직하다. 이러한 범위로 함으로써, 플라즈마를 문제없이 발생할 수 있는 동시에 실리콘 산화 막을 형성하는 데 충분한 산소 래디컬을 공급할 수 있다. 산소의 공급량은, 0.5 slm 내지 5 slm으로 하는 것이 더욱 바람직하다. 이러한 범위로 함으로써 플라즈마를 안정적으로 발생시킬 수 있다.
RF 파워는 10 W 내지 1500 W로 하는 것이 바람직하다. 10 W보다 적으면 산소 래디컬이 생성되기 어려워지고, 1500 W를 초과하면 플라즈마 생성부(10)를 구성하는 석영벽이 손상을 받을 우려가 있다. RF 파워는 50 W 내지 500 W로 하는 것이 더욱 바람직하다. 이러한 범위로 함으로써, 산소 래디컬을 효율적으로 생성할 수 있다.
산소 공급시의 처리 영역(2a)의 압력(처리 압력)은 0.133 Pa(1 mTorr) 내지 13.3 ㎪(100 Torr)로 하는 것이 바람직하다. 이러한 범위의 압력으로 함으로써, 산소 래디컬이 발생하기 쉽고, 또한 처리 영역(2a)에 있어서의 산소 래디컬의 평균자유 행정이 커진다. 이 압력은, 40 ㎩(0.3 Torr) 내지 400 ㎩(3 Torr)로 하는 것이 더욱 바람직하다. 이러한 범위의 압력으로 함으로써, 처리 영역(2a)의 압력 제어가 용이해진다.
또한, 플라즈마 생성부(10) 내의 압력(가스 분사 구멍의 압력)은, 0.133 ㎩(1 mTorr) 내지 13.3 ㎪(100 Torr)로 하는 것이 바람직하고, 70 ㎩(0.53 Torr) 내지 400 ㎩(3 Torr)로 하는 것이 더욱 바람직하다. 이러한 범위의 압력으로 함으로써, 플라즈마를 문제없이 발생할 수 있는 동시에 실리콘 산화막을 형성하는 데 충분한 산소 래디컬을 공급할 수 있다.
<실험 1>
처리 영역(2a)의 바람직한 온도를 확인하기 위해, 처리 영역(2a)의 설정 온도를 변화시켜 반도체 웨이퍼(W)에 실리콘 산화막을 형성하고, 이때의 막 두께의 사이클률 및 면간 균일성을 측정하였다. 여기서, 처리 영역(2a)의 설정 온도를 실온(25 ℃), 75 ℃, 100 ℃, 200 ℃ 및 300 ℃로 설정하였다.
도5는 처리 영역의 설정 온도와 막 두께의 사이클률의 관계를 나타내는 그래프이다. 도6은 처리 영역의 설정 온도와 막 두께의 면간 균일성(±％)의 관계를 나타내는 그래프이다. 또한, 도5의 사이클률의 값은 처리 영역의 설정 온도가 25 ℃일 때의 1사이클당의 막 두께(Å/사이클)에 대한 각 온도에 있어서의 1사이클당의 막 두께의 비를 나타낸다(즉, 25 ℃일 때의 1사이클당의 막 두께를 기준값「1 」로 하여 사용하였음).
도6에 나타내는 바와 같이, 처리 영역의 설정 온도를 실온(25 ℃) 내지 200 ℃로 설정함으로써, 면간 균일성을 현저하게 개선할 수 있었다. 구체적으로는, 설정 온도를 이 온도 범위로 함으로써, 면간 균일성을, 처리 영역의 설정 온도를 300 ℃로 설정한 경우의 면간 균일성의 1/2 내지 1/5로 감소시킬 수 있었다. 또한, 도5에 나타내는 바와 같이, 처리 영역의 설정 온도를 실온(25 ℃) 내지 200 ℃로 설정함으로써 사이클률을 향상시킬 수 있었다. 구체적으로는, 설정 온도를 이 온도 범위로 함으로써, 사이클률을, 처리 영역의 설정 온도를 300 ℃로 설정한 경우의 사이클률의 1.1 내지 1.3배로 할 수 있었다. 이로 인해, 처리 영역의 설정 온도를 실온 내지 200 ℃로 하는 것이 가장 바람직한 것이 발견되었다.
<실험 2>
상기 실시 형태에 관한 방법에 의해 형성된 실리콘 산화막에 대해, X선 광전자 분광 장치(XPS : X-ray Photoelectron Spectrometer)를 이용하여, 그 조성의 확인을 행하였다. 이 결과, 실리콘 산화막 중에는 산소가 포함되어 있지 않은 것을 확인할 수 있었다. 또한, 이 방법에 의해 형성된 실리콘 산화막에 대해 원자간력 현미경(AFM ; Atomic Force Microscope)을 이용하여 표면 거칠기의 화상 해석을 행하였다. 이 결과, 실리콘 산화막의 표면 상태는 양호한 것을 확인할 수 있었다. 이로 인해, 상기 방법에 의해 실온이라고 하는 저온하에서, 양질의 실리콘 산화막을 형성할 수 있는 것이 발견되었다.
<실험 3>
상기 실시 형태에 관한 방법에 의해 형성되는 실리콘 산화막의 1분당 성막률(데포지션 레이트 ; deposition rate)을 구한 바, 1.5 ㎚/분이었다. 또한, 실온하라도 흡착 속도가 지연되지 않아 생산성이 저하되지 않는 것을 확인할 수 있었다. 이것은, 실리콘 소스 가스에 DIPAS를 이용하고 있으므로, 흡착 스테이지에서의 Si 흡착시에 구조 장해가 발생하기 어려워, 다른 분자의 흡착을 방해하기 어려워지기 때문이라고 생각된다.
<실험 4>
실리콘 소스 가스로서, 2가 및 3가의 아미노실란 가스, 예를 들어 BTBAS(SiH2(NHC(CH3)3)2), 3DMAS(SiH(N(CH3)2)3)를 이용하여 실온하에서 양질의 실리콘 산화막을 형성할 수 있는지 여부에 대해 확인하였다. 그 결과, 실온하에서는 양질의 실리콘 산화막을 형성할 수 없었다.
<실험 5>
실리콘 소스 가스로서, 1가의 아미노실란인 SiH3(N(CH3)2)을 이용하여 실온하에서 실리콘 산화막을 형성할 수 있는지 여부에 대해 확인하였다. 그 결과, SiH3(N(CH3)2)의 열안정성이 나빠 유량 제어가 곤란하였다. 이로 인해, 도1에 도시하는 뱃치(batch)식의 처리 장치에서는, 실리콘 소스 가스에 SiH3(N(CH3)2)을 이용하는 것은 바람직하지 않은 것, 및 열안정성이 우수하고 또한 유량 제어가 용이해지는 DIPAS를 이용하는 것이 바람직한 것을 확인할 수 있었다.
<귀결 및 변경예>
이상 설명한 바와 같이, 본 실시 형태에 따르면 DIPAS를 이용하여 Si를 흡착시키는 흡착 스테이지와, 이 흡착한 Si를 산화시키는 산화 스테이지로 이루어지는 사이클을 복수회 반복함으로써 반도체 웨이퍼(W)에 실리콘 산화막을 형성하고 있으므로, 저온하에서 양질의 실리콘 산화막을 형성할 수 있다.
또한, 실리콘 소스 가스에 DIPAS를 이용하고 있으므로, 흡착 속도가 지연되지 않아 생산성이 저하되지 않게 된다. 또한, DIPAS는 열안정성이 우수하고 유량 제어가 용이해지므로, 소스 공급에 종래의 방식을 사용할 수 있어 높은 범용성이 얻어진다.
상기 실시 형태에서는, 산화 가스로서 산소를 이용한 경우가 예시된다. 이 점에 관하여, 반도체 웨이퍼(W) 상에 흡착된 Si를 산화하기 위해, 다른 가스, 예를 들어 오존(O3), 수증기(H2O) 등을 이용할 수 있다. 예를 들어, 산화 가스로서 오존을 이용하는 경우에는, 처리 영역(2a)의 온도를 -32 ℃ 내지 600 ℃, 압력을 655 ㎩(5 Torr)로 하고, 산소(O2)를 10 slm, 오존을 250 g/Nm3 정도로 하는 처리 조건을 이용하는 것이 바람직하다.
상기 실시 형태에서는, 흡착 스테이지에 있어서의 처리 영역(2a)의 온도와 산화 스테이지에 있어서의 처리 영역(2a)의 온도를 동일 온도(실온)로 설정한 경우가 예시된다. 이 점에 관하여, 예를 들어 흡착 스테이지에 있어서의 처리 영역(2a)의 온도를 실온으로 하고, 산화 스테이지에 있어서의 처리 영역(2a)의 온도를 100 ℃로 하는 바와 같이, 흡착 스테이지에 있어서의 처리 영역(2a)의 온도와 산화 스테이지에 있어서의 처리 영역(2a)의 온도를 상이한 온도로 해도 좋다.
상기 실시 형태에서는, 플라즈마에 의해 산소 래디컬을 발생시킨 경우가 예시된다. 이 점에 관하여, 산화 가스를 활성화시키기 위해 다른 매체, 예를 들어 촉매, UV, 열, 자기력 등을 이용해도 좋다. 예를 들어, 오존은 오존 발생기로부터 반응관(2)에 공급되지만, 반응관(2)의 열, 또는 반응관(2) 외부에 설치된 가열기의 열에 의해 활성화해도 좋다.
상기 실시 형태에서는, 상기 사이클을 100회 반복함으로써 반도체 웨이퍼(W) 상에 실리콘 산화막을 형성하는 경우가 예시된다. 이 대신에, 사이클의 반복수를 예를 들어 50회와 같이 적게 해도 좋고, 200회와 같이 많게 해도 좋다. 이 경우에도, 사이클의 반복수에 따라서, 예를 들어 DIPAS 가스 및 산소 가스의 공급량, RF 파워 등을 조정함으로써, 원하는 두께의 실리콘 산화막의 형성이 가능하다.
상기 실시 형태에서는, 반도체 웨이퍼(W) 상에 실리콘 산화막을 형성하는 경우가 예시된다. 이 대신에, 본 발명은 다른 실리콘 함유 절연막, 예를 들어 실리콘 질화막을 형성하는 경우에 적용할 수 있다. 이 경우, 예를 들어 DIPAS를 이용하여 Si를 흡착시키는 흡착 스테이지와, 이 흡착한 Si를 질화 가스를 이용하여 질화시키는 질화 스테이지로 이루어지는 사이클을 복수회 반복함으로써, 반도체 웨이퍼(W) 상에 실리콘 질화막을 형성할 수 있다. 질화 가스로서는, 예를 들어 암모니아(NH3), 일산화이질소(N2O), 일산화질소(NO), 질소(N2)로 이루어지는 군으로부터 선택되는 1개 또는 복수의 가스를 사용할 수 있다.
상기 실시 형태에서는, 처리 가스 공급시에 희석 가스로서 질소 가스를 공급하는 경우가 예시된다. 이 점에 관하여, 처리 가스 공급시에 질소 가스를 공급하지 않아도 좋다. 단, 질소 가스를 희석 가스로서 포함시킴으로써 처리 시간의 설정 등이 용이해지므로, 희석 가스를 포함시키는 것이 바람직하다. 희석 가스로서는, 불활성 가스인 것이 바람직하고, 질소 가스 외에, 예를 들어 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)을 적용할 수 있다.
상기 실시 형태에서는, 실리콘 소스 가스와 질소 가스가 공통의 가스 분산 노즐로부터 공급된다. 대신에, 가스의 종류마다 가스 공급 노즐이 배치되어도 좋다. 또한, 복수개로부터 동일한 가스가 도입되도록, 반응관(2)의 하단부 근방의 측면에, 복수개의 가스 공급 노즐이 삽입 관통되어 있어도 좋다. 이 경우, 복수개 의 가스 공급 노즐로부터 반응관(2) 내에 처리 가스가 공급되므로, 반응관(2) 내에 처리 가스를 보다 균일하게 도입할 수 있다.
상기 실시 형태에서는, 성막 장치로서 단관(單管) 구조의 뱃치식 열처리 장치가 사용된다. 대신에, 본 발명은 예를 들어 처리 용기가 내관과 외관으로 구성된 이중관 구조의 뱃치식 종형 열처리 장치에 적용할 수 있다. 또한, 본 발명은 매엽식(枚葉式)의 열처리 장치에 적용할 수도 있다. 피처리 기판은 반도체 웨이퍼(W)에 한정되는 것은 아니며, 예를 들어 LCD용의 유리 기판이라도 좋다.
추가적인 이점 및 변경들은 해당 기술 분야의 숙련자들에게 용이하게 발생할 것이다. 따라서, 보다 넓은 관점에서의 본 발명은 본 명세서에 도시되고 설명된 특정 설명 및 대표적인 실시예로 한정되지 않는다. 따라서, 첨부된 청구범위 및 그와 균등한 것에 의해 한정된 바와 같은 일반적인 본 발명의 개념의 기술 사상 또는 범위를 벗어나지 않고 다양한 변경들이 이루어질 수도 있다.
도1은 본 발명의 실시 형태에 관한 성막 장치(종형 플라즈마 CVD 장치)를 도시하는 단면도.
도2는 도1에 도시하는 장치의 일부를 도시하는 횡단 평면도.
도3은 도1에 도시하는 장치의 제어부의 구성을 나타내는 도면.
도4는 본 발명의 실시 형태에 관한 성막 처리의 레시피를 나타내는 타이밍 차트.
도5는 처리 영역의 설정 온도와 막 두께의 사이클률의 관계를 나타내는 그래프.
도6은 처리 영역의 설정 온도와 막 두께의 면간 균일성의 관계를 나타내는 그래프.
도7a 내지 도7f는 실리콘 소스 가스로서 디이소프로필아미노실란 가스를 사용한 경우의 Si 웨이퍼(W) 표면에 있어서의 반응을 모식적으로 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
W : 웨이퍼
1 : 성막 장치
2 : 반응관
4 : 가스 출구
5 : 덮개
6 : 웨이퍼 보트
7 : 히터
8, 9 : 가스 분산 노즐
10 : 플라즈마 생성부
11 : 전극
16 : 가스 노즐
71 : 단열 커버
100 : 제어부
121 : 조작 패널
122 : 온도 센서(군)
123 : 압력계(군)
124 : 히터 컨트롤러
125 : MFC 제어부
126 : 밸브 제어부
129 : 플라즈마 제어부

Claims (20)

  1. 디이소프로필아미노실란 가스를 구비하는 제1 처리 가스와 산화 가스 또는 질화 가스를 구비하는 제2 처리 가스를 선택적으로 공급 가능한 처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 함유 절연막을 형성하는 반도체 처리용 성막 방법이며,
    상기 처리 영역에 대한 상기 제1 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제2 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면에 실리콘을 포함하는 흡착층을 형성하는 제1 공정과,
    상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면 상의 상기 흡착층을 산화 또는 질화하는 제2 공정을 교대로 구비하는 사이클을 복수회 반복하여, 상기 사이클마다 형성되는 박막을 적층함으로써 소정의 두께를 갖는 상기 실리콘 함유 절연막을 형성하고,
    상기 제2 공정은, 상기 제2 처리 가스를 여기 기구에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비하는 반도체 처리용 성막 방법.
  2. 제1항에 있어서, 상기 제1 공정은, 상기 처리 영역의 온도를 -32 ℃ 내지 300 ℃로 설정하는 반도체 처리용 성막 방법.
  3. 제1항에 있어서, 상기 제1 공정은, 상기 처리 영역의 온도를 실온 내지 200 ℃로 설정하는 반도체 처리용 성막 방법.
  4. 제1항에 있어서, 상기 제1 및 제2 공정은, 상기 처리 영역의 온도를 동일 온도로 설정하는 반도체 처리용 성막 방법.
  5. 제1항에 있어서, 상기 제2 처리 가스는 산화 가스를 구비하고, 상기 산화 가스는 산소, 오존 및 수증기로 이루어지는 군으로부터 선택되는 반도체 처리용 성막 방법.
  6. 제1항에 있어서, 상기 제2 처리 가스는 질화 가스를 구비하고, 상기 질화 가스는 암모니아, 일산화이질소, 일산화질소 및 질소로 이루어지는 군으로부터 선택되는 반도체 처리용 성막 방법.
  7. 제5항에 있어서, 상기 제2 처리 가스는 산화 가스로서 산소를 구비하고, 상기 제1 및 제2 공정은, 상기 처리 영역의 온도를 -32 ℃ 내지 200 ℃의 범위에서 동일 온도로 설정하는 반도체 처리용 성막 방법.
  8. 제1항에 있어서, 상기 제1 공정은, 상기 처리 영역의 압력을 0.133 ㎩ 내지 13.3 ㎪로 설정하는 반도체 처리용 성막 방법.
  9. 제1항에 있어서, 상기 제1 공정은, 상기 처리 영역에 상기 디이소프로필아미노실란을 10 sccm 내지 10 slm의 유량으로 공급하는 반도체 처리용 성막 방법.
  10. 제1항에 있어서, 상기 제2 공정은, 상기 처리 영역의 압력을 0.133 ㎩ 내지 13.3 ㎪로 설정하는 반도체 처리용 성막 방법.
  11. 제1항에 있어서, 상기 제2 공정은, 상기 처리 영역에 상기 산화 가스 또는 질화 가스를 1 sccm 내지 10 slm의 유량으로 공급하는 반도체 처리용 성막 방법.
  12. 제1항에 있어서, 상기 여기 기구는 플라즈마, 촉매, UV, 열 및 자기력으로 이루어지는 군으로부터 선택된 매체를 통해 상기 제2 처리 가스를 여기하는 반도체 처리용 성막 방법.
  13. 제12항에 있어서, 상기 여기 기구는, 상기 제2 처리 가스의 공급계의 일부를 이루고, 또한 상기 처리 영역을 형성하는 반응실에 장착된 플라즈마 생성부를 구비하는 반도체 처리용 성막 방법.
  14. 제1항에 있어서, 상기 사이클은, 상기 제2 공정 후에, 상기 처리 영역에 대한 제1 및 제2 처리 가스의 공급의 차단을 유지하는 동시에, 상기 처리 영역을 배 기하는 개재 공정을 더 구비하는 반도체 처리용 성막 방법.
  15. 제14항에 있어서, 상기 사이클은, 상기 제1 및 제2 공정 사이에, 상기 처리 영역에 대한 제1 및 제2 처리 가스의 공급의 차단을 유지하는 동시에, 상기 처리 영역을 배기하는 개재 공정을 더 구비하는 반도체 처리용 성막 방법.
  16. 제14항에 있어서, 상기 사이클은, 그 전 기간에 걸쳐 상기 처리 영역을 계속적으로 배기하도록 구성되는 반도체 처리용 성막 방법.
  17. 제16항에 있어서, 상기 개재 공정은, 상기 처리 영역에 대한 불활성 가스의 공급을 행하는 기간을 구비하는 반도체 처리용 성막 방법.
  18. 제1항에 있어서, 상기 처리 영역 내에, 복수의 피처리 기판이 상하에 간격을 두고 적층한 상태에서 수납되고, 상기 복수의 피처리 기판은 상기 처리 영역의 주위에 배치된 히터에 의해 가열되는 반도체 처리용 성막 방법.
  19. 실리콘 함유 절연막을 형성하는 반도체 처리용 성막 장치이며,
    피처리 기판을 수납하는 처리 영역을 갖는 반응실과,
    상기 처리 영역 내에서 상기 피처리 기판을 지지하는 지지 부재와,
    상기 처리 영역 내의 상기 피처리 기판을 가열하는 히터와,
    상기 처리 영역 내를 배기하는 배기계와,
    상기 처리 영역에 디이소프로필아미노실란 가스를 구비하는 제1 처리 가스를 공급하는 제1 처리 가스 공급계와,
    상기 처리 영역에 산화 가스 또는 질화 가스를 구비하는 제2 처리 가스를 공급하는 제2 처리 가스 공급계와,
    상기 처리 영역에 공급되는 상기 제2 처리 가스를 여기하는 여기 기구와,
    상기 장치의 동작을 제어하는 제어부를 구비하고,
    상기 제어부는 상기 피처리 기판 상에 CVD에 의해 실리콘 함유 절연막을 형성하기 위해,
    상기 처리 영역에 대한 상기 제1 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제2 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면에 실리콘을 포함하는 흡착층을 형성하는 제1 공정과,
    상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면 상의 상기 흡착층을 산화 또는 질화하는 제2 공정을 교대로 구비하는 사이클을 복수회 반복하여, 상기 사이클마다 형성되는 박막을 적층함으로써 소정의 두께를 갖는 상기 실리콘 함유 절연막을 형성하도록 미리 설정되고,
    상기 제2 공정은, 상기 제2 처리 가스를 상기 여기 기구에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비하는 반도체 처리용 성막 장치.
  20. 프로세서 상에서 실행하기 위한 프로그램 지령을 포함하는 컴퓨터로 판독 가능한 매체이며,
    상기 프로그램 지령은, 프로세서에 의해 실행될 때,
    디이소프로필아미노실란 가스를 구비하는 제1 처리 가스와 산화 가스 또는 질화 가스를 구비하는 제2 처리 가스를 선택적으로 공급 가능한 처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 함유 절연막을 형성하는 반도체 처리용 성막 장치를 제어하여,
    상기 처리 영역에 대한 상기 제1 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제2 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면에 실리콘을 포함하는 흡착층을 형성하는 제1 공정과,
    상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 처리 가스의 공급의 차단을 유지하고, 상기 피처리 기판의 표면 상의 상기 흡착층을 산화 또는 질화하는 제2 공정을 교대로 구비하는 사이클을 복수회 반복하여, 상기 사이클마다 형성되는 박막을 적층함으로써 소정의 두께를 갖는 상기 실리콘 함유 절연막을 형성하고,
    상기 제2 공정은, 상기 제2 처리 가스를 여기 기구에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비하는 컴퓨터로 판독 가능한 매체.
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