KR20080113306A

KR20080113306A - 직접 변환 수신기 아키텍쳐

Info

Publication number: KR20080113306A
Application number: KR1020087030223A
Authority: KR
Inventors: 타오 리; 크리스티안 홀렌스테인; 인엽 강; 브렛 씨. 워커; 폴 이. 피터젤; 라푸 칼라; 매튜 엘. 시버슨; 아룬 라우파시; 길버트 씨. 시
Original assignee: 콸콤 인코포레이티드
Priority date: 2001-02-16
Filing date: 2002-02-15
Publication date: 2008-12-29
Also published as: CA2438333A1; AU2007224394A1; RU2003127834A; CA2723046A1; EP2267887A2; EP2273674A2; BRPI0207274B1; EP2267887A3; AU2002244049B2; AU2002244049B8; RU2496229C2; JP4537474B2; EP2267888A2; AU2007224396A1; US7076225B2; ATE510351T1; EP2267891B1; US20110105070A1; JP2008295076A; KR20030084933A

Abstract

무선 통신 시스템 내의 장치로서,

수신된 신호를 증폭시키는 제1 수단;

상기 증폭된 신호에서 DC 옵셋을 소거하는 수단;

상기 DC 옵셋 소거된 신호를 디지털적으로 증폭하는 제2 수단; 및

상기 디지털적으로 증폭된 신호를 측정하여 상기 제1 및 제2 증폭 수단의 이득을 제어하는 수단을 포함하는, 무선 통신 시스템 내의 장치가 제시된다.

Description

직접 변환 수신기 아키텍쳐{DIRECT CONVERSION RECEIVER ARCHITECTURE}

본 발명은 일반적으로 전자 회로에 관한 것이며, 특히 무선(예를 들어, CDMA) 통신 시스템에서 사용하기 위한 직접 하향변환 수신기 아키텍쳐(direct downconversion receiver architecture)에 관한 것이다.

CDMA 시스템에서, 먼저 전송될 데이터를 처리하여, 무선 통신 채널을 통해서 전송하는데 보다 적합한 무선 주파수(RF) 변조된 신호를 발생시킨다. 그리고 나서, RF 변조된 신호는 통신 채널을 통해서 하나 이상의 의도한 수신기로 전송되는데, 상기 수신기는 CDMA 시스템에선 단말기일 수 있다. 전송된 신호는 페이딩 및 다중경로와 같은 각종 전송 현상에 의해 영향받는다. 광범위의 신호 전력 레벨(100dB이상일 수 있다)에서 단말기에 수신되는 RF 변조된 신호에서 이들 현상이 야기된다.

소정 단말기에서, 전송된 신호는 수신기 프론트-엔드 유닛에 의해 수신되고 조절되어, 기저대역으로 하향변환된다. 종래에는, RF로부터 기저대역으로의 주파수 하향변환은 다수의(예를 들어, 2개) 주파수 하향변환 스테이지를 포함하는 헤테로다인 수신기에 의해 수행된다. 제1 스테이지에서, 수신된 신호는 RF로부터 중간 주파수(IF)로 하향변환되는데, 여기서 필터링 및 증폭이 통상적으로 수행된다. 그리 고 나서, 제2 스테이지에서, IF 신호는, IF로부터 기저대역으로 하향변환되는데, 여기서 부가적인 처리가 통상적으로 수행되어 전송된 데이터를 복구한다.

헤테로다인 수신기 아키텍쳐는 여러 가지 이점을 제공한다. 첫번째, 수신된 신호를 조절 및 하향변환시키는데 사용되는 RF 및 아날로그 회로에서의 비선형성으로부터 야기되는 원치않는 상호-변조(IM) 기생신호(Inter-Modulation products)를 보다 용이하게 필터링하도록, IF 주파수를 선택할 수 있다. 두번째, 다수의 필터 및 가변 이득 증폭기(VGA) 스테이지가 RF 및 IF에서 제공되어, 수신된 신호에 필요한 필터링 및 증폭을 제공할 수 있다. 예를 들어, RF 증폭기는 40dB의 이득 범위를 제공하도록 설계될 수 있고, IF 증폭기는 60dB의 이득 범위를 제공하도록 선택될 수 있어, 수신된 신호에 대해 총괄하여 100dB의 동적 범위를 커버한다.

셀룰러 전화와 같은 특정 용도에서, 크기 및 비용을 절감하기 위하여, 수신기 설계를 간단화하는 것이 매우 바람직하다. 게다가, 셀룰러 전화와 같은 모바일 용도에서, 전력 소모를 감소시켜 재충전간의 배터리 수명을 연장시키는 것이 매우 바람직하다. 이들 용도에서, 직접 하향변환 수신기(또한 호모다인 수신기 또는 제로-IF 수신기로 공지됨)는 이와 같은 바람직한 이점을 제공할 수 있는데, 그 이유는 상기 수신기가 단지 하나의 스테이지를 사용하여 수신된 신호를 RF로부터 기저대역으로 직접 하향변환시키기 때문이다.

직접 하향변환 수신기의 설계시에 여러 가지 문제점에 직면하게 된다. 예를 들어, 직접 하향변환 수신기에는 IF 신호가 존재하지 않기 때문에, 헤테로다인 수신기 내의 IF 증폭기에 의해 통상적으로 제공되는 (예를 들어, 60dB) 이득 범위는 대신에, 직접 하향변환 수신기에서 RF 또는 기저대역 중 어느 하나로 제공될 필요가 있다. RF 회로에 대해 부가적인 필요조건을 부여하는 것을 피하고 비용 및 회로 복잡도를 감소시키기 위하여, 이 IF 이득 범위는 기저대역으로 제공될 수 있다. 그러나, 기저대역 이득 범위가 아날로그-디지털 변환 후 디지털적으로 제공되면, 상기 아날로그-디지털 변환기(ADC)에 제공되는 기저대역 신호는 보다 작은 진폭을 갖게 되는데, 그 이유는 상기 이득은 ADC 후에 디지털적으로 제공되기 때문이다. 이때, 직접 하향변환 수신기에서 보다 중요한 고려사항은 기저대역 신호에서의 DC 옵셋(offset)인데, 그 이유는 기저대역 신호 진폭이 보다 작고 DC 옵셋이 훨씬 큰 퍼센티지의 신호 진폭이 될 수 있기 때문이다.

그러므로, 본 기술 분야에선, 필요한 신호 이득 및 DC 옵셋을 보정할 수 있는 직접 하향변환 수신기 아키텍쳐를 필요로 한다.

본 발명의 양상은 아날로그-디지털 변환 전후에 신호 성분으로부터 DC 옵셋을 소거하는 DC 루프; 이득 범위를 제공하는 디지털 가변 이득 증폭기(DVGA); RF/아날로그 회로 및 DVGA에 이득 제어를 제공하는 자동 이득 제어(AGC) 루프; 및, 콤팩트한 직렬 인터페이스(compact serial interface)를 사용하여 상기 RF/아날로그 회로를 제어하는 직렬 버스 인터페이스(SBI) 유닛을 제공한다.

한 양상에서, DVGA는 직접 변환 수신기에 사용하기 위하여 제공된다. 이 DVGA는 수신된 신호의 총 동적 범위의 전부 또는 일부(일부는 RF 아날로그/회로에 의해 제공되지 않는다)를 제공하는데 필요한 요구된 이득 범위를 제공할 수 있다. 직접 하향변환 수신기 아키텍쳐 내에서 DVGA의 설계 및 상기 DVGA의 배치는 본원에 서술된 바와 같이 간단하게 구현될 수 있다.

다른 양상에서, VGA 루프의 동작 모드는 부분적으로, DC 루프의 동작 모드를 토대로 선택된다. 이들 2개의 루프가 동일한 신호 성분에 대해 (직접적으로 또는 간접적으로) 동작하기 때문에, 이들은 서로 상호작용 한다. 한 루프가 다른 루프의 수행성능에 영향을 미칠 수 있는 이벤트를 신호로 통지함으로써, 상기 다른 루프가 상기 이벤트를 적절하게 처리하여 수행성능 저하를 최소화하도록 하는 기술이 본원에 제공되어 있다. 예를 들어, DC 루프가 포착 모드(acquisition mode)로 동작되어, 큰 DC 옵셋, 즉 AGC 루프에 각종 나쁜 영향을 미칠 수 있는 큰 DC 스파이크를 신속하게 소거하는 경우, 상기 이벤트는 트리거(trigger)되며, 그 후, AGC 루프는 저 이득 모드로 동작되거나 전혀 동작하지 않게 되어 AGC 루프의 동작에 영향을 미 치는 DC 스파이크를 최소화한다.

또 다른 양상에서, DC 루프가 포착 모드로 동작하는 지속 시간은 상기 포착 모드에서 DC 루프의 대역폭에 역비례한다. DC 루프 대역폭은 포착 모드에서 보다 넓게 되도록 설계되어, 상기 DC 루프가 신호 성분에서 DC 옵셋에 보다 신속하게 응답하여 상기 DC 옵셋을 소거하도록 한다. 그러나, 대역폭이 넓으면 넓을수록, DC 루프에 의해 발생되는 루프 잡음 또한 보다 크게된다. 총 잡음(이 잡음은 보정될 DC 스파이크 및 루프 잡음을 포함한다)량을 제한하고 DC 루프가 여전히 고 대역폭에서 동작하도록 하기 위해선, DC 루프가 포착 모드로 동작하는 지속 시간은 루프 대역폭에 역비례하여 설정될 수 있다. 루프 대역폭이 넓으면 넓을수록, DC 옵셋을 보다 신속하게 보정할 수 있기 때문에, 포착 모드에서 소모되는 시간 량이 보다 짧게되어 수행성능이 개선된다.

본 발명의 또한 다른 양상에서, 직렬 버스를 통해서 RF/아날로그 회로의 일부 또는 전부를 제어한다. RF/아날로그 기능을 제어하는데 표준 직렬 버스를 사용하는 것이 많은 이점(가령, 핀 수 절감, 보드 레이아웃 간단화, 비용 절감 등등)을 제공한다. 이 직렬 버스는 상기 제어를 보다 효율적으로 행하기 위한 각종 특징(features)과 함께 설계될 수 있다. 예를 들어, 다수의 하드웨어 요청 채널(예를 들어, 한 채널은 개별적으로 제어될 각 회로를 위한 것이다)이 지원될 수 있는데, 각 채널은 각각의 우선순위(priority)와 관계되고, 메시지는 다수의 가능한 데이터 전송 모드를 사용하여 각 채널 상에 전송될 수 있다.

본 발명의 각종 양상 및 실시예가 이하에 보다 상세히 설명된다. 본 발명은 또한, 이하에 보다 상세히 설명되는 바와 같이, 본 발명의 각종 양상, 실시예 및 특징을 구현하는 방법, 디지털 신호 처리기, 수신기 유닛, 이외 다른 장치 및 소자를 제공한다.

본 발명의 특징, 특성 및 장점은, 유사한 소자에 유사한 참조 문자가 병기되어 있는 첨부한 도면과 관련하여 이하에 설명된 상세한 설명으로부터 보다 명백하게 될 것이다.

도1은 본 발명의 각종 양상 및 실시예를 구현할 수 있는 수신기 유닛(100)의 일실시예를 도시한 블록도이다. 수신기 유닛(100)은 무선(예를 들어, CDMA) 통신 시스템의 단말기 또는 기지국 내에서 구현될 수 있다. 간결하게 위하여, 본 발명의 각종 양상 및 실시예가 단말기에서의 수신기 구현방식에 대하여 설명된다. 또한, 간결하게 하기 위하여, 특정 설계값이 본원에 제공되지만, 다른 설계값이 또한 사용될 수 있으며, 이는 본 발명의 영역내에 있다.

도1에서, 하나 이상의 송신기(예를 들어, 기지국, GPS 위성, 브로드캐스트 스테이션 등)로부터 전송되는 하나 이상의 RF 변조된 신호는 안테나(112)에 의해 수신되어 증폭기(Amp)(14)로 제공된다. 증폭기(114)는 특정한 이득으로 상기 수신된 신호를 증폭하여, 증폭된 RF 신호를 제공한다. 증폭기(114)는 특정 이득 범위 및/또는 감쇠(예를 들어, 최대 이득으로부터 40dB 감쇠)를 제공하도록 설계된 하나 이상의 저 잡음 증폭기(LNA) 스테이지를 포함할 수 있다. 증폭기(114)의 특정 이득은 직렬 버스(152)를 통해서 직렬 버스 인터페이스(SBI) 유닛(150)에 의해 제공되 는 이득 제어 메시지에 의해 결정될 수 있다. 그리고 나서, 상기 증폭된 RF 신호는 수신 필터(116)에 의해 필터링되어, 잡음 및 스퓨리어스 신호(spurious signals)를 소거하고, 상기 필터링된 RF 신호는 직접 하향변환기(120)에 제공된다.

직접 하향변환기(120)는 RF로부터 기저대역으로 필터링된 RF 신호에 대해 직접 직교 하향변환(direct quadrature downconversion)을 수행한다. 이는, 필터링된 RF 신호를 복소 국부 발진기(LO) 신호와 승산하여, 복소 기저대역 신호를 제공함으로써 성취될 수 있다. 특히, 이 필터링된 RF 신호는 동위상 LO 신호와 혼합되어 동위상(I) 기저대역 성분을 제공하고, 직교 LO 신호와 혼합되어 직교(Q) 기저대역 성분을 제공할 수 있다. 직접 하향변환을 수행하는데 사용되는 혼합기는 다수의 스테이지로 구현될 수 있는데, 상기 스테이지는 후술되는 바와 같이, 서로 다른 이득을 제공하도록 제어될 수 있다. 이 경우에, 혼합기에 의해 제공될 특정 이득은 또한 도1에 도시된 바와 같이, 직렬 버스(152)를 통해서 SBI 유닛(150)에 의해 제공되는 또 다른 이득 제어 메시지에 의해 결정될 수 있다. 그리고 나서, I 및 Q 기저대역 성분은 하나 이상의 아날로그-디지털 변환기(ADCs)(122)에 제공된다.

ADCs(122)는 I 및 Q 기저대역 성분을 디지털화하여, I 및 Q 샘플 각각을 제공한다. 기저대역 성분(이 성분은 IS-95에선 1.2288Mcps이다)의 칩 속도(chip rate)의 다수(예를 들어, 16)배로 I 및 Q 성분을 필터링하고 나서 오버-샘플링할 수 있는 시그마-델타 변조기와 같이, ADCs(122)는 각종 ADC 설계에 의해 구현될 수 있다. 오버샘플링은, ADCs가 보다 높은 동적 범위를 제공하도록 하고, 또한 I 및 Q 샘플이 소정의 정확도를 위하여 보다 적은 수의 비트로 제공되도록 한다. 특정 실 시예에서, ADCs(122)는 칩 속도의 16배(즉, 칩 ×16)로 2-비트 I 및 Q 샘플을 제공한다. 다른 타입의 ADCs가 또한, 사용될 수 있으며, 이는 본 발명의 영역내에 있다. I 및 Q 샘플은 ADCs(122)로부터 디지털 필터(124)로 제공된다.

디지털 필터(124)는 I 및 Q 샘플을 필터링하여, 필터링된 I 및 Q 샘플 각각을 제공한다. 디지털 필터(124)는 이미지 저지 필터링(image rejection filtering), 기저대역 펄스-정합 필터링, 데시메이션(decimation), 샘플율 변환 등과 같은 기능을 수행할 수 있다. 특정 실시예에서, 디지털 필터(124)는 칩 ×8로 18-비트 필터링된 I 및 Q 샘플을 DC 옵셋 소거기(130)에 제공한다.

DC 옵셋 소거기(130)는 필터링된 I 및 Q 샘플에서 DC 옵셋을 소거하여, DC 옵셋 보정된 I 및 Q 샘플 각각을 제공한다. 특정 실시예에서, DC 옵셋 소거기(130)는 수신된 신호 경로 내의 2개의 서로 다른 위치에서 DC 옵셋을 소거하도록 시도하는 2개의 DC 옵셋 보정 루프를 수행시키는데, 하나 위치는 직접 하향변환기(120)에 의해 주파수 하향변환한 후 기저대역에 있으며, 또 다른 하나의 위치는 필터(124)에 의해 디지털 필터링한 다음에 있다. DC 옵셋 보정에 대해 이하에서 보다 상세히 설명한다.

그리고 나서, 디지털 가변 이득 증폭기(DVGA)(140)는 DC 옵셋 보정된 I 및 Q 샘플을 디지털적으로 증폭하여, 디지털 복조기(144)에 의한 다음 처리를 위하여 I 및 Q 성분을 제공한다. 특정 실시예에서, DVGA(140)는 칩 ×8로 4-비트 I 및 Q 데이터를 제공한다.

디지털 복조기(144)는 I 및 Q 데이터를 복조하여 복조된 데이터를 제공하는 데, 그 후, 상기 복조된 데이터는 후속 디코더(도1에 도시되지 않음)에 제공될 수 있다. 복조기(144)는 수신된 신호 내의 다수의 신호 인스턴스(instances)를 동시에 처리할 수 있는 레이크 수신기(rake receiver)로서 구현될 수 있다. CDMA의 경우에, 레이크 수신기 각각의 핑거(finger)는, (1) 복소 사인 신호로 I 및 Q 데이터를 회전시켜 I 및 Q 에서 주파수 옵셋을 소거하며; (2) 송신기에서 사용되는 복소 의사-랜덤 잡음(PN) 시퀀스로 상기 회전된 I 및 Q 데이터를 역확산시키며; (3) 송신기에서 사용되는 채널화 코드(예를 들어, 왈시 코드(Walsh code))로 상기 역확산 I 및 Q 데이터를 디커버(decover)하고; (4) 수신된 신호로부터 복구된 파일럿으로 상기 디커버된 I 및 Q 데이터를 데이터 복조시키도록; 설계될 수 있다. 디지털 필터(124), DC 옵셋 소거기(130), DVGA(140) 및 디지털 복조기(144)는 하나 이상의 집적 회로(ICs) 내에서, 예를들어, 단일 디지털 신호 처리기 내에서 구현될 수 있다.

자동 이득 제어(AGC) 루프 유닛(142)은 DVGA(140)로부터의 I 및 Q 데이터 및 DC 옵셋 소거기(130)로부터의 DC_루프_모드 신호를 수신하여, 수신기 유닛(100) 내의 각종 가변 이득 소자에 이득을 제공한다. 일 실시예에서, 증폭기(114) 및 직접 하향변환기(120)를 위한 이득은 SBI 유닛(150)에 제공되며, 그 후, 상기 SBI 유닛은 직렬 버스(152)를 통해서 적절한 이득 제어 메시지를 이들 소자에 제공한다. DVGA(140)를 위한 이득은, RF 신호 입력으로부터 DVGA의 입력으로의 지연을 고려한 후 DVGA에 직접 제공된다. AGC 루프 유닛(142)은 증폭기(114), 직접 하향변환기(120) 및 DVGA(140)에 적절한 이득을 제공하여, I 및 Q 데이터를 위한 바람직한 진폭이 성취되도록 한다. AGC 루프에 대해 이하에서 보다 상세히 설명한다.

제어기(160)는 수신기 유닛(100)의 각종 동작을 감독한다. 예를 들어, 제어기(160)는 DC 옵셋 소거, AGC 루프, DVGA, SBI 등의 동작을 감독할 수 있다. 메모리(162)는 제어기(160)를 위한 데이터 및 프로그램 코드를 저장한다.

통상적인 수신기 설계에서, 수신된 신호를 조절하는 것은, 증폭기, 필터, 혼합기 등으로 이루어진 하나 이상의 스테이지에 의해 수행될 수 있다. 예를 들어, 수신된 신호는 하나 이상의 LNA 스테이지에 의해 증폭될 수 있다. 또한, LNA 스테이지 전 및/또는 후에 필터링이 제공되는데, 이 필터링은 또한 통상적으로, 주파수 하향변환 후에 수행된다. 간결하게 하기 위하여, 이들 각종 신호 조절 스테이지 모두는 도1에 도시된 블록내에 합쳐져 있다. 다른 RF 수신기 설계가 또한, 사용될 수 있으며, 이는 본 발명의 영역내에 있다. 증폭기(114), 직접 하향변환기(120) 및 ADCs(122)는 직접 하향변환 수신기를 위한 RF 프론트-엔드 유닛을 형성한다.

도1의 각종 신호 처리 블록에서 I 및 Q 샘플의 분해능(resolution)이 예시를 위하여 제공된다. 상이한 비트수의 분해능 및 상이한 샘플율이 또한, I 및 Q 샘플을 위하여 사용될 수 있으며, 이는 본 발명의 영역내에 있다.

DC 옵셋 보정

도2A는 직접 하향변환기(120a)의 블록도인데, 상기 하향변환기는 도1의 직접 하향변환기(120)의 특정 실시예이다. 직접 하향변환기(120a) 내에서, 수신 필터(116)로부터 필터링된 RF 신호는 혼합기(212)로 제공되며, 상기 혼합기는 또한, 국부 발진기(218)로부터 (복소) LO 신호를 수신한다. LO 신호의 주파수는 주파수 제어 신호(이 신호는 직렬 버스(152) 또는 이와 다른 어떤 신호 라인을 통해서 제공될 수 있다)에 의해 제어될 수 있고, 복구되는 RF 변조된 신호의 중심 주파수로 설정된다. 그리고 나서, 혼합기(212)는 복소 LO 신호와 필터링된 RF 신호와의 직교 하향변환을 수행하여 동위상 및 직교 성분을 제공하는데, 그 후, 이 성분은 합산기(214)에 제공된다.

변환기(220)는 직렬 버스(152)를 통해서 DC 옵셋 소거기(130)에 의해 제공될 수 있고 도2A에서 SBI DC 제어로서 표시되는 디지털 DC 옵셋 제어를 수신한다. 그리고 나서, 변환기(220)는 디지털 제어에 대한 디지털-대-아날로그 변환을 수행하여, 동위상 및 직교 성분 각각을 위한 DC1I 및 DC1Q의 DC 옵셋 제어값을 발생시킨다. 일 실시예에서, 이들 값은 혼합기(212)의 바이어스 전류를 제어하는데 사용되어, 상기 신호 성분에서 DC 옵셋을 간접적으로 조정한다.

아날로그 회로(222)는 전용 신호 라인을 통해서 DC 옵셋 소거기(130)에 의해 제공될 수 있고 도2A에서 대략적인 DC 옵셋(coarse DC offset)으로서 표시되는 아날로그 DC 옵셋 제어를 수신한다. 그리고 나서, 아날로그 회로(22)는 필터링과 가능한 레벨 시프팅 및 스케일링을 수행하여, 동위상 및 직교 성분 각각을 위한 DC2I 및 DC2Q의 DC 옵셋 값을 발생시킨다. 그리고 나서, 합산기(214)는 동위상 및 직교 성분 각각으로부터 DC2I 및 DC2Q의 DC 옵셋 값을 감산한다. 그리고 나서, 합산기(214)로부터의 출력 성분은 저역 필터/증폭기(216)에 의해 필터링되고 증폭되어, I 및 Q 기저대역 성분을 제공한다.

도2B는 DC 옵셋 소거기(130a)의 블록도인데, 상기 소거기는 도1의 DC 옵셋 소거기(130)의 특정 실시예이다. DC 옵셋 소거기(130a)는 합산기(232a 및 232b); DC 루프 제어 유닛(234a 및 234b); SBI DC 옵셋 제어기(240); 및, DC 루프 제어기(242)를 포함한다. 일 실시예에서, DC 옵셋 보정은 I 및 Q 샘플에 대해 각각 수행된다. 따라서, 합산기(232a 및 232b) 및 DC 루프 제어 유닛(234a 및 234b) 각각은 2개의 소자를 포함하는데, 한 소자는 I 샘플을 처리하기 위한 것이고 또 다른 한 소자는 Q 샘플을 처리하기 위한 것이다.

디지털 필터(124)로부터의 필터링된 I 및 Q 샘플은 합산기(232a)에 제공되는데, 상기 합산기는 I 및 Q 샘플 각각으로부터 DC3I 및 DC3Q의 고정된 DC 옵셋 값을 소거한다. 합산기(232a)는 정적인 DC 옵셋(예를 들어, 회로 오정합등에 의해 야기된다)을 소거하는데 사용될 수 있다. 그리고 나서, 합산기(232a)로부터의 I 및 Q 출력은 합산기(232b)에 제공되는데, 상기 합산기는 또한, 이들 I 및 Q 출력으로부터 DC4I 및 DC4Q의 DC 옵셋 값(DC 루프 제어 유닛(234b)에 의해 제공된다)을 소거한다.

DC 루프 제어 유닛(234a)은 합산기(232a)로부터 I 및 Q 출력을 수신하며, 이들 출력에서 DC 옵셋을 결정하고, 대략적인 DC 제어를 직접 하향변환기(120a) 내의 아날로그 회로(222)에 제공한다. DC 루프 제어 유닛(234b)은 유사하게, 합산기(232b)로부터 I 및 Q 출력을 수신하며, 이들 출력에서 DC 옵셋을 결정하고, DC4I 및 DC4Q의 DC 옵셋 값을 합산기(234b)에 제공한다. 각 DC 루프 제어 유닛(234)은 누산기(238)에 결합되는 이득 소자(236)로 구현된다. 이득 소자(236)는 상기 루프를 위하여 선택되는 특정 이득(유닛(234a)을 위한 DC 이득 1 및 유닛(234b)을 위한 DC 이득 2)과 입력 I 또는 Q 샘플을 승산시킨다. 그리고 나서, 누산기(238)는 스케일링된 I 또는 Q 샘플을 누산하여, 상기 루프에 DC 옵셋 제어를 제공한다.

직접 하향변환기(120a)내의 합산기(214) 및 DC 루프 제어 유닛(234a)은 혼합기(212)에 의한 직접 하향변환 후 기저대역 성분에서 DC 옵셋을 소거하는 대략적인-그레인(coarse-grain) DC 루프를 구현한다. 합산기(232b) 및 DC 루프 제어 유닛(234b)은 대략적인-그레인 DC 루프 후에 여전히 남아있는 DC 옵셋을 소거하는 미세-그레인 DC 루프를 구현한다. 이들 명칭이 의미하는 바와 같이, 미세-그레인 DC 루프는 대략적인-그레인 DC 루프보다 높은 분해능을 갖는다.

SBI DC 옵셋 제어기(240)는 온도, 증폭기(114) 및 혼합기(212)의 이득, 시간, 드리프트 등과 같은 각종 인자를 토대로 SBI DC 옵셋 제어를 주기적으로 결정한다. 그리고 나서, SBI DC 옵셋 제어는 직렬 버스(152)를 통해서 변환기(220)에 제공되는데, 그 후, 상기 변환기는 혼합기(212)를 위하여 DC1I 및 DC1Q의 대응하는 DC 옵셋 제어값을 발생시킨다.

도1에 도시된 바와 같은 직접 하향변환 수신기를 위한 DC 옵셋 보정의 구현방식이, xxx 에 출원된 발명의 명칭이 "Direct Current Offset Cancellation for Mobile Station Modems Using Direct Downconversion"인 미국 특허 출원[Attorney Docket No. 010118]에 보다 상세하게 기재되어 있는데, 상기 특허 출원은 본원에 참조되어 있다.

4개의 DC 옵셋 값 세트(DC1I 및 DC1Q, DC2I 및 DC2Q, DC3I 및 DC3Q, DC4I 및 DC4Q)는 직접 하향변환 수신기에 필요한 DC 옵셋 보정을 제공하기 위하여, 개별적 으로 또는 조합하여 사용될 수 있는 4개의 서로 다른 메카니즘을 나타낸다. 대략적인-그레인 DC 루프(이 루프는 DC2I 및 DC2Q의 값을 제공한다) 및 미세-그레인 DC 루프(이 루프는 DC4I 및 DC4Q의 값을 제공한다)는 I 및 Q 신호 성분에서 DC 옵셋을 동적으로 소거하도록 동작될 수 있다. 합산기(232a)(이는 DC3I 및 DC3Q의 값을 감산한다)는 정적인 DC 옵셋을 소거하도록 동작될 수 있다. SBI DC 옵셋 제어기(240)(이는 DC1I 및 DC1Q의 값을 제공한다)는 신호 성분에서 동적 및/또는 정적 DC 옵셋을 소거하는데 사용될 수 있다.

일 실시예에서, 대략적인-그레인 및 미세-그레인 DC 루프 각각은 2개의 동작 모드(포착 모드 및 추적 모드)를 지원한다. 포착 모드는, (1) 증폭기(114) 및/또는 합산기(212)와 같은 RF/아날로그 회로의 이득의 단계 변화(step change); 또는, (2) 주기적으로 DC 갱신을 수행하여 혼합기(212) 및/또는 합산기(232a)에 제공되는 DC1 및/또는 DC3의 새로운 값을 발생시킬 수 있는 전체 DC 루프; 또는, (3) 이와 다른 어떤 이유로 인해, 신호 성분에서 야기될 수 있는 큰 DC 옵셋을 보다 신속하게 소거하는데 사용된다. 추적 모드는 통상적인 방식으로 DC 옵셋 보정을 수행하는데 사용되고, 추적 모드의 응답은 포착 모드의 응답보다 느리다. 상이한 모드 또는 부가적인 모드가 또한 지원될 수 있으며, 이는 본 발명의 영역내에 있다. 포착 및 추적 모드는 DC 이득 1을 위한 2개의 서로 다른 DC 루프 이득 값 및 DC 이득 2를 위한 2개의 서로 다른 DC 루프 이득 값에 대응할 수 있다.

간결하게 하기 위하여, 대략적인-그레인 및 미세-그레인 DC 루프는 총괄하여, 간단히 "DC 루프"라 한다. DC_루프_모드 제어 신호는 DC 루프의 현재 동작 모 드를 나타낸다. 예를 들어, DC_루프_모드 제어 신호는 논리 하이로 설정되어 DC 루프가 포착 모드로 동작중이라는 것을 나타내며, 논리 로우로 설정되어 DC 루프가 추적 모드로 동작중이라는 것을 나타낸다.

디지털 VGA

본 발명의 한 양상은 직접 하향변환 수신기에 사용하기 위한 DVGA를 제공하는 것이다. DVGA는 수신된 신호의 총 동적 범위의 전부 또는 일부(일부분은 RF 아날로그/회로에 의해 제공되지 않는다)를 제공하는데 필요한 요구된 이득 범위를 제공할 수 있다. 따라서, DVGA의 이득 범위는 헤테로다인 수신기의 중간 주파수(IF)로 사전에 제공된 이득을 제공하는데 사용될 수 있다. 직접 하향변환 수신기 아키텍쳐 내에서 DVGA의 설계 및 DVGA의 배치는 후술되는 바와 같이 간단하게 구현될 수 있다.

도3은 I 및 Q 샘플을 위한 디지털 기저대역 이득을 제공할 수 있는 DVGA(140a)의 블록도이다. DVGA(140a)는 도1의 DVGA(140)의 특정 실시예이다.

DVGA(140a)내에서, 선행하는 DC 옵셋 소거기(130)로부터 DC 옵셋 보정된 I 및 Q 샘플은 멀티플렉서(MUX)(312) 및 트렁케이션 유닛(truncation unit)(320)에 제공된다. 하드웨어를 최소화하기 위하여, 단지 하나의 디지털 승산기(316) 만이 시분할 다중화(TDM) 방식으로 I 및 Q 샘플 둘 다에 대한 이득 승산을 수행하는데 사용된다. 따라서, 멀티플렉서(312)는 ADN 게이트(314)를 통해서 승산기(316)에 I 샘플을 제공하고 나서 Q 샘플(IQ_sel 제어 신호에 의해 결정되는 바와 같이)을 교대로 제공한다. IQ_sel 제어 신호는 단지, I 및 Q 샘플율(예를 들어, 칩 ×8) 및 적절한 위상(예를 들어, I 샘플에 대한 논리 로우)를 갖는 구형파이다. AND 게이트(314)는 DVGA_enb 제어 신호에 의해 I 또는 Q 샘플의 AND 연산을 수행하는데, 상기 제어 신호는, DVGA가 인에이블된 경우 논리 하이로 설정되고 DVGA가 바이패스되는 경우 논리 로우로 설정된다. 예를 들어, DVGA의 이득 범위가 필요로되지 않거나 이득 범위가 아날로그 회로(예를 들어, 가변 이득 증폭기)에 의해 제공되는 경우, DVGA는 바이패스될 수 있다. 따라서, AND 게이트(314)는 DVGA가 인에이블되는 경우 샘플을 승산기(316)로 통과시키고, 인에이블 되지 않는 경우에는 제로를 제공한다. 이 제로는 CMOS 회로에서 전력을 소모시키는 전이현상(transitions)을 소거함으로써 다음 회로에 의한 전력 소모를 절감시킨다.

승산기(316)는 AND 게이트로부터의 I 또는 Q 샘플을 레지스터(344)로부터의 이득과 승산하고, 스케일링된(또는 증폭된) 샘플을 트렁케이션 유닛(318)으로 제공한다. 특정 실시예에서, 승산기(316)는 샘플율보다 2배(칩 ×8의 I/Q 샘풀율에 대해 칩 ×16)로 동작된다. CDMA 및 GPS에 대한 특정 실시예에서, 입력 I 및 Q 샘플은 2진 포인트의 우측에 10비트의 분해능을 지닌 18비트의 분해능(즉, 18Q10)을 가지며, 이득은 2진 포인트의 우측에 12비트의 분해능을 지닌 19비트의 분해능(즉, 19Q12)을 갖고, 스케일링된 샘플은 2진 포인트의 우측에 22비트의 분해능을 지닌 37비트의 분해능(즉, 37Q22)을 갖는다. 디지털 FM, 즉 DFM에 대한 특정 실시예에서, 입력 I 및 Q 샘플은 18Q6의 분해능을 가지며, 이득은 19Q12의 분해능을 갖고, 스케일링된 샘플은 37Q18의 분해능을 갖는다. 트렁케이션 유닛(318)은 각 스케일링된 샘플의 (예를 들어, 18) 최하위 비트(least significant bits)(LSBs)를 트렁케 이트하고 상기 트렁케이트된 샘플(이는 CDMA/GPS에선 18Q4 및 DFM에선 18Q0의 분해능을 갖는다)을 멀티플렉서(322)의 한 입력에 제공한다.

수신기의 특정 동작 모드에서, DVGA(140a)에 의한 디지털 스케일링은 필요로되지 않고, 입력 I 및 Q 샘플은 (원하는 출력 데이터 포맷을 얻기 위한 적절한 처리 후) 어떠한 스케일링 없이도 DVGA의 출력으로 통과될 수 있다. 트렁케이션 유닛(320)은 각 입력 샘플의 (예를 들어, 6) LSBs를 트렁케이트하고 상기 트렁케이트된 샘플을 멀티플렉서(322)의 다른 입력에 제공한다. 트렁케이션 유닛(320)은 DVGA가 인에이블되거나 바이패스되든지 관계없이, 출력 I 및 Q 데이터가 동일한 분해능을 갖도록 한다.

그리고 나서, 멀티플렉서(322)는, DVGA가 인에이블되거나 바이패스되는지(이는 DVGA_enb 제어 신호에 의해 결정된다)에 따라서 트렁케이션 유닛(318 또는 320)중 어느 하나로부터의 트렁케이트된 샘플을 제공한다. 그리고 나서, 선택된 샘플은 포화 유닛(saturation unit)(324)에 제공되는데, 이 포화 유닛은 샘플을 소망의 출력 데이터 포맷, 예를 들어 CDMA/GPS에선 8Q4 및 DFM에선 8Q0의 분해능으로 포화시킨다. 그리고 나서, 이 포화된 샘플은 지연 소자(326) 및 레지스터(328)의 한 입력에 제공된다. 지연 소자(326)는 1/2 샘플 지연 기간을 제공하여 I 및 Q 데이터를 정렬시키며(이는 1/2 샘플 기간만큼 스큐(skew)되어, 승산기(316)를 위한 시분할 다중화를 구현시킨다), 지연된 I 샘플을 레지스터(328)의 다른 입력에 제공한다. 그리고 나서, 레지스터(328)는 IQ_sel 제어 신호에 정렬된 타이밍으로 I 및 Q 데이터를 제공한다. CDMA/GPS의 경우에, I 및 Q 데이터의 4개의 최상위 비트(MSBs)(즉, 4Q0의 분해능을 갖는다)는 다음 처리 블록으로 전송된다. DFM의 경우에, I 및 Q 데이터(즉, 8Q0의 분해능을 갖는다)는 FM 처리 블록으로 직접 전송된다.

수신기 유닛(100)은 각종 용도로 사용되어, CDMA 시스템, GPS 시스템, 디지털 FM(DFM) 시스템 등으로부터 데이터를 수신한다. 이와 같은 각각의 용도는 어떤 특정한 특성을 갖고 어떤 특정한 이득을 필요로 하는 각각의 수신된 신호와 관계될 수 있다. 도3에 도시된 바와 같이, CDMA, GPS 및 DFM을 위하여 사용될 3개의 서로 다른 이득이 멀티플렉서(332)에 제공된다. 그리고 나서, 이득들 중 한 이득은 Mode_sel 제어 신호를 토대로 선택된다. 그리고 나서, 이 선택된 이득은, 이득 옵셋을 또한 수신하는 이득 스케일링 및 옵셋 유닛(334)에 제공된다.

이득 스케일링 및 옵셋 유닛(334)은 선택된(CDMA, GPS, 또는 DFM) 이득을 적절한 스케일링 인자로 스케일링하여, 원하는 이득 분해능을 성취한다. 예를 들어, CDMA 이득에는 CDMA에 사용되는 특정 모드에 따라서, 여러 가지 가능한 이득 범위(예를 들어, 10비트 CDMA 이득에 대해 102.4 dB 및 85.3dB 이득 범위)중 하나를 커버하는 고정수의 비트(예를 들어, 10 비트)가 제공될 수 있다. 그리고 나서, CDMA에 사용되는 특정 모드와 관계없이, 스케일링된 CDMA 이득이 동일한 이득 분해능(예를 들어, 0.13dB)을 갖도록, 상기 스케일링 인자가 선택된다. 이득 스케일링 및 옵셋 유닛(334)은 부가적으로, 스케일링된 이득으로부터 이득 옵셋을 감산한다. 이득 옵셋은 ADCs(122)를 위하여 선택된 셋포인트(setpoint)를 토대로 결정되는데, 이 셋포인트는 ADCs에 제공되는 I 및 Q 기저대역 성분의 평균 전력을 결정한다. 이득 옵셋은 스케일링된 이득과 동일한 분해능을 갖는 프로그램가능한 값일 수 있고, 제어기(160)에 의해 제공될 수 있다.

멀티플렉서(336)는 유닛(334)으로부터 스케일링되고 옵셋된 이득 및 오버라이드 이득(override gain)을 수신하고, 상기 이득들 중 한 이득을 (이득_오버라이드제어 신호를 토대로) 포화 유닛(338)에 제공한다. 오버라이드 이득은 VGA 루프를 바이패스시키는 것이 바람직한 경우 VGA 루프로부터의 이득 대신에 사용될 수 있다. 그리고 나서, 포화 유닛(338)은 수신된 이득(예를 들어, 9비트)을 포화시켜, 포화된 이득 범위를 (예를 들어, 각 비트에 대해 0.133dB의 분해능을 가진 채, 9비트에 대해 총 이득 범위의 68.13dB로) 제한시킨다. 그리고 나서, AND 게이트(340)는 DVGA_enb 제어 신호와 포화된 이득에 대해 AND 연산을 수행하고, DVGA가 인에이블되거나 이와 달리 제로(또다시, 다음 회로에 의한 전력 소모를 절감시킨다)인 경우, 상기 포화된 이득을 dB-대-선형 룩업 테이블(LUT)로 통과시킨다.

일 실시예에서, AGC 루프는 대수(dB) 포맷으로 이득 값(예를 들어, CDMA 이득)을 제공한다. dB 이득 값은 RF/아날로그 가변 이득 회로의 특성을 모방하는데 사용될 수 있는데, 상기 회로는 통상적으로, 이득 대 제어 값에 대해 로그(또는, 로그형) 전달 함수를 갖는다. 두번째, 수신 이득은 CDMA 전화 호출시에 필요한 전송 전력에 대한 추정값으로서 사용되고, 요청될 때, 수신 전력을 기지국에 보고하는데 사용된다. 넓은 동적 범위의 수신된 신호가 제공되는 경우, 이들 추정값은 통상적으로 dB로 이루어진다. 그러나, 선형 디지털 승산기(316)가 기저대역 이득 승산을 제공하기 위하여 사용되기 때문에, dB 이득 값은 선형 이득 값으로 변환된다. 룩업 테이블(342)은 다음 식을 토대로 dB-대-선형 변환을 수행한다.

Y(linear) = 10^X/20 식(1)

여기서, Y는 룩업 테이블로부터의 선형 이득 값이며, X는 다음과 같이 규정될 수 있는 감쇠값이다.

X = -(Z(dB) + offset) 식(2)

여기서, Z는 룩업 테이블에 제공되는 dB 이득값이고, 식(2)의 옵셋은 유닛(334)내에서 수행되는 트렁케이션을 보상(예를 들어, 4비트 트렁케이션에 대해 옵셋 = 0.067 dB)하는데 사용될 수 있다. dB 이득 값을 선형 이득 값으로 변환시키는 다른 기술이 또한 사용될 수 있으며, 이는 본 발명의 영역 내에 있다. 그리고 나서, LUT(342)로부터의 선형 이득값은 레지스터(344)에 의해 클럭(clock)되어, 이득 값과 승산기(316)에 제공되는 I 또는 Q 샘플의 이득 값의 타이밍을 정렬시킨다.

AGC 루프는 또한, (dB 대신에) 선형 이득값을 토대로 동작하도록 설계될 수 있으며, 이는 본 발명의 영역내에 있다.

도1을 다시 참조하면, DVGA(140)는 DC 옵셋 소거기(130) 다음에 그리고 직접 하향변환 수신기(100) 내의 DC 루프의 외부에 배치된다. 이 DVGA 배치는 여러 가지 장점을 제공하며, 또한 여러 가지 단점을 피한다. 첫번째, DVGA가 DC 루프 내에 배치되는 경우, 어떤 DC 옵셋은 DVGA의 이득만큼 증폭되어, DC 옵셋에 의해 야기되는 저하(degradation)를 악화시킨다. 두번째, DC 루프의 루프 이득은 수신된 신호 강도에 따라서 가변하는 DVGA의 이득을 포함한다. 이 DC 루프 이득이 DC 루프의 대역폭에 직접적으로 영향(또는 결정)을 미치기 때문에, DC 루프 대역폭은 DVGA의 이득 과 함께 가변하는데, 이것은 바람직하지 않은 결과를 초래한다. DC 루프 대역폭은 DVGA 이득의 어떤 변화에 대해 역 방식으로 DC 루프 이득(즉, DC 루프 유닛(234a 및 234b) 내의 DC 이득 1 및 2)을 동적으로 변화시킴으로써 적절하게 일정하게 유지되어, 전체 DC 루프 이득을 일정하게 유지시킨다. 그러나, 이것은 DC 옵셋 보정 메카니즘의 설계를 보다 복잡하게 한다. 게다가, 실제 신호 전력과 관련되는 경우, 잔여 DC 옵셋은 가변된다.

*DC 옵셋 소거기(130) 다음에 그리고 DC 루프의 외부에 DVGA(140)를 배치함으로써, DC 루프에 의한 DC 옵셋 보정은 DVGA에 의한 신호 이득 스케일링으로부터 분리될 수 있다. 게다가, ADCs(122) 다음에 디지털 영역에서 DVGA를 구현하면은, RF/아날로그 회로의 설계를 보다 간단하게 하는데, 이것은 직접 하향변환 수신기의 비용을 절감시킬 수 있다. 디지털 이득이 ADCs(122) 다음에 제공되기 때문에, ADCs에 제공되는 신호 성분의 진폭은 잠재적으로 보다 작게되는데, 이는 ADC 잡음이 양자화된 I 및 Q 샘플의 SNR을 크게 저하시키지 않도록, 아날로그-디지털 변환 처리를 위한 보다 큰 동적 범위를 필요로한다. 높은 동적 범위를 지닌 ADCs는 본 기술 분야에서 공지된 바와 같은 오버샘플링 시그마-델타 변조기에 의해 제공될 수 있다.

자동 이득 제어

도4A는 AGC 루프 유닛(142a)의 블록도인데, 상기 유닛은 도1의 AGC 루프 유닛(142)의 특정 실시예이다. AGC 루프 유닛(142a) 내에서, I 및 Q 데이터는 수신된 신호의 신호 강도를 추정하는 수신된 신호 강도 표시기(RSSI)(412)에 제공된다. 이 수신된 신호 강도(RSS)는 다음과 같이 추정될 수 있다.

식(3)

여기서, I(i) 및 Q(i)는 i 번째 샘플 기간에 대한 I 및 Q 데이터를 나타내며, N_E는 수신된 신호 강도 추정값을 도출하기 위하여 누산될 샘플 수이다. 수신된 신호 강도를 추정하기 위한 다른 기술(예를 들어,

)이 또한 사용될 수 있다. 그리고 나서, 이 수신된 신호 강도 추정값은 AGC 제어 유닛(414)에 제공된다.

도4B는 AGC 제어 유닛(414a)의 블록도인데, 이는 도4A의 AGC 제어 유닛(414)의 특정 실시예이다. AGC 제어 유닛(414a)은 RSSI(412)로부터 수신된 신호 강도 추정값(RSS); DC 옵셋 소거기(130)로부터의 DC_루프_모드 제어 신호; 이득 단계 제어 유닛(418)으로부터의 논바이패스/홀드(Nonbypass/hold) 제어 신호; 프로그램가능한 지연 유닛(420)으로부터 지연된 이득 단계 판단; 및 (예를 들어, 제어기(160)로부터)Freeze_enb 제어 신호를 수신하는데, 이들 모두에 대해서 이하에서 보다 상세하게 설명한다. 수신된 제어 신호 및 RSS를 토대로, AGC 제어 유닛(414a)은 수신된 신호에 인가될 총 이득(G_total)을 나타내는 출력 이득 값을 제공한다.

일 실시예에서, AGC 루프는 3개의 루프 모드(즉, 정상 모드, 저 이득 모드, 및 동결 모드(freeze mode))를 지원한다. 정상 모드는 공칭 AGC 루프 대역폭을 제공하는데 사용되며, 저 이득 모드는 보다 작은 AGC 루프 대역폭을 제공하는데 사용 되고, 동결 모드는 AGC 루프를 동결시키는데 사용된다. 저 이득 및 정상 모드는 AGC 이득 1 및 AGC 이득 2 각각의 AGC 루프 이득 값과 관계된다. 동결 모드는 AGC 루프 누산기에 의한 누산을 위하여 제공되는 값을 소거함으로써 성취된다. 일 실시예에서, AGC 이득 3의 부가적인 AGC 루프 이득 값은 재머 검출(jammer detection)을 위하여 사용된다. AGC 이득 3은 통상적으로, 정상 모드를 위한 AGC 이득 보다 작지만, 저 이득 모드를 위한 AGC 이득 1 보다는 크며, 후술되는 바와 같이, 신호 성분에서 재머의 존재를 검출하는데 사용된다. 상이한 또는 부가적인 모드는 또한, AGC 루프에 의해 지원될 수 있으며, 이는 본원의 영역내에 있다.

상술된 바와 같이, DC 루프는 AGC 루프의 성능에 영향을 미친다. 따라서, 한 양상에서, 사용하기 위한 특정 AGC 루프 모드는 현재 사용되는 특정 DC 루프 모드에좌우된다(즉, 특정 루프 모드를 토대로 한다). 특히, DC 루프가 추적 모드로 동작할 때, 정상 모드가 AGC 루프를 위하여 사용되고, DC 루프가 포착 모드로 동작할 때, 저 이득 또는 동결 모드가 AGC 루프를 위하여 사용된다.

도4B에 도시된 바와 같이, 정상 모드를 위한 AGC 이득 2 및 재머 검출을 위한 AGC 이득 3은 논바이패스/홀드 제어 신호를 또한 수신하는 멀티플렉서(446)에 제공된다. 논바이패스/홀드 제어 신호는 이득 단계들간의 시간 히스테리시스를 제공하는데 사용될 수 있는데, 즉 AGC 루프가 또 다른(보다 높거나 낮은) 이득 단계로 스위칭되도록 허용되기 전, AGC 루프가 특정한 시간 량(시간 1 또는 시간 2)동안 소정의 이득 단계에서 유지된다.

그리고 나서, 정상 모드가 선택되는 경우, 멀티플렉서(446)는 AGC 이득 2을 제공하는데, 이는 논바이패스/홀드 제어가 논리 로우로 설정된다는 것을 나타낸다. 대안적으로, 재머 검출이 수행되는 경우, 멀티플렉서(446)는 AGC 이득 3을 제공하는데, 이는 논바이패스/홀드 제어가 논리 하이로 설정된다는 것을 나타낸다. 멀티플렉서(448)는 저 이득 모드를 위한 AGC 이득 1 및 2개의 입력에서 멀티플렉서(448)로부터의 출력을 수신하며, 또한 DC_루프_모드 제어 신호를 수신한다. 그리고 나서, DC 루프가 포착 모드에 있을 때, 저 이득 모드가 AGC 루프를 위하여 선택되는 경우, 멀티플렉서(448)는 AGC 이득 1을 승산기(442)에 제공하는데, 이는 DC_루프_모드 제어가 논리 하이로 설정된다는 것을 나타낸다. 대안적으로, 멀티플렉서(448)는 추적 모드 동안 AGC 이득 2 또는 AGC 이득 3을 승산기(442)에 제공하는데, 이는 DC_루프_모드 제어가 논리 로우로 설정된다는 것을 나타낸다.

AND 게이트(440)는 수신된 신호 강도 추정값(RSS) 및 Freeze_enb 제어를 수신한다. 그리고 나서, (1) DC 루프가 추적 모드로 동작할 때; 또는 (2) DC가 포착 모드로 동작하는 경우, 저 이득 모드가 AGC 루프를 위하여 사용될 때, AND 게이트(440)는 RSS를 승산기(442)에 제공한다. 대안적으로, DC 루프가 포착 모드로 동작하고 AGC 루프가 동결될 때, AND 게이트(440)는 제로를 승산기(442)에 제공한다. AGC 루프가 동결될 때, AND 게이트(440)로부터의 제로는 AGC 루프 누산기(444)에 의한 제로의 누산으로 된다.

승산기(442)는 수신된 신호 강도 추정값(RSS)을 멀티플렉서(448)로부터 선택된 AGC 이득과 승산하고, 그 결과를 AGC 루프 누산기(444)에 제공한다. 그리고 나서, 누산기(444)는 그 결과를 기억된 값과 누산하고 수신된 신호에 인가될 총 이 득(G_total)을 나타내는 출력 이득 값을 제공하여, 소망의 신호 레벨을 성취하며, 이는 도3의 이득 스케일링 및 옵셋 유닛(334)에 제공되는 이득 옵셋에 의해 결정된다. 총 이득은 2개의 부분, (1) RF/아날로그 회로(예를 들어, 증폭기(114) 및 혼합기(212))를 위한 대략적인 이득(G_coarse) 및 (2) DVGA(140)를 위한 미세 이득(G_fine)으로 분해될 수 있다. 따라서, 수신된 신호에 대한 총 이득은 다음과 같이 표현될 수 있다.

G_total = G_coarse + G_fine 식(4)

여기서, G_total, G_coarse 및 G_fine 모두는 dB로 제공된다.

도4B에 도시된 바와 같이, 누산기(444)는 또한, 지연된 이득 단계 판단을 수신하는데, 이는 후술되는 바와 같이, RF/아날로그 회로를 위하여 사용되는 특정 이산 이득을 나타낸다. RF/아날로그 회로를 위한 각 이산 이득은 누산을 위한 최대 및 최소값의 각 세트와 관계되는데, 이는 AGC 루프에서 안정성을 보장한다. 지연된 이득 단계 판단으로 표시되는 바와 같은 사용되는 특정 이산 이득에서, 적절한 최소 및 최대값 세트는 누산기(444)에 의한 누산을 위하여 사용된다.

도4A를 다시 참조하면, RF/아날로그 회로를 위한 대략적인 이득 제어는, (1) 이득 단계 제어 회로(418)에 의해 총 이득(G_total)을 이득 단계 판단과 매핑; (2) 레인지 엔코더(range encoder)(424)에 의해 이득 단계 판단을 적절한 이득 단계 제어로 엔코딩; (3) SBI 유닛(150)에 의해 이득 단계 제어를 적절한 메시지로 포맷팅; (4) 직렬 버스(152)를 통해서 메시지를 RF/아날로그 회로(예를 들어, 증폭기(114) 및/또는 혼합기(212))로 전송; 및 (5) 메시지를 토대로 RF/아날로그 회로의 이득을 조정함으로써, 이루어진다. 미세 이득 제어는, (1)총 이득(G_total)으로부터 대략적인 이득(G_coarse)을 감산함으로써 DVGA를 위한 미세 이득(G_fine)을 결정; 및, (2) 미세 이득을 토대로 DVGA의 이득을 조정함으로써 이루어진다. 총 이득을 토대로 한 대략적인 및 미세 이득의 편차가 이하에 설명된다.

수신기 유닛(100)은 다수의(예를 들어, 4개) 스테이지를 갖는 증폭기(114) 및 다수의(예를 들어, 2개) 스테이지를 갖는 혼합기(212)로 설계될 수 있다. 각 스테이지는 특정 이산 이득과 관계될 수 있다. 어느 스테이지가 턴 온/오프되는지에 따라서, 서로 다른 이산 이득이 성취될 수 있다. 그리고 나서, 대략적인 이득은 대략적인 이산 단계에서 RF/아날로그 회로의 이득을 제어한다. RF/아날로그 회로를 위하여 사용될 특정 이산 이득은 수신된 신호 레벨, 이들 회로의 특정 설계 등에 좌우된다.

도4C는 RF/아날로그 회로(예를 들어, 증폭기(114) 및 혼합기(212))를 위한 일예의 이득 전달 함수를 도시한 것이다. 수평축은 총 이득을 나타내는데, 이는 수신된 신호 강도와 역으로 관계된다(즉, 보다 높은 이득이 보다 작은 수신된 신호 강도에 대응한다). 수직축은 총 이득을 토대로 한 이득 단계 제어 유닛(418)에 의해 제공되는 이득 단계 판단을 나타낸다. 이 특정 예의 설계에서, 이득 단계 판단은 5개의 가능한 값들 중 한 값을 취하는데, 이것이 표1에 정의되어 있다.

이득 단계 판단	RF/아날로그 회로 상태	정의
000	제1	최저 이득-모든 LNA 스테이지는 오프되며; 혼합기는 저 이득으로 된다
001	제2	제2 최저 이득-모든 LNA 스테이지는 오프되며; 혼합기는 고 이득으로 된다
010	제3	제3 최고 이득-1개의 LNA 스테이지는 온되며; 혼합기는 고 이득으로 된다
011	제4	제2 최고 이득-2개의 LNA 스테이지는 온되며; 혼합기는 고 이득으로 된다
100	제5	최고 이득- 모두 3개의 LNA 스테이지는 온되며; 혼합기는 고 이득으로 된다

도4C에 도시된 바와 같이, 히스테리시스는 인접 상태들간의 전이시에 제공된다. 예를 들어, 제2 상태("001")에서, 제1 LNA는 총 이득이 L2 상승 임계값을 초과할 때까지, 턴온(제3 상태 "010"로의 전이)되지 않으며, 이 LNA는 총 이득이 L2 하강 임계값보다 아래로 떨어질 때까지 턴오프(제2 상태로부터 다시 제1 상태로 전이)되지 않는다. 총 이득이 L2 상승 및 L2 하강 임계값 사이에 있거나, 그 근처에 있는 경우, 히스테리시스(L2 상승-L2 하강)는 LNA가 연속적으로 턴오프 및 턴온되는 것을 방지한다.

이득 단계 제어 유닛(418)은 총 이득, 도4C에 도시된 바와 같은 전달 함수(이는 임계값으로 정의된다) 및, 타이밍, 재머 및 이와 다른 가능한 정보를 토대로 이득 단계 판단을 결정한다. 이득 단계 판단은 전달 함수에 의해 결정되는 바와 같이, 증폭기(114) 및 혼합기(212)에 대해 턴온/오프될 특정 스테이지를 나타낸다. 도4A를 다시 참조하면, 이득 단계 제어 유닛(418)은 이득 단계 판단을 프로그램가능한 지연 소자(420) 및 레인지 엔코더(424)에 제공한다.

일 실시예에서 그리고 도1에 도시된 바와 같이, 증폭기(114) 및 혼합기(212)의 각 스테이지를 턴온 또는 턴오프시키기 위한 제어는 직렬 버스(152)를 통해서 이들 회로에 제공된다. 레인지 엔코더(424)는 이득 단계 판단을 수신하고, 각 특정 회로를 제어하기 위하여 대응하는 이득 단계 제어를 제공한다(예를 들어, 한 이득 단계 제어는 증폭기(114)를 위한 것이며, 또 다른 이득 단계 제어는 혼합기(212)를 위한 것이다). 이득 단계 판단 및 이득 단계 제어간의 매핑은 룩업 테이블 및/또는 논리를 토대로 이루어질 수 있다. 각 이득 단계 제어는 하나 이상의 비트를 포함하고, 이득 단계 제어에 의해 제어될 회로 내에서 전용 스테이지를 턴온/오프시킨다. 예를 들어, 증폭기(114)는 4개의 스테이지로 설계될 수 있고, 상기 증폭기의 (2-비트) 이득 단계 제어는 증폭기에 대한 4개의 가능한 이산 이득을 위한 4개의 가능한 값("00", "01", "10", 및 "11")과 관계될 수 있다. 혼합기(212)는 2개의 스테이지로 설계될 수 있으며, 상기 혼합기의(1-비트) 이득 단계 제어는 혼합기에 대한 2개의 가능한 이산 이득을 위한 2개의 가능한 값("0" 및 "1")과 관계될 수 있다. 증폭기(114) 및 혼합기(212)를 위한 이득 제어 단계는 SBI 유닛(150)에 의해 적절한 메시지로 포맷화된 후, 이들 메시지는 직렬 버스(152)를 통해서 회로에 전송된다. 레인지 엔코더(424)는 또한, RF/아날로그 회로가 새로운 값 또는 단계로 변화되는지 여부를 나타내는 이득 단계 변화 신호를 DC 옵셋 제어기(130)에 제공한다.

상술된 바와 같이, 수신된 이득을 위한 총 이득(G_total)은 대략적인 이득(G_coarse) 및 미세 이득(G_fine)으로 분해될 수 있다. 게다가, 도4A에 도시된 바와 같이, 미세 이득은 합산기(416)에 의해 총 이득으로부터 대략적인 이득을 감산함으로써 발생된다. 대략적인 이득(이득 제어 단계 형태)이 SBI 유닛(150) 및 직렬 버스를 통해서 증폭기(114) 및 혼합기(212)에 제공되기 때문에, 대략적인 이득이 이득 단계 제어 유닛(418)에 의해 결정되는 시간 및 대략적인 이득이 RF/아날로그 회로에 의해 실제로 인가되는 시간 간에 지연이 초래된다. 게다가, 처리 지연은 RF 회로로부터 DVGA(예를 들어, 특히 디지털 필터(124))로의 수신된 신호로 인해 초래된다. 따라서, 대략적인 이득이 RF 회로에 의해 인가되고 동시에 DVGA로부터 소거되도록 하기 위하여(즉, 대략적인 이득이 단지 1회 어떤 소정 데이터 샘플에 인가되도록), DVGA(140)에 인가되기 전, 프로그램가능한 지연을 사용하여 대략적인 이득(이득 단계 판단에 의해 표시됨)을 지연시킨다.

프로그램가능한 지연 소자(420)는 이득 단계 판단을 위하여 특정 지연량을 제공한다. 이 지연은 SBI 유닛(150)에 의해 초래되는 지연 및 RF 회로로부터 DVGA로의 수신된 신호 처리 경로의 지연을 보상한다. 이 지연은 기록 값을 레지스터에 기록함으로써 프로그램될 수 있다. 그리고 나서, 지연 소자(420)는 지연된 이득 단계 판단을 제공한다.

대략적인 이득 변환 유닛(422)은 RF/아날로그 지연을 위한 특정 이산 이득을 나타내는 지연된 이득 단계 판단을 수신하며, 적절한 범위 및 분해능(예를 들어, AGC 제어 유닛(414)으로부터의 총 이득을 위한 것과 동일한 범위 및 분해능)을 갖는 대응하는 대략적인 이득(G_coarse)을 제공한다. 따라서, 대략적인 이득은 이득 단계 판단과 등가이지만, 상이한 포맷(즉, 대략적인 이득은 고 분해능 값인 반면에, 이득 단계 판단은 디지털(온/오프) 제어이다)으로 제공된다. 대략적인 이득 변환에 대한 이득 단계 판단은 룩업 테이블 및/또는 논리에 의해 성취될 수 있다. 그리고 나서, 대략적인 이득은 합산기(416)에 의해 총 이득으로부터 감산되어, DVGA를 위한 미세 이득을 제공한다.

RF/아날로그 회로의 이득이 스테이지를 온 및 오프로 스위칭시킴으로써 대략적인 량만큼 변화할 때마다, 신호 성분의 위상은 통상적으로, 어떤 특정 단계 량만큼 회전한다. 위상 회전 량은 어느 스테이지가 스위치 온 및 오프되는지(이는 이득 단계 판단에 의해 결정된다)에 좌우되지만, 통상적으로 특정한 세팅 또는 형태를 위하여 고정된 값이 된다. 이 위상 회전은 주파수 제어 루프가 위상 회전을 위하여 보정될 수 있을 때까지 데이터 복조 처리시에 저하를 야기시킬 수 있다.

일 실시예에서, 이득 단계 판단은 대응하는 로테이터 위상(rotator phase)에 매핑되는데, 이는 이득 단계 판단에 의해 표시되는 이득으로 인해 수신된 신호 성분에서 위상 회전 량을 나타낸다. 그리고 나서, 로테이터 위상은 디지털 복조기(144) 내의 로테이터에 제공되고 I 및 Q 데이터의 위상을 조정하여, RF/아날로그 회로에서 인에이블되는 이득 스테이지에 의해 야기되는 위상 회전을 고려한다. 이득 단계 판단 및 로테이터 위상간의 매핑은 룩업 테이블 및/또는 논리에 의해 이루어질 수 있다. 게다가, 미세 분해능은 로테이터 위상에 대해서 이루어질 수 있다(예를 들어, 5.6°분해능은 이 로테이터 위상에 대해서 6비트로 이루어질 수 있다).

DC 및 AGC 루프 동작

도1에 도시된 바와 같이, DC 루프는 디지털 필터(124)로부터 필터링된 I 및 Q 샘플에 대해 동작하여, DC 옵셋을 소거하고 나서, AGC 루프(DVGA(140)를 통해서)는 DC 옵셋 보정된 I 및 Q 샘플에 대해 동작하여 I 및 Q 데이터를 제공하는데, 그 후, 상기 데이터는 디지털 복조기(144)에 제공된다. AGC 루프는 또한, RF/아날로그 회로의 이득을 제어하는데, 상기 이득은 DC 루프에 의해 동작되는 I 및 Q 샘플의 진폭에 영향을 미친다. 따라서, DC 루프는 AGC 루프 내에 임베드(embed)되는 것으로서 간주될 수 있다. DC 루프의 동작은 AGC 루프의 동작에 영향을 미친다.

직접 변환 수신기에서, DC 옵셋(정적 및 시변 둘다)은 신호 진폭이 보다 작기 때문에 신호 성분에 보다 많이 영향을 미친다. 큰 DC 옵셋(또는 DC 스파이크)은 각종 수단에 의해 신호 성분에서 초래될 수 있다. 첫번째, RF/아날로그 회로(예를 들어, 증폭기(114) 및 혼합기(212))의 이득이 온/오프 스테이지를 스위칭함으로써 이산 단계에서 변화될 때, 온/오프 스위칭되는 상이한 스테이지에서 오정합으로 인해 큰 DC 옵셋이 신호 성분에서 초래될 수 있다. 두번째, 큰 DC 옵셋은 DC 루프가 DC 옵셋 갱신을 수행할 때 야기됨으로써, DC3I 및 DC3Q의 서로 다른 DC 옵셋 값이 합산기(232a)에 제공되고, DC1I 및 DC1Q의 서로 다른 DC 옵셋 값이 직렬 버스를 통해서 혼합기(212)에 제공된다.

큰 DC 옵셋은 DC 루프(예를 들어, 대략적인-그레인 및 미세-그레인 루프 DC 루프)의 각종 메카니즘을 사용하여 소거될 수 있다. 게다가, 큰 DC 옵셋은 포착 모드에서 DC 루프를 동작시킴으로써 보다 신속하게 소거될 수 있다. 그러나, 이들이 소거될 때까지, 큰 DC 옵셋은 신호 성분에 대해 나쁜 영향을 미치고, 성능을 저하시킬 수 있다.

첫번째, 신호 성분 내의 어떤 소거되지 않은 DC 옵셋은 디지털 복조기(144)에 의한 역확산 동작 후 잡음(잡음 전력은 DC 옵셋과 동일하다)으로서 나타난다. 이 잡음이 수행성능을 저하시킬 수 있다.

두번째, 큰 DC 옵셋은 여러 가지 방식으로 AGC 루프의 수행성능을 파괴시킨다. DC 옵셋은 신호 성분에 부가되어, 보다 큰 진폭을 갖는 결합된(DC 옵셋 및 신호) 성분을 발생시킨다. 그리고 나서, 이것은 AGC 루프로 하여금 총 이득을 감소시키도록 하여, 결합된 성분의 전력이 AGC 셋포인트(예를 들어, I² + Q² = AGC 셋포인트)에서 유지되도록 한다. 그리고 나서, 이 감소된 이득은 소망의 신호 성분을 압축시키는데, 압축량은 DC 옵셋의 크기에 비례한다. 소망 신호 성분에 대한 보다 작은 진폭이 저하된 신호-대-양자화 잡음비(SNR_Q)를 발생시키는데, 이것이 또한 수행성능을 저하시킨다. 게다가, DC 루프가 추적 모드로 되기 전 큰 DC 옵셋을 완전히 소거할 수 없다면, 잔여 DC 옵셋은 추적 모드에서 보다 천천히 소거된다. 그리고 나서, AGC 루프는 DC 루프의 이와 같은 느린 전이 응답을 따름으로써, DC 및 AGC 둘다가 정상 상태를 획득할 때까지 저하 기간을 연장시킨다.

세번째, 큰 DC 옵셋은 소망 신호 대역에서 신호를 간섭시키는 재머를 정확하게 검출하는 성능에 영향을 미친다. 재머는 수신된 신호 경로 내의 회로의 비선형성으로 인해 발생될 수 있다. 이들 회로가 고 이득(즉, 보다 많은 스테이지가 턴온된다)으로 동작할 때, 증폭기(114) 및 혼합기(112)에서의 비선형성이 보다 현저하기 때문에, 수신기는 이들 회로중 어느 회로가 고 이득으로 스위칭된 직후 재머를 검출할 수 있다. 재머 검출은 고 이득으로 스위칭한 직후, RSSI(412)로 신호 성분의 전력을 측정하며; 특정 측정 시간 기간 후엔, 상기 측정된 전력을 임계값에 대해 비교하고; 상기 측정된 전력이 임계값을 초과한 경우, 신호 성분 내에 재머가 존재한다고 판단함으로써 수행될 수 있다. 재머가 검출되면, 하나 이상의 회로의 이득은 재머를 소거 또는 완화시키기 위하여 감소될 수 있다. 그러나, 고 이득으로의 스위칭에 의해 야기되는 DC 옵셋의 존재시, 측정된 전력의 증가가 재머로 인한 것인지 총 잡음(이는 어떤 소거되지 않은 DC 옵셋 및 DC 옵셋을 신속하게 소거하기 위하여 포착 모드로 DC 루프를 동작시킴으로써 발생되는 증가된 DC 루프 잡음을 포함한다)으로 인한 것인지 판별할 수 없다. 따라서, DC 옵셋의 존재는 재머를 정확하게 검출하는 성능에 영향을 미치는데, 이것은 재머를 잘못 검출함으로써 잘못된 이득으로 RF/아날로그 회로가 동작하는 경우, 수행성능을 저하시킬 수 있다.

큰 DC 옵셋은 상술된 각종 나쁜 영향으로 오랜 기간 동안 에러 버스트를 초래시킬 수 있다. DC 옵셋으로 인한 저하는 데이터 속도가 높을수록 더욱 문제가 되는데, 그 이유는 DC 스파이크를 소거하는데 필요한 시간이 (예를 들어, DC 루프의 특정 설계에 의해)고정되어, 보다 높은 데이터 속도에서 보다 많은 에러를 발생시키기 때문이다.

본 발명의 또 다른 양상을 따르면, DC 루프가 포착 모드로 동작하는 지속 시간은 포착 모드에서 DC 루프의 대역폭에 역비례한다. DC 루프 대역폭은 포착 모드에서 보다 넓게 되도록 설계되어, 상기 DC 루프가 DC 옵셋에 보다 신속하게 응답하여 상기 DC 옵셋을 소거하도록 한다. 루프 대역을 보다 넓게 증가시키면 이에 대응하여 루프 응답 또한 보다 고속으로 증가한다. 상술된 바와 같이, 소망 신호 성분에서의 DC 에러는 디지털 복조기(144) 내의 비확산 동작 후의 잡음으로서 판명된다. 이 잡음은 가능한 신속하게 소거되어야 하는데, 이는 포착 모드에서 DC 루프의 대역폭을 증가시킴으로써 성취될 수 있다. 그러나, DC 루프 대역폭을 넓게 하면 또한, 수행성능을 저하시키는 DC 루프 잡음을 증가시킨다.

수행성능을 최대화하기 위하여, 포착 모드는 보정될 (야기되는) DC 옵셋 및 (자체 발생되는) DC 루프 잡음간의 균형을 맞춰야 한다. DC 루프 잡음 량을 제한하고 DC 루프를 여전히 높은 대역폭으로 동작시키기 위하여, DC 루프가 포착 모드로 동작하는 지속 시간은 루프 대역폭에 역비례하여 설정될 수 있다. 일반적으로, 보다 넓은 루프가 보다 신속하게 응답하도록 하는 성능으로 인해, DC 루프 대역폭을 넓게 하면 할수록 DC 옵셋 포착 시간은 짧게된다. 따라서, DC 루프 대역폭을 넓게 하여 포착 모드에서 소모되는 시간 량을 보다 짧게 하는 것은 이 사실을 이용한 것이며, DC 루프는 필요한 것보다 길게 포착 모드로 동작되지 않는데, 이것이 수행성능을 개선시킬 수 있다.

포착 모드로 DC 루프를 동작시키는 특정 지속 시간은 또한, 예를 들어 DC 옵셋의 예측된 진폭, DC 루프 잡음의 진폭, 변조 방식, 수신된 신호의 대역폭 등과 같은 각종 다른 인자를 토대로 선택될 수 있다. 일반적으로, 포착 모드 지속 시간은 포착 모드에서의 DC 루프 대역폭과 역으로 관계되는데, 정확한 함수는 상술된 인자에 좌우된다.

본 발명의 또한 다른 양상을 따르면, AGC 루프의 동작은 DC 루프의 동작 모드에 좌우되어 행해진다. 상술된 바와 같이, DC 루프가 포착 모드로 변화될 때 통상적으로 보다 크게되는 어떠한 소거되지 않은 DC 옵셋이 AGC 루프의 동작에 영향을 미친다. 따라서, DC 옵셋 소거기(130)는 AGC 루프 유닛(142)에 DC_루프_모드 제어 신호를 제공하는데, 이 신호는 DC 루프의 현재 동작 모드를 나타낸다. DC 루프가 포착 모드로 스위칭되어 (잠재적으로) 큰 DC 옵셋을 신속하게 소거할 때, AGC 루프는 이와 동시에, 저 이득 모드 또는 동결 모드중 어느 한 모드로 스위칭되어, DC 루프가 포착 모드에 있는 동안 AGC 루프가 DC 옵셋에 천천히 응답하거나 전혀 응답하지 않도록 한다. 그리고 나서, AGC 루프는 DC 루프가 추적 모드로 전이된 후 정상 모드로 다시 스위칭될 수 있다.

DC 루프가 포착 모드에 있는 동안 사용되는 AGC 이득을 작게하거나 제로로 하면은, AGC 루프가 DC 포착 기간 동안 자신의 제어 신호를 보유하게 한다. 그리고나서 AGC 제어 신호는 DC 루프가 포착 모드에 입력될 때, 정규 모드에서 동작하도록 준비될 것이다. AGC 이득을 작게하거나 제로로 하면은 또한, AGC 루프가 AGC 셋포인트로부터 소망의 신호 전력을 이동시키는 것을 방해하거나 방지하게 하며, 재머 검출 공정에서 DC 옵셋의 영향을 더욱 감소시키는데, 이는 재머 검출을 잘못할 확률을 감소시킨다.

사용될 특정한 정상 및 작은 AGC 이득은 시뮬레이션, 실험 측정 또는 이외 다른 수단에 의해 결정될 수 있다. 이들 이득은 또한, (예를 들어, 제어기(160)에 의해) 프로그램가능하게 될 수 있다.

직렬 버스 인터페이스( SBI )

본 발명의 또한 다른 양상을 따르면, RF/아날로그 회로의 일부 또는 전부 제어는 직렬 버스(152)를 통해서 제공된다. RF/아날로그 기능을 제어하는데 표준 직렬 버스를 사용하는 것이 후술되는 바와 같이 많은 이점을 제공한다. 게다가, 직렬 버스는 후술되는 바와 같이, 필요한 제어를 보다 효율적으로 제공하기 위하여 여러 가지 특징을 가진 채 설계될 수 있다.

종래, RF/아날로그 회로(예를 들어, 증폭기(114) 및 혼합기(212))를 위한 제어는 제어될 회로 및 제어를 제공하는 제어 기간에 전용 신호를 사용하여 제공된다. 하나 이상의 핀은 개별적으로 제어될 각 회로를 위한 제어기상에 지정될 수 있다. 예를 들어, 3개의 핀은 제어기 및 RF/아날로그 칩상에 지정되어, 상술된 증폭기/혼합기의 5개의 스테이지를 제어한다. 특정 기능을 위하여 지정된 핀을 사용하면은 핀 수를 증가시켜 보드 레이아웃(board layout)을 복잡하게 하는데, 이것이 수신기의 비용을 증가시킬 수 있다.

RF/아날로그 회로를 제어하기 위하여 직렬 버스를 사용하면은, 종래 설계에서 직면하는 많은 단점을 개선시킬 수 있고, 더 많은 부가적인 이점을 제공할 수 있다. 첫번째, 직렬 버스는 약간의 핀(예를 들어, 2개 또는 3개)으로 구현될 수 있고, 상기 수의 핀이 하나 이상의 집적 회로(ICs) 내에 구현되는 다수의 회로를 제어하는데 사용될 수 있다. 예를 들어, 단일의 직렬 버스는 증폭기(114)의 이득, 혼합기(212)의 이득, 혼합기(212)의 DC 옵셋, 발진기(218)의 주파수 등을 제어하는데 사용될 수 있다. RF/아날로그 IC를 제어기와 상호접속시키는데 필요한 핀 수를 감소시킴으로써, RF/아날로그 IC, 제어기, 및 회로 보드의 비용 전부가 감소될 수 있다. 두번째, 표준 직렬 버스를 사용하면은, 장차 세트에 대한 융통성을 증가시키는데, 그 이유는 상기 버스가 RF/아날로그 IC 및 제어기간의 하드웨어 인터페이스를 표준화하기 때문이다. 이것은 또한, 필요한 제어 라인 수를 변경 또는 증가시킴이 없이 제조자가 상이한 RF/아날로그 ICs 및 /또는 제어기를 갖는 동일한 보드 레이아웃을 사용하게 한다.

일 실시예에서, SBI 유닛(150)은 다수의 하드웨어 요청(HW_REQ) 채널을 지원하도록 설계되는데, 이들 채널 각각은 특정 기능을 지원하는데 사용될 수 있다. 예를 들어, 하나의 채널은 VGA 루프용으로 사용되어 증폭기(114) 및 혼합기(112)의 단계 이득을 설정할 수 있으며, 또 다른 채널은 DC 루프용으로 사용되어, 혼합기(212)를 위한 DC 옵셋 제어 값(DC1)을 설정할 수 있다. 일반적으로, SBI 유닛은 임의수의 하드웨어 요청 채널을 지원하도록 설계될 수 있다.

개별적으로 제어될 각 회로는 각각의 어드레스와 관계될 수 있다. SBI 유닛을 통해서 전송되는 각 메시지는 메시지를 전송하는 회로의 어드레스를 포함한다. 그리고 나서, 직렬 버스에 결합되는 각 회로는 각 전송된 메시지 내에 포함되는 어드레스를 검사하여, 메시지가 해당 회로를 위한 것인지를 결정하고, 메시지가 해당 회로에 어드레스되는 경우 그 메시지만을 처리한다.

일 실시예에서, 각 하드웨어 요청 채널은 다수의 데이터 전송 모드를 지원하는 성능을 가진 채 설계될 수 있는데, 상기 전송 모드는 고속 전송 모드(FTM), 차단 전송 모드(ITM) 및 버스트 또는 벌크 전송 모드(BTM)를 포함할 수 있다. 고속 전송 모드는 다음 패턴(ID, ADDR, DATA, ADDR, DATA...)에 따라서 다수의 바이트를 다수의 회로에 전송하는데 사용될 수 있는데, 여기서 ID는 하드웨어 요청 채널 ID 이며, ADDR은 수신자 회로의 어드레스이며, DATA는 수신자 회로의 데이터이다. 차단 전송 모드는 직렬 버스에 결합되는 하나 이상의 회로에 브로드캐스트하기 위하여 단일 바이트를 전송하는데 사용될 수 있다. 버스트 전송 모드는 다음 패턴(ID,ADDR, DATA1, DATA2, ...)에 따라서 다수의 바이트를 특정 회로에 전송하는데 사용될 수 있다. 상이한 및/또는 부가적인 전송 모드가 또한 구현될 수 있으며, 이는 본 발명의 영역내에 있다.

일 실시예에서, 하드웨어 요청 채널은 (예를 들어, 제어기에 의해) 특정 우선순위를 할당받을 수 있다. 채널의 우선순위는 SBI 유닛(150) 내의 레지스터내로 프로그램될 수 있다. 그리고 나서, 다수의 메시지가 직렬 버스를 통해서 SBI 유닛에 의해 전송될 필요가 있는 경우, 채널의 우선순위는 메시지를 전송할 순서를 결정한다. 보다 높은 우선순위는 고속 응답(예를 들어, 증폭기(114) 및 혼합기(112)용 이득 단계)을 필요로하는 제어 루프에 사용되는 채널에 할당되며, 보다 낮은 우선순위는 보다 정적인 기능(예를 들어, 직접 하향변환기(120), 예를 들어, DFM 및 GPS의 수신 모드)에 사용되는 채널에 할당될 수 있다.

각 하드웨어 요청 채널은 또한, 상기 채널이 사용을 위하여 인에이블되는지 여부를 나타내는 각 인에이블 플래그(enable flag)와 관계될 수 있다. 모든 채널을 위한 인에이블 플래그는 SBI 유닛(150)에 의해 유지될 수 있다.

일 실시예에서, 직렬 버스는 3개의 신호, 즉 데이터 신호, 클럭 신호 및 스트로브 신호(strobe signal)를 포함한다. 데이터 신호는 메시지를 전송하는데 사용된다. 클럭 신호는 송신기(예를 들어, 제어기)에 의해 제공되고 수신기에 의해 사용되어, 디지털 신호상에 제공되는 데이터를 래치시킨다. 스트로브 신호는 메시지의 시작/중지를 나타내는데 사용된다. 상이한 신호 및/또는 상이한 수의 신호를 갖는 상이한 직렬 버스를 설계하는 것이 또한 구현될 수 있으며, 이는 본 발명의 영역내에 있다.

본원에 서술된 직접 하향변환 수신기의 각종 양상 및 실시예가 CDMA 시스템, GPS 시스템, 디지털 FM(DFM) 시스템 등등과 같은 각종 무선 통신 시스템에서 구현될 수 있다. 직접 하향변환 수신기는 또한, 이들 통신 시스템에서 순방향 링크 또는 역방향 링크에 사용될 수 있다.

본원에 서술된 직접 하향변환 수신기의 각종 양상 및 실시예는 각종 수단에 의해 구현될 수 있다. 예를 들어, 직접 하향변환 수신기의 전부 또는 일부는 하드웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있다. 하드웨어 구현을 위하여, DVGA, DC 옵셋 보정, 이득 제어, SBI 등이 하나 이상의 특정 용도 집적 회로(ASICs) , 디지털 신호 처리기(DSPs), 디지털 신호 처리 장치(DSPDs), 프로그램가능한 논리 장치(PLDs), 필드 프로그램가능한 게이트 어레이(FPGAs), 프로세서, 제어기, 마이크로-제어기, 마이크로프로세서, 본원에 서술된 기능을 수행하도록 설계된 그외 다른 전자 회로 또는 이들의 조합 내에서 구현될 수 있다.

*소프트웨어 구현을 위하여, 이득 제어 및/또는 DC 옵셋 보정하는데 사용되는 소자는 본원에 서술된 기능을 수행하는 모듈(예를 들어, 절차, 기능 등)로 구현될 수 있다. 소프트웨어 코드는 메모리 유닛(예를 들어, 도1의 메모리(162))에 기억될 수 있고 프로세서(예를 들어, 제어기(160))에 의해 실행될 수 있다. 메모리 유닛은 프로세서 내에서 또는 프로세서 외부에서 구현될 수 있는데, 이 경우에, 상기 메모리 유닛은 본 기술 분야에 공지된 바와 같은 각종 수단을 통해서 전달가능하게 프로세서에 결합된다.

어떤 장을 탐색하는데 도움을 주기 위하여 참조로서 본원에 표제가 포함되어 있다. 이들 표제는 그 내에 서술된 개념의 영역으로 제한하고자하는 것은 아니며, 이들 개념은 전체 명세서를 통해서 다른 장에서도 적용될 수 있다.

앞서 설명된 서술된 실시예는 당업자가 본 발명을 사용할 수 있도록 하기 위하여 제공된 것이다. 당업자는 이들 실시예에 대한 각종 변형을 손쉽게 이해할 것이며, 본원에 규정된 일반적인 원리는 본 발명의 원리 또는 영역을 벗어남이 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 본원에 예시된 실시예로 제한되는 것이 아니라, 본원에 서술된 원리 및 신규한 특징에 부합되는 모든 영역을 수용한다.

도1은 본 발명의 각종 양상 및 실시예를 구현할 수 있는 수신기 유닛에 대한 블록도.

도2A는 직접 하향변환기에 대한 블록도.

도2B는 DC 옵셋 소거기에 대한 블록도.

도3은 디지털 가변 이득 증폭기(DVGA)에 대한 블록도.

도4A는 AGC 루프 유닛에 대한 블록도.

도4B는 AGC 제어 유닛에 대한 블록도.

도4C는 RF/아날로그 회로에 대한 이득 전달 함수의 일예를 도시한 도면.

Claims

무선 통신 시스템 내의 장치로서,

수신된 신호를 증폭시키는 제1 수단;

상기 증폭된 신호에서 DC 옵셋을 소거하는 수단;

상기 DC 옵셋 소거된 신호를 디지털적으로 증폭하는 제2 수단; 및

상기 디지털적으로 증폭된 신호를 측정하여 상기 제1 및 제2 증폭 수단의 이득을 제어하는 수단을 포함하는,

무선 통신 시스템 내의 장치.
수신기 유닛으로서,

아날로그 가변 이득 증폭기;

상기 아날로그 가변 이득 증폭기의 출력에 결합되는 DC 옵셋 소거기;

상기 DC 옵셋 소거기의 출력에 결합되는 디지털 가변 이득 증폭기;

상기 디지털 가변 이득 증폭기로부터의 신호 출력을 측정하고 상기 아날로그 및 디지털 가변 이득 증폭기의 이득을 제어하도록 적응되는 이득 제어기; 및

상기 아날로그 가변 이득 증폭기에 상기 이득을 제공하도록 동작하는 제어 인터페이스를 포함하는,

수신기 유닛.
제2항에 있어서,

상기 제어 인터페이스는 버스 인터페이스인 수신기 유닛.
제3항에 있어서,

상기 버스 인터페이스는 직렬 버스 인터페이스(SBI) 유닛인 수신기 유닛.
제2항에 있어서,

상기 제어 인터페이스는 전용 제어 신호들을 포함하는 수신기 유닛.
무선 통신 시스템에서 수신된 신호를 프로세싱하는 방법으로서,

제1 가변 이득으로 수신 신호를 증폭하는 단계;

상기 증폭된 수신 신호에서 DC 옵셋을 소거하는 단계;

제2 가변 이득으로 상기 DC 옵셋 소거된 신호를 디지털적으로 증폭하는 단계;

상기 디지털적으로 증폭된 신호를 측정하는 단계; 및

상기 디지털적으로 증폭된 신호 측정에 응답하여 상기 제1 및 제2 가변 이득을 결정하는 단계를 포함하는,

신호 프로세싱 방법.
제1 가변 이득으로 수신 신호를 증폭하는 아날로그 수단;

상기 아날로그 증폭 수단에 결합된 DC 옵셋을 소거하는 수단;

상기 DC 옵셋 소거 수단의 출력에 결합되며, 제2 가변 이득으로 증폭하는 디지털 수단;

상기 디지털 증폭 수단으로부터의 신호 출력을 측정하고 상기 제1 및 제2 가변 이득을 제어하는 수단; 및

상기 제2 이득을 상기 아날로그 증폭 수단에 제공하도록 동작하는 수단을 포함하는 장치.
샘플들을 제공하기 위해 수신 신호를 제2 이득으로 증폭, 하향변환 및 디지털화하는 단계;

상기 샘플들에서 DC 옵셋을 소거하는 단계;

출력 데이터를 제공하기 위해 제1 이득으로 상기 DC 옵셋 소거된 샘플들을 디지털적으로 증폭하는 단계;

상기 출력 데이터에 부분적으로 기초하여 상기 제1 이득 및 제2 이득을 결정하여 상기 출력 데이터가 소망 신호 진폭을 갖게 하는 단계; 및

증폭, 하향 변환 및 디지털화 수단에 상기 제2 이득을 제공하는 단계를 포함하는 방법.
샘플들을 제공하기 위해 수신 신호를 증폭, 하향변환 및 디지털화하는 수단;

상기 샘플들에서 DC 옵셋을 소거하는 수단;

소망 신호 진폭을 갖는 출력 데이터를 제공하기 위해 제1 이득으로 상기 DC 옵셋 소거된 샘플들을 디지털적으로 증폭하는 수단;

상기 출력 데이터에 부분적으로 기초하여 상기 제1 이득 및 제2 이득을 결정하는 수단; 및

상기 증폭, 하향 변환 및 디지털화 수단에 상기 제2 이득을 제공하는 수단을 포함하는 장치.
샘플들을 제공하기 위해 수신 신호를 증폭, 본질적으로 일정한 이득으로 하향변환, 및 디지털화하는 단계;

소망 신호 진폭을 갖는 출력 데이터를 제공하기 위해 가변 이득으로 상기 샘플들을 디지털적으로 증폭하는 단계; 및

상기 출력 데이터에 부분적으로 기초하여 상기 가변 이득을 결정하는 단계를 포함하는 방법.
샘플들을 제공하기 위해 수신 신호를 증폭, 본질적으로 일정한 이득으로 하향변환, 및 디지털화하는 수단;

소망 신호 진폭을 갖는 출력 데이터를 제공하기 위해 가변 이득으로 상기 샘플들을 디지털적으로 증폭하는 수단; 및

상기 출력 데이터에 부분적으로 기초하여 상기 가변 이득을 결정하는 수단을 포함하는 장치.