KR100803032B1

KR100803032B1 - 과도 신호를 보상하기 위한 수신기, 디지털 신호 처리부 및 디지털 신호 처리 방법

Info

Publication number: KR100803032B1
Application number: KR1020060101839A
Authority: KR
Inventors: 홍석균; 류재호; 류승우
Original assignee: 지씨티 세미컨덕터 인코포레이티드; 주식회사 케이티
Priority date: 2006-10-19
Filing date: 2006-10-19
Publication date: 2008-02-18
Also published as: US7953192B2; WO2008051456A1; TW200838164A; US20080187078A1

Abstract

본 발명은 유선 또는 무선 통신 등에 사용될 수 있는 수신기 및 상기 수신기 등에 사용될 수 있는 디지털 신호 처리부와 처리 방법에 대한 발명으로서, 과도 신호를 보상하기 위한 수신기, 디지털 신호 처리부 및 디지털 신호 처리 방법에 대한 발명이다.

본 발명은 수신 신호를 증폭하여 출력하는 가변 이득 증폭기; 상기 가변 이득 증폭기의 출력 신호를 디지털 신호로 변환하여 출력하는 ADC; 상기 ADC의 출력 신호를 필터링하여 출력하는 디지털 필터; 상기 ADC의 출력 신호 및 상기 디지털 필터의 출력 신호 중 적어도 어느 하나로부터 수신 전력을 추정하여 추정된 수신 전력을 출력하는 수신 전력 추정기; 및 상기 추정된 수신 전력에 따라 상기 가변 이득 증폭기의 이득을 조절하는 이득 조절기를 포함하며, 상기 디지털 필터는 상기 가변 이득 증폭기의 상기 이득이 변경되고 소정 지연 시간 경과한 때에 상기 디지털 필터의 내부에 위치한 메모리에 저장된 값을 이득 보상된 값으로 치환함으로써 과도 신호를 보상하는 수신기를 제공한다.

Description

과도 신호를 보상하기 위한 수신기, 디지털 신호 처리부 및 디지털 신호 처리 방법{RECEIVER FOR COMPENSATING TRANSIENT SIGNAL, DIGITAL SIGNAL PROCESSING UNIT AND DIGITAL SIGNAL PROCESSING METHOD}

도 1은 보통의 고속 패킷 통신에 이용되는 물리 계층 신호(physical layer signal)의 예시이다.

도 2는 통상적인 폐회로 이득 조절(closed loop gain control)의 예시이다.

도 3은 디지털 필터에서의 이득 안정화 시간을 예시한 것으로서 도 3의 (a)는 디지털 필터의 입력 신호를 나타내며 도 3의 (b)는 디지털 필터의 출력 신호를 나타내고 있다.

도 4는 본 발명의 이해를 돕기 위하여 도시된 도면으로서, 폐회로 이득 조절(closed loop gain control)의 예를 나타내는 도면이다.

도 5는 본 발명의 실시예에 의한 과도 신호 보상 기능이 있는 디지털 신호 처리부를 나타내는 도면으로서, 특히 과도 신호 보상 기능이 있는 디지털 필터A를 나타내는 도면이다.

도 6은 도 5의 과도 신호 보상 기능이 있는 디지털 필터가 FIR(finite impulse response) 필터에 구체적으로 적용된 예를 나타내는 도면이다.

도 7은 도 6에 표현된 FIR 필터의 변형예를 나타내는 도면이다.

도 8은 본 발명의 실시예에 의한 수신기의 일례를 나타내는 도면이다.

도 9는 본 발명의 다른 실시예에 의한 수신기의 일례를 나타내는 도면이다.

도 10에는 본 발명을 적용한 OFDM 수신기의 구조를 예시하였다.

*도면의 주요 부분에 부호의 설명*

10,12,21,41,42: 가변 이득 증폭기

11: 아날로그 필터 13,22: ADC

14,15,16,23,23',23",24,24',24": 디지털 신호 처리부

17,54: 복호기 18,25,25',25": 수신 전력 추정기

19,26,26',26": 이득 조절기 31: 메모리

32: 벡터 곱셈기 33: 과도 신호 보상부

34: 타이밍 제어부 43: 곱셈기

44: 이득 편차 추정기 45: 이득 보상부

46: 이득 편차 보상 제어기 47: 테스트 신호 발생기

51: 수신 필터 52: 주파수 편이 보상기

53: FFT 55: 채널 추정기

56: 주파수 편이 추정기 57: 타이밍 추정기

본 발명은 유선 또는 무선 통신 등에 사용될 수 있는 수신기 및 상기 수신기 등에 사용될 수 있는 디지털 신호 처리부와 처리 방법에 대한 발명으로서, 과도 신호를 보상하기 위한 수신기, 디지털 신호 처리부 및 디지털 신호 처리 방법에 대한 발명이다. 본 발명은 수신신호의 전력(received signal power)에 맞추어 이득 조절(gain control)을 하는 경우에 발생하는 과도 신호(transient signal)를 효과적으로 보상함으로써, 신속한 이득 조절과 수신 성능의 열화의 최소화를 동시에 달성할 수 있는 수신기 및 이에 사용될 수 있는 디지털 신호 처리부에 대한 발명이다.

도 1은 보통의 고속 패킷 통신에 이용되는 물리 계층 신호(physical layer signal)의 예시이다. 보통의 고속 패킷 통신의 물리 계층 신호는 크게 프리앰블(PREAMBEL), 헤더(HEADER), 페이로드(PAYLOAD) 및 테일(TAIL)의 4가지 부분으로 나뉠 수 있다. 이들 중 프리앰블은 수신기가 물리 계층 신호를 수신하기 위해서 필요한 많은 추정(estimation) 작업을 위해 존재하고, 헤더는 바로 뒤에 따라오는 페이로드에 대한 정보를 요약하여 지니고 있다. 페이로드는 실제 고속 패킷 통신에서 전달해야 하는 사용자 데이터(user data)가 포함되어 있는 상위 계층(upper layer)의 정보를 포함하고 있고, 테일은 물리 계층 신호가 채널에서 발생할 수 있는 여러가지 손상(impairment)에 대처할 수 있도록 추가되는 신호로서 예를 들어 CRC(cyclic redundancy check)나 오류 정정 부호(error correction code)에 의하여 추가되는 신호일 수 있다. 그러므로 페이로드 이외의 나머지 3부분은 신호 손상이 있을 수 있을 수 있는 채널에서 페이로드를 좀 더 신뢰성 있게 보내기 위한 부가 신호에 해당하므로 이를 오버헤드(overhead)라고 한다. 즉 오버헤드는 패킷 전체 중에서 사용자의 정보를 가지고 있지 않은 부분으로서 가능한 최소한으로 설계하는 것이 좋으며, 패킷의 실효 데이터 전송 지표인 (페이로드 / (프리앰블 + 헤더 + 페이로드 + 테일)) 비율을 높이는 것이 고속 패킷 통신 표준화의 매우 중요한 기술 목표이다.

이러한 오버헤드 중에서 통상 가장 큰 부분을 차지하는 것이 프리앰블이다. 수신기는 프리앰블을 이용하여 물리 채널을 통과한 수신 신호의 여러가지 특성을 추정하여야만 신호를 신뢰성 있게 복조할 수 있다. 프리앰블을 받아서 일반적으로 수신기가 제일 먼저 하는 작업은 수신 전력 추정(received power estimation) 및 수신 이득 조절(receive gain control)이다. 현실적으로 구현되는 수신기에는 최적의 성능을 낼 수 있는 신호크기의 범위가 존재한다. 아날로그 회로에서는 일정한 전압 범위에서 최적의 성능을 낼 수 있고, 아날로그-디지털 변환기(analog to digital converter, 이하 ADC라 함)에도 일정한 전압 범위를 인가해야 디지털로 변환된 신호의 품질이 보장되고, 이후의 고정 소수점(fixed point) 연산을 하는 디지털 신호 처리부(digital signal processing unit)들도 일정한 숫자 범위에서 최적의 성능을 낼 수 있다. 그렇기 때문에 일반적으로 디지털 복조 수신기에서는 수신 이득 조절이 정확하게 되는 것이 매우 중요하다. 수신 이득 조절이 된 신호를 이후에는 주파수 편이(frequency offset) 추정, 채널 응답 추정(channel estimation), 타이밍 복원(timing recovery), 복조 주파수 복원(carrier recovery) 등의 많은 작업이 프리앰블을 이용하여 처리된다. 일반적으로 적절히 설계된 추정기는 그 추정 시간(estimation time)이 길수록 그 정확도가 증가하기 때문에, 각각의 추정에 적절한 시간이 주어져야만 신뢰성 있는 추정이 가능하다. 이러한 이유로 인하여 가능한 짧은 프리앰블 구간에서 수신 이득 조절을 신속하게 처리하는 것이 고속 패킷 통신의 수신 복조기에서는 매우 중요하다.

도 2는 통상적인 폐회로 이득 조절(closed loop gain control)의 예시이다. 수신 신호는 가변 이득 증폭기(programmable gain amplifier, 10)를 통과하여 적절한 전압 범위로 증폭 또는 감쇄가 되어서 아날로그 필터 회로(11)로 입력된다. 아날로그 필터 회로(11)에서 출력된 신호는 가변 이득 증폭기(12)를 통과하여 ADC(13)에 인가된다. ADC(13)를 통해서 아날로그 신호는 디지털 고정 소수점 신호로 변환이 된다. 변환된 신호는 디지털 신호 처리부들(14,15,16)을 거쳐서 복호기(17)에 인가된다. 디지털 신호 처리부들로서 디지털 필터가 사용될 수 있다. 복호기(17)에서는 페이로드를 복호하여 상위 계층으로 그 정보를 전달한다. 수신 전력 추정기(18)는 ADC(13)를 통과한 신호 및 디지털 신호 처리부들(14,15,16)에서 출력된 신호를 이용하여 수신 전력을 추정하여 이득 조절기(19)에 수신 전력 추정치를 전달한다. 이득 조절기(19)는 수신 전력이 ADC(13)와 디지털 신호 처리부들(14,15,16) 내부의 여러 단계에서 원하는 범위에 들어갈 수 있도록 각 단계에 적절한 이득을 조절하여 준다. 이미 이득이 조절된 수신 신호에서 다시 조절할 이득 을 계산하므로, 도면에 표현된 방식을 폐회로 이득 조절(closed loop gain control) 방식이라고 한다.

이러한 이득 조절 방식에서는 이득 조절 크기(gain control step size), 전력 추정 알고리즘(power estimation algorithm), 이득 안정화 시간(gain settling time) 등 여러 가지 요소가 전체 이득 조절 속도에 영향을 준다. 그 중에서 이득 안정화 시간은 적절히 설계된 회로에서는 회로 내의 지연 소자들이 가장 큰 영향을 준다. 아날로그 필터(11)의 안정화 시간, ADC(13)의 지연 시간(ADC latency), 디지털 신호 처리부들(14,15,16)의 메모리들에 의한 안정화 시간이 모두 이득 안정화 시간에 영향을 준다. 즉, 이득 조절의 폐회로(closed loop)에 있는 메모리의 값들이 변경된 이득이 적용된 수신 신호로 채워지는 시점이 이득 안정화 시간과 같게 된다. 특히 디지털 신호 처리부들(14,15,16)의 메모리들은 그 저장시간이 매우 길 수도 있기 때문에, 이득 조절의 폐회로(closed loop) 내에 있는 기억 소자들을 최소화하는 것이 중요하다. 그래서, 긴 메모리가 필요한 디지털 신호 처리부들은 이득 안정화가 이루어진 후에야 동작하는 것이 통상적인 방법이다. 예를 들어 주파수 편이 추정의 연산은 좀 더 긴 메모리를 필요로 하고, 이것은 이득 조절이 완료된 후에야 진행되는 것이 통상적이 방법이다.

도 3은 디지털 필터에서의 이득 안정화 시간을 예시한 것으로서 도 3의 (a)는 디지털 필터의 입력 신호를 나타내며 도 3의 (b)는 디지털 필터의 출력 신호를 나타내고 있다. 디지털 필터의 입력에 이득이 바뀐 신호가 인가되면, 그 시점부터 일정한 시간까지는 원 신호에 왜곡이 있는 신호가 전달되다가 일정한 시간 후부터 왜곡이 없는 신호가 출력된다. 중간의 왜곡이 있는 신호를 과도 신호(transient signal)라고 하여, 이 신호는 통상적으로 디지털 신호 처리에 사용하지 않고 없어질 때까지 기다린다. 때문에 이러한 과도 신호 구간이 길수록 이득 안정화 시간이 길어지고, 긴 이득 안정화 시간은 신속한 이득 조절의 장애가 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 신속한 이득 조절을 위하여 과도 신호 구간을 최소화할 수 있는 수신기 및 디지털 신호 처리부를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는 과도 신호를 효과적으로 보상 또는 제거하여, 이득 조절 중에도 다른 디지털 신호 처리를 가능하게 하는 수신기 구조를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는 그러한 과도 신호 보상을 효율적으로 구현할 수 있고, 가변 이득 증폭기의 이득 편차(gain variation)를 내부적으로 보상할 수 있는 수신기 구조를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는 상술한 디지털 복조 수신기에 채용될 수 있는 디지털 신호 처리부를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는 입력 신호의 이득이 변경되었을 경우, 출력 신호의 과도 신호 구간을 최소화할 수 있는 디지털 신호 처리부를 제공하는 것이다.

상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제1 측면은 수신 신호를 증폭하여 출력하는 가변 이득 증폭기; 상기 가변 이득 증폭기의 출력 신호를 디지털 신호로 변환하여 출력하는 ADC; 상기 ADC의 출력 신호를 필터링하여 출력하는 디지털 필터; 상기 ADC의 출력 신호 및 상기 디지털 필터의 출력 신호 중 적어도 어느 하나로부터 수신 전력을 추정하여 추정된 수신 전력을 출력하는 수신 전력 추정기; 및 상기 추정된 수신 전력에 따라 상기 가변 이득 증폭기의 이득을 조절하는 이득 조절기를 포함하며, 상기 디지털 필터는 상기 가변 이득 증폭기의 상기 이득이 변경되고 소정 지연 시간 경과한 때에 상기 디지털 필터의 내부에 위치한 메모리에 저장된 값을 이득 보상된 값으로 치환함으로써 과도 신호를 보상하는 수신기를 제공한다.

본 발명의 제2 측면은 직렬 연결된 복수의 저장 소자를 구비하는 쉬프트 레지스터 - 상기 복수의 저장 소자 중 첫 저장 소자의 입력단에 입력 신호가 인가됨 -; 복수의 제1 곱셈 수단 - 상기 복수의 제1 곱셈 수단 중 하나는 상기 복수의 저장 소자 중 마지막 저장 소자의 출력단에 연결되며, 상기 복수의 제1 곱셈 수단 중 상기 하나를 제외한 나머지들은 상기 복수의 저장 소자 중 연속된 2개의 저장 소자의 사이들에 연결됨 -; 소정 계수들을 상기 입력 신호 및 상기 복수의 제1 곱셈 수단의 출력 신호들에 곱하는 복수의 제2 곱셈 수단; 및 상기 복수의 제2 곱셈 수단의 출력 신호들을 합산하여 출력하는 합산기를 포함하는 FIR 필터를 제공한다.

본 발명의 제3 측면은 직렬 연결된 복수의 저장 소자를 구비하는 쉬프트 레 지스터; 복수의 제1 곱셈 수단 - 상기 복수의 제1 곱셈 수단 중 하나는 상기 복수의 저장 소자 중 첫 저장 소자의 입력단에 연결되며, 상기 복수의 제1 곱셈 수단 중 상기 하나를 제외한 나머지들은 상기 복수의 저장 소자 중 연속된 2개의 저장 소자의 사이들에 연결되며, 상기 복수의 제1 곱셈 수단 중 상기 하나에는 입력 신호가 입력됨 -; 소정 계수들을 상기 입력 신호 및 상기 복수의 저장 소자의 출력 신호들에 곱하는 복수의 제2 곱셈 수단; 및 상기 복수의 제2 곱셈 수단의 출력 신호들을 합산하여 출력하는 합산기를 포함하는 FIR 필터를 제공한다.

본 발명의 제4 측면은 입력 신호의 적어도 하나의 과거 값을 저장하고 있는 메모리; 상기 입력 신호의 이득이 변경되는 경우에 상기 메모리에 저장된 상기 적어도 하나의 과거 값을 이득 보상된 값으로 치환하는 과도 신호 보상부; 및 상기 메모리에서 출력되는 상기 적어도 하나의 과거 값을 연산하여 출력하는 연산 수단을 포함하는 디지털 신호 처리부를 제공한다.

본 발명의 제5 측면은 디지털 신호 처리 방법에 있어서, (a) 디지털 입력 신호를 저장하여 적어도 하나의 과거 값을 생성하는 단계; (b) 상기 적어도 하나의 과거 값 및 저장된 상기 디지털 입력 신호를 연산하여 출력하는 단계; 및 (c) 상기 디지털 입력 신호의 이득이 변경되는 경우에 상기 적어도 하나의 과거 값이 이득 보상된 값이 되도록 제어하는 단계를 포함하는 디지털 신호 처리 방법을 제공한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명 의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.

도 4는 본 발명의 이해를 돕기 위하여 도시된 도면으로서, 폐회로 이득 조절(closed loop gain control)의 예를 나타내는 도면이다. 도 4에서 수신 신호는 가변 이득 증폭기(21)를 통과하여 ADC(22)에 인가되고, ADC(22)를 통과한 후에 디지털 신호 필터A(23) 통과 후 디지털 필터B(24)와 전력 추정기(25)에 인가된다. 디지털 필터A(23)와 전력 추정기(25)는 폐회로에 포함되는 메모리가 있는 디지털 신호 처리부에 대한 예로서, 다른 실시예로 변형될 수 있다. 디지털 필터B(24)는 폐회로 이후의 디지털 신호 처리부에 대한 예로서, 다른 실시예로 변형될 수 있다. 전력 추정기(25)는 길이 P의 이동평균(moving average)의 예로서, 다른 실시예로 변형될 수 있다.

도 4의 각 블록의 동작은 다음과 같이 수식으로 기술될 수 있다. 즉, 수신 아날로그 신호가 r(t)일 때, 가변 이득 증폭기(21)의 출력 r_C(t)는 수학식 1과 같이 표현될 수 있으며, ADC(22)의 출력 r_D[n]은 수학식 2와 같이 표현될 수 있으며, 디지털 필터A(23)의 출력r_A[n]은 수학식 3과 같이 표현될 수 있으며, 디지털 필터B(24)의 출력 r_B[n]은 수학식 4와 같이 표현될 수 있으며, 수신 전력 추정기(24)의 출력인 전력 추정치 p[n]은 수학식 5와 같이 표현될 수 있다.

상기 수학식에서 T_S는 ADC(22)의 샘플링 시간 간격, g(t)는 가변 이득 증폭기(21)의 이득, dT_S는 ADC(22)의 지연 시간(바람직하게 d는 정수), h_A[n]은 디지털 필터A(23)의 충격 응답(impulse response), A는 디지털 필터A(23)의 충격 응답 길이, h_B[n]은 디지털 필터B(24)의 충격 응답(impulse response), B는 디지털 필터B(24)의 충격 응답 길이를 의미한다.

특정 순간 즉 n₁T_S에서 가변 이득 증폭기(21)의 이득을 g₁에서 g₂로 바꾸면 다음의 수학식과 같이 각 블록의 동작이 기술된다. 즉 가변 이득 증폭기(21)의 출력은 수학식 6과 같이 표현될 수 있으며, 필터A(23)의 출력은 수학식 7과 같이 표현될 수 있으며, 수학식 7 중에서 이득 조정에 의하여 발생한 과도 신호 r_T[n]는 수학식 8과 같이 표현될 수 있다.

수학식 8에 표현된 디지털 필터A(23)의 과도 신호는 n₁+d ≤ n < n₁+d+A-1 구간에서 발생하고, 결국 디지털 필터B(24)와 전력 추정기(25)의 입력에 과도 신호를 인가하는 것이 되어, 이 두 블록에서도 과도 신호가 발생하게 된다. 디지털 필터B(24)는 n₁+d ≤ n < n₁+d+A+B-1의 과도 신호 구간, 전력 추정기(25)는 n₁+d ≤ n < n₁+d+A+P-1의 과도 신호 구간을 가져서, 필터A(23)에서의 과도 신호가 각 신호 처리 블록의 메모리 길이만큼 더 길어지는 효과가 있으며, 이것은 신호 처리 블록이 점점 늘어날수록 계속 증가한다. 그렇기 때문에, 수신 이득 조절이 완료된 후에 다른 신호 처리 블록의 연산을 개시하는 것이 통상적인 방법이다.

도 5에서 메모리(31) 및 벡터 곱셈기(32)는 종래의 디지털 필터A에도 포함되어 있는 구성요소이다.

메모리(31)는 디지털 필터A에 입력되는 신호 r_D[n]의 과거 값을 저장하고 있다. 본 실시예에서 디지털 필터A의 충격응답의 길이는 A이므로, 메모리(31)는 r_D[n-1], r_D[n-2], ..., r_D[n-A+1]의 총 A-1개의 과거 값을 저장한다. 메모리(31)가 저장하고 있는 r_D[n]의 과거 값들을 메모리 벡터 R_D[n]이라 한다 따라서, R_D[n]은 {r_D[n-1], r_D[n-2], ..., r_D[n-A+1]}와 같다.

벡터 곱셈기(32, 연산 수단의 일종)는 메모리(31)에서 출력되는 메모리 벡터 R_D[n] 및 입력 신호 r_D[n]와 충격응답 벡터 H_A를 곱한 신호 r_A[n]을 출력한다. 여기에서 충격응답 벡터 H_A는 {h_A[A-1], h_A[A-2], ..., h_A[0]}과 같다. 따라서, 벡터 곱셈기(32)에서 출력되는 신호 r_A[n]는 {r_D[n], r_D[n-1], ..., r_D[n-A+1]}{h_A[A-1], h_A[A-2], ..., h_A[0]}^T 즉 (r_D[n]h_A[A-1]+r_D[n-1]h_A[A-2]+...+r_D[n-A+1]h_A[0])와 같다.

과도 신호 보상부(33)는 이득의 변화에 따른 과도 신호를 보상하는 기능을 수행한다. 과도 신호 보상부(33)의 보상 연산은 수학식 9와 같이 기술된다.

수학식 9의 연산이 의미하는 바는 타이밍 n=n₁+d에 맞추어 메모리 벡터를 이득 보상된 값으로 치환하는 것을 의미한다. 수학식 9의 과도 신호 보상 연산은 디지털 필터A의 출력을 수학식 10과 같이 변화시킨다.

수학식 10에서 알 수 있듯이, 디지털 필터A의 출력 신호의 이득이 ADC 지연 시간 d 후에 과도 신호 없이 g₁에서 g₂로 바뀐다. 디지털 필터A의 출력에서 과도 응답이 전혀 없도록 보상하였으므로, 같은 보상 방법을 디지털 필터B와 전력 추정기에 적용하면 그 블록에서도 과도 신호가 없이 이득 g₂가 적용된 출력 신호를 얻을 수 있다.

디지털 필터A는 타이밍 제어기(34)를 추가적으로 포함할 수 있다. 타이밍 제어부(34)는 과도 신호 보상부(33)가 n=n₁+d에 맞추어 메모리 벡터를 이득 보상된 값으로 치환할 수 있도록, 과도 신호 보상부(33)를 제어하는 기능을 수행한다. 즉, 타이밍 제어부(34)는 과도 신호 보상부(33)에 타이밍과 이득의 비(g₂/g₁)를 제공하는 기능을 수행한다. 타이밍 제어기(34)는 각 디지털 필터에 포함될 수도 있으며, 이득 조절기에 포함될 수도 있다.

상술한 메모리 과도 신호 보상은 디지털 필터B 및 수신 전력 추정기 등에도 적용될 수 있다.

도 6을 참조하면, FIR 필터는 (A-1)개의 저장 소자(FF₁,FF₂,...,FF_A _-1), (A-1)개의 제1 곱셈기(MC₁,MC₂,...,MC_A _-1), A개의 제2 곱셈기(MM₁,MM₂,...,MM_A) 및 합산기(ADD)를 포함한다.

(A-1)개의 저장 소자(FF₁,FF₂,...,FF_A _-1)는 도 5의 메모리(31)에 해당한다. 각 저장 소자는 일례로 플립플롭(flip-flop)으로 구성될 수 있다. 과도 신호 보상을 위한 제1 곱셈기들(MC₁,MC₂,...,MC_A-1)이 없다면, 저장 소자들(FF₁,FF₂ ,...,FF_A _-1)은 직렬 연결되어 입력 신호 r_D[n]을 뒤로 넘기므로, (A-1)개의 저장 소자(FF₁,FF₂ ,...,FF_A _-1)는 간략히 쉬프트 레지스터라고도 불린다.

A개의 제2 곱셈기(MM₁,MM₂,...,MM_A) 및 합산기(ADD)는 도 5의 벡터 곱셈기(32)에 해당한다. 실제 구현에 있어서, 충격 응답이 좌우 대칭인 경우에 벡터 곱셈기(32)는 도면에 표현된 것보다 단순화될 수 있으며, 이는 당업자라면 본 발명으로부터 쉽게 도출할 수 있으므로, 설명의 편의상 이에 대한 상세한 설명은 생략한다. 또한, H_A가 고정된 값을 가질 경우, 상기 곱셈기들(MM₁,MM₂,...,MM_A)은 단순한 논리 연산에 의하여 수행될 수 있다는 것도 당업자에게 자명한 사실이므로 이에 대한 상세한 설명은 설명의 편의상 생략한다.

(A-1)개의 제1 곱셈기(MC₁,MC₂,...,MC_A-1)는 도 5의 과도 신호 보상부(33)에 해당한다. 제1 곱셈기들(MC₁,MC₂,...,MC_A-1)은 평소 즉 n≠n₁+d인 경우에는 입력에 1을 곱하여 출력하고, n=n₁+d인 경우에는 입력에 g₂/g₁을 곱하여 출력한다. 제1 곱셈기들(MC₁,MC₂,...,MC_A _-1)은 도 5의 타이밍 제어부(34)에 의하여 제어된다. 하드웨어의 크기를 줄이기 위하여, 제1 곱셈기들(MC₁,MC₂,...,MC_A-1)은 쉬프트 연산만을 수행하는 방식으로 구현될 수도 있다. 이 경우, 제1 곱셈기들(MC₁,MC₂,...,MC_A-1)은 2^k(k는 정수)에 해당하는 곱셈만을 수행할 수 있다. 도면에서, 제1 곱셈기들(MC₁,MC₂ ,...,MC_A-1) 중 하나는 저장 소자들(FF₁,FF₂,...,FF_A _-1) 중 마지막 저장 소자(FF_A _-1)의 출력단에 연결되며, 제1 곱셈기들(MC₁,MC₂,..., MC_A _-1) 중 나머지는 저장 소자들(FF₁,FF₂,...,FF_A _-1) 중 연속된 2개의 저장 소자의 사이들에 연결되어 있다.

도 6에 표현된 FIR 필터의 동작을 살펴보면, 우선 n≠n₁+d인 경우에는, 제1 곱셈기들(MC₁,MC₂,...,MC_A-1)이 실질적으로 없는 경우와 동일하므로 즉 제1 저장 소자(FF₁)의 출력은 그대로 제2 저장 소자(FF₂)에 입력되고, 제2 저장 소자(FF₂)의 출력은 그대로 제3 저장 소자(미도시)에 입력되므로, 도면에 표현된 FIR 필터는 과도 신호 보상이 없는 일반적인 FIR 필터와 완전히 동일하게 동작한다. n=n₁+d인 경우에 는, 필터의 입력 r_D[n]은 이득이 조절된 신호 즉 g₂의 이득을 가지는 신호이나, 저장 소자들(FF₁,FF₂,...,FF_A _-1)의 출력은 이전의 이득 즉 g₁의 이득을 가지는 신호이다. 그러나, 저장 소자들(FF₁,FF₂,...,FF_A _-1)의 출력에는 제1 곱셈기들(MC₁,MC₂,..., MC_A-1)이 연결되어 있고 상기 곱셈기들(MC₁,MC₂,...,MC_A _-1)은 입력에 g₂/g₁을 곱하여 출력한다. 따라서, 벡터 곱셈기(32)로 입력되는 신호는 이득이 조절된 신호 즉 g₂의 이득을 가지는 신호이다. 또한, n=n₁+d 이후에 메모리 소자에 저장되는 신호들도 모두 g₂의 이득을 가지는 신호가 된다. 도면에 표현된 필터는 이와 같이 동작하여, 과도 신호를 보상할 수 있다. 이동 평균(moving average)을 수행하는 디지털 필터는 도 6에서 벡터곱을 수행하는 제2 곱셈기(MM₁,MM₂,...,MM_A)들을 제거하면(또는 제2 곱셈기 들이 1을 곱하면) 쉽게 구해질 수 있으므로, 이동 평균을 수행하는 필터에 대한 상세한 설명은 설명의 편의상 생략한다.

도 7은 도 5의 과도 신호 보상 기능이 있는 디지털 필터가 FIR 필터에 구체적으로 적용된 다른 예를 나타내는 도면이다.

도 6에 비하여, 도 7은 도 5의 과도 신호 보상부(33)에 해당하는 제1 곱셈기들(MC₁,MC₂,...,MC_A _-1)을 저장 소자들(FF₁,FF₂,...,FF_A _-1)의 앞쪽으로 옮겼다는 차이점이 있다. 제1 곱셈기들(MC₁,MC₂,...,MC_A-1)이 앞쪽으로 이동하였으므로, 제1 곱셈 기들(MC₁,MC₂,...,MC_A _-1)은 n≠n₁+d-1인 경우에는 입력에 1을 곱하여 출력하고, n=n₁+d-1인 경우에는 입력에 g₂/g₁을 곱하여 출력한다.

도 8은 본 발명의 실시예에 의한 수신기의 일례를 나타내는 도면이다. 도 8을 참조하면, 수신기는 가변이득 증폭기(21), ADC(22), 디지털 필터A(23'), 디지털 필터B(24'), 수신 전력 추정기(25') 및 이득 조절기(26')를 포함한다. 수신기는 복호기(미도시), 채널 추정기(미도시) 등 다양한 기능을 수행하는 구성요소를 더 포함할 수 있으나, 본 도면에서는 설명의 편의를 위하여 본 발명과 직접 관련된 부분만을 표현하였다.

가변 이득 증폭기(21)는 수신기에 입력되는 입력 신호 r(t)를 증폭하여 출력한다. 가변 이득 증폭기(21)의 이득은 이득 조절기(26')에 의하여 조절된다.

ADC(22)는 가변 이득 증폭기(21)에서 출력되는 아날로그 신호 r_C(t)를 디지털 신호 r_D[n]으로 변환하여 출력한다.

디지털 필터A(23')는 ADC(22)에서 출력되는 신호 r_D[n]을 필터링한 신호 r_A[n]을 출력한다. 디지털 필터A(23')는 도 5내지 7을 통하여 상술한 과도 신호 보상부를 포함한 디지털 필터이다. 이를 위하여 디지털 필터A(23')는 이득 조절기(26')의 제어를 받는다. 디지털 필터A(23')는 상술한 바와 같이, 가변 이득 증폭기(21)의 이득이 변경되고 소정 지연 시간 경과한 때에 디지털 필터A(23')의 내부 에 위치한 메모리에 저장된 값을 이득 보상된 값으로 치환함으로써 과도 신호를 보상한다. 상기 소정 지연 시간은 가변 이득 증폭기(21)와 디지털 필터A(23') 사이의 지연 시간에 해당한다.

디지털 필터B(24')는 디지털 필터A(23')에서 출력되는 신호 r_A[n]를 필터링한 신호 r_B[n]을 출력한다. 디지털 필터B(24')는 도 5내지 7을 통하여 상술한 과도 신호 보상부를 포함한 디지털 필터이며, 이득 조절기(26')의 제어를 받는다.

수신 전력 추정기(25')는 디지털 필터A(23')의 출력 신호 r_A[n]으로부터 수신 전력을 추정하여 추정된 수신 전력 p[n]을 이득 조절기(26')로 출력한다. 수신 전력 추정기(25')는 일례로 이동 평균을 구하는 디지털 필터이며, 과도 신호 보상부를 포함하며, 이득 조절기(26')의 제어를 받는다. 도면에는 수신 전력 추정기(25')가 디지털 필터A(23')의 출력 신호 r_A[n]으로부터 수신 전력을 추정하는 예가 도시되어 있으나, 수신 전력 추정기(25')는 ADC(22)의 출력 신호 r_D[n] 또는 디지털 필터B(24')의 출력 신호 r_B[n]으로부터 수신 전력을 추정할 수도 있다.

이득 조절기(26')는 수신 전력 추정기(25')에서 출력된 추정 수신 전력 p[n]에 따라서, 가변 이득 증폭기(21)의 이득을 조절한다. 또한, 이득 조절기(26')는 가변 이득 증폭기(21)의 이득을 변경하는 경우에, 과도 신호가 보상되도록 디지털 필터A(23'), 디지털 필터B(24') 및 수신 전력 추정기(25')를 제어한다.

도면에 표현된 수신기는 이와 같은 방식으로 동작하여, 디지털 필터A(23'), 디지털 필터B(24') 및 수신 전력 추정기(25')의 과도 신호를 제거하고, 안정화 시간을 단축할 수 있다.

상술한 과도 신호 보상 방법에서, 수학식 9의 R'_D[n]의 연산을 실제로 구현할 때 2가지 어려움이 발생한다. 첫째는 이득 g₂/g₁을 메모리 벡터 R_D[n]에 곱하는 곱셈 연산의 필요성, 둘째는 아날로그 회로로 구현된 가변 이득 증폭기는 각 이득에 편차를 보일 수 있는데, 그러한 편차를 보상하여 g₂/g₁을 정확하게 계산하는 것이다. 이 두가지 문제를 해결하기 위해서 다음과 같은 2가지 방법이 사용될 수 있다.

첫째 방법으로서, 메모리 벡터의 곱셈 연산은 g₂/g₁을 2의 k승(k는 정수), 즉 2^k만을 허용하여 곱셈연산을 쉬프트 연산으로 단순화시킬 수 있다. 또한, 아날로그 가변 이득 증폭기에서도 2^k의 연산은 비교적 편차가 작게 구현될 수 있기 때문에 g₂/g₁의 정확도도 증가하게 된다. 첫째 방법은 이득 조절을 6dB 단위로만 해야 하는 단점이 발생한다. 일반적으로 6dB보다 더 작은 크기로 이득을 조절해야 할 필요도 존재하고, 6dB 단위로만 조절시에는 ADC의 해상도를 완전히 이용하지 못하고 최악의 경우 1비트의 해상도를 낭비하게 될 수 있다.

이와 같은 문제를 해결하기 위한 둘째 방법이 도 9에 표현되어 있다.

도 9에서 가변 이득 증폭기는 이득이 6dB만으로 조절될 수 있는 제1 가변 이 득 증폭기(41)와 6dB보다 작은 단계를 조절할 수 있는 제2 가변 이득 증포기(42)로 구성되어 있다. 즉 이득이 6dB만으로 조절되는 제1 가변이득 증폭기(41)는 그 이득이 2^k(k는 정수)에 해당하며, 이득이 6dB보다 작게 조절될 수 있는 제2 가변이득 증폭기(42)는 그 이득이 1 이상 2 미만의 범위(0dB 이상 6dB 미만의 범위)에서 조절될 수 있다.

제1 가변이득 증폭기(41)에 의한 과도 신호 보상은 상술한 첫째 방법을 사용하여 수행될 수 있다. 즉, 제1 가변이득 증폭기(41)에 의한 과도 신호 보상은 디지털 필터A(23"), 디지털 필터B(24") 및 수신 전력 추정기(25")와 같은 디지털 신호 처리부 내부에 위치한 쉬프트 연산을 수행하는 과도 신호 보상부(곱셈이 간단히 쉬프트 연산에 의하여 구현되어 있음)에 의하여 수행될 수 있다.

이에 반하여, 제2 가변이득 증폭기(42)에 의한 이득(g_b)은 ADC(22)의 지연 시간 d에 맞추어 (2/g_b)를 곱하면 항상 이득이 2인 상태(즉 일정한 값)를 유지할 수 있으므로, g_b에 따른 이득 보상은 별도로 해 줄 필요가 없게 된다. 이를 위하여 수신기는 (2/g_b)를 곱하는 이득 보상부(45) 및 이득 보상부(45)에서 출력되는 (2/g_b)와 ADC 출력 신호 r_D[n]을 곱한 신호를 디지털 필터A(23")로 출력하는 곱셈기(43)를 더 포함한다.

또한, 정확한 (2/g_b)를 구하기 위하여, 수신기는 테스트 신호 발생기(47), 이득 편차 추정기(44) 및 이득 편차 보상 제어기(46)을 더 포함한다. 테스트 신호 발생기(47)는 제1 가변 이득 증폭기(41)의 입력단에 테스트 신호를 입력하며, 이득 편차 추정기(44)는 ADC(22)의 출력을 입력받아 제2 가변이득 증폭기(42)의 이득 편차를 추정하여, 이득 보상부(45)가 정확한 (2/g_b)를 곱셈기(43)에 출력하도록 제어한다. 이득 편차 보상 제어기(46)는 테스트 신호 발생기(47), 제2 가변 이득 증폭기(42) 및 이득 편차 추정기(44)를 제어하여, 테스트 신호 발생기(47)의 출력이 제1 가변 이득 증폭기(41)의 입력단에 입력되는 동안에 제2 가변 이득 증폭기(42)의 이득을 변경하여 이득 편차 추정기(44)가 이득 편차를 추정하도록 제어한다.

도 10에는 본 발명을 적용한 OFDM 수신기의 구조를 예시하였다. 도 10에 표현된 OFDM 수신기는 제1 가변 이득 증폭기(41), 제2 가변 이득 증폭기(42), ADC(22), 이득 편차 추정기(44), 이득 보상부(45), 곱셈기(43), 수신 필터(51), 주파수 편이 보상기(52), FFT(fast Fourier transform, 53), 복호기(54), 채널 추정기(55), 주파수 편이 추정기(56), 타이밍 추정기(57), 수신 전력 추정기(25"), 이득 조절기(26"), 이득 편차 보상 제어기(46) 및 테스트 신호 발생기(47)를 포함한다.

기존의 OFDM 수신기와 달리 도 10에 표현된 OFDM 수신기는 이득 조절과 동시에 주파수 편이 추정, 타이밍 추정 등의 추정 연산을 동시에 실행할 수 있으며, 그를 위하여 각 디지털 신호 처리부들(51, 56, 57, 25")에 본 발명에서 제안한 과도 신호 보상부가 추가되었다.

본 발명은 OFDM 수신기 이외에도 일반적으로 여러 종류의 디지털 복조 수신기 구조에 적용될 수 있다.

본 발명에 의한 수신기는 과도 신호 구간을 최소화함으로써, 신속한 이득 조절이 가능하다는 장점이 있다.

또한, 본 발명에 의한 수신기는 과도 신호를 효과적으로 보상 또는 제거함으로써, 이득 조절 중에도 다른 디지털 신호 처리를 가능하게 한다는 장점이 있다.

또한, 본 발명에 의한 수신기는 가변 이득 증폭기의 이득 편차를 디지털적으로 보상할 수 있다는 장점이 있다.

또한, 본 발명에 의한 디지털 신호 처리부 및 디지털 필터는 본 발명에 의한 수신기에 채용될 수 있다는 장점이 있다.

또한, 본 발명에 의한 디지털 신호 처리부 및 디지털 필터는 입력 신호의 이득이 변경되었을 경우, 출력 신호의 과도 신호 구간을 최소화할 수 있다는 장점이 있다.

Claims

수신 신호를 증폭하여 출력하는 가변 이득 증폭기;

상기 가변 이득 증폭기의 출력 신호를 디지털 신호로 변환하여 출력하는 ADC;

상기 ADC의 출력 신호를 필터링하여 출력하는 디지털 필터;

상기 ADC의 출력 신호 및 상기 디지털 필터의 출력 신호 중 적어도 어느 하나로부터 수신 전력을 추정하여 추정된 수신 전력을 출력하는 수신 전력 추정기; 및

상기 추정된 수신 전력에 따라 상기 가변 이득 증폭기의 이득을 조절하는 이득 조절기를 포함하며,

상기 디지털 필터는 상기 가변 이득 증폭기의 상기 이득이 변경되고 소정 지연 시간 경과한 때에 상기 디지털 필터의 내부에 위치한 메모리에 저장된 값을 이득 보상된 값으로 치환함으로써 과도 신호를 보상하는 수신기.
제1 항에 있어서,

상기 소정 지연 시간은 상기 가변 이득 증폭기와 상기 디지털 필터 사이의 지연 시간인 수신기
제1 항에 있어서,

상기 이득 보상된 값은, 상기 이득이 변경되기 전의 값을 제1 이득이라 하고, 상기 이득이 변경된 후의 값을 제2 이득이라 할 때, 상기 메모리에 저장된 값에 상기 제2 이득을 곱하고 상기 제1 이득을 나눈 값인 수신기.
제1 항에 있어서,

상기 수신 전력 추정기는, 상기 이득이 변경된 후부터 상기 가변 이득 증폭기와 상기 수신 전력 추정기 사이의 지연 시간만큼 경과한 때에, 상기 수신 전력 추정기의 내부에 위치한 메모리에 저장된 값을 이득 보상된 값으로 치환함으로써 과도 신호를 보상하는 수신기.
제4 항에 있어서,

상기 수신 전력 추정기에 있어서,

상기 이득 보상된 값은, 상기 이득이 변경되기 전의 값을 제1 이득이라 하고, 상기 이득이 변경된 후의 값을 제2 이득이라 할 때, 상기 수신 전력 추정기의 내부에 위치한 메모리에 저장된 값에 상기 제2 이득을 곱하고 상기 제1 이득을 나눈 값인 수신기.
제1 항에 있어서,

상기 이득이 변경되기 전의 값을 제1 이득이라 하고, 상기 이득이 변경된 후의 값을 제2 이득이라 할 때,

상기 제1 이득과 상기 제2 이득의 비는 2의 k승(k는 정수임)이며,

상기 치환은 쉬프트 연산에 의하여 수행되는 수신기.
제1 항에 있어서,

상기 가변 이득 증폭기는 6dB 단위로 이득을 변경하는 제1 가변 이득 증폭기; 및 0dB와 6dB 사이의 범위에서 이득을 변경하는 제2 가변 이득 증폭기를 포함하며,

상기 수신기는 상기 ADC 및 상기 디지털 필터 사이에 연결된 곱셈기를 더 포함하며,

상기 곱셈기는 상기 제2 가변 이득 증폭기의 이득의 역수에 비례하는 값을 곱하며,

상기 치환은 쉬프트 연산에 의하여 수행되는 수신기.
제7 항에 있어서,

상기 가변 이득 증폭기의 입력단에 테스트 신호를 입력하는 테스트 신호 발생기;

상기 ADC의 출력을 입력받아 상기 제2 가변 이득 증폭기의 이득 편차를 추정하여, 상기 곱셈기가 정확한 상기 제2 가변 이득 증폭기의 이득의 역수에 비례하는 값을 곱하도록 제어하는 이득 편차 추정기; 및

상기 테스트 신호 발생기, 상기 제2 가변 이득 증폭기 및 상기 이득 편차 추 정기를 제어하여, 상기 테스트 신호 발생기의 출력이 상기 가변 이득 증폭기의 입력단에 입력되는 동안에 상기 제2 가변 이득 증폭기의 이득을 변경하여 상기 이득 편차 추정기가 이득 편차를 추정하도록 제어하는 이득 편차 보상 제어기를 더 포함하는 수신기.
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입력 신호의 적어도 하나의 과거 값을 저장하고 있는 메모리;

상기 입력 신호의 이득이 변경되는 경우에 상기 메모리에 저장된 상기 적어도 하나의 과거 값을 이득 보상된 값으로 치환하는 과도 신호 보상부; 및

상기 메모리에서 출력되는 상기 적어도 하나의 과거 값을 연산하여 출력하는 연산 수단을 포함하는 디지털 신호 처리부.
제19 항에 있어서,

상기 연산 수단은 상기 적어도 하나의 과거 값과 적어도 하나의 계수의 벡터 곱을 수행한 결과를 출력하는 디지털 신호 처리부.
제19 항에 있어서,

상기 연산 수단은 상기 적어도 하나의 과거 값뿐만 아니라, 상기 입력 신호를 논리 연산하여 출력하는 디지털 신호 처리부.
제21 항에 있어서,

상기 연산 수단은 상기 적어도 하나의 과거 값 및 상기 입력 신호와 계수들의 벡터 곱을 수행한 결과를 출력하는 디지털 신호 처리부.
제19 내지 제22 항 중 어느 한 항에 있어서,

상기 입력 신호는 가변 이득 증폭기에 의하여 이득이 변경되는 신호이며, (n-1)번째(n은 정수임) 상기 입력 신호까지는 제1 이득이 적용된 입력신호이고, n번째 상기 입력 신호부터는 제2 이득이 적용된 입력신호인 경우에,

상기 이득 보상된 값은 상기 메모리에 저장된 상기 적어도 하나의 과거 값에 (상기 제2 이득/상기 제1 이득)을 곱한 값인 디지털 신호 처리부.
제23 항에 있어서,

상기 과도 신호 보상부는, 상기 디지털 신호 처리부에 상기 n번째 입력 신호가 입력되는 때에, 상기 치환을 수행하는 디지털 신호 처리부.
제23 항에 있어서,

상기 (상기 제2 이득/상기 제1 이득)은 2의 k승(k는 정수임)이며,

상기 과도 신호 보상부는 쉬프트 연산을 수행하는 디지털 신호 처리부.
제19 또는 제21 항에 있어서,

상기 디지털 신호 처리부는 디지털 필터인 디지털 신호 처리부.
디지털 신호 처리 방법에 있어서,

(a) 디지털 입력 신호를 저장하여 적어도 하나의 과거 값을 생성하는 단계;

(b) 상기 적어도 하나의 과거 값 및 저장된 상기 디지털 입력 신호를 연산하여 출력하는 단계; 및

(c) 상기 디지털 입력 신호의 이득이 변경되는 경우에 상기 적어도 하나의 과거 값이 이득 보상된 값이 되도록 제어하는 단계

를 포함하는 디지털 신호 처리 방법.
제27 항에 있어서,

상기 (b) 단계는

(b1) 복수의 소정 계수를 상기 적어도 하나의 과거 값 및 상기 디지털 입력 신호에 곱하는 단계; 및

(b2) 상기 (b1) 단계에 의하여 얻어진 값들을 합산하는 단계

를 포함하는 디지털 신호 처리 방법.
제27 항에 있어서,

상기 디지털 입력 신호는 가변 이득 증폭기에 의하여 이득이 변경되는 신호이며, (n-1)번째(n은 정수임) 상기 디지털 입력 신호까지는 제1 이득이 적용된 디지털 입력 신호이고, n번째 상기 디지털 입력 신호부터는 제2 이득이 적용된 디지 털 입력 신호인 경우에,

상기 이득 보상된 값은 상기 적어도 하나의 과거 값에 (상기 제2 이득/상기 제1 이득)을 곱한 값에 해당하는 디지털 신호 처리 방법
제29 항에 있어서,

상기 (c) 단계는 상기 n번째 디지털 입력 신호가 입력되는 때에 수행되는 디지털 신호 처리 방법.
제29 항에 있어서,

상기 (상기 제2 이득/상기 제1 이득)은 2의 k승(k는 정수임)이며,

상기 (c) 단계는 쉬프트 연산에 의하여 수행되는 디지털 신호 처리 방법.