JP4532578B2

JP4532578B2 - ダイレクトコンバート受信機アーキテクチャ

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Publication number: JP4532578B2
Application number: JP2008177384A
Authority: JP
Inventors: タオ・リ; クリスチャン・ホレンステイン; インユップ・カン; ブレット・シー・ウォーカー; ポール・イー・ピーターゼル; ラグー・チャラ; マシュー・エル・セバーソン; アルン・ラグパスイ; ギルバート・シー・シ
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Priority date: 2001-02-16
Filing date: 2008-07-07
Publication date: 2010-08-25
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Description

分野

本発明は一般的に電子回路に関し、特にワイヤレス（例えばＣＤＭＡ）通信システムにおいて使用するためのダイレクトダウンコンバート受信機アーキテクチャに関する。

背景

ＣＤＭＡシステムでは、送信されるべきデータが最初に処理されて無線周波数（ＲＦ）変調信号が発生され、この信号はワイヤレス通信チャネルを通して送信するためにさらに適している。ＲＦ変調信号はその後に通信チャネルを通して１つ以上の宛先受信機に送信され、この受信機はＣＤＭＡシステムにおける端末であってもよい。送信信号はフェーディングおよびマルチパスのようなさまざまな送信現象により影響を受ける。これらの現象によりＲＦ変調信号が幅広いレンジの信号電力レベルで端末において受信されることになり、これは１００ｄＢ以上になるかもしれない。

所定端末では、受信機フロントエンドユニットにより、送信信号が受信され、調整され、ベースバンドにダウンコンバートされる。従来、ＲＦからベースバンドへの周波数ダウンコンバートはヘテロダイン受信機で実行され、この受信機には複数の（例えば２つの）周波数ダウンコンバートステージが含まれる。第１ステージでは、受信信号はＲＦから中間周波数（ＩＦ）にダウンコンバートされ、この中間周波数においてフィルタリングおよび増幅が一般的に実行される。そして第２ステージでは、ＩＦ信号はＩＦからベースバンドにダウンコンバートされ、このベースバンドにおいて付加的な処理が一般的に実行され、送信データが復元される。

ヘテロダイン受信機アーキテクチャはいくつかの利点を提供する。第１に、所望しない相互変調（ＩＭ）結果がさらに容易にフィルタされるようにＩＦ周波数が選択される。この相互変調結果は受信信号を調整およびダウンコンバートするのに使用されるＲＦおよびアナログ回路における非線形から生じる。第２に、複数のフィルタおよび可変利得増幅器（ＶＧＡ）ステージがＲＦおよびＩＦにおいて提供され、受信信号に対して必要なフィルタリングおよび増幅をもたらす。例えば、ＲＦ増幅器は４０ｄＢの利得レンジを提供するように設計され、ＩＦ増幅器は６０ｄＢの利得レンジを提供するように設計され、これらは集約的に受信信号に対して１００ｄＢのダイナミックレンジをカバーする。

セルラ電話のようなある応用に対して、受信機設計を簡単にして、サイズとコストを低減させることが非常に望まれる。さらに、セルラ電話のような移動体応用に対して、電力消費を低減して再充電間のバッテリ寿命を延ばすことが非常に望まれる。これらの応用に対して、ダイレクトダウンコンバート受信機（これはホモダイン受信機またはゼロＩＦ受信機としても知れられている）はこれらの所望の利点を提供する。その理由は１つのステージのみを使用して受信信号をＲＦからベースバンドに直接ダウンコンバートするからである。

ダイレクトダウンコンバート受信機の設計では、いくつかのチャレンジに遭遇する。例えば、ダイレクトダウンコンバート受信機ではＩＦ信号がないことから、ヘテロダイン受信機のＩＦ増幅器により通常提供される利得レンジ（例えば６０ｄＢ）は、ダイレクトダウンコンバート受信機のＲＦまたはベースバンドにおいて代わりに提供される必要がある。ＲＦ回路に付加的な要求を課すのを避け、コストと回路複雑性を減少させるために、このＩＦ利得レンジはベースバンドにおいて提供される。しかしながら、ベースバンド利得レンジがアナログデジタルコンバート後にデジタル的に提供されると、アナログデジタルコンバータ（ＡＤＣ）に提供されるベースバンド信号はより小さい振幅しかもたない。その理由はＡＤＣ後に利得がデジタル的に提供されるからである。ベースバンド信号におけるＤＣオフセットはダイレクトダウンコンバート受信機においてさらに重大な懸念事項になる。その理由はベースバンド信号振幅はより小さく、ＤＣオフセットが信号振幅のかなり大きなパーセンテージとなるからである。

したがって、要求される信号利得およびＤＣオフセット補正を提供することができるダイレクトダウンコンバート受信機アーキテクチャに対する必要性が技術的に存在している。

概要

本発明の観点はダイレクトダウンコンバート受信機アーキテクチャを提供する。このアーキテクチャは、アナログデジタルコンバート前および後に信号成分からＤＣオフセットを除去するＤＣループと、利得レンジを提供するデジタル可変利得増幅器（ＤＶＧＡ）と、ＲＦ／アナログ回路とＤＶＧＡに対して利得制御信号を提供する自動利得制御（ＡＧＣ）ループと、コンパクトシリアルインターフェイスを使用してＲＦ／アナログ回路に対して制御信号を提供するシリアルバスインターフェイス（ＳＢＩ）ユニットとを有する。

ある観点では、ダイレクトダウンコンバート受信機において使用するためにＤＶＧＡが提供される。ＤＶＧＡは受信信号の総ダイナミックレンジの全部または一部（すなわち、一部はＲＦ／アナログ回路により対処されない）に対処するのに必要な要求された利得レンジを提供することができる。ＤＶＧＡの設計とダイレクトダウンコンバート受信機アーキテクチャ内へのＤＶＧＡへの配置はここで説明するように効果的に実現される。

他の観点では、ＶＧＡループの動作モードはＤＣループの動作モードに部分的に基づいて選択される。これらの２つのループは同じ信号成分に基づいて（直接的にまたは間接的に）動作することから、これらは互いに相互作用する。１つのループがイベントを信号送信し、これが他のループの性能に影響を与え、このようなことにより、他のループがイベントを適切に取り扱って性能低下を最小にする技術がここでは提供される。例えば、ＤＣループが捕捉モードで動作して、大きなＤＣオフセットを迅速に除去する場合には、大きなＤＣスパイクが生じる場合があり、このスパイクはＡＧＣループにさまざまな悪影響を与え、したがってこのイベントがトリガされると、ＡＧＣループは低利得モードで動作するかまったく停止し、ＡＧＣループの動作におけるＤＣスパイクの影響を最小にする。

さらに他の観点では、ＤＣループが捕捉モードで動作している期間は、捕捉モードにおけるＤＣループの帯域幅に反比例する。ＤＣループ帯域幅は捕捉モードにおいてより広くなるように設計され、ＤＣループが信号成分におけるＤＣオフセットにさらに迅速に応答して除去できるようにする。しかしながら、より広いループ帯域幅はＤＣループによる発生されるループ雑音をさらに多くもする。（補正されるＤＣスパイクとループ雑音を含む）総雑音量を制限し、ＤＣループが広い帯域幅で依然として動作できるようにするために、ＤＣループが捕捉モードで動作している期間はループ帯域幅に反比例するようにセットされる。より広いループ帯域幅はＤＣオフセットをより迅速に補正できることから、捕捉モードで費やされるより短い時間量が性能を向上させる。

本発明のさらに他の観点では、ＲＦ／アナログ回路のいくつかまたはすべてに対する制御信号がシリアルバスを介して提供される。ＲＦ／アナログ機能を制御するのに標準シリアルバスを使用すると、減少されたピンカウント、簡単化されたボードレイアウト、減少されたコストなどのような、多くの利点が提供される。シリアルバスはさまざまな機能を持って設計され、制御信号をさらに効果的に提供する。例えば、複数のハードウェア要求チャネルがサポートされ（例えば、個々に制御されるべき各回路に対して１チャネル）、各チャネルが各優先順位に関係付けられ、メッセージが多数の可能性あるデータ転送モードを使用して各チャネル上で送信される。

本発明のさまざまな観点および実施形態を以下でさらに詳細に説明する。以下でさらに詳細するように、本発明は方法、デジタル信号プロセッサ、受信機ユニット、本発明のさまざまな観点、実施形態および機能を実現する他の装置および構成要素をさらに提供する。

本発明の特徴、性質および利点は、同じ参照文字が全体を通して対応したものを識別している図面を考慮に入れて、以下で記述されている詳細な説明からさらに明らかになるであろう。

詳細な説明

図１は本発明のさまざまな観点および実施形態を実現することができる受信機ユニット１００の実施形態のブロック図である。受信機ユニット１００はワイヤレス（例えばＣＤＭＡ）通信システムの端末または基地局内で構成される。明瞭にするために、本発明のさまざまな観点および実施形態は端末における受信機構成に対して説明する。また明瞭にするために、ここでは特定の設計値を提供するが、他の設計値を使用してもよく、これも本発明の範囲内のものである。

図１では、１つ以上の送信機（例えば、基地局、ＧＰＳ衛星、放送局など）から送信された１つ以上のＲＦ変調信号がアンテナ１１２により受信され、増幅器（Ａｍｐ）１１４に提供される。増幅器１１４は受信信号を特定利得で増幅して、増幅されたＲＦ信号を提供する。増幅器１１４は、特定レンジの利得および／または減衰（例えば、最大利得から減衰まで４０ｄＢ）を提供するように設計された１つ以上の低雑音増幅器（ＬＮＡ）ステージを備える。増幅器１１４の特定利得はシリアルバス１５２を通してシリアルバスインターフェイス（ＳＢＩ）ユニット１５０により提供される利得制御メッセージにより決定される。増幅されたＲＦ信号は受信フィルタ１１６によりフィルタされ、雑音およびスプリアス信号が除去され、フィルタされたＲＦ信号はダイレクトダウンコンバータ１２０に提供される。

ダイレクトダウンコンバータ１２０はフィルタされたＲＦ信号のＲＦからベースバンドへのダイレクト直角位相ダウンコンバートを実行する。これはフィルタされたＲＦ信号を複素局部発振器（ＬＯ）信号で乗算（またはミキシング）して、複素ベースバンド信号を提供することにより達成される。特に、フィルタされたＲＦ信号は同位相ＬＯ信号と混合されて同位相（Ｉ）ベースバンド成分が提供され、直角位相ＬＯ信号と混合され直角位相（Ｑ）ベースバンド成分が提供される。ダイレクトダウンコンバートを実行するのに使用されるミキサは複数ステージで構成され、以下で説明するように、これらが制御されて異なる利得が提供される。このケースでは、ミキサにより提供される特定利得は、図１に示されているように、シリアルバス１５２を通してＳＢＩユニット１５０により提供される他の利得制御メッセージによって決定されてもよい。ＩおよびＱベースバンド成分はその後に１つ以上のアナログデジタルコンバータ（ＡＤＣ）１２２に提供される。

ＡＤＣ１２２はＩおよびＱベースバンド成分をデジタル化して、ＩおよびＱサンプルをそれぞれ提供する。ＡＤＣ１２２はさまざまなＡＤＣ設計で構成してもよい。例えば、ＡＤＣ１２２は、ＩおよびＱベースバンド成分をフィルタリングし、ベースバンド成分のチップレート（これはＩＳ−９５に対して１．２２８８Ｍｃｐｓ）の複数倍（例えば１６）でオーバーサンプリングすることができるシグマデルタ変調器で構成してもよい。オーバーサンプリングはＡＤＣがより広いダイナミックレンジを提供できるようにし、さらにＩおよびＱサンプルが所定精度に対してより少ないビット数で提供できるようにする。特定の実施形態では、ＡＤＣ１２２はチップレートの１６倍（すなわちチップ×１６）で２ビットＩおよびＱサンプルを提供する。他のタイプのＡＤＣを使用してもよく、これも本発明の範囲内のものである。ＩおよびＱサンプルはＡＤＣ１２２からデジタルフィルタ１２４に提供される。

デジタルフィルタ１２４はＩおよびＱサンプルをフィルタして、フィルタされたＩおよびＱサンプルをそれぞれ提供する。デジタルフィルタ１２４は、影像阻止フィルタリング、ベースバンドパルス整合フィルタリング、デシメーション、サンプルレートコンバートなどのような、多くの機能を実施してもよい。特定の実施形態では、デジタルフィルタ１２４はチップ×８で１８ビットのフィルタされたＩおよびＱサンプルをＤＣオフセットキャンセラ１３０に提供する。

ＤＣオフセットキャンセラ１３０はフィルタされたＩおよびＱサンプルにおけるＤＣオフセットを除去して、ＤＣオフセット補正されたＩおよびＱサンプルをそれぞれ提供する。特定の実施形態では、ＤＣオフセットキャンセラ１３０は２つのＤＣオフセット補正ループを構成し、これらは受信信号パスにおける２つの異なる位置でＤＣオフセットを除去しようと試みる。すなわちダイレクトダウンコンバータ１２０により周波数ダウンコンバート後のベースバンドにおけるものと、フィルタ１２４によるデジタルフィルタリング後の別のものである。ＤＣオフセット補正は以下でさらに詳細に説明する。

デジタル可変利得増幅器（ＤＶＧＡ）１４０はＤＣオフセット補正されたＩおよびＱサンプルをデジタル的に増幅して、デジタル復調器１４４による後続処理のためにＩおよびＱデータを提供する。特定の実施形態では、ＤＶＧＡ１４０はチップ×８において４ビットＩおよびＱデータを提供する。

デジタル復調器１４４はＩおよびＱデータを復調して復調データを提供し、これは（図１に示されていない）後続するデコーダに提供される。復調器１４４はレイク受信機として構成され、レイク受信機は受信信号中の複数の信号インスタンスを同時に処理することができる。ＣＤＭＡに対して、レイク受信機の各フィンガは、（１）複素シヌソイド信号でＩおよびＱデータを回転して、ＩおよびＱデータにおける周波数オフセットを除去し、（２）回転されたＩおよびＱデータを、送信機で使用された複素擬似ランダム雑音（ＰＮ）シーケンスで逆拡散し、（３）逆拡散されたＩおよびＱデータを、送信機で使用されたチャネル化コード（例えばウォルシュコード）でデカバーし、（４）デカバーされたＩおよびＱデータを、受信信号からデカバーされたパイロットでデータ復調するように設計されている。デジタルフィルタ１２４、ＤＣオフセットキャンセラ１３０、ＤＶＧＡ１４０、およびデジタル復調器１４４は、１つ以上の集積回路（ＩＣ）内で、例えば単一デジタル信号プロセッサ内で構成される。

自動利得制御（ＡＧＣ）ループユニット１４２はＤＶＧＡ１４０からＩおよびＱデータを受け取り、ＤＣオフセットキャンセラ１３０からＤＣ＿ｌｏｏｐ＿ｍｏｄｅ信号を受け取り、受信機ユニット１００内のさまざまな可変利得素子に対する利得を提供する。１つの実施形態では、増幅器１１４およびダイレクトダウンコンバータ１２０に対する利得がＳＢＩユニット１５０に提供される。ＳＢＩユニット１５０は適切な利得制御メッセージをシリアルバス１５２を通してこれらの素子に提供する。ＤＶＧＡ１４０に対する利得は、ＲＦ信号入力からＤＶＧＡの入力へ遅延を考慮に入れた後にＤＶＧＡに直接提供される。ＡＧＣループユニット１４２は増幅器１１４、ダイレクトダウンコンバータ１２０、およびＤＶＧＡ１４０に対する適切な利得を提供するので、ＩおよびＱデータに対する所望の振幅が達成される。ＡＧＣループは以下でさらに詳細に説明する。

制御装置１６０は受信機ユニット１００のさまざまな動作を命令する。例えば、制御装置１６０はＤＣオフセットキャンセル、ＡＧＣループ、ＤＶＧＡ、ＳＢＩなどの動作を命令する。メモリ１６２は制御装置１６０に対するデータおよびプログラムコードの記憶装置を提供する。

典型的な受信機設計では、受信機信号の調整は、増幅器、フィルタ、ミキサなどのうちの１つ以上のステージにより実行される。例えば、受信信号は１つ以上のＬＮＡステージにより増幅される。また、フィルタリングはＬＮＡステージの前および／または後に行われ、周波数ダウンコンバートの後にも一般的に実行される。簡単にするために、これらのさまざまな信号調整ステージは図１に示されているブロックに一緒にひとまとめにされている。他のＲＦ受信機設計を使用してもよく、これも本発明の範囲内のものである。増幅器１１４，ダイレクトダウンコンバータ１２０およびＡＤＣ１２２はダイレクトダウンコンバート受信機に対するＲＦフロントエンドユニットを形成する。

図１のさまざまな信号処理ブロックにおけるＩおよびＱサンプルの分解能は例示のために提供されている。ＩおよびＱサンプルに対して、異なる分解能ビット数および異なるサンプルレートを使用してもよく、これも本発明の範囲内のものである。

ＤＣオフセット補正
図２はダイレクトダウンコンバータ１２０ａのブロック図である。これは図１のダイレクトダウンコンバータ１２０の特定の実施形態である。ダイレクトダウンコンバータ１２０ａ内では、受信フィルタ１１６からのフィルタされたＲＦ信号がミキサ２１２に提供され、ミキサ２１２は局部発振器２１８から（複素）ＬＯ信号も受け取る。ＬＯ信号の周波数は（シリアルバス１５２または他の何らかの信号線を通して提供される）周波数制御信号により制御され、復元されているＲＦ変調信号の中心周波数にセットされる。ミキサ２１２は複素ＬＯ信号で、フィルタされたＲＦ信号の直角位相ダウンコンバートを実行して、同位相および直角位相成分を提供し、これらは合計器２１４に提供される。

コンバータ２２０はデジタルＤＣオフセット制御信号を受け取り、この制御信号はシリアルバス１５２を通してＤＣオフセットキャンセラ１３０により提供され、図２においてＳＢＩＤＣ制御信号として示されている。コンバータ２２０はデジタル制御信号のデジタルアナログコンバートを実行して、同位相および直角位相成分のそれぞれに対してＤＣ１ＩおよびＤＣ１ＱのＤＣオフセット制御値を発生させる。１つの実施形態では、これらの値を使用してミキサ２１２のバイアス電流を制御するので、信号成分におけるＤＣオフセットは間接的に調整される。

アナログ回路２２２はアナログＤＣオフセット制御信号を受け取り、この制御信号は専用信号線を通してＤＣオフセットキャンセラ１３０により提供され、図２において粗ＤＣオフセットとして示されている。アナログ回路２２２はフィルタリング、おそらくはレベルシフトおよびスケーリングを実行して、同位相および直角位相成分のそれぞれに対して、ＤＣ２ＩおよびＤＣ２ＱのＤＣオフセット値を発生させる。合計器２１４は同位相および直角位相成分のそれぞれから、ＤＣ２ＩおよびＤＣ２ＱのＤＣオフセット値を減算する。合計器２１４からの出力成分はローパスフィルタ／増幅器２１６によりフィルタされて増幅されて、ＩおよびＱベースバンド成分が提供される。

図３はＤＣオフセットキャンセラ１３０ａのブロック図である。ＤＣオフセットキャンセラ１３０ａは図１のＤＣオフセットキャンセラ１３０の特定の実施形態である。ＤＣオフセットキャンセラ１３０ａは、合計器２３２ａおよび２３２ｂ、ＤＣループ制御ユニット２３４ａおよび２３４ｂ、ＳＢＩＤＣオフセット制御装置２４０、およびＤＣループ制御装置２４２を含む。１つの実施形態では、ＤＣオフセット補正はＩおよびＱサンプルに対して別々に実行される。したがって、合計器２３２ａおよび２３２ｂならびにＤＣループ制御ユニット２３４ａおよび２３４ｂはそれぞれ２つの素子を含み、１つはＩサンプルを処理し、他の１つはＱサンプルを処理する。

デジタルフィルタ１２４からのフィルタされたＩおよびＱサンプルは合計器２３２ａに提供され、合計器２３２ａはＩおよびＱサンプルからＤＣ３ＩおよびＤＣ３Ｑの固定されたＤＣオフセット値をそれぞれ除去する。合計器２３２ａを使用して（例えば、回路不整合などにより生じる）静的であるＤＣオフセットを除去してもよい。合計器２３２ａからのＩおよびＱ出力は合計器２３２ｂに提供される。合計器２３２ｂはこれらのＩおよびＱ出力から（ＤＣループ制御ユニット２３４ｂにより提供される）ＤＣ４ＩおよびＤＣ４ＱのＤＣオフセット値をさらに除去し、ＤＣオフセット補正されたＩおよびＱサンプルを提供する。

ＤＣループ制御ユニット２３４ａは合計器２３２ａからＩおよびＱ出力を受け取り、これらの出力におけるＤＣオフセットを決定し、ダイレクトダウンコンバータ１２０ａ内のアナログ回路２２２に対して粗ＤＣ制御信号を提供する。ＤＣループ制御ユニット２３４ｂは同様に合計器２３２ｂからＩおよびＱ出力を受け取り、これらの出力におけるＤＣオフセットを決定し、ＤＣ４ＩおよびＤＣ４ＱのＤＣオフセット値を合計器２３４ｂに提供する。各ＤＣループ制御ユニット２３４はアキュムレータ２３８に結合された利得素子２３６で構成される。利得素子２３６は入力ＩおよびＱサンプルをそのループに対して選択された特定利得（ユニット２３４ａに対してＤＣ利得１およびユニット２３４ｂに対してＤＣ利得２）で乗算する。アキュムレータ２３８はスケーリングされたＩおよびＱサンプルを累積して、そのループに対するＤＣオフセット制御信号を提供する。

ダイレクトダウンコンバータ１２０ａ内の合計器２１４およびＤＣループ制御ユニット２３４ａは粗ＤＣループを構成し、ミキサ２１２によるダイレクトダウンコンバート後のベースバンド成分におけるＤＣオフセットを除去する。合計器２３２ｂおよびＤＣループ制御ユニット２３４ｂは微ＤＣループを構成し、粗ＤＣループ後に依然として残っているＤＣオフセットを除去する。これらの名称が暗示しているように、微ＤＣループは粗ＤＣループより高い分解能を有する。

ＳＢＩＤＣオフセット制御装置２４０は、温度、増幅器１１４およびミキサ２１２の利得、時間、ドリフトなどのようなさまざまな要因に基づいてＳＢＩＤＣオフセット制御信号を周期的に決定する。ＳＢＩＤＣオフセット制御信号はシリアルバス１５２を通してコンバータ２２０に提供され、コンバータ２２０はミキサ２１２に対するＤＣ１ＩおよびＤＣ１Ｑの対応するＤＣオフセット制御信号を発生させる。

図１に示されているもののような、ダイレクトダウンコンバート受信機に対するＤＣオフセット補正の実現は、ｘｘｘに出願された“ダイレクトダウンコンバートを使用する移動局モデムのダイレクト電流オフセットキャンセル”と題する米国特許出願第号［代理人ドケット番号第０１０１１８号］にさらに詳細に説明されている。この米国特許出願は参照によりここに組み込まれている。

ＤＣオフセット値の４つのセット（ＤＣ１ＩおよびＤＣ１Ｑ、ＤＣ２ＩおよびＤＣ２Ｑ、ＤＣ３ＩおよびＤＣ３Ｑ、ならびにＤＣ４ＩおよびＤＣ４Ｑ）は４つの異なるメカニズムを表しており、これらは個々にまたは組み合わされて使用され、ダイレクトダウンコンバート受信機に対する必要なＤＣオフセット補正を提供する。粗ＤＣループ（これはＤＣ２ＩおよびＤＣ２Ｑの値を提供する）と微ＤＣループ（これはＤＣ４ＩおよびＤＣ４Ｑの値を提供する）は、ＩおよびＱ信号成分中のＤＣオフセットをダイナミックに除去するように動作する。合計器２３２ａ（これはＤＣ３ＩおよびＤＣ３Ｑの値を減算する）は静的なＤＣオフセットを除去するように動作する。ＳＢＩＤＣオフセット制御装置２４０（これはＤＣ１ＩおよびＤＣ１Ｑの値を提供する）は信号成分中の動的および／または静的ＤＣオフセットを除去するのに使用される。

１つの実施形態では、粗および微ＤＣループはそれぞれ２つの動作モード−捕捉モードおよび追跡モードをサポートする。捕捉モードは大きなＤＣオフセットをさらに迅速に除去するのに使用され、大きなＤＣオフセットは、（１）増幅器１１４および／またはミキサ２１２のような、ＲＦ／アナログ回路の利得におけるステップ変化、または（２）周期的なＤＣ更新を実行する全体的なＤＣループ、または（３）他の任意の理由、のそれぞれの結果として信号成分に導入されている。周期的なＤＣ更新は、ミキサ２１２および／または合計器２３２ａに提供されているＤＣ１および／またはＤＣ３の新しい値となる。追跡モードは通常の方法でＤＣオフセット補正を実行するのに使用される。その応答は捕捉モードのものよりもさらに遅い。異なるまたは付加的な動作モードをサポートしてもよく、これも本発明の範囲内のものである。捕捉および追跡モードはＤＣ利得１に対する２つの異なるＤＣループ利得値と、ＤＣ利得２に対する２つの異なるＤＣループ利得値とに対応していてもよい。

簡単にするために、粗および微ＤＣループは集約的に単に“ＤＣループ”として呼ばれる。ＤＣ＿ｌｏｏｐ＿ｍｏｄｅ制御信号はＤＣループの現在の動作モードを示す。例えば、ＤＣ＿ｌｏｏｐ＿ｍｏｄｅ制御信号は、ＤＣループが捕捉モードで動作していることを示すために論理ハイに、ＤＣループが追跡モード動作していることを示すために論理ローにセットしてもよい。

デジタルＶＧＡ
本発明の１つの観点はダイレクトダウンコンバート受信機で使用するためのＤＶＧＡを提供する。ＤＶＧＡは受信信号に対する総ダイナミックレンジの全部または一部（すなわちＲＦ／アナログ回路により対処されない部分）に対処するのに必要な要求された利得レンジを提供することができる。ＤＶＧＡ利得レンジはヘテロダイン受信機において中間周波数（ＩＦ）で以前に提供されていた利得を提供するのに使用される。ＤＶＧＡの設計とダイレクトダウンコンバート受信機アーキテクチャ内にＤＶＧＡを配置することは、以下に説明するように効果的に実現される。

図４はＩおよびＱサンプルに対するデジタルベースバンド利得を提供することができるＤＶＧＡ１４０ａのブロック図である。ＤＶＧＡ１４０ａは図１のＤＶＧＡ１４０の特定の実施形態である。

ＤＶＧＡ１４０ａ内では、先行するＤＣオフセットキャンセラ１３０からのＤＣオフセット補正されたＩおよびＱサンプルはマルチプレクサ（ＭＵＸ）３１２および打ち切りユニット３２０に提供される。ハードウェアを最小にするために、１つのデジタル乗算器３１６のみを使用して、時分割多重化（ＴＤＭ）方法でＩおよびＱサンプルの両方に対して利得乗算を実行する。したがって、マルチプレクサ３１２は（ＩＱ＿ｓｅｌ制御信号により決定されるように）ＩサンプルとそしてＱサンプルを交互にＡＮＤゲート３１４を通して乗算器３１６に提供する。ＩＱ＿ｓｅｌ制御信号はＩおよびＱサンプルレート（例えばチップ×８）における単なる方形波であり、適当な位相（例えば、Ｉサンプルに対する論理ロー）を持つ。ＡＮＤゲート３１４はＤＶＧＡ＿ｅｎｂ制御信号とＩまたはＱサンプルとのＡＮＤ演算を実行する。ＤＶＧＡ＿ｅｎｂ制御信号はＤＶＧＡがエネーブルされる場合には論理ハイにセットされ、ＤＶＧＡがバイパスされる場合には論理ローにセットされる。例えば、ＤＶＧＡ利得レンジが必要ない場合、または利得レンジがアナログ回路（例えば、可変利得増幅器）で提供される場合には、ＤＶＧＡはバイパスされてもよい。ＡＮＤゲート３１４は、ＤＶＧＡがエネーブルされる場合には、サンプルを乗算器３１６に送り、そうでなければゼロを提供する。ゼロはＣＭＯＳ回路で電力を消費する遷移をなくすことにより、後続回路による電力消費を減少させる。

乗算器３１６はレジスタ３４４からの利得でＡＮＤゲート３１４からのＩまたはＱサンプルを乗算し、スケーリングされた（または増幅された）サンプルを打ち切りユニット３１８に提供する。特定の実施形態では、乗算器３１６はサンプルレートの２倍で動作する。このレートはチップ×８のＩ／Ｑサンプルレートに対してチップ×１６である。特定の実施形態では、ＣＤＭＡおよびＧＰＳに対して、入力ＩおよびＱサンプルは１８ビットの分解能を有し、バイナリポイントの右側に対して１０ビットの分解能を有し（すなわち、１８Ｑ１０）、利得は１９ビットの分解能を有し、バイナリポイントの右側に対して１２ビットの分解能を有し（すなわち、１９Ｑ１２）、スケーリングされたサンプルは３７ビットの分解能を有し、バイナリポイントの右側に対して２２ビットの分解能を有する（すなわち、３７Ｑ２２）。特定の実施形態では、デジタルＦＭまたはＤＦＭに対して、入力ＩおよびＱサンプルは１８Ｑ６の分解能を有し、利得は１９Ｑ１２の分解能を有し、スケーリングされたサンプルは３７Ｑ１８の分解能を有する。打ち切りユニット３１８は各スケーリングサンプルの（例えば、１８）下位ビット（ＬＳＢ）を打ち切り、打ち切られたサンプル（これはＣＤＭＡ／ＧＰＳに対して１８Ｑ４、ＤＦＭに対して１８Ｑ０の分解能を有する）をマルチプレクサ３２２の１つの入力に提供する。

受信機のある動作モードに対して、ＤＶＧＡ１４０ａによるデジタルスケーリングは必要とされず、（所望の出力データフォーマットを得るための適切な処理後に）入力ＩおよびＱサンプルはスケーリングされることなくＤＶＧＡ出力に送られる。打ち切りユニット３２０は各入力サンプルのＬＳＢ（例えば６）を打ち切り、打ち切られたサンプルをマルチプレクサ３２２の他の入力に提供する。打ち切りユニット３２０は、ＤＶＧＡがエネーブルされているかあるいはバイパスされているかにかかわらず、出力ＩおよびＱデータが確実に同じ分解能を持つようにする。

マルチプレクサ３２２は、ＤＶＧＡがエネーブルされているかあるいはバイパスされているかのそれぞれに基づいて、打ち切りユニット３１８または３２０のいずれかからの打ち切りサンプルを提供する。ＤＶＧＡがエネーブルされているかあるいはバイパスされているかは、ＤＶＧＡ＿ｅｎｂ制御信号により決定される。選択されたサンプルは飽和ユニット３２４に提供され、飽和ユニット３２４はサンプルを所望の出力データフォーマット、例えば、ＣＤＭＡ／ＧＰＳに対して８Ｑ４およびＤＦＭに対して８Ｑ０の分解能に飽和させる。飽和サンプルは遅延素子３２６と、レジスタ３２８の１つの入力に提供される。遅延素子２３６は半サンプル期間の遅延を提供して、ＩおよびＱデータ（これらは半サンプル期間だけスキューされ、乗算器３１６に対する時分割多重化を実現する）を整列させ、遅延されたＩサンプルをレジスタ３２８の他の入力に提供する。レジスタ３２８はＩおよびＱデータを、ＩＱ＿ｓｅｌ制御信号と整列したタイミングで提供する。ＣＤＭＡ／ＧＰＳに対して、ＩおよびＱデータの４つの上位ビット（ＭＳＢ）（すなわち、４Ｑ０の分解能を持つ）は、次の処理ブロックに送られる。ＤＦＭに対して、ＩおよびＱデータ（例えば８Ｑ０の分解能を持つ）はＦＭ処理ブロックに直接送られる。

受信機ユニット１００は、ＣＤＭＡシステム、ＧＰＳシステム、デジタルＦＭ（ＤＦＭ）システムなどからのデータを受信するようなさまざまな応用に対して使用してもよい。このような応用のそれぞれは、何らかの特定の特性と必要とされる何らかの特定の利得を有する各受信信号と関係していてもよい。図４に示すように、ＣＤＭＡ、ＧＰＳおよびＤＦＭに対して使用されるべき３つの異なる利得がマルチプレクサ３３２に提供される。利得の１つはＭｏｄｅ＿ｓｅｌ制御信号に基づいて選択される。選択された利得は利得スケーリングおよびオフセットユニット３３４に提供される。このユニット３３４は利得オフセットも受け取る。

所望の利得分解能が達成されるように、利得スケーリングおよびオフセットユニット３３４は適切なスケーリング係数で、選択された（ＣＤＭＡ、ＧＰＳまたはＤＦＭ）利得をスケーリングする。例えば、ＣＤＭＡ利得は固定数のビット（例えば、１０ビット）で提供される。固定数のビットはＣＤＭＡに対して使用される特定モードに基づいて、いくつかの可能性ある利得レンジ（１０ビットＣＤＭＡ利得に対して１０２．４ｄＢおよび８５．３ｄＢ利得レンジ）の１つをカバーする。スケーリング係数は、ＣＤＭＡに対して使用される特定モードにかかわらず、スケーリングされたＣＤＭＡ利得が同じ利得分解能（例えば、０．１３ｄＢ）を持つように選択される。利得スケーリングおよびオフセットユニット３３４はスケーリングされた利得から利得オフセットをさらに減算する。利得オフセットはＡＤＣ１２２に対して選択されたセットポイントに基づいて決定される。これは次にＡＤＣに提供されるＩおよびＱベースバンド成分の平均電力を決定する。利得オフセットはスケーリングされた利得と同じ分解能を有するプログラム可能値であってもよく、制御装置１６０により提供される。

マルチプレクサ３３６はユニット３３４からのスケーリングおよびオフセットされた利得と、オーバーライド利得とを受け取り、（Ｇａｉｎ＿ｏｖｅｒｒｉｄｅ制御信号に基づいて）利得の１つを飽和ユニット３３８に提供する。オーバーライド利得は、ＶＧＡループをバイパスすることが望まれる場合に、ＶＧＡループからの利得の代わりに使用される。飽和ユニット３３８は受け取った利得（例えば、９ビット）を飽和された利得のレンジ（例えば、９ビットに対して総利得レンジの６８．１３ｄＢに、各ビットに対して０．１３３ｄｂの分解能）に制限するように飽和させる。ＡＮＤゲート３４０は飽和された利得においてＤＶＧＡ＿ｅｎｂ制御信号とＡＮＤ演算を実行し、ＤＶＧＡがエネーブルされた場合には、飽和された利得をｄＢ線形ルックアップテーブル（ＬＵＴ）３４２に送り、（再度説明すると、後続する回路により電力消費を減少させるために）そうでなければゼロを送る。

１つの実施形態では、ＡＧＣループは対数（ｄＢ）フォーマットで利得値（例えば、ＣＤＭＡ利得）を提供する。ｄＢ利得値はＲＦ／アナログ可変利得回路の特性を模倣するために使用される。ＲＦ／アナログ可変利得回路は一般的に利得対制御値に対する対数（または、対数のような）伝達関数を持つ。第２に、受信利得はＣＤＭＡ電話通話における要求送信電力に対する推定値として使用され、要求されたときに受信電力を基地局に報告するのに使用される。これらの推定は受信信号の広いダイナミックレンジを仮定して伝統的にｄＢで行われる。しかしながら、線形デジタル乗算器３１６はベースバンド利得乗算を提供するために使用され、ｄＢ利得値は線形利得値に変換される。ルックアップテーブル３４２は公式に基づいてｄＢ線形変換を実行し、この公式は次のように表すことができる。

Ｙ（線形）＝１０^X/20 式（１）
ここで、Ｙはルックアップテーブルからの線形利得値であり、Ｘは減衰値であり、これは次のように規定される。

Ｘ＝−（Ｚ（ｄＢ）＋オフセット）式（２）
ここで、Ｚはルックアップテーブルに提供されるｄＢ利得値であり、式（２）のオフセットはユニット３３４で実行される打ち切りを補償するのに使用される（例えば、４ビット打ち切りに対して、オフセット＝０．０６７ｄＢ）。ｄＢ利得値を線形利得値にコンバートする他の技術を使用してもよく、これは本発明の範囲内である。ＬＵＴ３４２からの線形利得値はレジスタ３４４によりクロックされ、利得値のタイミングがマルチプレクサ３１６に提供されるＩまたはＱサンプルのタイミングと整列される。

ＡＧＣループは（ｄＢの代わりに）線形利得値に基づいて動作するように設計されていてもよく、これは本発明の範囲内である。

図１に戻って参照すると、ＤＶＧＡ１４０はＤＣオフセットキャンセラ１３０の後で、ダイレクトダウンコンバート受信機１００中のＤＣループの外側に配置される。このＤＶＧＡ配置はいくつかの利点を提供し、さらにいくつかの欠点を避ける。第１に、ＤＶＧＡがＤＣループ内に配置されるとすると、何らかのＤＣオフセットがＤＶＧＡの利得により増幅され、これはＤＣオフセットにより生じる品質低下を増長する。第２に、ＤＣループのループ利得にはＤＶＧＡの利得も含まれ、これは受信信号強度に依存して変化する。このＤＣループ利得はＤＣループの帯域幅に直接影響を与える（または帯域幅を直接決定する）ので、ＤＣループ帯域幅はＤＶＧＡの利得とともに変化し、これは望ましくない影響である。ＤＣループ帯域幅は、ＤＶＧＡ利得における何らかの変化に対するのと逆の態様でＤＣループ利得（すなわち、ＤＣループユニット２３４ａおよび２３４ｂ内のＤＣ利得１および２）をダイナミックに変化させることにより、ほぼ一定に維持されるので、全体的なＤＣループ利得は一定に維持される。しかしながら、これはＤＣオフセット補正メカニズムの設計をさらに複雑にする。さらに、実際の信号電力まで参照されるとき残余ＤＣオフセットは可変である。

ＤＣオフセットキャンセラ１３０の後で、ＤＣループの外側にＤＶＧＡ１４０を効果的に配置することにより、ＤＣループによるＤＣオフセット補正はＤＶＧＡによる信号利得スケーリングから分離される。さらに、ＡＤＣ１２２後のデジタル領域におけるＤＶＧＡの構成は、ＲＦ／アナログ回路の設計をさらに簡単にする。これはダイレクトダウンコンバート受信機に対するコストを低減されるように導く。デジタル利得はＡＤＣ１２２の後に提供されることから、ＡＤＣに提供される信号成分の振幅は潜在的により小さくなり、これはＡＤＣ雑音が量子化ＩおよびＱサンプルのＳＮＲを大きく品質低下させないようにアナログデジタル変換プロセスに対してより大きいダイナミックレンジを要求する。技術的に知られているように、大きなダイナミックレンジを有するＡＤＣはオーバーサンプリングシグマデルタ変調器により提供される。

自動利得制御
図５はＡＧＣループユニット１４２ａのブロック図である。これは図１のＡＧＣループユニット１４２の特定の実施形態である。ＡＧＣループユニット１４２ａ内では、ＩおよびＱデータが受信信号強度インジケータ（ＲＳＳＩ）４１２に提供され、これは受信信号の信号強度を推定する。受信信号強度ＲＳＳは以下のように推定される。

ここで、Ｉ（ｉ）およびＱ（ｉ）はｉ番目のサンプル期間に対するＩおよびＱデータを表しており、Ｎ_Eは受信信号強度推定値を導出するために累積されるサンプル数である。他の技術を使用して受信信号強度を推定してもよい（例えば、ＲＳＳ＝Σ｜Ｉ_F（ｉ）｜＋｜Ｑ_F（ｉ）｜）。受信信号強度推定値はＡＧＣ制御ユニット４１４に提供される。

図６はＡＧＣ制御ユニット４１４ａのブロック図である。これは図５のＡＧＣ制御ユニット４１４の特定の実施形態である。ＡＧＣ制御ユニット４１４ａはＲＳＳＩ４１２から受信信号強度推定値ＲＳＳを、ＤＣオフセットキャンセラ１３０からＤＣ＿ｌｏｏｐ＿ｍｏｄｅ制御信号を、利得ステップ制御ユニット４１８から非バイパス／保持制御信号を、プログラム可能遅延ユニット４２０から遅延された利得ステップ判定を、（例えば制御装置１６０から）Ｆｒｅｅｚｅ＿ｅｎｂ制御信号を受け取り、これらのすべては以下でさらに詳細に説明する。受信制御信号およびＲＳＳに基づいて、ＡＧＣ制御ユニット４１４ａは出力利得値を提供し、これは受信信号に適用されるべき総利得（Ｇ_total）を示す。

ある実施形態では、ＡＧＣループは３つのループモード、通常モード、低利得モード、フリーズモードをサポートする。通常モードは通常のＡＧＣループ帯域幅を提供するために使用され、低利得モードはより小さいＡＧＣループ帯域幅を提供するために使用され、フリーズモードはＡＧＣループを止めるのに使用される。低利得モードおよび通常モードはＡＧＣ利得１およびＡＧＣ利得２のＡＧＣループ利得値にそれぞれ関係する。フリーズモードはＡＧＣループアキュムレータによる累積のために提供される値をゼロにすることにより達成される。ある実施形態では、妨害検出のために、ＡＧＣ利得３の付加的なＡＧＣループ利得値が使用される。ＡＧＣ利得３は一般的に通常モードに対するＡＧＣ利得２より小さいが、低利得モードに対するＡＧＣ利得１よりも大きく、以下で説明するように、信号成分中の妨害の存在を検出するために使用される。ＡＧＣループにより異なるまたは付加的なモードがサポートされてもよく、これは本発明の範囲内である。

先に着目したように、ＤＣループはＡＧＣループの性能に影響を与える。したがって、ある観点では、使用される特定のＡＧＣループモードは、現在使用中の特定のＤＣループモードに依存する（例えば、現在使用中の特定のＤＣループモードに基づいて選択される）。特に、通常モードはＤＣループが追跡モードで動作しているときにＡＧＣループに対して使用される。低利得またはフリーズモードはＤＣループが捕捉モードで動作しているときにＡＧＣループに対して使用される。

図６に示されているように、通常モードに対するＡＧＣ利得２と妨害検出に対するＡＧＣ利得３はマルチプレクサ４４６に提供され、これは非バイパス／保持制御信号も受け取る。非バイパス／保持制御信号は利得ステップ間の時間ヒステリシスを提供するために使用される（すなわち、ＡＧＣループは別の（より高いまたはより低い）利得ステップに切り換えできるようにされる前に、特定の時間量（時間１または時間２）に対して所定の利得ステップに維持される）。

マルチプレクサ４４６は通常モードが選択されるときにＡＧＣ利得２を提供し、通常モードが選択されることは、非バイパス／保持制御信号が論理ローにセットされることにより示される。代わりに、マルチプレクサ４４６は妨害検出が実行されるべきときにＡＧＣ利得３を提供し、妨害検出が実行されるべきときは非バイパス／保持制御信号が論理ハイにセットされることにより示される。マルチプレクサ４４８はその２つの入力において低利得モードに対するＡＧＣ利得１とマルチプレクサ４４６からの出力を受け取り、さらにＤＣ＿ｌｏｏｐ＿ｍｏｄｅ制御信号を受け取る。ＤＣループが捕捉モードであるときに低利得モードがＡＧＣループに対して選択されると、マルチプレクサ４４８はＡＧＣ利得１を乗算器４４２に提供する。これはＤＣ＿ｌｏｏｐ＿ｍｏｄｅ制御信号が論理ハイにセットされることにより示される。代わりに、マルチプレクサ４４８は追跡モード中にＡＧＣ利得２またはＡＧＣ利得３を乗算器４４２に提供する。これはＤＣ＿ｌｏｏｐ＿ｍｏｄｅ制御信号が論理ローにセットされることにより示される。

ＡＮＤゲート４４０は受信信号強度推定値ＲＳＳとＦｒｅｅｚｅ＿ｅｎｂ制御信号を受け取る。（１）ＤＣループが追跡モードで動作しているとき、あるいは（２）ＤＣループが捕捉モードで動作しているときに低利得モードがＡＧＣループに対して使用されているとき、ＡＮＤゲート４４０はＲＳＳを乗算器４４２に提供する。代わりに、ＤＣループが捕捉モードで動作し、ＡＧＣループが止められているときに、ＡＮＤゲート４４０はゼロを乗算器４４２に提供する。ＡＮＤゲート４４０からのゼロは、ＡＧＣループが止められているときにＡＧＣループアキュムレータ４４４がゼロを累積することになる。

乗算器４４２は受信信号強度推定値ＲＳＳを、マルチプレクサ４４８からの選択されたＡＧＣ利得と乗算し、その結果をＡＧＣループアキュムレータ４４４に提供する。アキュムレータ４４４はその結果を記憶値で累積し、出力利得値を提供する。出力利得値は所望の信号レベルを達成するために受信信号に適用される総利得Ｇ_totalを示す。これは図４における利得スケーリングおよびオフセットユニット３３４に提供される利得オフセットにより決定される。この総利得は２つの部分、（１）ＲＦ／アナログ回路（例えば増幅器１１４およびミキサ２１２）に対する粗利得Ｇ_coars、および（２）ＤＶＧＡ１４０に対する微利得Ｇ_fineに分解される。受信信号に対する総利得は以下のように表される。

Ｇ_total＝Ｇ_coars＋Ｇ_fine 式（４）
ここで、Ｇ_total、Ｇ_coarsおよびＧ_fineはすべてｄＢで与えられる。

図６に示されているように、アキュムレータ４４４は遅延された利得ステップ判定も受け取り、これは以下に説明するように、ＲＦ／アナログ回路に対して使用されるべき特定の離散利得を示す。ＲＦ／アナログ回路に対する各離散利得は、累積に対する最大値および最小値の各セットに関係付けられる。これはＡＧＣループを確実に安定にする。使用されるべき特定の離散利得に対して、遅延された利得ステップ判定により示されているように、アキュムレータ４４４による累積のために最大値および最小値の適切なセットが使用される。

図５に戻って参照すると、ＲＦ／アナログ回路に対する粗利得制御は、（１）利得ステップ制御ユニット４１８による総利得Ｇ_totalの利得ステップ判定へのマッピング、（２）レンジエンコーダ４２４による利得ステップ判定の適切な利得ステップ制御信号へのエンコーディング、（３）ＳＢＩユニット１５０による利得ステップ制御信号の適切なメッセージへのフォーマッティング、（４）シリアルバス１５２を通してメッセージのＲＦ／アナログ回路（例えば、増幅器１１４および／またはミキサ２１２）への送信、（５）メッセージに基づくＲＦ／アナログ回路の利得の調整、により達成される。微利得制御は、（１）総利得Ｇ_totalから粗利得Ｇ_coarsを減算することによるＤＶＧＡに対する微利得Ｇ_fineの決定、（２）微利得に基づくＤＶＧＡの利得の調整、により達成される。総利得に基づく粗利得と微利得の導出を以下で説明する。

受信機ユニット１００は複数ステージ（例えば４つ）を持つ増幅器１１４と、複数ステージ（例えば２つ）を持つミキサ２１２で設計される。各ステージは特定の離散利得に関係付けられている。どのステージがターンＯＮ／ＯＦＦされるかに依存して、異なる離散利得が達成される。粗利得は粗離散ステップでＲＦ／アナログ回路の利得を制御する。ＲＦ／アナログ回路に対して使用されるべき特定の離散利得は、受信信号レベル、これらの回路の特定の設計などに依存する。

図７はＲＦ／アナログ回路（例えば、増幅器１１４およびミキサ２１２）に対する例示的な利得伝達関数の図である。水平軸は総利得を表し、これは受信信号強度に逆に関係している（すなわち、より高い利得はより小さい受信信号強度に対応する）。垂直軸は総利得に基づいて利得ステップ制御ユニット４１８により提供される利得ステップ判定を表している。この特定の例示的な設計では、利得ステップ判定は５つの可能性ある値の１つをとる。これらは表１に定義されている。

図７に示されているように、隣接状態間の遷移にヒステリシスが提供される。例えば、第２の状態（“００１”）である間、第１のＬＮＡは、総利得がＬ２上昇しきい値を超えるまでターンＯＮ（第３の状態“０１０”への遷移）されない。このＬＮＡは総利得がＬ２下降しきい値より下に落ちるまでターンＯＦＦ（第２の状態から第１の状態へ戻る遷移）されない。ヒステリシス（Ｌ２上昇−Ｌ２下降）は、総利得がＬ２上昇およびＬ２下降しきい値間または近くの場合に、ＬＮＡが連続的にターンＯＦＦおよびＯＮされるのを防ぐ。

利得ステップ制御ユニット４１８は総利得、図７に示されているもののような伝達関数（これはしきい値により規定される）、タイミング、妨害、および可能性ある他の情報に基づいて利得ステップ判定を決定する。利得ステップ判定は、伝達関数により決定される、増幅器１１４およびミキサ２１２に対してターンＯＮ／ＯＦＦされるべき特定のステージを示す。図５に戻って参照すると、利得ステップ制御ユニット４１８は利得ステップ判定をプログラム可能な遅延素子４２０およびレンジエンコーダ４２４に提供する。

図１に示されているような実施形態では、増幅器１１４およびミキサ２１２の各ステージをターンＯＮまたはＯＦＦさせるための制御信号はシリアルバス１５２を通してこれらの回路に提供される。レンジエンコーダ４２４は利得ステップ判定を受け取り、制御されるべき各特定の回路に対して対応する利得ステップ制御信号を提供する（例えば、増幅器１１４に対して１つの利得ステップ制御信号およびミキサ２１２に対して別の利得ステップ制御信号）。利得ステップ判定と利得ステップ制御信号との間のマッピングはルックアップテーブルおよび／または論理に基づく。各利得ステップ制御信号は１以上のビットを含み、その利得ステップ制御信号により制御されるべき回路内の指定されたステージをターンＯＮ／ＯＦＦさせる。例えば、増幅器１１４は４ステージで設計され、その（２ビット）利得ステップ制御信号は増幅器の４つの可能性ある離散利得に対する４つの可能性ある値（“００”、“０１”、“１０”および“１１”）に関係付けられる。ミキサ２１２は２ステージで設計され、その（１ビット）利得ステップ制御信号はミキサの２つの可能性ある離散利得に対して２つの可能性ある値（“０”および“１”）に関係付けられる。増幅器１１４およびミキサ２１２に対する利得ステップ制御信号はＳＢＩユニット１５０により適切なメッセージにフォーマットされ、これらのメッセージはシリアルバス１５２を通して回路に送られる。レンジエンコーダ４２４はまたＤＣオフセットキャンセラ１３０に対して利得ステップ変更信号を提供し、これはＲＦ／アナログ回路の利得が新しい値またはステップに変更したか否かを示す。

先に着目したように、受信信号に対する総利得Ｇtotalは粗利得Ｇ_coarsと微利得Ｇ_fineに分解される。さらに、図５に示されているように、微利得は合計器４１６により総利得から粗利得を減算することにより発生される。（利得ステップ制御信号の形態における）粗利得はＳＢＩユニット１５０およびシリアルバスを通して増幅器１１４およびミキサ２１２に提供されることから、利得ステップ制御ユニット４１８により粗利得が決定された時間と、ＲＦ／アナログ回路により粗利得が実際に適用された時間との間に遅延が導入される。さらに、処理遅延がＲＦ回路からＤＶＧＡへの受信信号により生じる（例えば、特にデジタルフィルタ１２４）。したがって、粗利得が確実にＲＦ回路により適用され、同時にＤＶＧＡから除去されるようにするために（すなわち、粗利得が一度だけ何らかの所定データサンプルに適用されるように）、プログラム可能な遅延を使用して粗利得がＤＶＧＡ１４０に適用される前に、（利得ステップ判定により示されるように）粗利得を遅延させる。

プログラム可能な遅延素子４２０は利得ステップ判定に対して特定量の遅延をもたらす。この遅延はＳＢＩユニット１５０により導入される遅延と、ＲＦ回路からＤＶＧＡへの受信信号処理パスの遅延を補償する。この遅延は遅延値をレジスタに書き込むことによりプログラムすることができる。遅延素子４２０は遅延された利得ステップ判定を提供する。

粗利得コンバートユニット４２２は遅延された利得ステップ判定を受け取り、これはＲＦ／アナログ回路に対する特定の離散利得を表しており、粗利得コンバートユニット４２２は対応する粗利得Ｇ_coarsを提供し、これは適切なレンジおよび分解能を持つ（例えば、ＡＧＣ制御ユニット４１４からの総利得に対するものと同じレンジおよび分解能）。粗利得はしたがって利得ステップ判定と等価であるが、異なるフォーマットで提供される（すなわち、粗利得は高分解能であるのに対し、利得ステップ判定はデジタル（ＯＮ／ＯＦＦ）制御である。）。利得ステップ判定から粗利得への変換はルックアップテーブルおよび／または論理回路で達成してもよい。粗利得は合計器４１６により総利得から減算され、ＤＶＧＡに対する微利得が提供される。

ＲＦ／アナログ回路の利得がステージをＯＮおよびＯＦＦに切り替えることにより粗量だけ変更されるときはいつでも、信号成分の位相は一般的に何らかの特定なステップ量だけ回転する。位相回転量は（利得ステップ判定により決定されるように）どのステージがＯＮおよびＯＦＦに切り替えられたかに依存するが、一般的にその特定のセッティングまたは構成に対して固定値である。この位相回転は、周波数制御ループが位相回転を補正できるまで、データ復調プロセスの品質を低下させることになる。

ある実施形態では、利得ステップ判定は対応するローテータ位相にマッピングされ、これは利得ステップ判定により示される利得による受信信号成分の位相回転量を示す。ローテータ位相はデジタル復調器１４４内のローテータに提供され、ＩおよびＱデータの位相を調整するのに使用され、ＲＦ／アナログ回路中のエネーブルされた利得ステージにより導入される位相回転に対処する。利得ステップ判定とローテータ位相との間のマッピングはルックアップテーブルおよび／または論理回路で達成される。さらに、微分解能がローテータ位相に対して達成される（例えば、５．６°分解能は位相ローテータに対する６ビットで達成することができる。）
ＤＣおよびＡＧＣループ動作
図１に示されているように、ＤＣループはデジタルフィルタ１２４からのフィルタされたＩおよびＱサンプル上で動作してＤＣオフセットを除去し、（ＤＶＧＡ１４０を通しての）ＡＧＣループはＤＣオフセット補正されたＩおよびＱサンプル上で動作し、ＩおよびＱデータを提供し、これはデジタル復調器１４４に提供される。ＡＧＣループはまたＲＦ／アナログ回路の利得を制御し、これは次にＤＣループにより操作されるＩおよびＱサンプルの振幅に影響を与える。ＤＣループはＡＧＣループ内に埋め込まれているように見える。ＤＣループの動作はＡＧＣループの動作に影響を与える。

ダイレクトダウンコンバート受信機では、ＤＣオフセット（静的および時間変化の両方）は信号成分により大きな影響を持つ。その理由はより小さい信号振幅のためである。大きなＤＣオフセット（またはＤＣスパイク）がさまざまな手段により信号成分に導入される。第１に、ＲＦ／アナログ回路（例えば、増幅器１１４およびミキサ２１２）の利得がＯＮ／ＯＦＦステージを切り替えることにより離散ステップで変化するとき、ＯＮ／ＯＦＦの切り替えがされている異なるステージにおける不整合により、大きなＤＣオフセットが信号成分に導入される。第２に、ＤＣループがＤＣオフセット更新を実行して、ＤＣ３ＩおよびＤＣ３Ｑの異なるＤＣオフセット値が合計器２３２ａに提供されるときに、および／またはＤＣ１ＩおよびＤＣ１Ｑの異なるＤＣオフセット値がシリアルバスを通してミキサ２１２に提供されるときにも、大きなＤＣオフセットが導入される。

大きなＤＣオフセットはＤＣループ（例えば、粗および微のＤＣループ）のさまざまなメカニズムを使用して除去される。さらに、捕捉モードでＤＣループを動作させることにより、大きなＤＣオフセットがさらにすばやく除去される。しかしながら、除去されるまでは、大きなＤＣオフセットは信号成分に悪影響を持ち、性能を低下させる。

第１に、信号成分中の何らの除去されていないＤＣオフセットは、デジタル復調器１４４による逆拡散操作後に雑音（その電力はＤＣオフセットと等しい）として現れる。この雑音は性能を低下させることがある。

第２に、大きなＤＣオフセットはいくつかの方法でＡＧＣループの性能を混乱させる。ＤＣオフセットは信号成分に加えられ、より大きな振幅を持つ合成された（ＤＣオフセットおよび信号）成分となる。これはＡＧＣループに総利得を減少させ、合成成分の電力がＡＧＣセットポイント（例えばＩ²＋Ｑ²＝ＡＧＣセットポイント）に維持される。減少された利得は所望の信号成分の圧縮をもたらし、圧縮量はＤＣオフセットの大きさに比例する。所望信号成分に対する振幅が小さくなると、品質が低下した信号対量子雑音比（ＳＮＲ_Q）となり、これは性能も低下させる。さらに、ＤＣループが追跡モードに入る前に大きなＤＣオフセットを完全に除去することができない場合には、残余ＤＣオフセットは追跡モードでさらにゆっくりと除去される。ＡＧＣループはＤＣループのこの遅い過渡応答をたどり、これはＤＣループおよびＡＧＣループの両方が安定状態を達成するまで品質低下期間を延長させる。

第３に、大きなＤＣオフセットは妨害を正確に検出する能力に影響を与え、妨害は所望信号帯域中の干渉信号である。妨害は受信信号パス中の回路における非線形性により発生される。増幅器１１４およびミキサ２１２における非線形性はこれらの回路が高利得で動作する（すなわち、さらに多くのステージがターンＯＮされる）ときにさらに明白であることから、受信機はこれらの回路の任意のものが高利得に切り替えられた直後に妨害を検出する。妨害検出は高利得に切り替えられた直後にＲＳＳＩ４１２で信号成分の電力を測定し、特定の測定時間の後にしきい値に対して測定電力を比較し、そして測定電力がしきい値を超えた場合には信号成分中の妨害の存在を宣言することにより実行される。妨害が検出されると、１つ以上の回路の利得は妨害を除去または軽減するために減少される。しかしながら、高利得への切り替えにより導入されるＤＣオフセットが存在する場合には、測定電力における増加が妨害によるものであるのか、あるいは総雑音によるものであるのかを識別することが不可能になる。総雑音には何らかの除去されていないＤＣオフセットおよびＤＣオフセットをすばやく除去するために捕捉モードでＤＣループを動作させることにより発生される増加したＤＣループ雑音を含む。したがって、ＤＣオフセットの存在は妨害を正確に検出する能力に影響を与える。妨害はＲＦ／アナログ回路が妨害の誤った検出による誤った利得において動作している場合に性能を低下させる。

大きなＤＣオフセットは先に説明したさまざまな悪影響のためにエラーのある長いバーストを生じさせる。（例えば、ＤＣループの特定の設計により）ＤＣスパイクを除去するのに必要な時間が固定されていることから、ＤＣオフセットによる品質低下はより高いデータレートにおいてさらに問題である。これはより高いデータレートにおいてさらにエラーとなる。

本発明の他の観点にしたがうと、ＤＣループが捕捉モードで動作する期間は捕捉モードにおけるＤＣループ帯域幅に反比例する。ＤＣループ帯域幅は捕捉モードにおいてより広く設計され、ＤＣループがＤＣオフセットにさらにすばやく応答して除去できるようにする。ループ帯域幅が徐々に広くなることはループ応答が徐々に早くなることに対応する。先に着目したように、所望信号成分におけるＤＣエラーはデジタル復調器１４４内の逆拡散操作後に雑音として現れる。この雑音はできるだけすばやく除去すべきであり、これは捕捉モードに対するＤＣループの帯域幅を増加させることにより達成される。しかしながら、より広いＤＣループ帯域幅はＤＣループ雑音を増加もさせ、これも性能を低下させる。

性能を最大にするために、捕捉モードは補正されるべき（導入された）ＤＣオフセットと（自己発生した）ＤＣループ雑音とをトレードオフする。ＤＣループ雑音量を制限し、ＤＣループが依然として広い帯域幅で動作できるようにするために、ＤＣループが捕捉モードで動作する期間はループ帯域幅に反比例するようにセットされる。より広いＤＣループ帯域幅は一般的に、よりすばやい応答のためのより広いループ能力による、より短いＤＣオフセット捕捉時間に対応する。したがって、より広いＤＣループ帯域幅による捕捉モードで費やされるより短い時間量はこの事実を利用し、ＤＣループは必要以上に長く捕捉モードで動作せず、これは性能を向上させる。

捕捉モードでＤＣループが動作する特定の期間はまた、例えば、ＤＣオフセットの予測された振幅、ＤＣループ雑音の振幅、変調スキーム、受信信号の帯域幅などのような他のさまざまな要因に基づいても選択される。一般的に、捕捉モード期間は捕捉モード中のＤＣループ帯域幅に逆に関係しており、正確な関数は先に着目した要因に依存している。

本発明のさらに他の観点にしたがうと、ＡＧＣループの動作はＤＣループ動作モードに基づいて行われる。先に着目したように、何らかの除去されていないＤＣオフセットは、一般的にＤＣループが捕捉モードに変化するときにさらに大きく、ＡＧＣループの動作に影響を与える。したがって、ＤＣオフセットキャンセラ１３０はＡＧＣループユニット１４２に対してＤＣ＿ｌｏｏｐ＿ｍｏｄｅ制御信号を提供し、これはＤＣループの現在の動作モードを示す。（潜在的な）大きいＤＣオフセットをすばやく除去するためにＤＣループが捕捉モードに切り替えられたときに、ＡＧＣループは同時に低利得モードまたはフリーズモードに切り替えられるので、ＤＣループが捕捉モード中の間、ＡＧＣループはＤＣオフセットに対してゆっくりと反応するかまたはまったく反応しない。ＤＣループが追跡モードに遷移した後に、ＡＧＣループは通常モードに切り替えられて戻される。

ＤＣループが捕捉モードにある間に使用される小さいまたはゼロのＡＧＣ利得は、ＡＧＣループがＤＣ捕捉期間中にその制御信号を確実に保存するようにする。ＡＧＣ制御信号はいったんＤＣループが追跡モードに入ると、通常の方法で動作する準備が整う。小さいまたはゼロのＡＧＣ利得はまた、ＡＧＣループがＡＧＣセットポイントから所望信号成分の電力を動かすのを妨げるまたは防ぐ。小さいまたはゼロのＡＧＣ利得はさらに妨害検出プロセスにおけるＤＣオフセットの影響を減少させる。これは誤りのある妨害検出の可能性を減少させる。

使用されるべき特定の通常ＡＧＣ利得および小さいＡＧＣ利得は、シミュレーション、経験的な測定、あるいは他の何らかの手段により決定される。これらの利得はまたは（例えば、制御装置１６０により）プログラム可能である。

シリアルバスインターフェイス（ＳＢＩ）
本発明のさらに他の観点にしたがうと、ＲＦ／アナログ回路のいくつかまたはすべてに対する制御信号はシリアルバス１５２を通して提供される。ＲＦ／アナログ機能を制御するための標準的なシリアルバスの使用は以下に説明するように多くの利点を提供する。さらに、シリアルバスはさまざまな機能を持って設計され、以下でも説明するように、要求される制御をさらに効果的に提供する。

従来、ＲＦ／アナログ回路（例えば、増幅器１１４およびミキサ２１２）に対する制御信号は制御されるべき回路間で専用信号を使用して提供され、制御装置が制御信号を提供する。個々に制御されるべき各回路に対して、制御装置上で１つ以上のピンが使用される。例えば、先に説明した増幅器／ミキサの５つのステージを制御するために、３本のピンが制御装置およびＲＦ／アナログチップ上で指定される。特定の機能に対して指定ピンを使用することはピンカウントを増加させ、ボードレイアウトを複雑にし、これは受信機のコストを増加させることにつながる。

ＲＦ／アナログ回路に対する制御信号を提供するためにシリアルバスを使用すると、従来の設計で遭遇する欠点の多くを改善し、付加的な利点もさらに提供することができる。第１に、シリアルバスは数ピン（例えば、２または３）で構成することができ、これらの同じピンを使用して１つ以上の集積回路（ＩＣ）中で構成される複数の回路を制御することができる。例えば、１つのシリアルバスを使用して増幅器１１４の利得、ミキサ２１２の利得、ミキサ２１２のＤＣオフセット、発振器２１８の周波数などを制御することができる。ＲＦ／アナログＩＣを制御装置と相互接続するために必要なピン数を減少させることにより、ＲＦ／アナログＩＣ、制御装置および回路ボードのコストがすべて減少する。第２に、標準的なシリアルバスを使用すると、将来のチップセットに対する柔軟性が増加する。その理由は標準的なシリアルバスはＲＦ／アナログＩＣと制御装置との間のハードウェアインターフェイスを標準化するからである。これはまた、要求される制御線の数を変更または増加させることなく、異なるＲＦ／アナログＩＣおよび／または制御装置で製造者が同じボードレイアウトを使用することができるようにする。

ある実施形態では、ＳＢＩユニット１５０は多数のハードウェア要求（ＨＷ＿ＲＥＱ）チャネルをサポートするように設計され、各チャネルは特定の機能をサポートするために使用される。例えば、ＶＧＡループに対して１つのチャネルを使用して増幅器１１４およびミキサ２１２のステップ利得をセットし、ＤＣループに対して他のチャネルを使用して、ミキサ２１２に対するＤＣオフセット制御値（ＤＣ１）をセットしてもよい。一般的に、ＳＢＩユニットは任意の数のハードウェア要求チャネルをサポートするように設計することができる。

個々に制御されるべき各回路は各アドレスと関係付けられる。ＳＢＩユニットを通して送信される各メッセージには回路のアドレスが含まれ、このアドレスに対してメッセージが送信される。シリアルバスに結合される各回路は各送信メッセージ中に含まれるアドレスを調べて、メッセージがその回路に向けられているのか否かを決定し、メッセージがその回路にアドレス指定されている場合のみ、メッセージを処理する。

ある実施形態では、各ハードウェア要求チャネルは多数のデータ転送モードをサポートする能力を持つように設計される。このモードには高速転送モード（ＦＴＭ）、インターラプト転送モード（ＩＴＭ）、およびバーストまたはバルク転送モード（ＢＴＭ）が含まれる。高速転送モードを使用して、以下のパターン：ＩＤ、ＡＤＤＲ、ＤＡＴＡ、ＡＤＤＲ、ＤＡＴＡ、………にしたがって複数の回路に複数バイト送信する。ここでＩＤはハードウェア要求チャネルＩＤであり、ＡＤＤＲは受信回路のアドレスであり、ＤＡＴＡは受信回路に対するデータである。インターラプト転送モードを使用して１バイトを送信し、シリアルバスに結合されている１つ以上の回路に同報通信することができる。そして、バースト転送モードを使用して、以下のパターン：ＩＤ、ＡＤＤＲ、ＤＡＴＡ１、ＤＡＴＡ２、………にしたがって特定の回路に複数バイトを送信することができる。受信したデータに基づいて、特定の回路の１以上の特性を調整してもよい。異なるおよび／または付加的な転送モードも実現することができ、これも本発明の範囲内である。

ある実施形態では、ハードウェア要求チャネルは（例えば、制御装置により）特定の優先順位に割り当てられる。チャネルの優先順位はＳＢＩユニット１５０内のレジスタにプログラムすることができる。シリアルバスを通してＳＢＩユニットにより複数のメッセージが送信される必要がある場合には、チャネルの優先順位はメッセージが送信される順序を決定する。高速応答を要求する制御ループ（例えば、増幅器１１４およびミキサ２１２に対する利得ステップ）に対して使用されるチャネルに、より高い優先順位が割り当てられ、さらに静的な機能（例えば、ダイレクトコンバータ１２０の受信モード、例えばＤＦＭおよびＧＰＳ）に対して使用されるチャネルに、より低い優先順位が割り当てられる。

各ハードウェア要求チャネルは各エネーブルフラグとも関係付けられる。このフラグはそのチャネルが使用のためにエネーブルされているか否かを示す。すべてのチャネルに対するエネーブルフラグはＳＢＩユニット１５０により維持される。

ある実施形態では、シリアルバスは、データ信号、クロック信号およびストローブ信号の３つの信号を含む。データ信号を使用して、メッセージを送信する。クロック信号は送信元（例えば、制御装置）により提供され、受信機により使用されてデータ信号上に提供されるデータをラッチする。そして、ストローブ信号はメッセージの開始／停止を示すために使用される。異なる信号および／または異なる数の信号での異なるシリアルバス設計も構成することができ、これは本発明の範囲内である。

ここで説明したダイレクトダウンコンバート受信機のさまざまな観点および実施形態は、ＣＤＭＡシステム、ＧＰＳシステム、デジタルＦＭ（ＤＦＭ）システムなどのような、さまざまなワイヤレス通信システムにおいて構成することができる。これらの通信システム中のフォワードリンクまたはリバースリンクに対してダイレクトダウンコンバート受信機を使用してもよい。

ここで説明したダイレクトダウンコンバート受信機のさまざまな観点および実施形態はさまざまな手段により構成することができる。例えば、ダイレクトダウンコンバート受信機のすべてまたはいくつかの部分は、ハードウェア、ソフトウェアまたはこれらの組み合わせで構成することができる。ハードウェア構成に対して、ＤＶＧＡ、ＤＣオフセット補正、利得制御、ＳＢＩなどは、１つ以上の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理装置（ＤＳＰＤ）、プログラム可能論理装置（ＰＬＤ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、プロセッサ、制御装置、マイクロ制御装置、マイクロプロセッサ、ここで説明した機能を実行するように設計された他の電子ユニット、またはこれらの組み合わせ内で構成することができる。

ソフトウェア構成に対して、利得制御および／またはＤＣオフセット補正に対して使用される構成要素はここで説明した機能を実行するモジュール（例えば、手続き、機能など）内で構成される。ソフトウェアコードはメモリユニット（例えば、図１のメモリ１６２）に記憶され、プロセッサ（例えば、制御装置１６０）により実行される。メモリユニットはプロセッサ内、またはプロセッサ外部で構成され、プロセッサ外部のケースでは、技術的に知られているさまざまな手段を通してプロセッサに通信可能に結合することができる。

見だしはここでは参照ため、そしてあるセクションを位置付けるために含まれている。これらの見だしはここで説明されている概念の範囲を制限することを意図しているものではない。これらの概念は明細書全体を通して他のセクションで適用性を有している。

開示されている実施形態の先の説明は当業者が本発明を作りまたは使用できるように提供されている。これらの実施形態に対するさまざまな変更は当業者に容易に明らかになるであろう。ここで規定されている一般的な原理は本発明の精神または範囲を逸脱することなく、他の実施形態に適用することができる。したがって、本発明はここに示されている実施形態に制限されることを意図しているものではなく、ここで開示されている原理および新規な特徴と矛盾しない最も広い範囲にしたがうべきである。

図１はさまざまな観点および実施形態を実現することができる受信機ユニットの実施形態のブロック図である。図２はダイレクトダウンコンバータの実施形態のブロック図である。図３はＤＣオフセットキャンセラの実施形態のブロック図である。図４はデジタル可変利得増幅器（ＤＶＧＡ）の実施形態のブロック図である。図５はＡＧＣループユニットのブロック図である。図６はＡＧＣ制御ユニットのブロック図である。図７はＲＦ／アナログ回路に対する例示的な利得伝達関数の図である。

Claims

シリアルバスを通して２つ以上の受信機アナログ回路を制御する方法において、
特定の受信機アナログ回路に対する制御を受け取ることと、
受け取った制御に対応するメッセージを形成することと、
シリアルバスを通してメッセージを送信することと、
特定の受信機アナログ回路においてメッセージを受け取ることと、
受け取ったメッセージに基づいて、特定の受信機アナログ回路の１つ以上の特性を調整することとを含み、
２つ以上の受信機アナログ回路のそれぞれには各優先順位が割り当てられ、
メッセージはそれらに割り当てられた優先順位に基づいて、２つ以上の受信機アナログ回路に送信され、
メッセージは、高速転送モードおよびインターラプト転送モードを含む複数のデータ転送モードによって２つ以上の受信機アナログ回路に送信される方法。
シリアルバスを通して２つ以上の受信機アナログ回路を制御する装置において、
特定の受信機アナログ回路に対する制御を受け取る手段と、
受け取った制御に対応するメッセージを形成する手段と、
シリアルバスを通してメッセージを送信する手段と、
特定の受信機アナログ回路においてメッセージを受け取る手段と、
受け取ったメッセージに基づいて、特定の受信機アナログ回路の１つ以上の特性を調整する手段とを具備し、
２つ以上の受信機アナログ回路のそれぞれには各優先順位が割り当てられ、
メッセージはそれらに割り当てられた優先順位に基づいて２つ以上の受信機アナログ回路に送信され、
メッセージは、高速転送モードおよびインターラプト転送モードを含む複数のデータ転送モードによって２つ以上の受信機アナログ回路に送信される装置。
受信機ユニットおいて、
受信信号を増幅し、ダウンコンバートし、デジタル化して、サンプルを提供するように動作可能なＲＦフロントエンドユニットと、
サンプルを処理して出力データを提供するように動作可能なデジタル信号プロセッサと、
シリアルバスを通してＲＦフロントエンドユニットに対する制御を提供するように動作可能なシリアルバスインターフェイス（ＳＢＩ）ユニットとを具備し、
ＳＢＩユニットは、複数のハードウェア要求チャネルをサポートするように構成され、
各ハードウェア要求チャネルは、各優先順位と関係付けられており、
各ハードウェア要求チャネルは、複数のデータ転送モードを通してメッセージを送信するように動作可能であり、
複数のデータ転送モードは、高速転送モードとインターラプト転送モードを含む受信機ユニット。