WO2012147138A1 - 受信機 - Google Patents

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WO2012147138A1
WO2012147138A1 PCT/JP2011/004250 JP2011004250W WO2012147138A1 WO 2012147138 A1 WO2012147138 A1 WO 2012147138A1 JP 2011004250 W JP2011004250 W JP 2011004250W WO 2012147138 A1 WO2012147138 A1 WO 2012147138A1
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WO
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signal
correction
value
unit
receiver
Prior art date
Application number
PCT/JP2011/004250
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English (en)
French (fr)
Inventor
好史 岡本
山本　明
佳則 白川
Original Assignee
パナソニック株式会社
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/30—Circuits for homodyne or synchrodyne receivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
    • H03G3/3078—Circuits generating control signals for digitally modulated signals

Definitions

  • This disclosure relates to a technique for correcting an error generated in a received signal in a receiver that receives millimeter waves or the like.
  • the analog circuit block that processes the received signal requires various control circuits for correcting gain, DC offset, and the like.
  • a receiving circuit that calculates a DC offset and performs control with a digital value so as to cancel the offset is known (for example, Patent Document 1).
  • Patent Document 1 a receiving circuit that calculates a DC offset and performs control with a digital value so as to cancel the offset.
  • an RF block for processing an RF (radio frequency) signal and a baseband block for processing a signal after frequency conversion are included in different semiconductor chips, the number of wiring lines of the digital control signal is reduced. In some cases, a serial interface is used.
  • An object of the present invention is to perform correction processing on a received signal in a receiver at high speed while reducing the number of control signal wires for this processing.
  • a receiver converts a received signal into a signal having a lower frequency, outputs a received signal after frequency conversion, and corrects the received signal after frequency conversion based on a correction signal.
  • a signal correction unit that outputs the received signal, an error detection unit that obtains an error between the characteristic value of the received signal after correction and the target value, and an increase or decrease in the value of the correction signal based on the error Or a modulation unit that generates a correction control signal that instructs maintenance, and a correction control unit that generates the correction signal.
  • the correction control unit updates the value of the correction signal based on the correction control signal, and decreases the absolute value of the change in the value of the correction signal each time the value of the correction signal is updated.
  • the correction control signal can be transmitted with a small number of wires. Further, every time the value of the correction signal is updated, the absolute value of the change in the value of the correction signal is reduced, so that the correction signal value converges quickly and correction processing can be performed at high speed.
  • the correction process for the received signal in the receiver can be performed by reducing the number of control signal wires for this process, and this process can be performed at high speed.
  • FIG. 1 is a block diagram illustrating a configuration example of a receiver according to an embodiment of the present invention.
  • FIG. 2 is a block diagram illustrating a configuration example of the gain error detection unit of FIG.
  • FIG. 3 is a block diagram illustrating a configuration example of the modulation unit in FIG.
  • FIG. 4 is a block diagram illustrating a configuration example of the correction control unit in FIG.
  • FIG. 5 is a timing chart showing an example of signals in the correction control unit of FIG.
  • FIG. 6 is a block diagram showing another configuration example of the receiver according to the embodiment of the present invention.
  • FIG. 7 is a block diagram illustrating a configuration example of the DC error detection unit of FIG.
  • FIG. 8 is a block diagram illustrating a configuration example of the modulation unit in FIG. FIG.
  • FIG. 9 is a block diagram illustrating a configuration example of the correction control unit in FIG. 6.
  • FIG. 10 is a timing chart showing an example of signals in the correction control unit of FIG.
  • FIG. 11 is a block diagram showing still another configuration example of the receiver according to the embodiment of the present invention.
  • FIG. 12 is a block diagram showing a configuration of a modification of the correction control unit of FIG.
  • FIG. 13 is a timing chart showing an example of signals in the correction control unit of FIG.
  • FIG. 1 is a block diagram showing a configuration example of a receiver according to an embodiment of the present invention.
  • the receiver 100 in FIG. 1 includes an RF unit 10 and a baseband unit 50.
  • the RF unit 10 includes a low noise amplifier (LNA) 12, a PLL (phase locked loop) 14, a quadrature detection unit 16, a signal correction unit 20, and a correction control unit 30.
  • the quadrature detection unit 16 includes mixers 17 and 18.
  • the signal correction unit 20 includes variable gain amplifiers (VGA) 21 and 22 and DC correction units 23 and 24.
  • the baseband unit 50 includes analog-to-digital converters (ADCs) 51 and 52, a signal processing unit 54, a modulation unit 56, and a gain error detection unit 60.
  • the LNA 12, the quadrature detection unit 16, and the signal correction unit 20 are configured by analog circuits.
  • the receiver 100 controls the gain for the received signal after frequency conversion by the quadrature detector 16.
  • the RF unit 10 is formed on one semiconductor chip, and the baseband unit 50 is formed on another semiconductor chip. Since many wires are required to transmit the outputs of the ADCs 51 and 52, the baseband unit 50, not the RF unit 10, includes the ADCs 51 and 52. Further, the RF unit 10 and the baseband unit 50 may be formed on the same semiconductor chip, or an arbitrary part of the receiver 100 and another part may be formed on different semiconductor chips.
  • the LNA 12 amplifies the received signal received by the antenna 2 and outputs it as a signal LS.
  • the received signal is, for example, a signal in the millimeter wave band (30 to 300 GHz), and is a signal in the 60 GHz band here.
  • the quadrature detection unit 16 converts the signal LS into a signal having a lower frequency by performing quadrature detection, and outputs the signal.
  • the quadrature detection unit 16 converts the signal LS into a baseband signal (that is, performs direct conversion).
  • the mixer 17 multiplies the signal LS by the local oscillation signal LI generated by the PLL 14 and outputs the obtained signal MI.
  • the mixer 18 multiplies the signal LS by the local oscillation signal LQ generated by the PLL 14 and outputs the obtained signal MQ. There is a phase difference of 90 degrees between the local oscillation signals LI and LQ.
  • the quadrature detection unit 16 may convert the signal LS into an IF (intermediate frequency) signal.
  • the signal correction unit 20 corrects the received signals MI and MQ after frequency conversion based on the gain correction signal GC, and outputs the corrected received signals FI and FQ.
  • the VGA 21 amplifies the signal MI and outputs the obtained signal AI.
  • the VGA 22 amplifies the signal MQ and outputs the obtained signal AQ. Both the VGAs 21 and 22 adjust the gain to a value corresponding to the gain correction signal GC output from the correction control unit 30.
  • the DC correction unit 23 corrects the DC offset of the signal AI based on a correction signal (not shown) and outputs the obtained signal FI.
  • the DC correction unit 24 corrects the DC offset of the signal AQ based on another correction signal (not shown), and outputs the obtained signal FQ.
  • the ADC 51 converts the signal FI into a digital signal DI and outputs it.
  • the ADC 52 converts the signal FQ into a digital signal DQ and outputs it.
  • the signal processing unit 54 performs predetermined signal processing such as demodulation processing on the signals DI and DQ, and outputs the obtained reception data RD.
  • the gain error detector 60 obtains an error between the characteristic value and the target value for the signals DI and DQ.
  • the characteristic value is, for example, power or DC offset, and is assumed to be power here.
  • the gain error detector 60 calculates and outputs a gain error GERR corresponding to the difference between the sum of the powers of the signals DI and DQ and a predetermined power.
  • the modulation unit 56 generates and outputs a correction control signal MOUT based on the gain error GERR.
  • the correction control unit 30 generates a gain correction signal GC based on the correction control signal MOUT and outputs it to the VGAs 21 and 22.
  • FIG. 2 is a block diagram showing a configuration example of the gain error detection unit 60 of FIG.
  • the gain error detection unit 60 includes multipliers 61 and 62, an adder 64, a filter 66, a register 67, and a subtracter 68.
  • the multiplier 61 obtains and outputs the square of the signal DI
  • the multiplier 62 obtains and outputs the square of the signal DQ.
  • the adder 64 adds the square of the signal DI obtained by the multipliers 61 and 62 and the square of the signal DQ, and outputs the obtained power SP.
  • the filter 66 smoothes the power SP and outputs it as power LP.
  • the register 67 stores and outputs the target power set value TG as a target value.
  • the subtracter 68 subtracts the power LP from the target power set value TG and outputs the obtained result as a gain error GERR.
  • the gain error GERR corresponds to an error from an ideal value of the gains of the VGAs 21 and 22.
  • the signal processing unit 54 may perform orthogonality error correction on the signals DI and DQ.
  • the gain error detection unit 60 may use signals after correcting these orthogonality errors instead of the signals DI and DQ.
  • FIG. 3 is a block diagram illustrating a configuration example of the modulation unit 56 of FIG.
  • the modulation unit 56 outputs +1 as the correction control signal MOUT when the gain error GERR is larger than the predetermined threshold value TH1.
  • the modulation unit 56 outputs 0 as the correction control signal MOUT.
  • the modulation unit 56 outputs ⁇ 1 as the correction control signal MOUT when the gain error GERR is smaller than ⁇ TH1.
  • the correction control signal MOUT instructs to increase, decrease, or maintain the value of the gain correction signal GC with values +1, ⁇ 1, and 0, respectively. In this way, the modulation unit 56 converts the gain error GERR represented by a large number of bits into a correction control signal MOUT represented by 2 bits.
  • FIG. 4 is a block diagram illustrating a configuration example of the correction control unit 30 in FIG.
  • the correction control unit 30 includes a sequencer 32, registers 34 and 44, a shifter 36, a polarity selector 38, an adder 42, and a DA converter (DAC: digital-to-analog converter) 46.
  • FIG. 5 is a timing chart showing an example of signals in the correction control unit 30 of FIG.
  • the correction control unit 30 updates the value of the gain correction signal GC based on the correction control signal MOUT. A case where the gain correction signal GC is a 5-bit signal will be described as an example.
  • Each component of the receiver 100 operates in synchronization with the clock CLK.
  • the sequencer 32 manages the flow of the entire control, validates the update enable signal EN for each predetermined period, and selects a bit shift amount SEL_S and a gain signal indicating increase or decrease based on the correction control signal MOUT.
  • SEL_P is generated and output. It is assumed that base data 10000b (b represents a binary number) is stored in the register 34, and an initial value 11111b is stored in the register 44. The value 11111b of the register 44 is the maximum value that can be generated by the correction control unit 30. Normally, communication apparatuses often wait with the initial value of the gain set to the maximum value, so here the initial value of the register 44 is set to the maximum value so that the gains of the VGAs 21 and 22 become the maximum value. In FIG. 5, decimal numbers corresponding to binary numbers are shown in parentheses.
  • the correction control signal MOUT becomes -1. This indicates that gain reduction should be performed as an action of gain control.
  • the bit shift amount SEL_S is zero. Since the shifter 36 outputs the base data without shifting, the output SOUT of the shifter 36 is 16.
  • the sequencer 32 Since the gain should be reduced, the sequencer 32 outputs a value indicating a decrease in gain as the select signal SEL_P.
  • the polarity selector 38 inverts the sign of the output SOUT based on the select signal SEL_P and outputs -16 as the output POUT.
  • the adder 42 adds the output POUT ( ⁇ 16) of the polarity selector 38 to the output COUT (31) of the register 44 and outputs the addition result 15.
  • the register 44 updates the output COUT to 15 at the timing when the update enable signal EN becomes valid.
  • the gain correction signal GC output from the DAC 46 is updated, and the gains of the VGAs 21 and 22 are reduced based on the gain correction signal GC.
  • a predetermined wait period for example, 100 ns
  • the sequencer 32 increases the bit shift amount SEL_S by 1 each time the output COUT and the gain correction signal GC are updated. This time, the bit shift amount SEL_S becomes 1. Since the shifter 36 shifts the base data to the right by 1 bit based on the bit shift amount SEL_S and outputs it, the output SOUT of the shifter 36 becomes 8.
  • the sequencer 32 Since the gain should be increased, the sequencer 32 outputs a value indicating an increase in gain as the select signal SEL_P. Based on the select signal SEL_P, the polarity selector 38 does not invert the sign of the output SOUT and outputs 8 as the output POUT.
  • the adder 42 adds the output POUT (8) of the polarity selector 38 to the output COUT (15) of the register 44, and outputs the addition result 23.
  • the register 44 updates the output COUT to 23 at the timing of the update enable signal EN.
  • the gain correction signal GC output from the DAC 46 is updated, and the gains of the VGAs 21 and 22 are increased based on the gain correction signal GC.
  • a predetermined wait period is provided so as to settle in the steady state even after the second update of the output COUT and the gain correction signal GC.
  • the gain correction signal GC decreases by 4 at the time of the third update and increases by 2 at the time of the fourth update.
  • the sequencer 32 does not update the output COUT of the register 44.
  • the sequencer 32 performs updating until the value of the gain correction signal GC converges, that is, until the correction control signal MOUT becomes 0 or the output SOUT of the shifter 36 becomes 0.
  • the sequencer 32 causes the absolute value of the change in the value of the gain correction signal GC (the output POUT of the polarity selector 38) to be halved for each update, and the sign of this change corresponds to the gain error GERR. Is set based on the corrected control signal MOUT.
  • the value of the gain correction signal GC converges, and the receiver of FIG. 1 can perform gain drawing processing of the VGAs 21 and 22. Since the correction control signal MOUT is a signal of only 2 bits, the number of wiring lines for the control signal can be reduced between the RF unit 10 and the baseband unit 50. Further, since the process is always finished before the gain correction signal GC is updated a predetermined number of times, the gain pull-in process can be performed at high speed.
  • the correction control unit 30 receives not the gain error GERR but the correction control signal MOUT instructing to increase, decrease or maintain the value of the gain correction signal GC. For this reason, the correction control unit 30 cannot output, for example, a value proportional to the error as the gain correction signal GC.
  • the value of the gain correction signal GC is changed in steps of a certain magnitude based on an instruction (increase, decrease, or maintain) of the correction control signal MOUT.
  • the size of this step cannot be increased too much. Then, the change of the value of the gain correction signal GC is slow, and it takes a long time for the value of the gain correction signal GC to converge.
  • FIG. 6 is a block diagram showing another configuration example of the receiver according to the embodiment of the present invention.
  • the receiver 200 in FIG. 6 includes an RF unit 210 and a baseband unit 250.
  • the RF unit 210 is configured in the same manner as the RF unit 10 in FIG. 1, except that the correction control unit 230 is provided instead of the correction control unit 30. Description of the gain correction control of the VGAs 21 and 22 is omitted.
  • the baseband unit 250 includes modulation units 256A and 256B instead of the modulation unit 56, and includes the DC error detection units 70A and 70B instead of the gain error detection unit 60, except for the baseband unit 50 of FIG. It is configured in the same way.
  • the receiver 200 controls the DC offset of the reception signal after frequency conversion by the quadrature detection unit 16.
  • the path of the in-phase signal (signal MI etc.) and the path of the quadrature signal (signal MQ etc.) are configured to be as symmetric as possible.
  • the DC offset may differ between the in-phase signal and the quadrature signal due to the influence of a path difference or the like. Therefore, the receiver 200 can independently correct the DC offset of the in-phase signal and the DC offset of the quadrature signal.
  • the VGA 21 amplifies the signal MI and outputs the obtained signal AI.
  • the VGA 22 amplifies the signal MQ and outputs the obtained signal AQ. Both VGAs 21 and 22 adjust their gains to values corresponding to correction signals not shown.
  • the DC correction unit 23 corrects the DC offset of the signal AI by giving an offset corresponding to the DC correction signal FCI output from the correction control unit 230, and outputs the obtained signal FI.
  • the DC correction unit 24 corrects the DC offset of the signal AQ by giving an offset corresponding to the DC correction signal FCQ output from the correction control unit 230, and outputs the obtained signal FQ.
  • the RF unit 210 further includes the correction control unit 30 of FIG. 1, and the baseband unit 250 further includes the modulation unit 56 and the gain error detection unit 60 of FIG. 1, as described with reference to FIG.
  • the VGAs 21 and 22 may be controlled.
  • the DC error detection unit 70A obtains an error between the characteristic value and the target value for the signal DI.
  • the DC error detection unit 70B obtains an error between the characteristic value and the target value for the signal DQ.
  • the characteristic value here is a DC offset. Since the DC offset is preferably zero, the target value is zero. That is, the error is a DC offset value.
  • the DC error detector 70A obtains and outputs a DC error DERI corresponding to the DC offset of the signal DI.
  • the DC error detection unit 70B calculates and outputs a DC error DERQ corresponding to the DC offset of the signal DQ.
  • the modulation unit 256A generates and outputs a correction control signal MOUT_DI based on the DC error DERI.
  • Modulator 256B generates and outputs correction control signal MOUT_DQ based on DC error DERQ.
  • the correction control unit 230 generates DC correction signals FCI and FCQ based on the correction control signals MOUT_DI and MOUT_DQ, and outputs them to the DC correction units 23 and 24, respectively.
  • FIG. 7 is a block diagram illustrating a configuration example of the DC error detection unit 70A of FIG.
  • the DC error detection unit 70A includes peak detection units 71 and 72, an adder 74, and a filter 76.
  • the peak detector 71 calculates and outputs the top peak (maximum value) of the signal DI in a predetermined period.
  • the peak detector 72 calculates and outputs the bottom peak (minimum value) of the signal DI in a predetermined period.
  • the adder 74 adds the top peak obtained by the peak detector 71 and the bottom peak obtained by the peak detector 72 and outputs the result.
  • the filter 76 smoothes the addition result of the adder 74 and outputs it as a DC error DERI.
  • the DC error DERI corresponds to the DC offset of the signal DI.
  • the DC error detection unit 70A may use the signal after the orthogonality error correction instead of the signal DI.
  • the detection unit 70B may use the signal after the orthogonality error correction instead of the signal DQ.
  • FIG. 8 is a block diagram illustrating a configuration example of the modulation unit 256A of FIG.
  • the modulation unit 256 ⁇ / b> A includes a code inverter 257 and a code modulator 258.
  • the sign inverter 257 inverts the sign of the DC error DERI and outputs the obtained error DIADJ.
  • the code modulator 258 outputs a high potential (H) as the correction control signal MOUT_DI when the error DIADJ is larger than the predetermined threshold value TH2.
  • the code modulator 258 outputs a low potential (L) as the correction control signal MOUT_DI when the absolute value of the error DIADJ is equal to or less than TH2.
  • the code modulator 258 When the error DIADJ is smaller than ⁇ TH2, the code modulator 258 outputs a repetition of a high potential and a low potential (HLHL7) As the correction control signal MOUT_DI.
  • the correction control signal MOUT_DI instructs the increase, decrease or maintenance of the value of the DC correction signal FCI by the level H, the repetition of the level HL, and the level L, respectively.
  • the modulation unit 256A converts the DC error DERI expressed by a large number of bits into a correction control signal MOUT_DI expressed by a single bit.
  • the modulation unit 256B in FIG. 6 is configured in the same manner as the modulation unit 256A, performs the same processing on the DC error DERQ, and outputs a correction control signal MOUT_DQ.
  • the code modulator 258 may further have the function of the sign inverter 257.
  • FIG. 9 is a block diagram illustrating a configuration example of the correction control unit 230 of FIG.
  • the correction control unit 230 includes a sequencer 232, registers 34, 44A, 44B, a shifter 36, polarity selectors 38A, 38B, adders 42A, 42B, and DA converters 46A, 46B.
  • FIG. 10 is a timing chart showing an example of signals in the correction control unit 230 of FIG. The case where the correction control unit 230 generates the 5-bit DC correction signals FCI and FCQ based on the correction control signals MOUT_DI and MOUT_DQ will be described as an example. In FIG. 10, only the signal related to the DC correction signal FCI is shown. Each component of the receiver 200 operates in synchronization with the clock CLK.
  • the sequencer 232 manages the entire control flow, and based on the correction control signals MOUT_DI and MOUT_DQ, the bit shift amount SEL_S, the select signal SEL_PI indicating the increase or decrease of the DC offset of the DC correction unit 23, and the DC correction unit 24.
  • the select signal SEL_PQ indicating the increase or decrease of the DC offset and the update enable signal EN are generated and output.
  • the base data 01000b is stored in the register 34 and the initial value 10000b is stored in the registers 44A and 44B.
  • the value 10000b of the registers 44A and 44B is a center value in a range of values that can be generated by the correction control unit 230.
  • the initial value of the control value for DC correction is often set as a center value and waiting, so here the initial values of the registers 44A and 44B are set so that the DC level of the signal to be corrected becomes the center level.
  • the value is the center value.
  • the bit shift amount SEL_S is zero. Since the shifter 36 outputs the base data without shifting, the output SOUT of the shifter 36 is 8.
  • the correction control signal MOUT_DI repeats H and L (H / L). Since this indicates that the DC level should be lowered, the sequencer 232 outputs a value indicating a decrease in gain as the select signal SEL_PI.
  • the polarity selector 38A inverts the sign of the output SOUT based on the select signal SEL_PI and outputs -8 as the output POUT_I.
  • the adder 42A adds the output POUT_I ( ⁇ 8) of the polarity selector 38A to the output COUT_I (16) of the register 44A, and outputs the addition result 8.
  • the register 44A updates the output COUT_I to 8 at the timing of the update enable signal EN.
  • the DC correction signal FCI output from the DAC 46A is updated, and the DC correction unit 23 changes the DC level of the signal FI based on the DC correction signal FCI.
  • a predetermined wait period for example, 100 ns is provided so as to settle into a steady state.
  • the sequencer 232 increases the bit shift amount SEL_S by 1 every time the output COUT_I and the DC correction signal FCI are updated. This time, the bit shift amount SEL_S becomes 1. Since the shifter 36 shifts the base data to the right by 1 bit based on the bit shift amount SEL_S and outputs it, the output SOUT of the shifter 36 becomes 4.
  • the sequencer 232 Since the DC level should be increased, the sequencer 232 outputs a value indicating an increase in gain as the select signal SEL_PI.
  • the polarity selector 38A outputs 4 as the output POUT without inverting the sign of the output SOUT based on the select signal SEL_PI.
  • the adder 42A adds the output POUT_I (4) of the polarity selector 38A to the output COUT_I (8) of the register 44A, and outputs the addition result 12.
  • the register 44A updates the output COUT_I to 12 at the timing of the update enable signal EN.
  • the DC correction signal FCI output from the DAC 46A is updated, and the DC correction unit 23 increases the DC level of the signal FI based on the DC correction signal FCI. Even after the second update of the output COUT_I and the DC correction signal FCI, a predetermined wait period is provided so as to settle down.
  • the sequencer 232 does not update the output COUT_I of the register 44A.
  • the sequencer 232 performs updating until the value of the DC correction signal FCI converges, that is, until the correction control signal MOUT_DI becomes L or the output SOUT of the shifter 36 becomes 0.
  • the DC correction signal FCQ is generated based on the select signal SEL_PI output from the sequencer 232.
  • Registers 44A and 44B operate according to a common update enable signal EN.
  • the sequencer 232 decreases the absolute values of changes in the DC correction signals FCI and FCQ (the output POUT_I of the polarity selector 38A and the output POUT_Q of the polarity selector 38B) every time it is updated.
  • the sequencer 232 sets the sign of the change of these signals based on the correction control signal MOUT_DI corresponding to the DC error DERI and the correction control signal MOUT_DQ corresponding to the DC error DERQ.
  • the values of the DC correction signals FCI and FCQ converge, and the receiver of FIG. 6 can perform DC level pull-in processing by the DC correction units 23 and 24.
  • the correction control signals MOUT_DI and MOUT_DQ are both 1-bit signals, the number of wiring lines for control signals can be reduced between the RF unit 210 and the baseband unit 250. In addition, since the process is always finished before the DC correction signals FCI and FCQ are updated a predetermined number of times, the DC level pull-in process can be performed at high speed.
  • FIG. 11 is a block diagram showing still another configuration example of the receiver according to the embodiment of the present invention.
  • the receiver 300 in FIG. 11 includes an RF unit 310, a baseband unit 350, and a display 304.
  • the RF unit 310 is configured similarly to the RF unit 10 of FIG. 1 except that it further includes a decoder 319 and a correction control unit 230.
  • the baseband unit 350 is configured similarly to the baseband unit 50 of FIG. 1 except that it further includes an interface unit 382, DC error detection units 70A and 70B, and modulation units 256A and 256B.
  • the generation of the correction control signals MOUT_DI and MOUT_DQ and the control of the DC correction units 23 and 24 by the correction control unit 230 are the same as in the receiver of FIG.
  • the display 304 displays the video represented by the reception data RD generated by the signal processing unit 54.
  • the receiver 300 includes a set of a gain error detection unit 60, a modulation unit 56, and a correction control unit 30. This set is used for gain control.
  • the receiver 300 includes a set of DC error detection units 70A and 70B, modulation units 256A and 256B, and a correction control unit 230. This set is used for DC offset control.
  • the interface unit 382 time-division multiplexes the correction control signals MOUT, MOUT_DI, and MOUT_DQ, and outputs the generated signal DAT to the decoder 319. At this time, the interface unit 382 also generates and outputs an address signal ADR indicating which of the three correction control signals is being output as the signal DAT.
  • the decoder 319 refers to the address signal ADR and separates and outputs three correction control signals from the signal DAT.
  • the decoder 319 outputs the separated correction control signal MOUT to the correction control unit 30 as the correction control signal MOUT2. Further, the decoder 319 outputs the separated correction control signals MOUT_DI and MOUT_DQ to the correction control unit 230 as the correction control signals MOUT_DI2 and MOUT_DQ2, respectively.
  • the receiver of FIG. 11 when there are a plurality of types of control performed on the received signal after frequency conversion, the number of wires for transmitting a plurality of correction control signals is further reduced. Can do. Further, a circuit for performing another type of control may be provided, and the type of control may be further performed on the received signal after the frequency conversion.
  • FIG. 12 is a block diagram showing a configuration of a modification of the correction control unit 30 in FIG.
  • the correction control unit 430 of FIG. 12 includes a sequencer 432 instead of the sequencer 32, and further includes a selector 41, a buffer 47, adders 45 and 48, and a register 49.
  • FIG. 13 is a timing chart showing an example of signals in the correction control unit 430 of FIG.
  • the sequencer 432 sets the tracking enable signal TRK_EN to L (0) while performing the gain pull-in process as described with reference to FIG. In this case, since the selector 41 selects and outputs 0, the output TRK_DT of the register 49 remains 0.
  • the sequencer 432 sets the tracking enable signal TRK_EN to H (1). Then, the selector 41 selects and outputs the correction control signal MOUT.
  • the buffer 47 outputs the selector 41 by multiplying the output of the selector 41 by K times (K is a real number, typically a positive number smaller than 1).
  • the adder 48 and the register 49 integrate the correction control signal MOUT multiplied by K, and the register 49 outputs the integrated value as an output TRK_DT.
  • the adder 45 adds the output TRK_DT to the output COUT of the register 44, and outputs the addition result COUT2. For example, if the value of the correction control signal MOUT is 1 for a while, the output TRK_DT of the register 49 increases, and when the integral value reaches 1, the value of the addition result COUT2 increases by 1. Then, since the gains of the VGAs 21 and 22 increase, the correction control signal MOUT becomes 0.
  • the gain can be appropriately maintained even after the gain pull-in process is completed.
  • the correction control unit 230 of FIG. 6 may be similarly modified, and according to this, the DC offset can be appropriately maintained even after the DC offset pull-in process is completed.
  • gain control or DC offset control is performed has been described as an example, but other types of control may be performed on the received signal after frequency conversion.
  • each functional block in this specification can be typically realized by hardware.
  • each functional block can be formed on a semiconductor substrate as part of an IC (integrated circuit).
  • the IC includes an LSI (large-scale integrated circuit), an ASIC (application-specific integrated circuit), a gate array, an FPGA (field programmable gate array), and the like.
  • some or all of each functional block can be implemented in software.
  • such a functional block can be realized by a processor and a program executed on the processor.
  • each functional block described in the present specification may be realized by hardware, may be realized by software, or may be realized by any combination of hardware and software.
  • correction processing such as gain correction and DC offset correction for a received signal can be performed at high speed while reducing the number of wires for the control signal. Useful for receivers and the like.

Abstract

受信信号に対する補正処理を、この処理のための制御信号の配線数を削減しつつ、高速に行う。受信機は、受信信号をより低い周波数の信号に変換し、周波数変換後の受信信号を出力する検波部と、前記周波数変換後の受信信号を補正信号に基づいて補正し、補正後の受信信号を出力する信号補正部と、前記補正後の受信信号の特性値と目標値との間の誤差を求める誤差検出部と、前記誤差に基づいて、前記補正信号の値の増加、減少、又は維持を指示する補正制御信号を生成する変調部と、前記補正信号を生成する補正制御部とを有する。前記補正制御部は、前記補正信号の値を前記補正制御信号に基づいて更新し、前記補正信号の値を更新する毎に、当該補正信号の値の変化の絶対値を小さくする。

Description

受信機
　本開示は、ミリ波等を受信する受信機において、受信信号に生じる誤差を補正する技術に関する。
　受信機において、受信信号を処理するアナログ回路ブロックには、ゲインやＤＣオフセットなどを補正するための様々な制御回路が必要である。ベースバンドへの周波数変換後の受信信号において、例えばＤＣオフセットを算出し、これをキャンセルするようにデジタル値で制御を行う受信回路が知られている（例えば特許文献１）。また、ＲＦ（radio frequency）信号を処理するＲＦブロックと周波数変換後の信号を処理するベースバンドブロックとが別の半導体チップに含まれるような場合には、デジタル制御信号の配線数を削減するためにシリアルインタフェースが用いられる場合がある。
特開２００５－１１００８０号公報
　通信システムの転送速度は上昇の一途をたどっており、最近ではミリ波帯の信号を用いた高速通信システムの実用化が進められている。このような高速通信システムでは、様々な補正処理に関しても高速な処理が要求されており、シリアルインタフェースをそのまま採用すると、制御レイテンシが増加して処理に時間を要する。また、これを避けるためにパラレルインタフェースを採用すると、制御信号のための配線数が増加してしまう。
　本発明は、受信機における受信信号に対する補正処理を、この処理のための制御信号の配線数を削減しつつ、高速に行うことを目的とする。
　本開示による受信機は、受信信号をより低い周波数の信号に変換し、周波数変換後の受信信号を出力する検波部と、前記周波数変換後の受信信号を補正信号に基づいて補正し、補正後の受信信号を出力する信号補正部と、前記補正後の受信信号の特性値と目標値との間の誤差を求める誤差検出部と、前記誤差に基づいて、前記補正信号の値の増加、減少、又は維持を指示する補正制御信号を生成する変調部と、前記補正信号を生成する補正制御部とを有する。前記補正制御部は、前記補正信号の値を前記補正制御信号に基づいて更新し、前記補正信号の値を更新する毎に、当該補正信号の値の変化の絶対値を小さくする。
　これによると、わずかな数の配線によって補正制御信号を伝送することができる。また、補正信号の値を更新する毎に、補正信号の値の変化の絶対値を小さくするので、補正信号の値の収束が速く、補正処理を高速に行うことができる。
　本開示によれば、受信機における受信信号に対する補正処理を、この処理のための制御信号の配線数を削減して行うことができ、かつ、この処理を高速に行うことができる。
図１は、本発明の実施形態に係る受信機の構成例を示すブロック図である。 図２は、図１のゲイン誤差検出部の構成例を示すブロック図である。 図３は、図１の変調部の構成例を示すブロック図である。 図４は、図１の補正制御部の構成例を示すブロック図である。 図５は、図４の補正制御部における信号の例を示すタイミングチャートである。 図６は、本発明の実施形態に係る受信機の他の構成例を示すブロック図である。 図７は、図６のＤＣ誤差検出部の構成例を示すブロック図である。 図８は、図６の変調部の構成例を示すブロック図である。 図９は、図６の補正制御部の構成例を示すブロック図である。 図１０は、図９の補正制御部における信号の例を示すタイミングチャートである。 図１１は、本発明の実施形態に係る受信機の更に他の構成例を示すブロック図である。 図１２は、図１の補正制御部の変形例の構成を示すブロック図である。 図１３は、図１２の補正制御部における信号の例を示すタイミングチャートである。
　以下、本発明の実施の形態について、図面を参照しながら説明する。図面において下２桁が同じ参照番号で示された構成要素は、互いに対応しており、同一の又は類似の構成要素である。
　図１は、本発明の実施形態に係る受信機の構成例を示すブロック図である。図１の受信機１００は、ＲＦ部１０と、ベースバンド部５０とを有する。ＲＦ部１０は、低雑音増幅器（ＬＮＡ）１２と、ＰＬＬ（phase locked loop）１４と、直交検波部１６と、信号補正部２０と、補正制御部３０とを有する。直交検波部１６は、ミキサ１７，１８を有する。信号補正部２０は、可変ゲイン増幅器（ＶＧＡ）２１，２２と、ＤＣ補正部２３，２４とを有する。ベースバンド部５０は、ＡＤコンバータ（ＡＤＣ：analog-to-digital converter）５１，５２と、信号処理部５４と、変調部５６と、ゲイン誤差検出部６０とを有する。ＬＮＡ１２、直交検波部１６、及び信号補正部２０は、アナログ回路で構成されている。受信機１００は、直交検波部１６による周波数変換後の受信信号に対するゲインを制御する。
　例えば、ＲＦ部１０は１つの半導体チップ上に形成され、ベースバンド部５０は他の１つの半導体チップ上に形成される。ＡＤＣ５１，５２の出力を伝送するには多くの配線が必要であるので、ＲＦ部１０ではなくベースバンド部５０が、ＡＤＣ５１，５２を含むようにしている。また、ＲＦ部１０とベースバンド部５０とが同一の半導体チップ上に形成されてもよいし、受信機１００の任意の部分と他の部分とが異なる半導体チップ上に形成されてもよい。
　ＬＮＡ１２は、アンテナ２で受信された受信信号を増幅し、信号ＬＳとして出力する。受信信号は、例えばミリ波帯（３０～３００ＧＨｚ）の信号であって、ここでは６０ＧＨｚ帯の信号であるとする。直交検波部１６は、信号ＬＳを、直交検波することによってより低い周波数の信号に変換して出力する。ここでは、直交検波部１６は、信号ＬＳをベースバンド信号に変換する（すなわち、ダイレクトコンバージョンを行う）。具体的には、ミキサ１７は、信号ＬＳに、ＰＬＬ１４で生成された局部発振信号ＬＩを乗算し、得られた信号ＭＩを出力する。ミキサ１８は、信号ＬＳに、ＰＬＬ１４で生成された局部発振信号ＬＱを乗算し、得られた信号ＭＱを出力する。局部発振信号ＬＩとＬＱとの間には、９０度の位相差がある。直交検波部１６は、信号ＬＳをＩＦ（intermediate frequency）信号に変換してもよい。
　信号補正部２０は、周波数変換後の受信信号ＭＩ及びＭＱをゲイン補正信号ＧＣに基づいて補正し、補正後の受信信号ＦＩ及びＦＱを出力する。具体的には、ＶＧＡ２１は、信号ＭＩを増幅し、得られた信号ＡＩを出力する。ＶＧＡ２２は、信号ＭＱを増幅し、得られた信号ＡＱを出力する。ＶＧＡ２１及び２２はいずれも、ゲインを、補正制御部３０から出力されたゲイン補正信号ＧＣに対応する値に調節する。ＤＣ補正部２３は、図示されない補正信号に基づいて信号ＡＩのＤＣオフセットを補正し、得られた信号ＦＩを出力する。ＤＣ補正部２４は、図示されない他の補正信号に基づいて信号ＡＱのＤＣオフセットを補正し、得られた信号ＦＱを出力する。
　ＡＤＣ５１は、信号ＦＩをデジタル信号ＤＩに変換し、出力する。ＡＤＣ５２は、信号ＦＱをデジタル信号ＤＱに変換し、出力する。信号処理部５４は、信号ＤＩ及びＤＱに復調処理等の所定の信号処理を行い、得られた受信データＲＤを出力する。ゲイン誤差検出部６０は、信号ＤＩ及びＤＱについて、特性値と目標値との間の誤差を求める。特性値は、例えば電力やＤＣオフセットであり、ここでは電力であるとする。ゲイン誤差検出部６０は、信号ＤＩ及びＤＱの電力の和と所定の電力との差に対応するゲイン誤差ＧＥＲＲを求め、出力する。変調部５６は、ゲイン誤差ＧＥＲＲに基づいて補正制御信号ＭＯＵＴを生成し、出力する。補正制御部３０は、補正制御信号ＭＯＵＴに基づいてゲイン補正信号ＧＣを生成し、ＶＧＡ２１及び２２に出力する。
　図２は、図１のゲイン誤差検出部６０の構成例を示すブロック図である。ゲイン誤差検出部６０は、乗算器６１，６２と、加算器６４と、フィルタ６６と、レジスタ６７と、減算器６８とを有する。乗算器６１は、信号ＤＩの２乗を求めて出力し、乗算器６２は、信号ＤＱの２乗を求めて出力する。加算器６４は、乗算器６１及び６２で求められた信号ＤＩの２乗と信号ＤＱの２乗とを加算し、得られた電力ＳＰを出力する。フィルタ６６は、電力ＳＰを平滑化し、電力ＬＰとして出力する。レジスタ６７は、目標値としてのターゲット電力設定値ＴＧを格納し、出力する。減算器６８は、ターゲット電力設定値ＴＧから電力ＬＰを減算し、得られた結果をゲイン誤差ＧＥＲＲとして出力する。ゲイン誤差ＧＥＲＲは、ＶＧＡ２１及び２２のゲインの理想的な値からの誤差に対応している。
　なお、信号処理部５４が信号ＤＩ及びＤＱに対して直交度誤差補正を行う場合がある。このような場合には、ゲイン誤差検出部６０は、信号ＤＩ及びＤＱに代えてこれらの直交度誤差補正後の信号を用いてもよい。
　図３は、図１の変調部５６の構成例を示すブロック図である。変調部５６は、ゲイン誤差ＧＥＲＲが所定の閾値ＴＨ１より大きい場合には、補正制御信号ＭＯＵＴとして＋１を出力する。変調部５６は、ゲイン誤差ＧＥＲＲの絶対値がＴＨ１以下である場合には、補正制御信号ＭＯＵＴとして０を出力する。変調部５６は、ゲイン誤差ＧＥＲＲが－ＴＨ１より小さい場合には、補正制御信号ＭＯＵＴとして－１を出力する。補正制御信号ＭＯＵＴは、ゲイン補正信号ＧＣの値の増加、減少、又は維持を、値＋１，－１，０によってそれぞれ指示する。このように、変調部５６は、多数のビットで表されるゲイン誤差ＧＥＲＲを、２ビットで表される補正制御信号ＭＯＵＴに変換する。
　図４は、図１の補正制御部３０の構成例を示すブロック図である。補正制御部３０は、シーケンサ３２と、レジスタ３４，４４と、シフタ３６と、極性セレクタ３８と、加算器４２と、ＤＡコンバータ（ＤＡＣ：digital-to-analog converter）４６とを有する。図５は、図４の補正制御部３０における信号の例を示すタイミングチャートである。補正制御部３０は、ゲイン補正信号ＧＣの値を補正制御信号ＭＯＵＴに基づいて更新する。ゲイン補正信号ＧＣが５ビットの信号である場合を例として説明する。受信機１００の各構成要素は、クロックＣＬＫに同期して動作する。
　シーケンサ３２は、制御全体のフローを管理しており、所定の期間毎に更新イネーブル信号ＥＮを有効にし、補正制御信号ＭＯＵＴに基づいて、ビットシフト量ＳＥＬ＿Ｓ、及びゲインの増加又は減少を示すセレクト信号ＳＥＬ＿Ｐを生成し、出力する。レジスタ３４には、基底データ１００００ｂ（ｂは２進数であることを表す）が格納され、レジスタ４４には初期値１１１１１ｂが格納されているものとする。レジスタ４４の値１１１１１ｂは、補正制御部３０が生成可能な最大値である。通常、通信装置では、ゲインの初期値を最大値にして待ち受けることが多いので、ここではＶＧＡ２１，２２のゲインが最大値となるように、レジスタ４４の初期値を最大値にしている。図５では、２進数に対応する１０進数を括弧内に記載している。
　このとき、ＶＧＡ２１，２２のゲインが十分に大きいので、補正制御信号ＭＯＵＴは－１となる。これは、ゲイン制御のアクションとしてゲインダウンを行うべきであることを示す。初期状態ではビットシフト量ＳＥＬ＿Ｓは０である。シフタ３６は基底データをシフトせずに出力するので、シフタ３６の出力ＳＯＵＴは１６である。
　ゲインダウンすべきであるので、シーケンサ３２は、セレクト信号ＳＥＬ＿Ｐとしてゲインの減少を示す値を出力する。極性セレクタ３８は、セレクト信号ＳＥＬ＿Ｐに基づいて、出力ＳＯＵＴの符号を反転し、出力ＰＯＵＴとして－１６を出力する。加算器４２は、レジスタ４４の出力ＣＯＵＴ（３１）に極性セレクタ３８の出力ＰＯＵＴ（－１６）を加算し、加算結果１５を出力する。レジスタ４４は、更新イネーブル信号ＥＮが有効になるタイミングで、出力ＣＯＵＴを１５に更新する。出力ＣＯＵＴが更新されるとＤＡＣ４６が出力するゲイン補正信号ＧＣが更新され、ゲイン補正信号ＧＣに基づいてＶＧＡ２１，２２のゲインが減少する。出力ＣＯＵＴ及びゲイン補正信号ＧＣの更新後、定常状態に落ち着くように所定のウエイト期間（例えば１００ｎｓ）が設けられている。
　このウエイト期間においては、ＶＧＡ２１，２２のゲインが小さすぎるので、補正制御信号ＭＯＵＴは＋１となる。これは、ゲイン制御のアクションとしてゲインアップを行うべきであることを示す。シーケンサ３２は、出力ＣＯＵＴ及びゲイン補正信号ＧＣが更新される毎にビットシフト量ＳＥＬ＿Ｓを１ずつ増加させる。今回は、ビットシフト量ＳＥＬ＿Ｓは１になる。シフタ３６は、ビットシフト量ＳＥＬ＿Ｓに基づいて基底データを１ビット右シフトして出力するので、シフタ３６の出力ＳＯＵＴは８となる。
　ゲインアップすべきであるので、シーケンサ３２は、セレクト信号ＳＥＬ＿Ｐとしてゲインの増加を示す値を出力する。極性セレクタ３８は、セレクト信号ＳＥＬ＿Ｐに基づいて、出力ＳＯＵＴの符号を反転せず、出力ＰＯＵＴとして８を出力する。加算器４２は、レジスタ４４の出力ＣＯＵＴ（１５）に極性セレクタ３８の出力ＰＯＵＴ（８）を加算し、加算結果２３を出力する。レジスタ４４は、更新イネーブル信号ＥＮのタイミングで、出力ＣＯＵＴを２３に更新する。出力ＣＯＵＴが更新されるとＤＡＣ４６が出力するゲイン補正信号ＧＣが更新され、ゲイン補正信号ＧＣに基づいてＶＧＡ２１，２２のゲインが増加する。このような出力ＣＯＵＴ及びゲイン補正信号ＧＣの２回目の更新後にも、定常状態に落ち着くように所定のウエイト期間が設けられている。
　以下、同様の処理を繰り返し、ゲイン補正信号ＧＣは、３回目の更新時は４だけ減少し、４回目の更新時は２だけ増加する。補正制御信号ＭＯＵＴが０である場合には、シーケンサ３２は、レジスタ４４の出力ＣＯＵＴを更新させない。シーケンサ３２は、ゲイン補正信号ＧＣの値が収束するまで、すなわち、補正制御信号ＭＯＵＴが０になる、又はシフタ３６の出力ＳＯＵＴが０になるまで更新を行う。
　以上のように、シーケンサ３２は、ゲイン補正信号ＧＣの値の変化（極性セレクタ３８の出力ＰＯＵＴ）の絶対値が更新毎に半分になるようにし、かつ、この変化の符号をゲイン誤差ＧＥＲＲに対応した補正制御信号ＭＯＵＴに基づいて設定する。このような処理により、ゲイン補正信号ＧＣの値が収束し、図１の受信機は、ＶＧＡ２１，２２のゲイン引き込み処理を行うことができる。補正制御信号ＭＯＵＴはわずか２ビットの信号であるので、ＲＦ部１０と、ベースバンド部５０との間で、制御信号のための配線数を削減することができる。また、ゲイン補正信号ＧＣを所定の回数更新するまでに処理が必ず終了するので、ゲイン引き込み処理を高速に行うことができる。
　補正制御部３０は、ゲイン誤差ＧＥＲＲではなく、ゲイン補正信号ＧＣの値の増加、減少、又は維持を指示する補正制御信号ＭＯＵＴを受け取る。このため、補正制御部３０は、例えば誤差に比例した値をゲイン補正信号ＧＣとして出力することはできない。このような場合には、例えば、ゲイン補正信号ＧＣの値を、補正制御信号ＭＯＵＴの指示（増加、減少、又は維持）に基づいて、一定の大きさのステップずつ変化させる方法がある。しかし、ゲイン補正信号ＧＣの精度を保つためには、このステップの大きさをあまり大きくすることはできない。すると、ゲイン補正信号ＧＣの値の変化が遅く、ゲイン補正信号ＧＣの値が収束するまでに長い時間を要してしまう。
　そこで、図１の受信機では、ゲイン補正信号ＧＣの値を更新する毎に、その値の変化の絶対値を小さくするようにしている。これにより、ゲイン補正信号ＧＣの値の収束の高速化を図りながら、ゲイン補正信号ＧＣの精度を保つことができる。
　図６は、本発明の実施形態に係る受信機の他の構成例を示すブロック図である。図６の受信機２００は、ＲＦ部２１０と、ベースバンド部２５０とを有する。ＲＦ部２１０は、補正制御部３０に代えて補正制御部２３０を有する点の他は、図１のＲＦ部１０と同様に構成されている。ＶＧＡ２１，２２のゲイン補正制御については記載を省略する。ベースバンド部２５０は、変調部５６に代えて変調部２５６Ａ及び２５６Ｂを有し、ゲイン誤差検出部６０に代えてＤＣ誤差検出部７０Ａ及び７０Ｂを有する点の他は、図１のベースバンド部５０と同様に構成されている。受信機２００は、直交検波部１６による周波数変換後の受信信号のＤＣオフセットを制御する。
　同相信号（信号ＭＩ等）の経路と直交信号（信号ＭＱ等）の経路とは、できるだけ対称になるように構成される。しかし、経路差等の影響により、同相信号と直交信号との間でＤＣオフセットが異なることがある。このため、受信機２００では、同相信号のＤＣオフセットと直交信号のＤＣオフセットとを独立に補正できるようにしている。
　ＶＧＡ２１は、信号ＭＩを増幅し、得られた信号ＡＩを出力する。ＶＧＡ２２は、信号ＭＱを増幅し、得られた信号ＡＱを出力する。ＶＧＡ２１及び２２はいずれも、そのゲインを、図示されない補正信号に対応する値に調節する。ＤＣ補正部２３は、補正制御部２３０から出力されたＤＣ補正信号ＦＣＩに対応するオフセットを与えることにより、信号ＡＩのＤＣオフセットを補正し、得られた信号ＦＩを出力する。ＤＣ補正部２４は、補正制御部２３０から出力されたＤＣ補正信号ＦＣＱに対応するオフセットを与えることにより、信号ＡＱのＤＣオフセットを補正し、得られた信号ＦＱを出力する。
　なお、ＲＦ部２１０が図１の補正制御部３０を更に有し、ベースバンド部２５０が図１の変調部５６及びゲイン誤差検出部６０を更に有し、図１等を参照して説明したように、ＶＧＡ２１及び２２を制御してもよい。
　ＤＣ誤差検出部７０Ａは、信号ＤＩについて、特性値と目標値との間の誤差を求める。ＤＣ誤差検出部７０Ｂは、信号ＤＱについて、特性値と目標値との間の誤差を求める。特性値は、ここではＤＣオフセットである。ＤＣオフセットは０であることが望ましいので、目標値は０である。つまり、誤差はＤＣオフセットの値である。ＤＣ誤差検出部７０Ａは、信号ＤＩのＤＣオフセットに対応するＤＣ誤差ＤＥＲＩを求め、出力する。ＤＣ誤差検出部７０Ｂは、信号ＤＱのＤＣオフセットに対応するＤＣ誤差ＤＥＲＱを求め、出力する。変調部２５６Ａは、ＤＣ誤差ＤＥＲＩに基づいて補正制御信号ＭＯＵＴ＿ＤＩを生成し、出力する。変調部２５６Ｂは、ＤＣ誤差ＤＥＲＱに基づいて補正制御信号ＭＯＵＴ＿ＤＱを生成し、出力する。補正制御部２３０は、補正制御信号ＭＯＵＴ＿ＤＩ及びＭＯＵＴ＿ＤＱに基づいてＤＣ補正信号ＦＣＩ及びＦＣＱを生成し、ＤＣ補正部２３及び２４にそれぞれを出力する。
　図７は、図６のＤＣ誤差検出部７０Ａの構成例を示すブロック図である。ＤＣ誤差検出部７０Ａは、ピーク検出部７１，７２と、加算器７４と、フィルタ７６とを有する。ピーク検出部７１は、所定の期間における信号ＤＩのトップピーク（最大値）を求めて出力する。ピーク検出部７２は、所定の期間における信号ＤＩのボトムピーク（最小値）を求めて出力する。加算器７４は、ピーク検出部７１で求められたトップピークと、ピーク検出部７２で求められたボトムピークとを加算して出力する。フィルタ７６は、加算器７４の加算結果を平滑化し、ＤＣ誤差ＤＥＲＩとして出力する。ＤＣ誤差ＤＥＲＩは、信号ＤＩのＤＣオフセットに対応している。
　図６のＤＣ誤差検出部７０ＢもＤＣ誤差検出部７０Ａと同様に構成されており、信号ＤＱに対して同様の処理を行い、ＤＣ誤差ＤＥＲＱを出力する。ＤＣ誤差ＤＥＲＱは、信号ＤＱのＤＣオフセットに対応している。信号処理部５４が信号ＤＩ及びＤＱに対して直交度誤差補正を行う場合には、ＤＣ誤差検出部７０Ａは、信号ＤＩに代えてその直交度誤差補正後の信号を用いてもよく、ＤＣ誤差検出部７０Ｂは、信号ＤＱに代えてその直交度誤差補正後の信号を用いてもよい。
　図８は、図６の変調部２５６Ａの構成例を示すブロック図である。変調部２５６Ａは、符号反転器２５７と、コード変調器２５８とを有する。符号反転器２５７は、ＤＣ誤差ＤＥＲＩの符号を反転し、得られた誤差ＤＩＡＤＪを出力する。コード変調器２５８は、誤差ＤＩＡＤＪが所定の閾値ＴＨ２より大きい場合には、補正制御信号ＭＯＵＴ＿ＤＩとして高電位（Ｈ）を出力する。コード変調器２５８は、誤差ＤＩＡＤＪの絶対値がＴＨ２以下である場合には、補正制御信号ＭＯＵＴ＿ＤＩとして低電位（Ｌ）を出力する。コード変調器２５８は、誤差ＤＩＡＤＪが－ＴＨ２より小さい場合には、補正制御信号ＭＯＵＴ＿ＤＩとして高電位と低電位の繰り返し（ＨＬＨＬ…）を出力する。
　補正制御信号ＭＯＵＴ＿ＤＩは、ＤＣ補正信号ＦＣＩの値の増加、減少、又は維持を、レベルＨ、レベルＨＬの繰り返し、及びレベルＬによってそれぞれ指示する。このように、変調部２５６Ａは、多数のビットで表されるＤＣ誤差ＤＥＲＩを、１ビットで表される補正制御信号ＭＯＵＴ＿ＤＩに変換する。図６の変調部２５６Ｂも変調部２５６Ａと同様に構成されており、ＤＣ誤差ＤＥＲＱに対して同様の処理を行い、補正制御信号ＭＯＵＴ＿ＤＱを出力する。コード変調器２５８が更に符号反転器２５７の機能を有していてもよい。
　図９は、図６の補正制御部２３０の構成例を示すブロック図である。補正制御部２３０は、シーケンサ２３２と、レジスタ３４，４４Ａ，４４Ｂと、シフタ３６と、極性セレクタ３８Ａ，３８Ｂと、加算器４２Ａ，４２Ｂと、ＤＡコンバータ４６Ａ，４６Ｂとを有する。図１０は、図９の補正制御部２３０における信号の例を示すタイミングチャートである。補正制御部２３０が、補正制御信号ＭＯＵＴ＿ＤＩ及びＭＯＵＴ＿ＤＱに基づいて５ビットのＤＣ補正信号ＦＣＩ及びＦＣＱを生成する場合を例として説明する。図１０では、ＤＣ補正信号ＦＣＩに関する信号のみが示されている。受信機２００の各構成要素は、クロックＣＬＫに同期して動作する。
　シーケンサ２３２は、制御全体のフローを管理しており、補正制御信号ＭＯＵＴ＿ＤＩ及びＭＯＵＴ＿ＤＱに基づいて、ビットシフト量ＳＥＬ＿Ｓ、ＤＣ補正部２３のＤＣオフセットの増加又は減少を示すセレクト信号ＳＥＬ＿ＰＩ、ＤＣ補正部２４のＤＣオフセットの増加又は減少を示すセレクト信号ＳＥＬ＿ＰＱ、及び更新イネーブル信号ＥＮを生成し、出力する。
　レジスタ３４には、基底データ０１０００ｂが格納され、レジスタ４４Ａ及び４４Ｂには初期値１００００ｂが格納されているものとする。レジスタ４４Ａ及び４４Ｂの値１００００ｂは、補正制御部２３０が生成可能な値の範囲のセンター値である。通常、通信装置では、ＤＣ補正のための制御値の初期値をセンター値にして待ち受けることが多いので、ここでは補正される信号のＤＣレベルがセンターレベルになるように、レジスタ４４Ａ及び４４Ｂの初期値をセンター値にしている。初期状態ではビットシフト量ＳＥＬ＿Ｓは０である。シフタ３６は基底データをシフトせずに出力するので、シフタ３６の出力ＳＯＵＴは８である。
　図１０では、まず、補正制御信号ＭＯＵＴ＿ＤＩがＨとＬとを繰り返している（Ｈ／Ｌ）。これはＤＣレベルをダウンすべきであることを示すので、シーケンサ２３２は、セレクト信号ＳＥＬ＿ＰＩとしてゲインの減少を示す値を出力する。極性セレクタ３８Ａは、セレクト信号ＳＥＬ＿ＰＩに基づいて、出力ＳＯＵＴの符号を反転し、出力ＰＯＵＴ＿Ｉとして－８を出力する。加算器４２Ａは、レジスタ４４Ａの出力ＣＯＵＴ＿Ｉ（１６）に極性セレクタ３８Ａの出力ＰＯＵＴ＿Ｉ（－８）を加算し、加算結果８を出力する。レジスタ４４Ａは、更新イネーブル信号ＥＮのタイミングで、出力ＣＯＵＴ＿Ｉを８に更新する。出力ＣＯＵＴ＿Ｉが更新されるとＤＡＣ４６Ａが出力するＤＣ補正信号ＦＣＩが更新され、ＤＣ補正信号ＦＣＩに基づいてＤＣ補正部２３は信号ＦＩのＤＣレベルを変化させる。出力ＣＯＵＴ＿Ｉ及びＤＣ補正信号ＦＣＩの更新後、定常状態に落ち着くように所定のウエイト期間（例えば１００ｎｓ）が設けられている。
　このウエイト期間においては、信号ＦＩのＤＣレベルが低すぎるので、補正制御信号ＭＯＵＴ＿ＤＩはＨとなる。これは、ＤＣオフセット補正のアクションとしてＤＣレベルアップを行うべきであることを示す。シーケンサ２３２は、出力ＣＯＵＴ＿Ｉ及びＤＣ補正信号ＦＣＩが更新される毎にビットシフト量ＳＥＬ＿Ｓを１ずつ増加させる。今回は、ビットシフト量ＳＥＬ＿Ｓは１になる。シフタ３６は、ビットシフト量ＳＥＬ＿Ｓに基づいて基底データを１ビット右シフトして出力するので、シフタ３６の出力ＳＯＵＴは４となる。
　ＤＣレベルアップすべきであるので、シーケンサ２３２は、セレクト信号ＳＥＬ＿ＰＩとしてゲインの増加を示す値を出力する。極性セレクタ３８Ａは、セレクト信号ＳＥＬ＿ＰＩに基づいて、出力ＳＯＵＴの符号を反転せず、出力ＰＯＵＴとして４を出力する。加算器４２Ａは、レジスタ４４Ａの出力ＣＯＵＴ＿Ｉ（８）に極性セレクタ３８Ａの出力ＰＯＵＴ＿Ｉ（４）を加算し、加算結果１２を出力する。レジスタ４４Ａは、更新イネーブル信号ＥＮのタイミングで、出力ＣＯＵＴ＿Ｉを１２に更新する。出力ＣＯＵＴ＿Ｉが更新されるとＤＡＣ４６Ａが出力するＤＣ補正信号ＦＣＩが更新され、ＤＣ補正信号ＦＣＩに基づいてＤＣ補正部２３は信号ＦＩのＤＣレベルを高くする。このような出力ＣＯＵＴ＿Ｉ及びＤＣ補正信号ＦＣＩの２回目の更新後にも、定常状態に落ち着くように所定のウエイト期間が設けられている。
　以下、同様の処理を繰り返し、ＤＣ補正信号ＦＣＩは、３回目の更新時は２だけ減少し、４回目の更新時は１だけ増加する。補正制御信号ＭＯＵＴ＿ＤＩがＬである場合には、シーケンサ２３２は、レジスタ４４Ａの出力ＣＯＵＴ＿Ｉを更新させない。シーケンサ２３２は、ＤＣ補正信号ＦＣＩの値が収束するまで、すなわち、補正制御信号ＭＯＵＴ＿ＤＩがＬになる、又はシフタ３６の出力ＳＯＵＴが０になるまで更新を行う。
　ＤＣ補正信号ＦＣＩのみに関して説明したが、同様に、シーケンサ２３２から出力されるセレクト信号ＳＥＬ＿ＰＩに基づいて、ＤＣ補正信号ＦＣＱが生成される。レジスタ４４Ａ及び４４Ｂは、共通の更新イネーブル信号ＥＮに従って動作する。
　以上のように、シーケンサ２３２は、ＤＣ補正信号ＦＣＩ及びＦＣＱの変化（極性セレクタ３８Ａの出力ＰＯＵＴ＿Ｉ及び極性セレクタ３８Ｂの出力ＰＯＵＴ＿Ｑ）の絶対値が更新毎に小さくなるようにする。また、シーケンサ２３２は、これらの信号の変化の符号を、ＤＣ誤差ＤＥＲＩに対応した補正制御信号ＭＯＵＴ＿ＤＩ及びＤＣ誤差ＤＥＲＱに対応した補正制御信号ＭＯＵＴ＿ＤＱに基づいて設定する。このような処理により、ＤＣ補正信号ＦＣＩ及びＦＣＱの値が収束し、図６の受信機は、ＤＣ補正部２３及び２４によるＤＣレベルの引き込み処理を行うことができる。補正制御信号ＭＯＵＴ＿ＤＩ及びＭＯＵＴ＿ＤＱは、いずれもわずか１ビットの信号であるので、ＲＦ部２１０と、ベースバンド部２５０との間で、制御信号のための配線数を削減することができる。また、ＤＣ補正信号ＦＣＩ及びＦＣＱを所定の回数更新するまでに処理が必ず終了するので、ＤＣレベルの引き込み処理を高速に行うことができる。
　図１１は、本発明の実施形態に係る受信機の更に他の構成例を示すブロック図である。図１１の受信機３００は、ＲＦ部３１０と、ベースバンド部３５０と、ディスプレイ３０４とを有する。ＲＦ部３１０は、デコーダ３１９と、補正制御部２３０を更に有する点の他は、図１のＲＦ部１０と同様に構成されている。ベースバンド部３５０は、インタフェース部３８２と、ＤＣ誤差検出部７０Ａ及び７０Ｂと、変調部２５６Ａ及び２５６Ｂとを更に有する点の他は、図１のベースバンド部５０と同様に構成されている。補正制御信号ＭＯＵＴ＿ＤＩ及びＭＯＵＴ＿ＤＱの生成、及び補正制御部２３０によるＤＣ補正部２３及び２４の制御については、図６の受信機と同様である。ディスプレイ３０４は、信号処理部５４で生成された受信データＲＤが表す映像を表示する。
　受信機３００は、ゲイン誤差検出部６０、変調部５６、及び補正制御部３０のセットを有する。このセットはゲイン制御のために用いられる。受信機３００は、ＤＣ誤差検出部７０Ａ，７０Ｂ、変調部２５６Ａ，２５６Ｂ、及び補正制御部２３０のセットを有する。このセットはＤＣオフセット制御のために用いられる。
　インタフェース部３８２は、補正制御信号ＭＯＵＴ，ＭＯＵＴ＿ＤＩ及びＭＯＵＴ＿ＤＱを時分割多重化し、生成された信号ＤＡＴをデコーダ３１９に出力する。この際、インタフェース部３８２は、信号ＤＡＴとして出力中の信号が３つの補正制御信号のうちのいずれであるかを示すアドレス信号ＡＤＲも、生成して出力する。
　デコーダ３１９は、アドレス信号ＡＤＲを参照して、信号ＤＡＴから３つの補正制御信号を分離して出力する。デコーダ３１９は、分離された補正制御信号ＭＯＵＴを補正制御信号ＭＯＵＴ２として補正制御部３０に出力する。また、デコーダ３１９は、分離された補正制御信号ＭＯＵＴ＿ＤＩ及びＭＯＵＴ＿ＤＱを、それぞれ補正制御信号ＭＯＵＴ＿ＤＩ２及びＭＯＵＴ＿ＤＱ２として補正制御部２３０に出力する。
　このように、図１１の受信機によると、周波数変換後の受信信号に対して行われる制御の種類が複数ある場合に、複数の補正制御信号を伝送するための配線の数を更に削減することができる。なお、更に他の種類の制御を行うための回路を有し、周波数変換後の受信信号に対して更にその種類の制御を行うようにしてもよい。
　図１２は、図１の補正制御部３０の変形例の構成を示すブロック図である。図１２の補正制御部４３０は、シーケンサ３２に代えてシーケンサ４３２を有し、更にセレクタ４１と、バッファ４７と、加算器４５，４８と、レジスタ４９とを有する。図１３は、図１２の補正制御部４３０における信号の例を示すタイミングチャートである。図１等を参照して説明したようなゲイン引き込み処理を行っている間は、シーケンサ４３２は、トラッキングイネーブル信号ＴＲＫ＿ＥＮをＬ（０）にする。この場合、セレクタ４１は０を選択して出力するので、レジスタ４９の出力ＴＲＫ＿ＤＴは０のままである。
　ゲイン補正信号ＧＣの値が収束してゲイン引き込み処理が終了した後、シーケンサ４３２は、トラッキングイネーブル信号ＴＲＫ＿ＥＮをＨ（１）にする。すると、セレクタ４１は補正制御信号ＭＯＵＴを選択して出力する。バッファ４７は、セレクタ４１の出力をＫ倍（Ｋは実数であって、典型的には１より小さい正の数）にして出力する。加算器４８及びレジスタ４９は、Ｋ倍にされた補正制御信号ＭＯＵＴを積分し、レジスタ４９は、積分値を出力ＴＲＫ＿ＤＴとして出力する。
　加算器４５は、出力ＴＲＫ＿ＤＴをレジスタ４４の出力ＣＯＵＴに加算し、加算結果ＣＯＵＴ２を出力する。例えば補正制御信号ＭＯＵＴの値がしばらく１であるとすると、レジスタ４９の出力ＴＲＫ＿ＤＴは増大し、積分値が１に達すると、加算結果ＣＯＵＴ２の値が１だけ増加する。すると、ＶＧＡ２１，２２のゲインが増大するので、補正制御信号ＭＯＵＴが０になる。
　このように、図１２の補正制御部４３０を用いると、ゲイン引き込み処理の終了後においても、ゲインを適切に保つことができる。図６の補正制御部２３０を同様に変形してもよく、これによると、ＤＣオフセット引き込み処理の終了後においても、ＤＣオフセットを適切に保つことができる。
　以上では、ゲイン制御又はＤＣオフセット制御が行われる場合を例として説明したが、周波数変換後の受信信号に対して他の種類の制御を行うようにしてもよい。
　本明細書における各機能ブロックは、典型的にはハードウェアで実現され得る。例えば各機能ブロックは、ＩＣ（集積回路）の一部として半導体基板上に形成され得る。ここでＩＣは、ＬＳＩ（large-scale integrated circuit）、ＡＳＩＣ（application-specific integrated circuit）、ゲートアレイ、ＦＰＧＡ（field programmable gate array）等を含む。代替としては各機能ブロックの一部又は全ては、ソフトウェアで実現され得る。例えばそのような機能ブロックは、プロセッサ及びプロセッサ上で実行されるプログラムによって実現され得る。換言すれば、本明細書で説明される各機能ブロックは、ハードウェアで実現されてもよいし、ソフトウェアで実現されてもよいし、ハードウェアとソフトウェアとの任意の組合せで実現され得る。
　本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
　以上説明したように、本開示によれば、受信信号に対するゲイン補正やＤＣオフセット補正等の補正処理を、制御信号のための配線数を削減しつつ、高速に行うことができるので、本発明は、受信機等について有用である。
１６　直交検波部（検波部）
２０　信号補正部
３０，２３０　補正制御部
２１，２２　可変ゲイン増幅器
２３，２４　ＤＣ補正部
５４　信号処理部
５６，２５６Ａ，２５６Ｂ　変調部
６０　ゲイン誤差検出部（誤差検出部）
７０Ａ，７０Ｂ　ＤＣ誤差検出部（誤差検出部）
１００，２００，３００　受信機
３０４　ディスプレイ
３１９　デコーダ
３８２　インタフェース部

Claims (12)

  1. 　受信信号をより低い周波数の信号に変換し、周波数変換後の受信信号を出力する検波部と、
    　前記周波数変換後の受信信号を補正信号に基づいて補正し、補正後の受信信号を出力する信号補正部と、
    　前記補正後の受信信号の特性値と目標値との間の誤差を求める誤差検出部と、
    　前記誤差に基づいて、前記補正信号の値の増加、減少、又は維持を指示する補正制御信号を生成する変調部と、
    　前記補正信号を生成する補正制御部とを備え、
    　前記補正制御部は、前記補正信号の値を前記補正制御信号に基づいて更新し、前記補正信号の値を更新する毎に、当該補正信号の値の変化の絶対値を小さくする
    受信機。
  2. 　請求項１に記載の受信機において、
    　前記補正制御部は、前記補正信号の値を更新する毎に、当該補正信号の値の変化の絶対値を半分にする
    受信機。
  3. 　請求項１に記載の受信機において、
    　前記変調部は、１ビットの信号を前記補正制御信号として生成し、前記補正制御信号は、２つの信号レベルのいずれかを保つこと、又は前記２つの信号レベルを交互に繰り返すことにより、前記補正信号の値の増加、減少、又は維持を指示する
    受信機。
  4. 　請求項１に記載の受信機において、
    　前記誤差検出部、前記変調部、及び前記補正制御部のセットを複数備え、
    　前記複数のセットは、複数の種類の制御にそれぞれ対応しており、
    　前記信号補正部は、前記周波数変換後の受信信号に対して、前記複数の種類の制御のそれぞれを、前記複数のセットの対応するものを用いて行う
    受信機。
  5. 　請求項４に記載の受信機において、
    　前記複数の変調部から出力された補正制御信号を時分割多重化して出力するインタフェース部と、
    　前記複数の変調部から出力された補正制御信号を、前記インタフェース部の出力から分離して、前記複数の補正制御部のそれぞれに出力するデコーダとを更に備える
    受信機。
  6. 　請求項４に記載の受信機において、
    　前記複数の種類の制御には、ゲイン制御及びＤＣオフセット制御が含まれる
    受信機。
  7. 　請求項１に記載の受信機において、
    　前記信号補正部は、前記周波数変換後の受信信号を増幅する増幅器を有し、
    　前記増幅器のゲインは、前記補正信号に基づいて制御される
    受信機。
  8. 　請求項１に記載の受信機において、
    　前記信号補正部は、前記周波数変換後の受信信号のＤＣオフセットを補正するＤＣ補正部を有し、
    　前記ＤＣ補正部は、前記補正信号に対応するオフセットを前記周波数変換後の受信信号に与える
    受信機。
  9. 　請求項１に記載の受信機において、
    　前記補正制御部は、前記補正信号の値が収束した後に、前記補正制御信号に対応する値の積分値を前記補正信号の値に加算して出力する
    受信機。
  10. 　請求項１に記載の受信機において、
    　前記受信信号はミリ波帯の信号である
    受信機。
  11. 　請求項１に記載の受信機において、
    　前記信号補正部と前記補正制御部とは１つの半導体チップ上に形成され、前記誤差検出部と前記変調部とは他の１つの半導体チップ上に形成されている
    受信機。
  12. 　請求項１に記載の受信機と、
    　前記補正後の受信信号に所定の信号処理を行い、得られた受信データを出力する信号処理部と、
    　前記受信データが表す映像を表示するディスプレイとを備える
    受信機。
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