JPS60186131A - デイジタル制御形ａｇｃ等化方式 - Google Patents
デイジタル制御形ａｇｃ等化方式Info
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- JPS60186131A JPS60186131A JP4271184A JP4271184A JPS60186131A JP S60186131 A JPS60186131 A JP S60186131A JP 4271184 A JP4271184 A JP 4271184A JP 4271184 A JP4271184 A JP 4271184A JP S60186131 A JPS60186131 A JP S60186131A
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- JP
- Japan
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- gain
- equalizer
- unit
- variable
- unit equalizer
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は中継伝送装置に使用するディジタル制御形ＡＧ
Ｃ等化器に係シ利得更新中利得を下げすぎた場合これを
自動的に補正出来るディジタル制御形ＡＧＣ等化方式に
関する。
Ｃ等化器に係シ利得更新中利得を下げすぎた場合これを
自動的に補正出来るディジタル制御形ＡＧＣ等化方式に
関する。
（ｂ） 従来技術と問題点
第１図■は従来例の単一等化器が２段の場合の構成図で
＠０は各単位等化器の利得可変ステップの利得を示す図
で０は合計利得を示す図、第２図は第１図の場合の利得
更新説明図で囚は正常が場合、（６）利得を下げすぎた
場合を示す。
＠０は各単位等化器の利得可変ステップの利得を示す図
で０は合計利得を示す図、第２図は第１図の場合の利得
更新説明図で囚は正常が場合、（６）利得を下げすぎた
場合を示す。
第１図中１は粗調単位等死罪、２は微調単位等死罪を示
す。
す。
第１図に示す縦属に接続されｔ単位等化器の内粗調単位
等化器１は微調単位等化器２よシ利得が大きく利得可変
ステップは（６）の如く利得０から例えば利得可変中Δ
１にてｍ ＝ ０ 、 ｍ ＝ １ 、 ｍ ＝ ２の
利得可変ステップを持っておシ利得Ｇ１はＧ １ ＝ｍ
Δ１で表はされる。微調単位等化器２の利得可変ステッ
プは（０に示す如く、利得０から例えば利得可変中Δ２
にてｎ ＝ ０ 、ｎ ＝ １ 、ｎ ＝ ２ 。
等化器１は微調単位等化器２よシ利得が大きく利得可変
ステップは（６）の如く利得０から例えば利得可変中Δ
１にてｍ ＝ ０ 、 ｍ ＝ １ 、 ｍ ＝ ２の
利得可変ステップを持っておシ利得Ｇ１はＧ １ ＝ｍ
Δ１で表はされる。微調単位等化器２の利得可変ステッ
プは（０に示す如く、利得０から例えば利得可変中Δ２
にてｎ ＝ ０ 、ｎ ＝ １ 、ｎ ＝ ２ 。
ｎ ＝ ３の利得可変ステップを持っておシ利得Ｇ２は
Ｑ ２ ＝ ｎΔ２で表はされる。又利得可変ステップ
は粗調単位等化器１の利得可変中Δ１を等分に分割した
ものである。従って両単位等化器１，２の合計の利得は
Ｇ ］ ＋Ｇ ２ ＝ｍΔ１＋ｎΔ２ で表はされ各利
得可変ステップの場合の利得を０に示している。
Ｑ ２ ＝ ｎΔ２で表はされる。又利得可変ステップ
は粗調単位等化器１の利得可変中Δ１を等分に分割した
ものである。従って両単位等化器１，２の合計の利得は
Ｇ ］ ＋Ｇ ２ ＝ｍΔ１＋ｎΔ２ で表はされ各利
得可変ステップの場合の利得を０に示している。
以下第１図に示すＡＧＣ等化器が等化出力信号のビーク
振巾が所望の振巾になるよう等化する過程を第２図を用
いて説明する。
振巾が所望の振巾になるよう等化する過程を第２図を用
いて説明する。
牛−″５焔川用位等化器１及び微調単位等化器２を最大
利得可変ステップｍ＝ ２． ｎ ＝ ３に初期設定す
る。
利得可変ステップｍ＝ ２． ｎ ＝ ３に初期設定す
る。
次に粗調単位等化器１の利得可変ステップを下げ等化出
力信号のビーク振巾が第２図ハに示す所望の振巾以下に
なるようにする。８２図囚ではｍ＝１である。
力信号のビーク振巾が第２図ハに示す所望の振巾以下に
なるようにする。８２図囚ではｍ＝１である。
次は粗調単位等化器１の利得可変ステップを１段上げｍ
＝ ２とし微調単位等化器２の利得可変ステップをｎ
＝ ３から順次下げ等化出力信号のビーク振巾が所望
の振巾以下になるようにする。
＝ ２とし微調単位等化器２の利得可変ステップをｎ
＝ ３から順次下げ等化出力信号のビーク振巾が所望
の振巾以下になるようにする。
第２図囚の場合はｎ ＝ １である。この場合粗調単位
等死罪１の利得更新中に１利得を更新した時に過渡応答
が起こシパルスを発しこれが等化出力信号に型巣するこ
とがある。又外来雑音によるパルスが入力信号に乗る場
合がある。このような状態では、本来の信号は所望の振
幅であっても等化出力信号振幅は所望の振幅を越えるこ
とがあるため単位等死罪の利得可変ステップを下げ過ぎ
てしまう場合がある。粗調単位等化器１が第２図■に示
す如く利得可変ステップをｍ＝０迄下げ過ぎると、微調
単位等化器２が利得更新を行う場合粗調単位等化器１の
利得可変ステップｍ＝１として始めるので、利得可変ス
テップｎ ＝ ３で等化出力信号のビーク振巾は第２図
ハに示す所望の振巾以下となるので、これで終了してし
まい等化出力信号振巾が小さくなったままとなる。尚利
得可変ステップの設定は第１図イ２口よ）入力する設定
信号によシ行う。
等死罪１の利得更新中に１利得を更新した時に過渡応答
が起こシパルスを発しこれが等化出力信号に型巣するこ
とがある。又外来雑音によるパルスが入力信号に乗る場
合がある。このような状態では、本来の信号は所望の振
幅であっても等化出力信号振幅は所望の振幅を越えるこ
とがあるため単位等死罪の利得可変ステップを下げ過ぎ
てしまう場合がある。粗調単位等化器１が第２図■に示
す如く利得可変ステップをｍ＝０迄下げ過ぎると、微調
単位等化器２が利得更新を行う場合粗調単位等化器１の
利得可変ステップｍ＝１として始めるので、利得可変ス
テップｎ ＝ ３で等化出力信号のビーク振巾は第２図
ハに示す所望の振巾以下となるので、これで終了してし
まい等化出力信号振巾が小さくなったままとなる。尚利
得可変ステップの設定は第１図イ２口よ）入力する設定
信号によシ行う。
従来のディジタル制御形ＡＧＣ等化器にはこのように利
得可変ステップを下げすぎると等化出力信号振巾が小さ
くなってしまう欠点がある。
得可変ステップを下げすぎると等化出力信号振巾が小さ
くなってしまう欠点がある。
（Ｃ） 発明の目的
本発明の目的は上記の欠点に鑑み、誤動作による利得の
過げすぎを検出しこれを自動的に補正出来るディジタル
制御形ＡＧＣ等化方式の提供にある。
過げすぎを検出しこれを自動的に補正出来るディジタル
制御形ＡＧＣ等化方式の提供にある。
（ｄ） 発明の構成
本発明は上記の目的を達成するために、１番利得の大き
な単位等化器を除く各単位等化器に夫々ｔｒｒ ＆ ＋
ｆｉｔマ耳′ｉ５Ｔ坊・ズ子１４．ブヤｈ引噛」Ｉ士
衣？≠λつ牙１１得可変巾は等しいガードステップを設
け、各単位等化器の利得更新開始時ガードステップを含
む最大利得可変ステップとし利得の小さい単位等化器の
利得可変ステップはガードステップを除く最大利得可変
ステップとして利得を更新し、利得更新終了時その単位
等化器の利得可変ステップが前記ガードステップに含ま
れるか否かを判定し含まれる場合は該単位等化器より１
つ前に利得を更新する単位等化器の利得可変ステップを
１段上げ該単位等化器の利得更新を再度行ない、含まれ
ない場合は次の単位等化器の利得更新に移行するように
したことを特徴とする。
な単位等化器を除く各単位等化器に夫々ｔｒｒ ＆ ＋
ｆｉｔマ耳′ｉ５Ｔ坊・ズ子１４．ブヤｈ引噛」Ｉ士
衣？≠λつ牙１１得可変巾は等しいガードステップを設
け、各単位等化器の利得更新開始時ガードステップを含
む最大利得可変ステップとし利得の小さい単位等化器の
利得可変ステップはガードステップを除く最大利得可変
ステップとして利得を更新し、利得更新終了時その単位
等化器の利得可変ステップが前記ガードステップに含ま
れるか否かを判定し含まれる場合は該単位等化器より１
つ前に利得を更新する単位等化器の利得可変ステップを
１段上げ該単位等化器の利得更新を再度行ない、含まれ
ない場合は次の単位等化器の利得更新に移行するように
したことを特徴とする。
（ｅ） 発明の実施例
以下本発明の実施例につき図に従って説明する。
第３図囚は本発明の実施例の単位等化器が２段の場合の
構成図で（ロ）、 （Ｃ）は各単位等化器の利得可変ス
テップの利得を示す図、第４図は第３図の場合の利得更
新説明図で囚は正常々場合、（Ｂ）は利得を下げすぎた
場合（０は再利得更新時を示し、第５図は本発明の実施
例のディジタル制御形ＡＧＣ等死罪の回路構成を示すブ
ロック図、第６図は第５図のピーク検出回路のピーク検
出機能の説明図である。
構成図で（ロ）、 （Ｃ）は各単位等化器の利得可変ス
テップの利得を示す図、第４図は第３図の場合の利得更
新説明図で囚は正常々場合、（Ｂ）は利得を下げすぎた
場合（０は再利得更新時を示し、第５図は本発明の実施
例のディジタル制御形ＡＧＣ等死罪の回路構成を示すブ
ロック図、第６図は第５図のピーク検出回路のピーク検
出機能の説明図である。
図中１は第１図の１と同一機能の粗調整単位等死罪、２
′は微調単位等死罪、３，４はアップダウンカウンタ、
５は比較器、６はピーク検出回路、７は制御回路を示し
、基準電圧１は所望の等化出力信号振巾に等しい電圧で
基準電圧２は基準電圧１の１／２の電圧であり、Ｐｌ
は等化出力信号振巾が基準電圧２よシ大きい場合ルベル
となる信号、Ｐ２は等化出力信号振巾が基準電圧１より
大きい場合ルベルとなる信号である。
′は微調単位等死罪、３，４はアップダウンカウンタ、
５は比較器、６はピーク検出回路、７は制御回路を示し
、基準電圧１は所望の等化出力信号振巾に等しい電圧で
基準電圧２は基準電圧１の１／２の電圧であり、Ｐｌ
は等化出力信号振巾が基準電圧２よシ大きい場合ルベル
となる信号、Ｐ２は等化出力信号振巾が基準電圧１より
大きい場合ルベルとなる信号である。
又第４図のハは第２図のハと同じく所望の振巾を示して
いる。
いる。
第３図に示す粗調単位等死罪１は１番利得が大きいので
利得可変ステップは、第１図の粗調単位等化器１と同じ
（ｍ＝Ｏｍ＝１ ｍ＝２を持っている。微調単位等化器
２′は第１図の微調単位等化器２の最大利得可変ステッ
プｎ ＝ ３よシ利得が大きくかつ利得可変中はΔ２で
あるガードステップｎ＝４ ｎ＝５ ｎ＝６（ガードス
テップは１個以上ならよい）を持っている。
利得可変ステップは、第１図の粗調単位等化器１と同じ
（ｍ＝Ｏｍ＝１ ｍ＝２を持っている。微調単位等化器
２′は第１図の微調単位等化器２の最大利得可変ステッ
プｎ ＝ ３よシ利得が大きくかつ利得可変中はΔ２で
あるガードステップｎ＝４ ｎ＝５ ｎ＝６（ガードス
テップは１個以上ならよい）を持っている。
次は第４図第５図を用いて利得更新方法につき説明する
。
。
ピーク検出回路６には前記説明した大きさの電圧の基準
電圧１及び基準電圧２を入力しておき、第６図に示す如
く等化出力信号の振巾が基準電圧１よシ大きい場合は信
号Ｐ １１ Ｐ ２ ヲルベルとし基準電圧１よシ小さ
く基準電圧２より大きい場合はＰｌはルベルＰ２はＯレ
ベルとするようになっておシこの信号ｐｌ、 ｐ２を第
５図の制御回路７に入力しており制御回路７では等化出
力信号の振巾が所望の等化出力信号よシ大きいか小さい
かを判定出来るようになっている。
電圧１及び基準電圧２を入力しておき、第６図に示す如
く等化出力信号の振巾が基準電圧１よシ大きい場合は信
号Ｐ １１ Ｐ ２ ヲルベルとし基準電圧１よシ小さ
く基準電圧２より大きい場合はＰｌはルベルＰ２はＯレ
ベルとするようになっておシこの信号ｐｌ、 ｐ２を第
５図の制御回路７に入力しており制御回路７では等化出
力信号の振巾が所望の等化出力信号よシ大きいか小さい
かを判定出来るようになっている。
比較器５には微調単位等化器２′の利得可変ステップが
ガードステップ内に含まれるかどうかを判定する為忙、
ガードステップの内１番少さいステップの４を入力して
おき、利得可変ステップが４に等しいかこれより大きい
場合は信号Ｐ３をルベルとして制御回路７に入力するよ
うになっている。
ガードステップ内に含まれるかどうかを判定する為忙、
ガードステップの内１番少さいステップの４を入力して
おき、利得可変ステップが４に等しいかこれより大きい
場合は信号Ｐ３をルベルとして制御回路７に入力するよ
うになっている。
初期設定としては粗調単位等化器１を最大利得ステップ
ｍ＝２に微調単位等化器２′をガードステップを除く最
大利得ステップｎ ’＝ ３にするよう制御回路７よシ
アツブダウンカウンタ３．４にロードデータ２，３をロ
ードする。
ｍ＝２に微調単位等化器２′をガードステップを除く最
大利得ステップｎ ’＝ ３にするよう制御回路７よシ
アツブダウンカウンタ３．４にロードデータ２，３をロ
ードする。
このことにより粗調単位等化器１及び微調単位等死罪ノ
の利得は下記の如くなる。
の利得は下記の如くなる。
Ｇｌ＝２ＸΔＩ
Ｇ７＝３ＸΔ２
以下各単位等死罪の利得更新に付き順番に説明する。
１）粗調単位等化器１の利得更新
初期設定の状態で、ルベルの信号Ｐ２がＮ１個連続して
制御回路７に到来したら制御回路７、・はアップダウン
カウンタ３を１個カウントダウンする信号を送り、アッ
プダウンカウンタ３の値を１とし利得可変ステップを１
ステップ下げｍ＝１とする。
制御回路７に到来したら制御回路７、・はアップダウン
カウンタ３を１個カウントダウンする信号を送り、アッ
プダウンカウンタ３の値を１とし利得可変ステップを１
ステップ下げｍ＝１とする。
従って利得Ｇ１＝ＩＸΔ１となる。この状態を第４図囚
に示している。
に示している。
尚利得可変ステップを１ステップ下げてもルベルの信号
Ｐ２がＮ１個連続して制御回路７に到来したら又１ステ
ップ下げる。
Ｐ２がＮ１個連続して制御回路７に到来したら又１ステ
ップ下げる。
υ粗調単位等化器１のオｉ得更新終了
信号Ｐ１がルベルで信号Ｐ２がＯレベルである信号がＮ
２個連続して制御回路７に到来したら等化出力振巾は所
望の等化出力振巾以下となったと判断して利得更新を終
了する。この時の利得を第４図（４）に示す如＜Ｇ１＝
ＩＸΔ１とする。
２個連続して制御回路７に到来したら等化出力振巾は所
望の等化出力振巾以下となったと判断して利得更新を終
了する。この時の利得を第４図（４）に示す如＜Ｇ１＝
ＩＸΔ１とする。
３）微調単位等化器２′の利得更新を行う時の初期設定
粗調単位等死罪１の利得可変ステップを１個上げるため
に制御回路７はアップダウンカウンタ３を１個カウント
アツプする信号を送る。
粗調単位等死罪１の利得可変ステップを１個上げるため
に制御回路７はアップダウンカウンタ３を１個カウント
アツプする信号を送る。
従って利得はＧｌ＝２ＸΔ１となる。
微調単位等化器２′の利得可変ステップをガードステッ
プを含む最大ステップ６に設定するためにロードデータ
６をアップダウ／カウンタ４にロードする。従って利得
はＧ２−６×Δ２となる。
プを含む最大ステップ６に設定するためにロードデータ
６をアップダウ／カウンタ４にロードする。従って利得
はＧ２−６×Δ２となる。
４）微調単位等化器りの利得更新
１）に示す粗調単位等死語ｌの利得更新と同様に行う。
この状態を第４図囚に示している。
５）微調単位等死語２′の利得更新の終了信号Ｐ１がル
ベルで信号Ｐ２が０レベルである信号がＮ２個連続して
制御回路７に到来した時利得可変ステップがｎ ＝ ３
以下なら利得更新は終了する。この状態を第４図（４）
に示しており第４図ではｎ＝１となりでいる。若し第４
図の）に示す如く粗調単位等化器１が利得を下げ過ぎ（
ｍ ＝ ０ ） 、利得更新が終了した時利得可変ステ
ップｎが４以上でガードステップ内であれば（第４図で
はｎ＝５）比較器４よシのルベルのＰ３信号により利得
の再更新を行う。
ベルで信号Ｐ２が０レベルである信号がＮ２個連続して
制御回路７に到来した時利得可変ステップがｎ ＝ ３
以下なら利得更新は終了する。この状態を第４図（４）
に示しており第４図ではｎ＝１となりでいる。若し第４
図の）に示す如く粗調単位等化器１が利得を下げ過ぎ（
ｍ ＝ ０ ） 、利得更新が終了した時利得可変ステ
ップｎが４以上でガードステップ内であれば（第４図で
はｎ＝５）比較器４よシのルベルのＰ３信号により利得
の再更新を行う。
６）微調単位等化器ｉの利得の再更新
粗調単位等死語１及び微調単位等死語２′？初期設定を
次のようＫする。
次のようＫする。
制御回路７よシアツブダウンカウンタ３を１個カウント
アツプする信号を送夛第４図０に示す如く粗調単位等化
器１の利得可変ステップを１ステップ上げ利得を０１＝
ＩＸΔ１とする。
アツプする信号を送夛第４図０に示す如く粗調単位等化
器１の利得可変ステップを１ステップ上げ利得を０１＝
ＩＸΔ１とする。
又アップダウンカウンタ４に、ガードステラ′ プを含
む最大利得にするロードデータ６をロードし微調単位等
化器２′の利得をＧｚ＝６ｘΔ２とする。
む最大利得にするロードデータ６をロードし微調単位等
化器２′の利得をＧｚ＝６ｘΔ２とする。
利得の更新は１）に示す粗調単位等化器１の利得更新と
同様に行な９゜この状態を第４図０に示している。更新
の終了は、５）に示す場合と同様罠行う。尚終了条件を
満足しない場合はさらに再更新を続ける。
同様に行な９゜この状態を第４図０に示している。更新
の終了は、５）に示す場合と同様罠行う。尚終了条件を
満足しない場合はさらに再更新を続ける。
このようにすることによシ誤動作による利得の下げ過ぎ
を検出しこれを自動的に補正出来る。
を検出しこれを自動的に補正出来る。
（ｆ） 発明の効果
以上詳細に説明せる如く本発明によれば、誤動作によシ
利得を下げ過ぎてもこれを検出して利得の再更新を行う
ので利得の下げ過ぎを自動的に補正出来る効果がある。
利得を下げ過ぎてもこれを検出して利得の再更新を行う
ので利得の下げ過ぎを自動的に補正出来る効果がある。
第１図囚は従来例の単位等死語が２段の場合の構成図で
＠口は各単位等化器の利得可変ステップの利得を示す図
で０は合計利得を示す図、第２図は第１図の場合の利得
更新説明図、第３図囚は本発明の実施例の単位等化器が
２段の場合の構成図で（６）０は各単位等化器の利得可
変ステップの利得を示す図、第４図は第３図の場合の利
得更新説明図、第５図は本発明の実施例のディジタル制
御形ＡＧＣ等化器の回路構成を示すブロック図、第６図
は第５図のピーク検出器のピーク検出機能の説明図であ
る。 図中１は粗調単位等化器、２．ｌは微調単位等化器、３
，４はアップダウンカウンタ、５は比較器、６はピーク
検出回路、７は制御回路を示す。 ヘヘ凸へへへへへへへへへ 幇ＩＩ′ＩＮ＋−ちβＮ＼ち町Ｎ＼） （Ａ） 迩＝ｏ ’ （ｆｒＬ＝２） （％ ＝ 、３ ） ＩＲｌ （β） 第１頁の続き ０発 明 者 石 川 正 幸 厚木市小野１８３幡地
所内 日本電信電話公社厚木電気通信研究
＠口は各単位等化器の利得可変ステップの利得を示す図
で０は合計利得を示す図、第２図は第１図の場合の利得
更新説明図、第３図囚は本発明の実施例の単位等化器が
２段の場合の構成図で（６）０は各単位等化器の利得可
変ステップの利得を示す図、第４図は第３図の場合の利
得更新説明図、第５図は本発明の実施例のディジタル制
御形ＡＧＣ等化器の回路構成を示すブロック図、第６図
は第５図のピーク検出器のピーク検出機能の説明図であ
る。 図中１は粗調単位等化器、２．ｌは微調単位等化器、３
，４はアップダウンカウンタ、５は比較器、６はピーク
検出回路、７は制御回路を示す。 ヘヘ凸へへへへへへへへへ 幇ＩＩ′ＩＮ＋−ちβＮ＼ち町Ｎ＼） （Ａ） 迩＝ｏ ’ （ｆｒＬ＝２） （％ ＝ 、３ ） ＩＲｌ （β） 第１頁の続き ０発 明 者 石 川 正 幸 厚木市小野１８３幡地
所内 日本電信電話公社厚木電気通信研究
Claims (1)
- 利得を等間隔に分割した利得可変ステップを持ち、かつ
利得が第Ｎ＋１番目に大きな第Ｎ＋１番の単位醇化器の
利得可変ステップは利得がＮ番目に大きな第Ｎ番の単位
等化器の一利得可変ステップ巾を等間隔に分割したもの
である単位等化器を復数縦属に接続し利得の大きな単位
等化器から順次、等化出力信号のピーク振巾が所望の振
巾以下になる迄最大利得ステップからステップダウンし
利得を更新するディジタル制御形ＡＧＣ等化器において
、一番利得の大きい単位等化器を除く各単位等化器に夫
々の前記最大利得可変ステップよシ利得が大きくかつ利
得可変中は等しいガードステップを設け、各単位等化器
の利得更新開始時にはガードステップを含む最大利得可
変ステップとして以下の利得の単位等化器はガードステ
ップを除く最大利得可変ステップとして利得を更新し、
利得更新終了時その単位等化器の利得可変ステップが前
記ガードステ、プに含まれるか否かを判定し含まれる場
合は該単位等化器よ９１番前の単位等化器の利得可変ス
テップを１段上げ該単位等化器の利得の更新を再度行な
い、含まれない場合は次番の単位等化器の利得更新に移
行するようにしたことを特徴とするディジタル制御形Ａ
ＧＣ等化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271184A JPH0614623B2 (ja) | 1984-03-06 | 1984-03-06 | ディジタル制御形ａｇｃ等化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271184A JPH0614623B2 (ja) | 1984-03-06 | 1984-03-06 | ディジタル制御形ａｇｃ等化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60186131A true JPS60186131A (ja) | 1985-09-21 |
| JPH0614623B2 JPH0614623B2 (ja) | 1994-02-23 |
Family
ID=12643652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271184A Expired - Lifetime JPH0614623B2 (ja) | 1984-03-06 | 1984-03-06 | ディジタル制御形ａｇｃ等化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614623B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010183453A (ja) * | 2009-02-06 | 2010-08-19 | Fujitsu Semiconductor Ltd | 高周波送信機の出力回路 |
| WO2012147138A1 (ja) * | 2011-04-26 | 2012-11-01 | パナソニック株式会社 | 受信機 |
| JP2015015532A (ja) * | 2013-07-03 | 2015-01-22 | 日本電波工業株式会社 | 自動利得制御装置 |
-
1984
- 1984-03-06 JP JP4271184A patent/JPH0614623B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010183453A (ja) * | 2009-02-06 | 2010-08-19 | Fujitsu Semiconductor Ltd | 高周波送信機の出力回路 |
| WO2012147138A1 (ja) * | 2011-04-26 | 2012-11-01 | パナソニック株式会社 | 受信機 |
| JP2015015532A (ja) * | 2013-07-03 | 2015-01-22 | 日本電波工業株式会社 | 自動利得制御装置 |
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| Publication number | Publication date |
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| JPH0614623B2 (ja) | 1994-02-23 |
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