JPH0614623B2 - ディジタル制御形ａｇｃ等化方法 - Google Patents
ディジタル制御形ａｇｃ等化方法Info
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- JPH0614623B2 JPH0614623B2 JP4271184A JP4271184A JPH0614623B2 JP H0614623 B2 JPH0614623 B2 JP H0614623B2 JP 4271184 A JP4271184 A JP 4271184A JP 4271184 A JP4271184 A JP 4271184A JP H0614623 B2 JPH0614623 B2 JP H0614623B2
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- equalizer
- variable
- unit equalizer
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 (a)発明の技術分野 本発明は中継伝送装置に使用するディジタル制御形ＡＧ
Ｃ等化器に係り利得更新中利得を下げすぎた場合これを
自動的に補正出来るディジタル制御形ＡＧＣ等化方法に
関する。
Ｃ等化器に係り利得更新中利得を下げすぎた場合これを
自動的に補正出来るディジタル制御形ＡＧＣ等化方法に
関する。
(b)従来技術と問題点 第１図(A)は従来例の単一等化器が２段の場合の構成図
で(B)(C)は各単位等化器の利得可変ステップの利得を示
す図で(D)は合計利得を示す図、第２図は第１図の場合
の利得更新説明図で(A)は正常な場合、(B)利得を下げす
ぎた場合を示す。
で(B)(C)は各単位等化器の利得可変ステップの利得を示
す図で(D)は合計利得を示す図、第２図は第１図の場合
の利得更新説明図で(A)は正常な場合、(B)利得を下げす
ぎた場合を示す。
第１図中１は粗調単位等化器、２は微調単位等化器を示
す。
す。
第１図に示す縦属に接続された単位等化器の内粗調単位
等化器１は微調単位等化器２より利得が大きく利得可変
ステップは(B)の如く利得０から例えば利得可変巾Δ１
にてｍ＝０，ｍ＝１，ｍ＝２の利得可変ステップを持っ
ており利得Ｇ１はG1＝ｍΔ１で表はされる。微調単位等
化器２の利得可変ステップは(C)に示す如く、利得０か
ら例えば利得可変巾Δ２にてｎ＝０，ｎ＝１，ｎ＝２，
ｎ＝３の利得可変ステップを持っており利得G2はG2＝ｎ
Δ２で表はされる。又利得可変ステップは粗調単位等化
器１の利得可変巾Δ１を等分に分割したものである。従
って両単位等化器１，２の合計の利得はG1+G2＝ｍΔ１
＋ｎΔ２で表はされ各利得可変ステップの場合の利得を
(D)に示している。
等化器１は微調単位等化器２より利得が大きく利得可変
ステップは(B)の如く利得０から例えば利得可変巾Δ１
にてｍ＝０，ｍ＝１，ｍ＝２の利得可変ステップを持っ
ており利得Ｇ１はG1＝ｍΔ１で表はされる。微調単位等
化器２の利得可変ステップは(C)に示す如く、利得０か
ら例えば利得可変巾Δ２にてｎ＝０，ｎ＝１，ｎ＝２，
ｎ＝３の利得可変ステップを持っており利得G2はG2＝ｎ
Δ２で表はされる。又利得可変ステップは粗調単位等化
器１の利得可変巾Δ１を等分に分割したものである。従
って両単位等化器１，２の合計の利得はG1+G2＝ｍΔ１
＋ｎΔ２で表はされ各利得可変ステップの場合の利得を
(D)に示している。
以下第１図に示すＡＧＣ等化器が等化出力信号のピーク
振巾が所望の振巾になるよう等化する過程を第２図を用
いて説明する。
振巾が所望の振巾になるよう等化する過程を第２図を用
いて説明する。
先づ粗調単位等化器１及び微調単位等化器２を最大利得
可変ステップｍ＝２，ｎ＝３に初期設定する。
可変ステップｍ＝２，ｎ＝３に初期設定する。
次に粗調単位等化器１の利得可変ステップを下げ等化出
力信号のピーク振巾が第２図ハに示す所望の振巾以下に
なるようにする。第２図(A)ではｍ＝１である。
力信号のピーク振巾が第２図ハに示す所望の振巾以下に
なるようにする。第２図(A)ではｍ＝１である。
次は粗調単位等化器１の利得可変ステップを１段上げｍ
＝２とし微調単位等化器２の利得可変ステップをｎ＝３
から順次下げ等化出力信号のピーク振巾が所望の振巾以
下になるようにする。
＝２とし微調単位等化器２の利得可変ステップをｎ＝３
から順次下げ等化出力信号のピーク振巾が所望の振巾以
下になるようにする。
第２図(A)の場合はｎ＝２である。この場合粗調単位等
化器１の利得を更新した時に過渡応答が起こりパルスを
発しこれが等化出力信号に重乗することがある。又外来
雑音によるパルスが入力信号に乗る場合がある。このよ
うな状態では、本来の信号は所望の振幅であっても等化
出力信号振幅は所望の振幅を越えることがあるため単位
等化器の利得可変ステップを下げ過ぎてしまう場合があ
る。粗調単位等化器１が第２図(B)に示す如く利得可変
ステップをｍ＝０迄下げ過ぎると、微調単位等化器２が
利得更新を行う場合粗調単位等化器１の利得可変ステッ
プｍ＝１として始めるので、利得可変ステップｎ＝３で
等化出力信号のピーク振巾は第２図ハに示す所望の振巾
以下となるので、これで終了してしまい等化出力信号振
巾が小さくなったままとなる。尚利得可変ステップの設
定は第１図イ，ロより入力する設定信号により行う。
化器１の利得を更新した時に過渡応答が起こりパルスを
発しこれが等化出力信号に重乗することがある。又外来
雑音によるパルスが入力信号に乗る場合がある。このよ
うな状態では、本来の信号は所望の振幅であっても等化
出力信号振幅は所望の振幅を越えることがあるため単位
等化器の利得可変ステップを下げ過ぎてしまう場合があ
る。粗調単位等化器１が第２図(B)に示す如く利得可変
ステップをｍ＝０迄下げ過ぎると、微調単位等化器２が
利得更新を行う場合粗調単位等化器１の利得可変ステッ
プｍ＝１として始めるので、利得可変ステップｎ＝３で
等化出力信号のピーク振巾は第２図ハに示す所望の振巾
以下となるので、これで終了してしまい等化出力信号振
巾が小さくなったままとなる。尚利得可変ステップの設
定は第１図イ，ロより入力する設定信号により行う。
従来のディジタル制御形ＡＧＣ等化器はこのように利得
可変ステップを下げすぎると等化出力信号振巾が小さく
なってしまう欠点がある。
可変ステップを下げすぎると等化出力信号振巾が小さく
なってしまう欠点がある。
(c)発明の目的 本発明の目的は上記の欠点に鑑み、誤動作による利得の
過げすぎを検出しこれを自動的に補正出来るディジタル
制御形ＡＧＣ等化方法の提供にある。
過げすぎを検出しこれを自動的に補正出来るディジタル
制御形ＡＧＣ等化方法の提供にある。
(d)発明の構成 本発明は上記の目的を達成するために、１番利得の大き
な単位等化器を除く各単位等化器利得を増加し、最大利
得可変ステップの上に、その単位等化器の利得可変ステ
ップ幅と可変ステップ幅が等しいＭステップ分の利得可
変ステップからなるガードステップを設け、 各単位等化器の利得更新開始時には、ガードステップを
含めた最大利得可変ステップに、該単位等化器の利得を
初期設定し、該単位等化器より利得可変ステップ幅が小
さい単位等化器はガードステップを除いた最大利得可変
ステップに利得を初期設定して利得を更新し、利得更新
終了時その単位等化器の利得可変ステップが前記ガード
ステップに含まれるか否かを判定し含まれる場合は該単
位等化器より１つ前に利得を更新する単位等化器の利得
可変ステップを１段上げ該単位等化器の利得更新を再度
行ない、含まれない場合は次の単位等化器の利得更新に
移行するようにしたことを特徴とする。
な単位等化器を除く各単位等化器利得を増加し、最大利
得可変ステップの上に、その単位等化器の利得可変ステ
ップ幅と可変ステップ幅が等しいＭステップ分の利得可
変ステップからなるガードステップを設け、 各単位等化器の利得更新開始時には、ガードステップを
含めた最大利得可変ステップに、該単位等化器の利得を
初期設定し、該単位等化器より利得可変ステップ幅が小
さい単位等化器はガードステップを除いた最大利得可変
ステップに利得を初期設定して利得を更新し、利得更新
終了時その単位等化器の利得可変ステップが前記ガード
ステップに含まれるか否かを判定し含まれる場合は該単
位等化器より１つ前に利得を更新する単位等化器の利得
可変ステップを１段上げ該単位等化器の利得更新を再度
行ない、含まれない場合は次の単位等化器の利得更新に
移行するようにしたことを特徴とする。
(e)発明の実施例 以下本発明の実施例につき図に従って説明する。
第３図(A)は本発明の実施例の単位等化器が２段の場合
の構成図で(B),(C)は各単位等化器の利得可変ステップ
の利得を示す図、第４図は第３図の場合の利得更新説明
図で(A)は正常な場合、(B)は利得を下げすぎた場合(C)
は再利得更新時を示し、第５図は本発明の実施例のディ
ジタル制御形ＡＧＣ等化器の回路構成を示すブロック
図、第６図は第５図のピーク検出回路のピーク検出機能
の説明図である。
の構成図で(B),(C)は各単位等化器の利得可変ステップ
の利得を示す図、第４図は第３図の場合の利得更新説明
図で(A)は正常な場合、(B)は利得を下げすぎた場合(C)
は再利得更新時を示し、第５図は本発明の実施例のディ
ジタル制御形ＡＧＣ等化器の回路構成を示すブロック
図、第６図は第５図のピーク検出回路のピーク検出機能
の説明図である。
図中１は第１図の１と同一機能の粗調整単位等化器、
２′は微調単位等化器、３，４はアップダウンカウン
タ、５は比較器、６はピーク検出回路、７は制御回路を
示し、基準電圧１は所望の等化出力信号振巾に等しい電
圧で基準電圧２は基準電圧１の1/2の電圧であり、Ｐ１
は等化出力信号振巾が基準電圧２より大きい場合１レベ
ルとなる信号、Ｐ２は等化出力信号振巾が基準電圧１よ
り大きい場合１レベルとなる信号である。
２′は微調単位等化器、３，４はアップダウンカウン
タ、５は比較器、６はピーク検出回路、７は制御回路を
示し、基準電圧１は所望の等化出力信号振巾に等しい電
圧で基準電圧２は基準電圧１の1/2の電圧であり、Ｐ１
は等化出力信号振巾が基準電圧２より大きい場合１レベ
ルとなる信号、Ｐ２は等化出力信号振巾が基準電圧１よ
り大きい場合１レベルとなる信号である。
又第４図のハは第２図のハと同じく所望の振巾を示して
いる。
いる。
第３図に示す粗調単位等化器１は１番利得が大きいので
利得可変ステップは、第１図の粗調単位等化器１と同じ
くｍ＝０ ｍ＝１ ｍ＝２を持っている。微調単位等化
器２′は第１図の微調単位等化器２の最大利得可変ステ
ップｎ＝３より利得が大きくかつ利得可変巾はΔ２であ
るガードステップｎ＝４ ｎ＝５を持っている。
利得可変ステップは、第１図の粗調単位等化器１と同じ
くｍ＝０ ｍ＝１ ｍ＝２を持っている。微調単位等化
器２′は第１図の微調単位等化器２の最大利得可変ステ
ップｎ＝３より利得が大きくかつ利得可変巾はΔ２であ
るガードステップｎ＝４ ｎ＝５を持っている。
次は第４図第５図を用いて利得更新方法につき説明す
る。
る。
ピーク検出回路６には前記説明した大きさの電圧の基準
電圧１及び基準電圧２を入力しておき、第６図に示す如
く等化出力信号の振巾が基準電圧１より大きい場合は信
号Ｐ１，Ｐ２を１レベルとし基準電圧１より小さく基準
電圧２より大きい場合はＰ１は１レベルＰ２は０レベル
とするようになっておりこの信号Ｐ１，Ｐ２を第５図の
制御回路７に入力しており制御回路７では等化出力信号
の振巾が所望の等化出力信号より大きいか小さいかを判
定出来るようになっている。
電圧１及び基準電圧２を入力しておき、第６図に示す如
く等化出力信号の振巾が基準電圧１より大きい場合は信
号Ｐ１，Ｐ２を１レベルとし基準電圧１より小さく基準
電圧２より大きい場合はＰ１は１レベルＰ２は０レベル
とするようになっておりこの信号Ｐ１，Ｐ２を第５図の
制御回路７に入力しており制御回路７では等化出力信号
の振巾が所望の等化出力信号より大きいか小さいかを判
定出来るようになっている。
比較器５には微調単位等化器２′の利得可変ステップが
ガードステップ内に含まれるかどうかを判定する為に、
ガードステップの内１番少さいステップの４を入力して
おき、利得可変ステップが４に等しいかこれより大きい
場合は信号Ｐ３を１レベルとして制御回路７に入力する
ようになっている。
ガードステップ内に含まれるかどうかを判定する為に、
ガードステップの内１番少さいステップの４を入力して
おき、利得可変ステップが４に等しいかこれより大きい
場合は信号Ｐ３を１レベルとして制御回路７に入力する
ようになっている。
初期設定としては粗調単位等化器１を最大利得ステップ
ｍ＝２に微調単位等化器２′をガードステップを除く最
大利得ステップｎ＝３にするよう制御回路７よりアップ
ダウンカウンタ３，４にロードデータ２，３をロードす
る。
ｍ＝２に微調単位等化器２′をガードステップを除く最
大利得ステップｎ＝３にするよう制御回路７よりアップ
ダウンカウンタ３，４にロードデータ２，３をロードす
る。
このことにより粗調単位等化器１及び微調単位等化器
２′の利得は下記の如くなる。
２′の利得は下記の如くなる。
Ｇ１＝２×Δ１ Ｇ２′＝３×Δ２ 以下各単位等化器の利得更新に付き順番に説明する。
1)粗調単位等化器１の利得更新 初期設定の状態で、１レベルの信号Ｐ２がＮ１個連続し
て制御回路７に到来したら制御回路７はアップダウンカ
ウンタ３を１個カウントダウンする信号を送り、アップ
ダウンカウンタ３の値を１とし利得可変ステップを１ス
テップ下げｍ＝１とする。
て制御回路７に到来したら制御回路７はアップダウンカ
ウンタ３を１個カウントダウンする信号を送り、アップ
ダウンカウンタ３の値を１とし利得可変ステップを１ス
テップ下げｍ＝１とする。
従って利得G1＝１×Δ１となる。この状態を第４図(A)
に示している。
に示している。
尚利得可変ステップを１ステップ下げても１レベルの信
号Ｐ２がＮ１個連続して制御回路７に到来したら又１ス
テップ下げる。
号Ｐ２がＮ１個連続して制御回路７に到来したら又１ス
テップ下げる。
2)粗調単位等化器１の利得更新終了 信号Ｐ１が１レベルで信号Ｐ２が０レベルである信号が
Ｎ２個連続して制御回路７に到来したら等化出力振巾は
所望の等化出力振巾以下となったと判断して利得更新を
終了する。この時の利得を第４図(A)に示す如くG1＝１
×Δ１とする。
Ｎ２個連続して制御回路７に到来したら等化出力振巾は
所望の等化出力振巾以下となったと判断して利得更新を
終了する。この時の利得を第４図(A)に示す如くG1＝１
×Δ１とする。
3)微調単位等化器２′の利得更新を行う時の初期設定 粗調単位等化器１の利得可変ステップを１個上げるため
に制御回路７はアップダウンカウンタ３を１個カウント
アップする信号を送る。
に制御回路７はアップダウンカウンタ３を１個カウント
アップする信号を送る。
従って利得はG1＝２×Δ１となる。
微調単位等化器２′の利得可変ステップをガードステッ
プを含む最大ステップ５に設定するためにロードデータ
５をアップダウンカウンタ４にロードする。従って利得
はG2＝５×Δ２となる。
プを含む最大ステップ５に設定するためにロードデータ
５をアップダウンカウンタ４にロードする。従って利得
はG2＝５×Δ２となる。
4)微調単位等化器２′の利得更新 1)に示す粗調単位等化器１の利得更新と同様に行う。こ
の状態を第４図(A)に示している。
の状態を第４図(A)に示している。
5)微調単位等化器２′の利得更新の終了 信号Ｐ１が１レベルで信号Ｐ２が０レベルである信号が
Ｎ２個連続して制御回路７に到来した時利得可変ステッ
プがｎ＝３以下なら利得更新は終了する。この状態を第
４図(A)に示しており第４図ではｎ＝２となっている。
若し第４図(B)に示す如く粗調単位等化器１が利得を下
げ過ぎ（ｍ＝０）た場合は粗調単位等化器１の利得を１
つ上げ（ｍ＝１）微調単位等化器２′の利得を調整し
（ｎ＝５）、利息更新が終了した時利得可変ステップｎ
が４以上でガードステップ内であれば（第４図ではｎ＝
５）比較器４よりの１レベルのＰ３信号により利得の再
更新を行う。尚ガードステップ数は粗調ステップを全て
カバー出来る程多くないため、第４図（Ｂ）のｍ＝１，
ｎ＝５とｍ＝１，ｎ＝４の間の如く、利得が足りる場合
と、第４図（Ｂ）のｍ＝１，ｎ＝５とハに示す所望の振
幅の間の如く、利得が足りない場合があるので、利得が
足りた状態で等化信号の出力振幅が所望の値以下となっ
ているのか、利得が足りない状態で等化信号の出力振幅
が所望の値以下となっているのかは判定できない。よっ
て、粗調ステップを大きくして再度等化するようにして
いる。
Ｎ２個連続して制御回路７に到来した時利得可変ステッ
プがｎ＝３以下なら利得更新は終了する。この状態を第
４図(A)に示しており第４図ではｎ＝２となっている。
若し第４図(B)に示す如く粗調単位等化器１が利得を下
げ過ぎ（ｍ＝０）た場合は粗調単位等化器１の利得を１
つ上げ（ｍ＝１）微調単位等化器２′の利得を調整し
（ｎ＝５）、利息更新が終了した時利得可変ステップｎ
が４以上でガードステップ内であれば（第４図ではｎ＝
５）比較器４よりの１レベルのＰ３信号により利得の再
更新を行う。尚ガードステップ数は粗調ステップを全て
カバー出来る程多くないため、第４図（Ｂ）のｍ＝１，
ｎ＝５とｍ＝１，ｎ＝４の間の如く、利得が足りる場合
と、第４図（Ｂ）のｍ＝１，ｎ＝５とハに示す所望の振
幅の間の如く、利得が足りない場合があるので、利得が
足りた状態で等化信号の出力振幅が所望の値以下となっ
ているのか、利得が足りない状態で等化信号の出力振幅
が所望の値以下となっているのかは判定できない。よっ
て、粗調ステップを大きくして再度等化するようにして
いる。
6)微調単位等化器２′の利得の再更新 粗調単位等化器１及び微調単位等化器２′の初期設定を
次のようにする。
次のようにする。
制御回路７よりアップダウンカウンタ３を１個カウント
アップする信号を送り第４図(C)に示す如く粗調単位等
化器１の利得可変ステップを１ステップ上げ利得をG1＝
２×Δ１とする。
アップする信号を送り第４図(C)に示す如く粗調単位等
化器１の利得可変ステップを１ステップ上げ利得をG1＝
２×Δ１とする。
又アップダウンカウンタ４に、ガードステップを含む最
大利得にするロードデータ５をロードし微調単位等化器
２′の利得をG2＝５×Δ２とする。
大利得にするロードデータ５をロードし微調単位等化器
２′の利得をG2＝５×Δ２とする。
利得の更新は1)に示す粗調単位等化器１の利得更新と同
様に行なう。この状態を第４図(C)に示している。更新
の終了は、5)に示す場合と同様に行う。尚終了条件を満
足しない場合はさらに再更新を続ける。
様に行なう。この状態を第４図(C)に示している。更新
の終了は、5)に示す場合と同様に行う。尚終了条件を満
足しない場合はさらに再更新を続ける。
即ち、粗調単位等化器１の利得を下げ過ぎた場合は、粗
調単位等化器１の利得を１ステップ上げる必要がある
が、この判定の為にガードステップを設け、微調単位等
化器２′の利得更新終了時、微調単位等化器２′の利得
がガードステップ内にあれば粗調単位等化器１の利得を
１ステップ上げ、ガードステップ内になければ利得を上
げないようにしている。このようにすることにより誤動
作による利得の下げ過ぎを検出しこれを自動的に補正出
来る。
調単位等化器１の利得を１ステップ上げる必要がある
が、この判定の為にガードステップを設け、微調単位等
化器２′の利得更新終了時、微調単位等化器２′の利得
がガードステップ内にあれば粗調単位等化器１の利得を
１ステップ上げ、ガードステップ内になければ利得を上
げないようにしている。このようにすることにより誤動
作による利得の下げ過ぎを検出しこれを自動的に補正出
来る。
(f)発明の効果 以上詳細に説明せる如く本発明によれば、誤動作により
利得を下げ過ぎてもこれを検出して利得の再更新を行う
ので利得の下げ過ぎを自動的に補正出来る効果がある。
利得を下げ過ぎてもこれを検出して利得の再更新を行う
ので利得の下げ過ぎを自動的に補正出来る効果がある。
第１図(A)は従来例の単位等化器が２段の場合の構成図
で(B)(C)は各単位等化器の利得可変ステップの利得を示
す図で(D)は合計利得を示す図、第２図は第１図の場合
の利得更新説明図、第３図(A)は本発明の実施例の単位
等化器が２段の場合の構成図で(B)(C)は各単位等化器の
利得可変ステップの利得を示す図、第４図は第３図の場
合の利得更新説明図、第５図は本発明の実施例のディジ
タル制御形ＡＧＣ等化器の回路構成を示すブロック図、
第６図は第５図のピーク検出器のピーク検出機能の説明
図である。 図中１は粗調単位等化器、２，２′は微調単位等化器、
３，４はアップダウンカウンタ、５は比較器、６はピー
ク検出回路、７は制御回路を示す。
で(B)(C)は各単位等化器の利得可変ステップの利得を示
す図で(D)は合計利得を示す図、第２図は第１図の場合
の利得更新説明図、第３図(A)は本発明の実施例の単位
等化器が２段の場合の構成図で(B)(C)は各単位等化器の
利得可変ステップの利得を示す図、第４図は第３図の場
合の利得更新説明図、第５図は本発明の実施例のディジ
タル制御形ＡＧＣ等化器の回路構成を示すブロック図、
第６図は第５図のピーク検出器のピーク検出機能の説明
図である。 図中１は粗調単位等化器、２，２′は微調単位等化器、
３，４はアップダウンカウンタ、５は比較器、６はピー
ク検出回路、７は制御回路を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 津田 俊隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山口 一雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 福田 節 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高田 昭彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 木村 忠勝 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内 (72)発明者 石川 正幸 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内
Claims (1)
- 【請求項１】利得を等間隔に分割した利得可変ステップ
を持ち、かつ利得がＮ＋１番目に大きな第Ｎ＋１番の単
位等化器の利得可変ステップは利得がＮ番目に大きな第
Ｎ番の単位等化器の一利得可変ステップ幅を等間隔に分
割したものである単位等化器を複数縦属に接続し、利得
の大きな単位等化器から順次、等化出力信号のピーク振
幅が所望の振幅以下になる迄最大利得ステップからステ
ップダウンし利得を更新するディジタル制御形ＡＧＣ等
化器において、 一番利得の大きい単位等化器を除く各単位等化器の総合
利得を増加し、該単位等化器所有の前記利得可変ステッ
プの上に、その単位等化器の利得可変ステップ幅と可変
ステップ幅が等しいＭステップ分の利得可変ステップか
らなるガードステップを設け、 各単位等化器の利得更新開始時には、ガードステップを
含めた最大利得可変ステップに、該単位等化器の利得を
初期設定し、該単位等化器より利得可変ステップ幅が小
さい単位等化器はガードステップを除いた最大利得可変
ステップに利得を初期設定して利得を更新し、利得更新
終了時該単位等化器の利得可変ステップが前記ガードス
テップに含まれるか否かを判定し含まれる場合は該単位
等化器より一段前の単位等化器の利得可変ステップを一
段上げ該単位等化器の利得更新を再度行い、含まれない
場合は次段の単位等化器の利得更新に移行するようにし
たことを特徴とするディジタル制御形ＡＧＣ等化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271184A JPH0614623B2 (ja) | 1984-03-06 | 1984-03-06 | ディジタル制御形ａｇｃ等化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271184A JPH0614623B2 (ja) | 1984-03-06 | 1984-03-06 | ディジタル制御形ａｇｃ等化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60186131A JPS60186131A (ja) | 1985-09-21 |
| JPH0614623B2 true JPH0614623B2 (ja) | 1994-02-23 |
Family
ID=12643652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271184A Expired - Lifetime JPH0614623B2 (ja) | 1984-03-06 | 1984-03-06 | ディジタル制御形ａｇｃ等化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614623B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2012147138A1 (ja) * | 2011-04-26 | 2012-11-01 | パナソニック株式会社 | 受信機 |
| JP6452928B2 (ja) * | 2013-07-03 | 2019-01-16 | 日本電波工業株式会社 | 自動利得制御装置 |
-
1984
- 1984-03-06 JP JP4271184A patent/JPH0614623B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60186131A (ja) | 1985-09-21 |
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