JP6452928B2

JP6452928B2 - 自動利得制御装置

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Publication number: JP6452928B2
Application number: JP2013139717A
Authority: JP
Inventors: 直人井内
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2013-07-03
Filing date: 2013-07-03
Publication date: 2019-01-16
Anticipated expiration: 2033-07-03
Also published as: JP2015015532A

Description

本発明は、周波数信号の出力レベルを自動的に調整する自動利得制御装置に関する。

無線通信の基地局などに設けられている受信設備には、受信した周波数信号（受信信号）の信号レベルの変動（フェージング）の影響を低減するための自動利得制御装置（Auto Gain Control device、以下「ＡＧＣ装置」という）を備えているものがある。

ＡＧＣ装置は、受信信号の信号レベルを検出し、この検出結果と目標の信号レベル（目標レベル）とを比較して、これらのレベルが揃うように可変利得増幅器（Variable Gain Amplifier、以下「ＶＧＡ」という）や可変アッテネータの出力レベルを調整する制御を行う。
一般に、ＡＧＣ装置は、その出力信号の信号レベル（出力レベル）が固定されており、例えば試験や実運用中に出力レベル調整を安定して行うため、出力レベルを変更できるように構成されたＡＧＣ装置はあまり知られていない。

ここで特許文献１には、ＣＤＭＡ（Code Division Multiple Access）通信装置にて受信された受信信号のレベルを調整するにあたり、アナログ／ディジタル変換部への入力位置と、このアナログ／ディジタル変換部から出力されたディジタル信号のから所望の周波数帯域の信号を抽出するディジタルフィルタの出力位置とに各々自動利得制御回路（ＡＧＣ回路）を設けた例が記載されている。

特開２０００−２５２８６８号公報（請求項１、段落００４１、００４８、図１）

引用文献１に係る通信装置は、受信信号の信号レベルの変動、及び受信信号に含まれる雑音レベルの変動に応じて２つのＡＧＣ回路を使い分けることにより、復調部へ入力される入力信号の信号レベルを所定の範囲に保っている。
しかしながら引用文献１には、ＡＧＣ装置の出力レベルを変更する技術に関する何らの記載もない。

本発明はこのような事情の下になされたものであり、その目的は、入力信号の信号レベルの変動に対応しつつ、出力信号の信号レベルを変更することが可能な自動利得制御装置を提供することにある。

本発明に係る自動利得制御装置は、入力された信号の出力レベルを調整する第１の利得調整部と、
前記第１の利得調整部の出力レベルを検出する第１のレベル検出部と、
前記第１のレベル検出部にて検出された前記出力レベルと、予め設定された第１の目標レベルとの比較結果に基づいて、前記第１の利得調整部の利得を変更する第１の利得変更部と、を備えた第１の自動利得制御部と、
前記第１の利得調整部により出力レベルが調整された信号が入力され、その出力レベルを調整すると共に、当該第１の利得調整部よりも利得の調整可能範囲が小さい第２の利得調整部と、
前記第２の利得調整部の出力レベルを検出する第２のレベル検出部と、
前記第２のレベル検出部にて検出された前記出力レベルと、第２の目標レベルとの比較結果に基づいて、前記第２の利得調整部の利得を変更する第２の利得変更部と、
前記第２の利得変更部による信号の出力レベルの調整が行われている期間中に、当該第２の利得変更部に対し、予め設定された可変範囲内にて前記第２の目標レベルの変更を行う目標変更部と、を備えた第２の自動利得制御部と、を備え、
前記第１の利得調整部は、単位時間当たりの利得調整幅が、前記第２の利得調整部における単位時間当たりの利得調整幅よりも大きいことと、
前記第１の目標レベルは、前記可変範囲内の値に設定されていることと、を特徴とする。

前記自動利得制御装置は、下記の特徴を備えていてもよい。
（ａ）前記第１の目標レベルは、前記可変範囲内の中央値に設定されていること。
（ｂ）前記第１の利得調整部は、互いに利得の調整可能範囲が揃った複数の利得調整機構を直列に接続して構成されていること。

本発明は、入力信号のレベル変動に応じ、第１の目標レベルとの比較結果に基づいてその出力レベルを調整する第１の自動利得制御部と、この第１の自動利得制御部にて出力レベルが調整された後の信号のレベルと第２の目標レベルとの比較結果に基づき、出力レベルを調整する第２の自動利得制御部とを備えている。第１の自動利得制御部は、利得の調整幅が第２の利得制御部よりも大きいので、入力信号のレベルの大きな変動に対応して出力レベルの調整が可能である。一方、第１の自動利得制御部に比較して利得の調整幅が小さい第２の自動利得制御部は、外部から第２の目標レベルの変更を受け付ける目標変更部を備えているので、自動利得制御装置から出力される出力信号の信号レベルの変更を安定した状態で実行することができる。

本発明の実施の形態に係るＡＧＣ装置を備える受信設備のブロック図である。前記ＡＧＣ装置のブロック図である。前記ＡＧＣ装置に設けられている第１のＡＧＣ部の構成例である。前記ＡＧＣ装置に設けられている第２のＡＧＣ部の構成例である。前記ＡＧＣ装置に入力される入力信号の信号レベルが変化したときの各ＡＧＣ部からの出力信号の信号レベルの応答を示す説明図である。

図１は、本発明の実施の形態に係るＡＧＣ装置１を備えた受信設備の構成例を示している。アンテナ８１にて受信された受信信号は、バンドパスフィルタ（以下、「ＢＰＦ」という）１、ＢＰＦ２や増幅器（以下、「ＡＭＰ」という）１を経て所望の帯域の信号が取り出された後、発振部８３から出力された周波数信号を用いてミキサ８２にて周波数変換される。周波数変換後の受信信号はＢＰＦ３にて不要な周波数が取り除かれ、ＡＭＰ２にて増幅された後、ＡＧＣ装置１を経て信号処理部８４に入力され、復調される。

ＡＧＣ装置１は、信号処理部８４に入力される前の受信信号の信号レベルを検出して目標レベルと比較し、この比較結果に基づいてＡＧＣ装置１から出力される出力信号の信号レベルの調整を行う。本例のＡＧＣ装置１は、出力信号の信号レベルが目標レベルと揃うように信号レベルの調整を行い、且つ、この目標レベルを変更することができる。

図２に示したブロック図を参考に、上記の機能を備えたＡＧＣ装置１の構成について説明する。ＡＧＣ装置１は、入力信号のレベル（入力レベル）の変動応じて、所定の目標レベルに基づき、出力信号のレベルを調整する第１のＡＧＣ部２と、外部から目標レベルの変更を受け付け可能に構成され、変更後の目標レベルに基づいて、第１のＡＧＣ部２にて出力レベルが調整された後の信号の出力レベルを再調整する第２のＡＧＣ部３と、を備えている。以下、ＡＧＣ装置１、第１のＡＧＣ部２における目標レベルを各々第１の目標レベル、第２の目標レベルという。

第１のＡＧＣ部２は、フェージングにより例えば７０ｄＢの範囲で入力レベルが変動する可能性のある信号が入力されたとき、予め設定された第１の目標レベルと揃うように出力レベルの調整を行う。第１のＡＧＣ部２は、入力信号の出力レベルの調整を実行するＶＧＡ２１Ａ〜２１Ｃと、最終段のＶＧＡ２１Ｃから出力された出力信号の出力レベルを検出する第１のレベル検出部２２と、第１のレベル検出部２２にて検出した出力レベルと第１の目標レベルとを比較して、そのレベル差に基づいてＶＧＡ２１Ａ〜２１Ｃの利得を変更する第１の利得変更部２３と、を備えている。

図３を参照しながら第１のＡＧＣ部２の構成例について述べると、本例のＶＧＡ２１Ａ〜２１Ｃは、互いに利得の調整可能範囲が揃っており、これらのＶＧＡ２１Ａ〜２１Ｃを直列に接続することにより第１の利得調整部が構成されている。この第１の利得調整部（３個のＶＧＡ２１Ａ〜２１Ｃの直列回路）は、入力レベルが７０ｄＢの範囲で変動する可能性のある入力信号が入力された場合であっても、最終段のＶＧＡ２１Ｃから出力される信号の出力レベルが第１の目標レベルと揃うように利得調整を実行する。また、第１の利得調整部を構成する各ＶＧＡ２１Ａ、ＶＧＡ２１Ｂ、ＶＧＡ２１Ｃは、本例における利得調整機構に相当する。

最終段のＶＧＡ２１Ｃの出力ラインには、第２のＡＧＣ部３へ入力される前の出力信号をサンプリングし、その出力レベルを検出するための第１のレベル検出部２２が接続されている。第１のレベル検出部２２は、ダイオード４１の前後に、インダクタ４２と抵抗４３及びコンデンサ４４とを並列に接続し、これらの素子４１、４２、４３の他端側を接地した検波回路として構成され、ＶＧＡ２１Ｃから出力された信号の振幅レベルに対応する直流電圧を出力する。なお、検波回路の構成は、図４に示した例に限定されるものではなく、例えばオペアンプを用いるタイプのものや検波用の専用ＩＣ（例えばログアンプ）であってもよい。

第１のレベル検出部２２から出力された直流電圧は、Ａ／Ｄ変換部２５１にてディジタル値に変換され、第１の利得変更部２３に入力される。第１の利得変更部２３は、例えばマイクロコントローラから構成され、第１のレベル検出部２２から取得した出力レベルと、第１の目標レベルとの比較を行うレベル比較部２３１と、レジスタなどの記憶部からなり、第１の目標レベルに対応するディジタル値を記憶するレベル記憶部２３３と、レベル比較部２３１による出力レベルと第１の目標レベルとの比較結果に基づいて、ＶＧＡ２１Ａ〜２１Ｃの利得の変更量に対応するディジタル値を出力する利得算出部２３２と、を備えている。

レベル比較部２３１は、ＶＧＡ２１Ｃの出力信号の出力レベルと第１の目標レベルとの差分値に対応する値の演算を行う。
レベル記憶部２３３は、第１のＡＧＣ部２の設計時などに設定された第１の目標レベルが記憶されている。例えば第１の目標レベルは、後段の第２のＡＧＣ部３における第２の目標レベルの可変範囲の中央値に相当する値が設定されている。

利得算出部２３２は、レベル比較部２３１にて得られた差分値を解消する（差分値がゼロとなる）方向にＶＧＡ２１Ａ〜２１Ｃの利得を変更するための制御電圧に対応するディジタル値（以下、「変更値」という）の演算を行う。例えば利得算出部２３２は、前記差分値を解消するのに必要な変更量を３個のＶＧＡ２１Ａ〜２１Ｃに平均して分配するように変更値を算出する。具体例を挙げると、ＶＧＡ２１Ａ〜２１Ｃ全体で＋１２ｄＢだけ利得を増加させる必要がある場合には、各ＶＧＡ２１Ａ〜２１Ｃにて＋４ｄＢずつ利得を増加させるように変更値が決定される。ここで前記差分値が予め設定された範囲を超えている場合には、利得算出部２３２は予め設定された変更値（例えば第１の利得変更部２３から出力可能な変更値の最大値）を出力するように構成してもよい。

またレベル比較部２３１、利得算出部２３２は、フェージングの発生などによる入力レベルの変動を短時間で静定するために、例えばサブミリ秒〜数ミリ秒程度の比較的短い間隔で差分値や変更値の算出を実行する。

利得算出部２３２にて算出された変更値は、第１の利得変更部２３から出力され、Ｄ／Ａ変換部２５２にて直流電圧に変換された後、ＶＧＡ２１Ａ〜２１Ｃに供給される。
こうしてＶＧＡ２１Ｃの出力レベルと第１の目標レベルとを比較した結果が各ＶＧＡ２１Ａ〜２１Ｃへとフィードバックされ、これらのレベルが揃うようにＶＧＡ２１Ａ〜２１Ｃの利得が調整される。

次いで図４を参照しながら第２のＡＧＣ部３の構成例について説明する。図３を用いて説明したものと共通の構成要素には、図３と共通の符号を付してある。
第２のＡＧＣ部３は、第１のＡＧＣ部２にて出力レベルが調整された信号が入力され、その出力レベルの再調整を行う役割を果たす。第２のＡＧＣ部３は、入力信号の出力レベルの調整を実行するＶＧＡ３１と、ＶＧＡ３１から出力された出力信号の出力レベルを検出する第２のレベル検出部３２と、第２のレベル検出部３２にて検出した出力レベルと第２の目標レベルとを比較して、そのレベル差に基づいてＶＧＡ３１の利得を変更する第２の利得変更部３３と、を備えている。

ＶＧＡ３１は第２の利得調整部に相当し、第１のＡＧＣ部２にて出力レベルが調整された信号の出力レベルの再調整を実行する。本例のＶＧＡ３１は、第１の目標レベルと揃うように出力レベルが調整された信号に対して、その出力レベルを「第１の目標レベル±５ｄＢ」の範囲で再調整する。即ち、第１の目標レベルに変更量を加算した値が第２のＡＧＣ部３における第２の目標レベルとなっている。

第２のＡＧＣ部３においては、第２の利得調整部（ＶＧＡ３１）における出力レベルの調整可能範囲（±５ｄＢ）が、第１の利得調整部（ＶＧＡ２１Ａ〜２１Ｃ）における出力レベルの調整可能範囲よりも小さいため、本例では１個のＶＧＡ３１にて出力レベルの調整を実行する。
第１の利得調整部（ＶＧＡ２１Ａ〜２１Ｃ）と第２の利得調整部（ＶＧＡ３１）との利得の可能範囲の配分ＡＧＣ装置１の設計によっても変化するが、例えば入力信号のレベル変動を吸収する第１の利得調整部が−２０〜５０ｄＢの範囲、出力レベルの変更を行う第２の利得調整部が７〜１７ｄＢの範囲であり、且つ、第２の利得調整部の調整可能範囲が第１の利得調整部の調整可能範囲よりも小さくなるように設定される。

最終段のＶＧＡ３１の出力ラインには、後段の信号処理部８４へ入力される前の出力信号をサンプリングし、その出力レベルを検出するための第２のレベル検出部３２が接続されている。本例において第２のレベル検出部３２は、図３を用いて説明した第１のＡＧＣ部２の第１のレベル検出部２２と共通の構成を備えた検波回路として構成されているので、再度の説明を省略する。なお、検波回路の構成は、例えばオペアンプや検波用の専用ＩＣ（例えばログアンプ）を用いるタイプのものであってもよい点は、第１のＡＧＣ部２の場合と同様である。

第２のレベル検出部３２から出力された直流電圧は、Ａ／Ｄ変換部３５１にてディジタル値に変換され、第２の利得変更部３３に入力される。第２の利得変更部３３は、例えばマイクロコントローラから構成され、第２のレベル検出部３２から取得した出力レベルと、第２の目標レベルとの比較を行うレベル比較部３３１と、第２の目標レベルとの比較結果に基づいて、ＶＧＡ３１の変更値を出力する利得算出部３３２と、を備えている。

レベル比較部３３１は、ＶＧＡ３１の出力信号の出力レベルと第２の目標レベルとの差分値に対応する値の演算を行い、利得算出部３３２はレベル比較部３３１にて得られた差分値を解消する（差分値がゼロとなる）方向にＶＧＡ３１の利得を変更する変更値の演算を行う点は、既述の第１の利得変更部２３におけるレベル比較部２３１、利得算出部２３２と共通している。
但し、第２のＡＧＣ部３は１個のＶＧＡ３１にて利得調整を行うので、例えば＋２ｄＢだけ利得を増加させる必要がある場合には、利得算出部３３２は当該増加量に応じた変更値の算出を行う点が第１のＡＧＣ部２の利得算出部２３２と異なっている。

さらに、第２の利得変更部３３は、予め設定された第１の目標レベルを記憶するレベル記憶部２３３に替えて、外部から第２の目標レベルの変更を受け付ける機能を備えている点が、既述の第１の利得変更部２３と異なる。具体例を挙げると、第２の利得変更部３３は可変抵抗３４を介して制御電圧Ｖｃを印加する直流電源と接続されており、可変抵抗３４の抵抗を変化させて制御電圧を変化させることにより第２の目標レベルの変更を行うことができる。

例えば可変抵抗３４の抵抗値の可変範囲は、第２の目標レベルの可変範囲（既述の±５ｄＢ）に対応しており、可変抵抗３４の抵抗値を変化させて得られた制御電圧をＡ／Ｄ変換部３５２にて変換して得られたディジタル値が第２の利得変更部３３に入力される。レベル比較部３３１は、この第２の目標レベルに対応する値と第２のレベル検出部３２から取得したＶＧＡ３１の出力レベルに対応する値とを比較して差分値を得る。なお、第２の利得変更部３３の内部に第１の目標レベルに対応する値を予め記憶しておき、外部からその目標レベルの変更量の入力を受け付けて、これらを加算して第２の目標レベルを算出する構成としてもよい。
可変抵抗３４やＡ／Ｄ変換部３５２は、本例の目標変更部に相当する。

またレベル比較部３３１、利得算出部３３２は、第１のＡＧＣ部２のレベル比較部２３１、利得算出部２３２よりも長い間隔、例えば１０〜１００ミリ秒程度の間隔で差分値や変更値の算出を行う。第２のＡＧＣ部３は、第１のＡＧＣ部２にて予め出力レベルが調整された信号の出力レベルの再調整を行い、且つ、その調整可能範囲（±５ｄＢ）は、第１のＡＧＣ部２の調整可能範囲（±数十ｄＢ）よりも小さいので、演算の実行頻度が低くても速やかに出力レベルの再調整を行うことができる。

利得算出部３３２にて算出された変更値は、第２の利得変更部３３から出力され、Ｄ／Ａ変換部３５３にて直流電圧に変換された後、ＶＧＡ３１に供給される。
こうしてＶＧＡ３１の出力レベルと第２の目標レベルとを比較した結果がＶＧＡ３１へとフィードバックされ、これらのレベルが揃うようにＶＧＡ３１の利得が調整される。

以上に説明した構成を備えたＡＧＣ装置１の作用について図５（ａ）〜（ｃ）のタイムチャートを参照しながら説明する。図５（ａ）はＡＧＣ装置１への入力レベルの経時変化を示し、図５（ｂ）、（ｃ）は各々第１のＡＧＣ部２、第２のＡＧＣ部３からの出力レベルの経時変化を示している。なお、第２のＡＧＣ部３の出力レベルはＡＧＣ装置１全体の出力レベルに相当する。また図５（ｃ）には、第１のＡＧＣ部２からの出力レベルを破線にて併記し、第２の目標レベルの変更範囲を一点鎖線にて併記してある。

図５（ａ）〜（ｃ）に示すように、一定の入力レベルを持つ入力信号がＡＧＣ装置１に入力され、第１のＡＧＣ部２、第２のＡＧＣ部３からは各々第１の目標レベル（Ｌ_１）、第２の目標レベル（Ｌ_２：第１の目標レベルよりも高い値に設定されている）に出力レベルが調整された信号が出力されている理想的な状態を考える。

この状態において時刻ｔ_１にて入力レベルがステップ状に低下したとする。このとき、第１のＡＧＣ部２の出力レベルは入力レベルの変化に合わせて一旦、低下する。このレベル変化は、第１のレベル検出部２２にて検出され、第１の利得変更部２３は、第１の目標レベルとの差分値を解消するようにＶＧＡ２１Ａ〜２１Ｃの利得を変更する（本例の場合は利得を増大させる方向に調整が行われる）。この結果、第１のＡＧＣ部２の出力レベルは次第に上昇し、時刻ｔ_２にて第１の目標レベルと揃った値にほぼ収束する。

一方、第１のＡＧＣ部２から出力された信号が入力される第２のＡＧＣ部３においても第１のＡＧＣ部２の出力レベルの変化に伴って第２のＡＧＣ部３の出力レベルが低下する。そして、前段の第１のＡＧＣ部２における出力レベルの回復、及び第２のＡＧＣ部３内の第２のレベル検出部３２、第２の利得変更部３３の作用によって、第２の目標レベルとの差分値を解消するようにＶＧＡ３１の利得が変更される（第２のＡＧＣ部３においてもＶＧＡ３１の利得を増大させる方向に調整が行われる）。

ここで既述のように第２のＡＧＣ部３が出力レベルの調整を実行する時間間隔（本例では１０〜１００ミリ秒）は第１のＡＧＣ部２が出力レベルの調整を実行する時間間隔（サブミリ秒〜数ミリ秒）よりも長い。このため、第２のＡＧＣ部３は単位時間当たりの利得調整幅が第１のＡＧＣ部２よりも小さく（即ち、第１のＡＧＣ部２は単位時間当たりの利得調整幅が第２のＡＧＣ部３よりも大きい）、また、第２の目標レベルは第１の目標レベルよりも高い値に設定されているので、第２のＡＧＣ部３の出力レベルは、第１のＡＧＣ部２の出力レベルが収束する時刻ｔ_２よりも後の、時刻ｔ_３にて第２の目標レベルにほぼ収束する。

このように、変動幅が大きくなるおそれのある外部からの入力レベルの変動に対しては第１のＡＧＣ部２を高速で作動させて迅速なレベル調整を実行する。一方、信号処理部８４へと信号を出力する第２のＡＧＣ部３においては、比較的ゆっくりであっても確実に出力レベルの調整を行うことにより、安定したレベル調整を実行できる。

その後、入力レベルが変化しない場合であっても、時刻ｔ_４にて可変抵抗３４を調整し、第２の目標レベルをＬ_２からＬ_２’に低下させると、第２のレベル検出部３２、第２の利得変更部３３の作用により出力レベルが調整され、その後Ｌ_２’の出力レベルを持つ信号が信号処理部８４へ向けて出力されることになる。

本実施の形態に係るＡＧＣ装置１によれば以下の効果がある。入力レベルの変動に応じ、第１の目標レベルとの比較結果に基づいて出力レベルを調整する第１のＡＧＣ部２（第１の自動利得制御部）と、この第１のＡＧＣ部２にて出力レベルが調整された後の信号のレベルと第２の目標レベルとの比較結果に基づき、出力レベルを調整する第２のＡＧＣ部３（第２の自動利得制御部）とを備えている。第１のＡＧＣ部２は、利得の調整幅が第２のＡＧＣ部３よりも大きいので、入力信号のレベルの大きな変動に対応して出力レベルの調整が可能である。一方、第１のＡＧＣ部２に比較して利得の調整幅が小さい第２のＡＧＣ部３は、外部から第２の目標レベルの変更を受け付ける機構（可変抵抗３４やＡ／Ｄ変換部３５２；目標変更部）を備えているので、ＡＧＣ装置１から出力される出力信号の信号レベルの変更を安定した状態で実行することができる。

ここで第１のＡＧＣ部２における第１の利得調整部は、複数のＶＧＡ２１Ａ〜２１Ｃ（利得調整機構）を直列に接続して構成する場合に限らず、必要とされる範囲の利得を調整することが可能な１個のＶＧＡを用いてもよい。また、第１、第２の利得調整部は、ＶＧＡ２１Ａ〜２１Ｃ、３１を用いて構成する場合に限られるものではなく、例えば可変アッテネータを用いてこれらの利得調整部を構成してもよい。

また、第１のＡＧＣ部２の単位時間当たりの利得の調整幅（利得の調整速度）が第２のＡＧＣ部３の利得の調整速度よりも大きいことは必須の要件ではない。第１のＡＧＣ部２の利得調整速度が入力信号のレベルの変動に対応可能な速度であり、また、第２のＡＧＣ部３の利得調整速度がＡＧＣ装置から出力される信号のレベルを安定して変更することができる速度であれば、第２のＡＧＣ部３の方が第１のＡＧＣ部２よりも高速で利得を調整することが可能であってもよい。

この他、本例ではマイクロコントローラを用いて第１、第２の利得変更部２３、３３を構成した例を示したが、差動増幅器と直流増幅器などを組み合わせた回路によりこれらの利得変更部２３、３３を構成してもよい。
そして、ＡＧＣ装置１は第１のＡＧＣ部２と第２のＡＧＣ部３とを直接、接続することにより構成する場合に限らず、第１の利得調整部の出力側（図２の例では最終段のＶＧＡ２１Ｃの出力側）と第２の利得調整部（同図のＶＧＡ３１）の入力側との間にフィルタや固定の増幅器を設けてもよい。

１ＡＧＣ装置
２第１のＡＧＣ部
２１Ａ〜２１Ｃ
ＶＧＡ
２２第１のレベル検出部
２３第１の利得変更部
３第２のＡＧＣ部
３１ＶＧＡ
３２第１のレベル検出部
３３第２の利得変更部
３４可変抵抗

Claims

入力された信号の出力レベルを調整する第１の利得調整部と、
前記第１の利得調整部の出力レベルを検出する第１のレベル検出部と、
前記第１のレベル検出部にて検出された前記出力レベルと、予め設定された第１の目標レベルとの比較結果に基づいて、前記第１の利得調整部の利得を変更する第１の利得変更部と、を備えた第１の自動利得制御部と、
前記第１の利得調整部により出力レベルが調整された信号が入力され、その出力レベルを調整すると共に、当該第１の利得調整部よりも利得の調整可能範囲が小さい第２の利得調整部と、
前記第２の利得調整部の出力レベルを検出する第２のレベル検出部と、
前記第２のレベル検出部にて検出された前記出力レベルと、第２の目標レベルとの比較結果に基づいて、前記第２の利得調整部の利得を変更する第２の利得変更部と、
前記第２の利得変更部による信号の出力レベルの調整が行われている期間中に、当該第２の利得変更部に対し、予め設定された可変範囲内にて前記第２の目標レベルの変更を行う目標変更部と、を備えた第２の自動利得制御部と、を備え、
前記第１の利得調整部は、単位時間当たりの利得調整幅が、前記第２の利得調整部における単位時間当たりの利得調整幅よりも大きいことと、
前記第１の目標レベルは、前記可変範囲内の値に設定されていることと、を特徴とする自動利得制御装置。
前記第１の目標レベルは、前記可変範囲内の中央値に設定されていることを特徴とする請求項１に記載の自動利得制御装置。
前記第１の利得調整部は、互いに利得の調整可能範囲が揃った複数の利得調整機構を直列に接続して構成されていることを特徴とする請求項１または２に記載の自動利得制御装置。