KR20080097432A - 탄화규소 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 절연막(20)과 탄화규소층(11)과의 계면 영역에 있어서의 계면 준위 밀도가 작은 탄화규소 반도체 장치의 제조 방법을 제공한다. 4H-SiC 기판(10) 상에 에피택셜 성장층(11)을 성장시킨 후, 이온 주입을 행하여, 이온 주입층인 p웰 영역(12), 소스 영역(13), P+ 컨택트 영역(15)을 형성한다. 그 후, 열산화 또는 CVD에 의해, p웰 영역(12), 소스 영역(13), P+ 컨택트 영역(15) 상에, 실리콘 산화막으로 이루어지는 게이트 절연막(20)을 형성한다. 그리고, 산소 및 질소 중 적어도 어느 한쪽을 포함하는 가스인, N2O를 포함하는 가스를 이용하여 플라즈마를 발생시켜, 게이트 절연막(20)을 플라즈마에 노출시킨다.

Description

탄화규소 반도체 장치의 제조 방법{METHOD OF MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 계면 준위 밀도가 낮은 게이트 절연막을 갖는 MOSFET 등의 탄화규소 반도체 장치의 제조 방법에 관한 것이다.
규소(Si)와 탄소(C)가 1:1의 성분비로 결합하여 이루어지는 탄화규소 기판(SiC 기판)을 이용하여 형성되는 트랜지스터, 다이오드 등의 반도체 장치는, 파워 디바이스로서의 실용화가 기대되고 있다. 탄화규소는 와이드 밴드갭 반도체이기 때문에, 절연 파괴 전계가 실리콘보다도 1자릿수 높으므로, pn 접합부나 쇼트키 접합부에서의 공핍층을 얇게 하여도 높은 역내압을 유지할 수 있다. 그래서, 탄화규소 기판을 이용하면, 디바이스의 두께를 얇고, 도핑 농도를 높일 수 있기 때문에, 온저항이 낮고, 고내압, 저손실의 파워 디바이스의 실현이 기대되고 있다. 여기서, 탄화규소 기판에는, 탄화규소 결정 또는 탄화규소와는 다른 재료로 이루어지는 기판 상에, 탄화규소 결정층을 에피택셜 성장시킨 것 모두를 포함하는 것으로 한다.
그런데, 탄화규소 기판을 이용한 MOSFET(Metal Oxide Semiconductor Field Effect Transistor: 금속-산화물-반도체 전계 효과 트랜지스터)는 실리콘 기판을 이용한 MOSFET에 비해, 게이트 절연막인 실리콘 산화막의 특성이 좋지 않다고 하는 단점이 있다. 본래, 탄화규소 기판 상의 열산화막에는 탄소가 많이 잔류하기 때문에, C-C 결합이나 미결합수(댕글링 결합(dangling bond))가 존재하는 결과, 탄화규소층의 열산화막과의 계면 영역에서의 계면 준위 밀도가 높기 때문이다.
상기의 점에 관해, 예컨대 일본 특허 공표 제2004-511101호 공보(특허 문헌 1)에서는, 일산화이질소(N2O) 중에서 탄화규소층을 산화하는 것, N2O 분위기 내에서 상기 탄화규소층 상의 산화물 층을 어닐링함으로써, 산화물 층과 탄화규소층 사이의 계면 영역에서의 계면 준위 밀도의 저감을 도모하고 있다.
[특허 문헌 1] 일본 특허 공표 제2004-511101호 공보
(발명의 개시)
(발명이 해결하고자 하는 과제)
특허 문헌 1에 따르면, N2O 중에서의 어닐링에 의해 열분해하여 발생하는 일산화질소(NO)가, 산화막(산화물층)과 반도체층과의 계면 영역에 존재하는 Si, C의 미결합수를 불활성화하기 때문에, 전자의 트랩이 되는 계면 준위가 저감되어, 캐리어 이동도(mobility)가 향상하는 것이 된다. 그러나, 특허 문헌 1의 기술은, N2O와 SiC를 1100℃ 이상의 온도로 반응시킬 필요가 있으므로, 어닐링로의 승온, 강온에 시간이 필요하고 작업 처리량이 좋지 않은 것, 웨이퍼 내부 온도의 균일성을 유지하는 것이 어렵다는 등의 문제점이 있다.
본 발명의 목적은, 높은 작업 처리량에 의해 계면 준위 밀도가 작은 탄화규소 반도체 장치의 제조 방법을 제공하는 것에 있다.
(과제를 해결하기 위한 수단)
본 발명의 탄화규소 반도체 장치의 제조 방법은, 기판 상에 형성된 탄화규소층 상에, 게이트 절연막이 되는 산화막을 형성하는 산화막 형성 공정과, 산화막 형성 공정 후에, 상기 산화막을, 질소 원소(N) 및 산소 원소(O) 중 적어도 어느 하나를 포함하는 가스를 이용하여 발생시킨 플라즈마에 노출하는 플라즈마 노출 공정을 포함하고 있다.
이 방법에 의해, N 원자에 의한 미결합수(댕글링 결합)의 불활성화나, O 원자에 의한 C-C 결합의 분단 등의 작용이 발생하기 때문에, 비교적 저온 처리에 의해 산화막과 탄화규소층 사이의 계면 영역의 계면 준위 밀도를 저감할 수 있다. 더구나, 어닐링 처리에 비해 플라즈마 노출 공정에서는 웨이퍼 내의 플라즈마 처리의 균일성이 높기 때문에, 계면 준위 밀도의 변동도 작아진다. 따라서, MOSFET 등의 채널 이동도의 향상이나 누설 전류의 저감에 부가하여, MOSFET 등의 임계치 전압의 변동도 작아진다. 또한, 플라즈마 노출 공정은 비교적 저온으로 행할 수 있기 때문에, 작업 처리량도 높게 된다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 플라즈마 노출 공정에서는, 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스로서, 질소 분자(N2)를 포함하는 가스, 산소 분자(O2)를 포함하는 가스 및 오존(O3)을 포함하는 가스로부터 선택되는 적어도 하나의 가스를 이용하는 것이 바람직하다. 또한, 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스로서, 질소 원소 및 산소 원소를 포함하는 가스를 이용하는 것이 바람직하다. 또한, 질소 원소 및 산소 원소를 포함하는 가스로서, 일산화이질소(N2O)를 포함하는 가스 및 질소 산화물(NOx)을 포함하는 가스로부터 선택되는 적어도 하나의 가스를 이용하는 것이 바람직하다.
상기 탄화규소 반도체 장치의 제조 방법에 있어서, 산화막 형성 공정에서는, 탄화규소층을, 적어도 산소 원소를 포함하는 분위기 내에서 가열함으로써, 산화막으로서 실리콘 산화막을 형성하는 것이 바람직하다. 게이트 절연막을 형성할 때에는, 탄화규소층을, 적어도 산소 원소를 포함하는 분위기 내에서 고온으로 가열하는 열산화를 행하여, 실리콘 산화막을 형성함으로써, 하지의 탄화규소층의 결정 상태에 관한 정보가 실리콘 산화막에 이어지기 때문에, 하지와의 친화성이 좋은 게이트 절연막을 얻을 수 있다. 그 경우, 열산화 처리의 온도는, 1250℃ 이상 1400℃ 이하인 것이 바람직하다.
산화막 형성 공정에서는, 화학 기상 성장법(CVD: Chemical Vapor Deposition)에 의해, 산화막을 형성하는 것이 바람직하다. 게이트 절연막을 형성할 때에는, CVD법에 의해 산화막을 형성함으로써, 하지의 탄화규소층과의 사이의 계면 영역에서의 계면 준위 밀도가 비교적 작은 게이트 절연막을 얻을 수 있다.
산화막 형성 공정 전에, 탄화규소층을 화학 기계 연마(Chemical Mechanical Planarization: CMP)법에 의해 연마하는 공정을 더 포함하는 것이 바람직하다. 게이트 절연막을 형성하기 전에, 탄화규소층을 CMP법에 의해 연마함으로써, 계면 준위 밀도의 분포가 균일화되어, 임계치 전압의 변동이 작은 탄화규소 반도체 장치를 얻을 수 있다.
(발명의 효과)
본 발명의 탄화규소 반도체 장치의 제조 방법에 의해, 게이트 절연막과 탄화규소층의 계면 영역에서의 계면 준위 밀도가 작은 탄화규소 반도체 장치를 얻을 수 있다.
도 1은 실시형태에 있어서의 MOSFET의 제조 공정을 도시하는 단면도이다.
도 2는 실시형태에 있어서의 MOSFET의 제조 공정을 도시하는 단면도이다.
도 3은 실시형태에 있어서의 MOSFET의 제조 공정을 도시하는 단면도이다.
도 4는 실시형태에 있어서의 MOSFET의 제조 공정을 도시하는 단면도이다.
도 5는 실시형태에 있어서의 MOSFET의 제조 공정을 도시하는 단면도이다.
도 6은 실시형태에 있어서의 MOSFET의 제조 공정을 도시하는 단면도이다.
도 7은 실시형태에 있어서 이용한 플라즈마 장치의 구조를 개략적으로 도시하는 사시도이다.
도 8은 플라즈마 처리의 유무에 의한 채널 이동도의 게이트 전압 의존성의 차이를 도시하는 데이터이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 4H-SiC 기판 11: 에피택셜 성장층
12: p웰 영역 12a: 채널 영역
13: 소스 영역 15: p+ 컨택트 영역
17: 카본 캡 18: 희생 산화막
20: 게이트 절연막 21: 소스 전극
22: 게이트 전극 23: 드레인 전극
50: 플라즈마 장치 51: 챔버
52: 터널 53: 상부 전극
54: 하부 전극 61: 웨이퍼
62: 웨이퍼 대(台)
(실시형태)
도 1∼도 6은 실시형태에 있어서의 탄화규소 반도체 장치인 MOSFET의 제조 공정을 도시하는 단면도이다. 도 1∼도 6에는, 종형 MOSFET의 일부인 2개의 트렌지스터 셀밖에 표시되어 있지 않지만, 다수의 트렌지스터 셀이 집합하여 하나의 종형 MOSFET이 구성되어 있다.
도 1에 도시하는 공정에서, 예컨대, 저항률이 0.02 Ωcm, 두께가 400 ㎛로, [11-20] 방향으로 약 8° 오프시킨 (0001)면을 주요면으로 하는 n형의 4H(Hexagonal)-SiC(4는 1주기의 적층수) 기판(10)을 준비한다. 그리고, in-situ(그자리) 도핑을 수반하는 CVD 에피택셜 성장법을 이용하여, 4H-SiC 기판(10) 상에, 예컨대, 농도가 약 5× 1015 cm-3인 n형 도펀트를 포함하여, 두께가 약 10 ㎛인 에피 택셜 성장층(11)을 성장시킨다. 에피택셜 성장 직후에 있어서의 에피택셜 성장층(11)의 최외측 표면의 평균 표면 거칠기(Ra)는, 예컨대 약 0.2 nm∼0.3 nm이다. 또한, 본 명세서 중에 있어서는, 개별 방위를 [], 개별면을 ()로 각각 나타내고 있다.
다음으로, 도 2에 도시하는 공정에서, 이온 주입법을 이용하여, 에피택셜 성장층(11)의 표면부의 일부에, 예컨대, 농도 약 1× 1017 cm-3의 p형 도펀트를 포함하고, 두께(깊이)가 약 1.0 ㎛의 p웰 영역(12)을 형성한다. 또한, 이온 주입법을 이용하여, p웰 영역(12)의 표면부의 각 일부에, 예컨대 농도가 1× 1019 cm-3인 n형 도펀트를 포함하고, 두께(깊이)가 약 O.3 ㎛인 소스 영역(13)과, 예컨대 농도가 5× 1019 cm-3의 p형 도펀트를 포함하며, 두께(깊이)가 약 0.3 ㎛인 p+ 컨택트 영역(15)을 형성한다. 또한, 이온 주입 시의 4H-SiC 기판(10) 및 에피택셜 성장층(11)의 온도는, 예컨대, 모두 500℃이다. 그 후, 콜로이달 실리카를 주성분으로서 포함하는 연마액을 이용하여, CMP(화학 기계 연마)를 행하여, 기판의 표면부를, 예컨대 1 nm∼5 nm 정도 제거한다. CMP 직후에 있어서의 에피택셜 성장층(11)의 최외측 표면의 평균 표면 거칠기(Ra)는, 예컨대 약 0.1 nm∼0.5 nm이다. 또한, 도시하지 않았지만, 이 공정 후, 열산화법에 의해 기판 상에 희생 산화막을 형성한 후, 희생 산화막을 제거하고 나서, 다음 공정으로 진행하는 순서를 밟는 것이 일반적이다.
다음으로, 도 3에 도시하는 공정에서, 예컨대, 열산화법에 의해, 4H-SiC 기판(10) 상에, 두께가 약 50 nm인 실리콘 산화막으로 이루어지는 게이트 절연막(20) 을 형성한다. 이 때, 적어도 산소 원소(O)를 포함하는 분위기 내에서 고온으로 가열함으로써, 게이트 절연막(20)을 형성하는 것이 바람직하다. 산소 원소를 포함하는 가스로서, 예컨대 O2, O3, N2O 등을 이용할 수 있다. 산소 원소를 포함하는 분위기 내에서 가열함으로써, 스퍼터링법이나 CVD법으로 성막한 것보다 고품질인 산화막을 얻을 수 있다. 또한, 고온으로서, 1250℃ 이상 1400℃ 이하의 고온으로 행하는 것이 바람직하다. 1250℃ 이상의 고온으로 행함으로써, 게이트 절연막(20)과 에피택셜 성장층(11) 내의 각 층[특히 p웰 영역(12)] 사이의 계면에 있어서의 계면 준위 밀도를 저감할 수 있다. 1400℃ 이하의 고온으로 행함으로써, 에피택셜 성장층(11) 내의 각 층의 표면의 거칠기(roughness)를 억제할 수 있다. 또한, 산소 원소 및 질소 원소를 포함하는 분위기 내에서 열산화를 행하는 것에 의해서도, 게이트 절연막(20)과 에피택셜 성장층(11) 내의 각 층[특히 p웰 영역(12)] 사이의 계면에 있어서의 계면 준위 밀도를 저감할 수 있다. 이와 같이, 질소 원소 및 산소 원소를 포함하는 가스(예컨대 N2O, NO 등)을 이용함으로써, 산소 원소만의 산화에 비해, 이하의 작용 효과를 얻을 수 있다. 즉, 계면 준위의 기원인 잔류 카본이 질화되어, 패시베이션 기능이 생기기 때문에, 보다 낮은 계면 준위 밀도를 달성할 수 있다.
또한, 열산화법 대신에, 예컨대 CVD법(Chemical Vapor Deposition)을 이용하여도 좋다. CVD법에서는, 하지의 탄화규소층을 거의 변화시키지 않기 때문에, 하지의 탄화규소층과의 사이의 계면 영역에서의 계면 준위 밀도가 비교적 작은 게이트 절연막(20)을 얻을 수 있다. 따라서, 계면 준위 밀도의 저감 효과라는 점에 한하면, CVD법을 이용하는 쪽이 바람직하다.
다음으로, 도 4에 도시하는 공정에서, 배럴형의 플라즈마 장치를 이용하여, 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스를 이용하여 플라즈마를 발생시켜, 게이트 절연막(20)의 플라즈마 처리를 행한다(플라즈마 노출 공정). 플라즈마 노출 공정에서는, 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스로서, 예컨대, N2를 포함하는 가스, O2를 포함하는 가스 및 O3을 포함하는 가스로부터 선택되는 적어도 하나의 가스를 이용한다. 이에 따라, 에피택셜 성장층(11)내의 각 층과 산화막과의 계면에 잔류하는 카본을 패시베이션 혹은 제거(이탈)시킬 수 있다. 또한, 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스로서, 예컨대, 질소 원소 및 산소 원소를 포함하는 가스를 이용한다. 이것에 의해서도, 동일하게 에피택셜 성장층(11) 내의 각 층과 산화막과의 계면에 잔류하는 카본을 패시베이션 혹은 제거(이탈)시킬 수 있다. 또한, 질소 원소 및 산소 원소를 포함하는 가스로서, 예컨대, N2O를 포함하는 가스 및 NOx를 포함하는 가스로부터 선택되는 적어도 하나의 가스를 이용한다. 이것에 의해서도, 동일하게 에피택셜 성장층(11) 내의 각 층과 산화막과의 계면에 잔류하는 카본을 패시베이션 혹은 제거(이탈)시킬 수 있다. 또한, 질소 원소 및 산소 원소를 포함하는 가스를 이용하는 경우에는, 예컨대, 질소 원소 및 산소 원소의 분압(비율)을 1:1로 할 수 있다.
또한, 플라즈마 노출 공정에서는 질소 원소 및 산소 원소 중 적어도 어느 하 나를 포함하는 가스를 이용하여 플라즈마를 발생하면, 특별히 한정되지 않는다. 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스에, 예컨대, 수소 등을 더 포함하고 있어도 좋다.
도 7은 실시형태에 있어서 이용한 플라즈마 장치(50)의 구조를 개략적으로 도시하는 사시도이다. 플라즈마 장치(50)는 석영관 등으로 이루어지는 챔버(51)와, 챔버(51) 내에 설치된 알루미늄 메쉬관 등으로 이루어지는 터널(52)과, 챔버(51)의 천장부에 부착된 상부 전극(53)과, 챔버(51)의 바닥부에 부착된 하부 전극(54)을 구비하고 있다. 상부 전극(53)은 매칭 유닛(55)을 개재시켜 고주파 전원에 접속되어 있고, 하부 전극(54)은 접지에 접속되어 있다. 또한, 터널(52) 내에는, 웨이퍼대(62) 상에 세워진 복수매의 웨이퍼(61)가 배치된다.
본 실시형태에 있어서는, 예컨대, 챔버(51) 내에, 질소 가스에 의해서 N2O를 농도 10 체적％ 정도로 희석한 가스를 흘리면서, 전력 300 W, 주파수 13.56 MHz의 조건으로, 플라즈마를 발생시킨다. 예컨대, 챔버(51) 내의 온도는 약 100℃로, 플라즈마에 노출하는 시간은 약 60분이다.
다음으로, 도 5에 도시하는 공정에서, 게이트 절연막(20) 중 소스 영역(13)및 p+ 컨택트 영역(15)의 위쪽에 위치하는 부분을 개구한 후, 예컨대 리프트 오프법등을 이용하여, 게이트 절연막(20)을 개구한 영역 상에, 두께가 약 0.1 ㎛의 니켈(Ni)막으로 이루어지는 소스 전극(21)을 형성한다.
다음으로, 도 6에 도시하는 공정에서, 예컨대, 아르곤(Ar) 분위기 내, 975 ℃, 2분간의 조건으로 열처리를 행함으로써, 소스 전극(21) 및 드레인 전극(23)을 구성하는 Ni와 하지층[소스 영역(13), p+ 컨택트 영역(15) 및 4H-SiC 기판(10)]을 구성하는 탄화규소와의 접촉 상태를, 쇼트키 접촉에서 오믹 접촉(Ohmic contact)으로 변화시킨다. 그 후, 게이트 절연막(20) 상에 소스 전극(21)과는 이격된 위치에, A1로 이루어지는 게이트 전극(22)을 형성한다.
이상의 제조 공정에 의해, 파워 디바이스로서 기능하는 n채널형의 종형 MOSFET이 형성된다. 이 종형 MOSFET에 있어서, p웰 영역(12)의 최상부로서, 게이트 절연막(20)을 사이에 두고 게이트 전극(22)의 아래쪽에 위치하는 영역이 채널 영역(12a)으로서 기능한다. 그리고, 온 시에는, 드레인 전극(23)으로부터 공급되는 전류가, 4H-SiC 기판(10)으로부터 에피택셜 성장층(11)의 최상부까지 종방향으로 흐른 후, p웰 영역(12)의 최상부의 채널 영역(12a)을 지나, 소스 영역(13)에 달하게 된다. 그 때, 채널 영역(12a)에 있어서는, 캐리어인 전자가 소스 영역(13)으로부터 에피택셜 성장층(11)의 최상부를 향해 주행한다. 이 채널 영역(12a)에서의 전자의 이동도가 채널 이동도이다.
본 실시형태의 도 3에 도시하는 게이트 산화막의 형성 공정에서는, 에피택셜 성장층(11)(SiC 층) 중의 C 원자가 O 원자와의 결합에 의해 CO 혹은 CO2가 휘발하는 한편, Si 원자가 O 원자와 결합하여 실리콘 산화막(SiO2)이 형성된다. 그 때, Si 층표면에 있어서의 열산화와는 달리, SiC층 표면의 열산화 처리에서는, 많은 C 원자가 잔류하고 있다. 그 때문에, 게이트 산화막과 탄화규소층 사이의 계면 영역에는, Si, C의 미결합수(댕글링 결합)나 C 원자끼리의 결합인 C-C 결합이 많이 존재한다. 그 결과, 게이트 산화막과 탄화규소층 사이의 계면 부근의 영역에 많은 계면 준위 밀도가 존재하게 된다.
여기서, 산소 원소를 포함하는 가스를 이용하여 발생시킨 플라즈마에 게이트 절연막(20)을 노출시킴으로써, O 원자에 의한 C-C 결합의 분단 작용이 생긴다. 또한, 질소를 포함하는 가스를 이용하여 발생시킨 플라즈마에 게이트 절연막(20)을 노출시킴으로써, Si, C의 미결합수의 불활성화 작용(종단 작용)이 생긴다. 상기 어느 하나의 작용에 의해, 게이트 절연막(20)과 채널 영역(12a) 사이의 계면 영역에서의 계면 준위 밀도가 저감한다. 그 결과, MOSFET의 채널 이동도가 향상하고, 누설 전류도 저감한다. 특히, 본 실시형태에서는, 산소 및 질소를 포함하는 가스인, N2O를 포함하는 가스를 이용하여 발생시킨 플라즈마에 게이트 절연막을 노출하고 있기 때문에, C-C 결합의 분단 작용과 미결합수의 불활성화 작용의 양쪽이 생겨, 계면 밀도의 저감 작용이 보다 현저하게 발생하게 된다.
도 8은 플라즈마 처리의 유무에 의한 채널 이동도의 게이트 전압 의존성의 차이를 도시하는 데이터이다. 도 8에 있어서의 데이터 곡선(L1, L2)은 각각 순서대로, 게이트 절연막 형성 후에 플라즈마 처리(이 샘플의 경우에는 N2 플라즈마 처리)를 행한 MOSFET 샘플(게이트 절연막의 두께 60 nm)과, O2 분위기에서 열산화를 행하여 게이트 절연막을 형성한 만큼의 MOSFET 샘플(게이트 절연막의 두께 60 nm)에 있어서의 채널 이동도를 도시하고 있다. 여기서, MOSFET 샘플의 제조는, 전술의 도 1 ∼도 6에 도시하는 공정에서 기재한 조건으로 행했다. 단, 에피택셜 성장층(11)의 평균 표면 거칠기(Ra)는 10 nm, CMP 직후에 있어서의 에피택셜 성장층(11)의 최외측 표면의 평균 표면 거칠기(Ra)는 0.5 nm, 게이트 절연막(20)의 형성은 산소 원소를 포함하는 가스로서 O2를 이용하여 1300℃에서의 열산화법, 플라즈마 노출 공정에서는 질소 가스에 의해 N2O를 농도 10 체적％로 희석한 가스를 이용했다. 상기 도에 도시한 바와 같이, 플라즈마 처리를 행함으로써, 채널 이동도가 현저하게 향상하고 있는 것을 알 수 있다.
더구나, 도 4에 도시하는 플라즈마 처리 공정에 있어서는, 처리 온도는 100℃정도로서, 특허 문헌 1의 기술과 같이, 1100℃ 정도의 고온 처리는 불필요하기 때문에, 작업 처리량도 높게 유지할 수 있다.
또한, 특허 문헌 1의 기술에서는, 1100℃ 정도의 고온으로 처리함으로써, 웨이퍼 내의 온도 분포를 균일하게 유지하는 것이 곤란하기 때문에, 계면 준위 밀도의 웨이퍼 내에서의 변동이 커진다. 그에 비해, 본 발명에서는, 웨이퍼 내의 플라즈마에 의한 처리의 균일화를 도모하는 것이 비교적 용이지기 때문에, 웨이퍼 내에서의 계면 준위 밀도의 균일성도 높게 되므로, MOSFET의 임계치 전압의 변동을 작게 할 수 있다.
또한, 도 8에 도시하는 데이터 곡선(L1, L2)에 대해서는, 드레인 전압 0.1 V 인가 시의 게이트 전압과 드레인 전류의 특성으로부터, 상호 컨덕턴스를 계산하여, 전계 효과 이동도를 더 구하여, 그래프화했다.
본 실시형태의 MOSFET의 제조 공정에 있어서는, 플라즈마 처리를 행할 때의 분위기를 N2O를 포함하는 가스로 했지만, 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스를 이용함으로써, 게이트 절연막(20)과 에피택셜 성장층(11) 사이의 계면 영역에 존재하는 계면 준위 밀도를 저감할 수 있어, 본 발명이 효과를 발휘할 수 있다. 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스로서, 구체적으로는, 예컨대, N2를 포함하는 가스, O2 또는 O3을 포함하는 가스, NOx를 포함하는 가스, 질소 원소 및 산소 원소를 포함하는 가스 등이 있다. 이들 가스를 이용함으로써, 산소 원소 및 질소 원소 중 적어도 어느 하나를 포함하는 플라즈마를 발생시킬 수 있다.
또한, 플라즈마 발생 장치로서는, 평행 평판형의 플라즈마 발생 장치에 비하면, 배럴형의 플라즈마 발생 장치쪽이 게이트 절연막 등에 부여하는 손상이 적다는 점에서 유리하다. 또한, ICP(Inductively Coupled Plasma: 유도 결합 플라즈마)를 이용하여도, 손상을 억제할 수 있다.
또한, 도 2에 도시하는 공정에 있어서는, 1250℃ 이상 1400℃ 이하의 온도로 열산화를 행하는 것이 바람직하다. 고온일수록, 계면 준위 밀도를 저감하는 효과가 크기 때문이다. 그 때, 분위기로서는, O2를 포함하는 분위기, NO2를 포함하는 분위기, N2O를 포함하는 분위기 등을 선택하여 이용할 수 있다.
(다른 실시형태)
상기 개시된 본 발명의 실시형태의 구조는, 어디까지나 예시로서, 본 발명의 범위는 이들의 기재의 범위에 한정되지 않는다. 본 발명의 범위는, 특허 청구 범위의 기재에 의해 나타내고, 또한 특허 청구 범위의 기재와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.
상기 실시형태에서는, 본 발명의 탄화규소 반도체 장치를 MOSFET(DMOSFET)에 적용한 예에 대해 설명했지만, 본 발명의 탄화규소 반도체 장치는 VMOSFET, UMOSFET, IGBT 등에도 적용할 수 있다.
또한, 상기 실시형태에서는, 본 발명을 반전형 MOSFET에 적용한 예에 대해 설명했지만, 본 발명은 축적형 MOSFET에도 적용할 수 있다. 또한, 상기 실시형태에서는, 본 발명을 종형 MOSFET에 적용한 예에 대해 설명했지만, 본 발명은 횡형 MOSFET에도 적용할 수 있다. 그 경우, 에피택셜 성장층의 표면부에 있어서, 채널 영역을 사이에 두고 소스 영역에 대향하는 드레인 영역이 형성되게 된다.
본 발명에 있어서의 기판은, 4H-SiC 기판에 한정되지 않고, 6H-SiC 기판(1주기의 적층수가 6) 등, 4H 폴리 타입과는 다른 폴리 타입의 SiC 기판이나, Si 기판 등, SiC 기판과는 다른 재질의 기판이라도 좋다. 예컨대, Si 기판 상에 헤테로 에피택셜 성장된 3C-SiC 에피택셜 성장층을 이용한 탄화규소 반도체 장치에 있어서도, 본 발명을 적용함으로써, 임계치 전압의 변동이 작은 MOSFET나, 고내압의 쇼트키 다이오드를 얻을 수 있다.
본 발명의 탄화규소 반도체 장치는 파워 디바이스나 고주파 디바이스로서 이용되는 MOSFET, IGBT 등에 이용할 수 있다.

Claims (8)

  1. 기판 상에 형성된 탄화규소층(11) 상에, 게이트 절연막이 되는 산화막(20)을 형성하는 산화막 형성 공정과,
    상기 산화막 형성 공정 후에, 상기 산화막(20)을, 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스를 이용하여 발생시킨 플라즈마에 노출시키는 플라즈마 노출 공정
    을 포함하는 탄화규소 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 플라즈마 노출 공정에서는, 상기 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스로서, 질소 분자를 포함하는 가스, 산소 분자를 포함하는 가스 및 오존을 포함하는 가스로부터 선택되는 적어도 하나의 가스를 이용하는 것인 탄화규소 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 플라즈마 노출 공정에서는, 상기 질소 원소 및 산소 원소 중 적어도 어느 하나를 포함하는 가스로서, 질소 원소 및 산소 원소를 포함하는 가스를 이용하는 것인 탄화규소 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 플라즈마 노출 공정에서는, 상기 질소 원소 및 산소 원소를 포함하는 가스로서, 일산화이질소를 포함하는 가스 및 질소 산화물을 포함 하는 가스로부터 선택되는 적어도 하나의 가스를 이용하는 것인 탄화규소 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 산화막 형성 공정에서는, 상기 탄화규소층을, 적어도 산소 원소를 포함하는 분위기 내에서 가열함으로써, 상기 산화막(20)으로서 실리콘 산화막을 형성하는 것인 탄화규소 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 산화막 형성 공정에서는, 1250℃ 이상 1400℃ 이하의 온도로 열산화를 행하는 것인 탄화규소 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 산화막 형성 공정에서는, 화학 기상 성장법에 의해, 상기 산화막(20)을 형성하는 것인 탄화규소 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 산화막 형성 공정 전에, 상기 탄화규소층(11)을 화학 기계 연마법에 의해 연마하는 공정을 더 포함하는 탄화규소 반도체 장치의 제조 방법.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823952B2 (ja) * 2007-03-26 2011-11-24 三菱電機株式会社 半導体装置の製造方法
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
WO2011013364A1 (ja) 2009-07-28 2011-02-03 パナソニック株式会社 半導体素子の製造方法
CN102597337A (zh) * 2009-08-27 2012-07-18 住友金属工业株式会社 SiC 单晶晶片及其制造方法
CA2740244A1 (en) * 2010-01-27 2011-07-27 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing thereof
US8445386B2 (en) * 2010-05-27 2013-05-21 Cree, Inc. Smoothing method for semiconductor material and wafers produced by same
CN102263021B (zh) * 2010-05-28 2013-06-19 中芯国际集成电路制造(上海)有限公司 一种低电压栅氧化层制备方法
JP5699628B2 (ja) * 2010-07-26 2015-04-15 住友電気工業株式会社 半導体装置
DE112012003035B4 (de) * 2011-07-20 2024-01-18 Sumitomo Electric Industries, Ltd. Siliziumkarbidsubstrat und Verfahren zur Herstellung einer Halbleitervorrichtung
JP2013120822A (ja) * 2011-12-07 2013-06-17 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP5717674B2 (ja) * 2012-03-02 2015-05-13 株式会社東芝 半導体装置の製造方法
JP5803786B2 (ja) 2012-04-02 2015-11-04 住友電気工業株式会社 炭化珪素基板、半導体装置およびこれらの製造方法
JP6068042B2 (ja) 2012-08-07 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US10062759B2 (en) * 2013-03-29 2018-08-28 Hitachi, Ltd. Silicon carbide semiconductor device and method for manufacturing same
JP2014207403A (ja) 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9570570B2 (en) * 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
US9496366B2 (en) * 2013-10-08 2016-11-15 Shindengen Electric Manufacturing Co., Ltd. Method for manufacturing silicon carbide (SiC) semiconductor device by introducing nitrogen concentration of 5X1019 cm-3 or more at a boundary surface between thermal oxide film and the SiC substrate and then removing the thermal oxide film
JP6535773B2 (ja) * 2013-11-08 2019-06-26 住友電気工業株式会社 炭化珪素半導体装置
JP6292926B2 (ja) 2013-11-08 2018-03-14 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US20150263145A1 (en) * 2014-03-14 2015-09-17 Cree, Inc. Igbt structure for wide band-gap semiconductor materials
CN103928345B (zh) * 2014-04-21 2016-09-07 西安电子科技大学 离子注入形成n型重掺杂漂移层台面的umosfet制备方法
CN103928524B (zh) * 2014-04-21 2017-12-22 西安电子科技大学 带有n型漂移层台面的碳化硅umosfet器件及制作方法
CN106611696B (zh) * 2015-10-21 2019-07-12 国网智能电网研究院 一种碳化硅表面氧化膜的制备方法
JP6602263B2 (ja) * 2016-05-30 2019-11-06 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2016178336A (ja) * 2016-06-10 2016-10-06 住友電気工業株式会社 半導体装置の製造方法
US10774419B2 (en) * 2016-06-21 2020-09-15 Axcelis Technologies, Inc Implantation using solid aluminum iodide (ALI3) for producing atomic aluminum ions and in situ cleaning of aluminum iodide and associated by-products
JP6844176B2 (ja) * 2016-09-29 2021-03-17 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10676370B2 (en) 2017-06-05 2020-06-09 Axcelis Technologies, Inc. Hydrogen co-gas when using aluminum iodide as an ion source material
CN111697071B (zh) * 2019-03-11 2023-11-24 比亚迪半导体股份有限公司 Mos场效应晶体管及制备的方法、电子设备
CN113394102A (zh) * 2021-05-25 2021-09-14 上海华力集成电路制造有限公司 Nmos器件制造方法和nmos器件
CN117116747A (zh) * 2023-10-17 2023-11-24 深圳基本半导体有限公司 一种碳化硅晶片的预处理方法及碳化硅晶片
CN117438317A (zh) * 2023-12-18 2024-01-23 芯联越州集成电路制造（绍兴）有限公司 一种SiC MOSFET器件的制造方法
CN117766586A (zh) * 2023-12-25 2024-03-26 上海陆芯电子科技有限公司 一种应变碳化硅场效应晶体管

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6997985B1 (en) * 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
JP3874814B2 (ja) * 1994-08-31 2007-01-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5840600A (en) * 1994-08-31 1998-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device and apparatus for treating semiconductor device
US6936849B1 (en) * 1997-07-29 2005-08-30 Micron Technology, Inc. Silicon carbide gate transistor
JP3893725B2 (ja) * 1998-03-25 2007-03-14 株式会社デンソー 炭化珪素半導体装置の製造方法
US6107649A (en) * 1998-06-10 2000-08-22 Rutgers, The State University Field-controlled high-power semiconductor devices
JP3372528B2 (ja) * 2000-06-02 2003-02-04 独立行政法人産業技術総合研究所 半導体装置の製造方法
JP4247459B2 (ja) * 2001-03-22 2009-04-02 富士電機デバイステクノロジー株式会社 炭化けい素半導体基板の酸化膜形成方法
JP4029595B2 (ja) * 2001-10-15 2008-01-09 株式会社デンソー ＳｉＣ半導体装置の製造方法
EP1463121B1 (en) * 2001-11-30 2011-04-20 Panasonic Corporation Semiconductor device and production method therefor
JP2003243653A (ja) * 2002-02-19 2003-08-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
US6730566B2 (en) * 2002-10-04 2004-05-04 Texas Instruments Incorporated Method for non-thermally nitrided gate formation for high voltage devices
US7183165B2 (en) * 2002-11-25 2007-02-27 Texas Instruments Incorporated Reliable high voltage gate dielectric layers using a dual nitridation process
US6921703B2 (en) * 2003-05-13 2005-07-26 Texas Instruments Incorporated System and method for mitigating oxide growth in a gate dielectric
JP2005019951A (ja) * 2003-06-06 2005-01-20 Japan Science & Technology Agency ＳｉＣ半導体装置の製造方法及びＳｉＣ半導体装置
JP2005136386A (ja) * 2003-10-09 2005-05-26 Matsushita Electric Ind Co Ltd 炭化珪素−酸化物積層体，その製造方法及び半導体装置
WO2005053034A1 (ja) * 2003-11-25 2005-06-09 Matsushita Electric Industrial Co., Ltd. 半導体素子
TWI311781B (en) * 2004-02-16 2009-07-01 Sharp Kabushiki Kaish Thin film transistor and method for manufacturing same, display device, method for modifying oxidized film, method for forming oxidized film, semiconductor device and method for manufacturing same, and apparatus for manufacturing semiconductor device
DE102005017814B4 (de) * 2004-04-19 2016-08-11 Denso Corporation Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
US7572741B2 (en) * 2005-09-16 2009-08-11 Cree, Inc. Methods of fabricating oxide layers on silicon carbide layers utilizing atomic oxygen

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