KR20080082827A - 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치 - Google Patents

박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치 Download PDF

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Abstract

본 발명은 기판; 상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역, 상기 채널 영역 및 소오스/드레인 영역에 형성된 제 1 불순물을 포함하는 에지 영역을 포함하는 반도체층; 상기 반도체층을 절연시키는 게이트 절연막; 상기 게이트 절연막에 의해 상기 반도체층과 절연된 게이트 전극; 및 상기 반도체층과 전기적으로 연결된 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터와 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
에지 효과, 금속 촉매, SGS 결정화법

Description

박막트랜지스터와 그 제조 방법 및 이를 구비한 유기전계발광표시장치{Thin film transistor and fabricating for the same and organic light emitting diode device display comprising the same}
도 1a는 종래 기술에 의해 형성된 박막트랜지스터의 평면도이고, 도 1b는 상기 도 1a를 Ⅰ-Ⅰ의 방향으로 자른 단면도이다.
도 2a는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정의 평면도이고, 도 2b는 상기 도 2a를 Ⅱ-Ⅱ의 방향으로 자른 단면도이다.
도 3a는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정의 평면도이고, 도 3b는 상기 도 3a를 Ⅲ-Ⅲ의 방향으로 자른 단면도이다.
도 4a 및 4b는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정의 평면도이고, 도 4c는 상기 도 4a를 Ⅳ-Ⅳ의 방향으로 자른 단면도이다.
도 5는 상기 기판을 열처리하여 반도체층에 잔류하는 금속 촉매를 제거하기 위한 공정을 나타낸 단면도이다.
도 6a는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정을 나타내는 평면도이고, 도 6b는 도 6a를 Ⅵ-Ⅵ의 방향으로 자른 단면도이다.
도 7a는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정을 나타내는 평면도이고, 도 7b는 도 7a를 Ⅶ-Ⅶ의 방향으로 자른 단면도이다.
도 8은 도 7a의 A 영역을 확대한 평면도이다.
도 9는 본 발명의 실시 예에 의한 유기전계발광표시장치의 제조 공정을 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200. 기판 101, 201. 버퍼층
102, 202. 반도체층 104, 204, 게이트 절연막
105, 207. 게이트 전극 108, 213D, 213S. 콘택홀
107, 212. 층간 절연막 109, 215S, 215D. 소오스/드레인 전극
202S. 소오스 영역 202D. 드레인 영역
202C. 채널 영역 202E. 에지 영역
본 발명은 박막트랜지스터와 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것으로, 보다 상세하게는 반도체층 채널 영역의 금속촉매를 제거하여 누설 전류의 문제점을 해결할 수 있을 뿐만 아니라 자동적으로 소오스-바디 콘택(body contact) 구조를 형성하여 에지 효과를 감소시키고, 킹크 효과를 완전히 제거할 수 있는 박막트랜지스터와 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 큰 종래의 표시 소자의 단점을 해결하는 액정 표시 장치(liquid crystal display device), 유기 전계 발광 장치(organic electroluminescence device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 장치(plat panel display device)가 주목받고 있다.
이때, 상기 액정 표시 장치는 자체 발광 소자가 아니라 수광소자이기 때문에 밝기, 콘트라스트, 시야각 및 대면적화 등에 한계가 있고, 상기 PDP는 자체 발광 소자이기는 하지만, 다른 평판형 표시 장치에 비해 무게가 무겁고, 소비 전력이 높으며 제조 방법이 복잡한 문제점이 있다. 반면, 상기 유기 전계 발광 장치는 자체 발광 소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이트가 필요하지 않기 때문에 경량, 박형이 가능하고, 소비 전력 측면에서도 유리하다.
또한, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점이 있다.
유기 전계 발광 장치(Organic Electroluminescence Display Device) 또는 액정 표시 장치(Liquid Crystal Display Device) 등과 같은 평판형 표시 소자(Flat Plane Display)에는 스위칭(Switching) 소자 또는 구동(Driving) 소자로서, 박막트랜지스터(Thin Film Transistor)가 이용된다.
도 1a는 종래 기술에 의해 형성된 박막트랜지스터의 평면도이고, 도 1b는 상 기 도 1a를 Ⅰ-Ⅰ의 방향으로 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 종래의 박막트랜지스터는 유리 또는 플라스틱과 같은 기판(100) 상에 버퍼층(101)이 위치하고, 상기 버퍼층(101) 상에는 불순물로 도핑된 소오스/드레인 영역(102a)과 상기 소오스/드레인 영역(102a) 사이에 위치한 채널 영역(102b)을 포함하는 반도체층(102)이 위치한다.
그리고, 상기 반도체층(102) 상에는 게이트 절연막(104)이 위치하고, 상기 게이트 절연막(104) 상에는 상기 반도체층(102)의 채널 영역(102b)에 대응하는 위치에 게이트 전극(105)이 위치하며, 상기 게이트 전극(105) 상에는 층간절연막(107)이 위치한다.
그리고, 상기 반도체층(102)의 일정 영역을 노출시키는 콘택홀(108)을 형성하고, 상기 콘택홀(108)을 채우고 상기 반도체층(102)의 일정 영역과 전기적으로 콘택되도록 하는 소오스/드레인 전극(109)이 상기 층간절연막(107) 상에 위치한다.
그러나, 상기 평판 표시 장치의 구동 소자로 이용되는 박막트랜지스터는 에지 효과 등 소자의 특성을 저해하는 요소들을 제거할 필요가 있으나 종래 기술에 의해 형성된 박막트랜지스터는 구조적으로 이를 해결하기가 쉽지 않다는 단점이 있다.
또한, 금속 유도 결정화법(Metal Induced Crystallization) 또는 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등과 같이, 금속 촉매를 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법은 상기 금속 촉매가 반도체층에 잔류하고 있어서 누설 전류의 문제점 등을 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 반도체층의 일정 영역에 에지 영역을 형성하고 상기 에지 영역에 인을 주입하여 열처리함으로써, 반도체층의 채널 영역에 잔류하는 금속 촉매를 제거하여 누설 전류의 문제점을 방지할 수 있는 박막트랜지스터와 그의 제조방법 및 이를 구비한 유기전계발광표시장치를 제공하는데 목적이 있다.
또한, 본 발명은 소오스-바디 콘택을 형성하여 에지 효과를 감소시키고 킹크 효과를 제거할 수 있는 박막트랜지스터와 그의 제조방법 및 이를 구비한 유기전계발광표시장치를 제공하는데도 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은,
기판;
상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역, 상기 채널 영역 및 소오스/드레인 영역에 형성된 제 1 불순물을 포함하는 에지 영역을 포함하는 반도체층;
상기 반도체층을 절연시키는 게이트 절연막;
상기 게이트 절연막에 의해 상기 반도체층과 절연된 게이트 전극; 및
상기 반도체층과 전기적으로 연결된 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터에 의해서 달성된다.
또한, 상기한 목적을 달성하기 위하여 본 발명은
기판을 준비하고,
상기 기판상에 비정질 실리콘층을 형성하며,
상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고,
상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하며,
상기 반도체층 상에 게이트 절연막을 형성하고,
상기 게이트 절연막이 형성된 기판상에 반도체층의 에지 영역을 노출시키는 포토레지스트 패턴을 형성하여 상기 에지 영역에 제 1 불순물을 주입하며,
상기 포토레지스트 패턴을 제거한 후 게이트 전극을 형성하고,
상기 게이트 전극을 마스크로 하여 상기 반도체층에 제 2 불순물을 주입하여
소오스/드레인 영역 및 채널 영역을 형성하며,
상기 기판을 열처리하여 상기 반도체층의 채널 영역 상에 잔류하는 금속 촉매를 제거하고,
상기 게이트 전극 상에 층간 절연막을 형성하며,
상기 층간 절연막 및 게이트 절연막을 식각하여 상기 반도체층의 일부 영역을 노출시키는 콘택홀을 형성하고,
상기 콘택홀을 포함한 층간 절연막의 일부에 상기 반도체층의 일부 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법에 의해서도 달성된다.
또한, 상기한 목적을 달성하기 위하여 본 발명은
기판;
상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역, 상기 채널 영역 및 소오스/드레인 영역에 형성된 제 1 불순물을 포함하는 에지 영역을 포함하는 반도체층;
상기 반도체층을 절연시키는 게이트 절연막;
상기 게이트 절연막에 의해 상기 반도체층과 절연된 게이트 전극;
상기 반도체층과 전기적으로 연결된 소오스/드레인 전극;
상기 소오스/드레인 전극에 전기적으로 연결된 제 1전극;
상기 제 1전극 상에 위치하는 유기막층 및 제 2전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의하여 명확하게 이해될 것이다. 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시 예>
도 2a는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정의 평면도이고, 도 2b는 상기 도 2a를 Ⅱ-Ⅱ의 방향으로 자른 단면도이다.
도 2a 및 도 2b를 참조하면, 기판(200)을 제공한다. 상기 기판(200)은 유리 또는 플라스틱 등으로 형성한다.
이어서, 상기 기판(200) 상에 버퍼층(201)을 형성한다. 상기 버퍼층(201)은 하부에 형성된 기판(200)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화 시 열의 전달 속도를 조절함으로써, 추후의 공정에서 형성될 다결정 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(201) 상에 비정질 실리콘층(도시하지 않음)을 형성한다. 이때, 상기 비정질 실리콘층은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비정질 실리콘층을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
이어서, 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하여 반도체층(202)을 형성한다. 본 발명에서는 MIC (Metal Induced Crystallization) 법, MILC (Metal Induced Lateral Crystallization) 법 또는 SGS(Super Grained Silicon)법 등과 같은 금속 촉매를 이용한 결정화 방법을 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 추후 공정에서 형성되는 반도체층의 에지 영역에 인(P) 등을 주입하여 채널 영역에 잔류하는 금속 촉매를 제거한다.
상기 MIC 법은 니켈, 팔라듐, 알루미늄 등의 금속 촉매를 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 상기 MILC 법은 금속 촉매와 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실 리콘의 결정화를 유도하는 방법을 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화시키는 방법이다.
또한, 상기 SGS(Super Grain Silicon) 결정화법은 비정질 실리콘층 상에 금속 촉매의 확산 또는 침투를 조절할 수 있도록 실리콘 산화막, 실리콘 질화막의 단층 또는 이들의 이중 층으로 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 상기 비정질 실리콘층을 결정립의 크기가 큰 다결정 실리콘층으로 결정화시키는 방법이다. 상기 열처리 공정에 의해 상기 캡핑층을 통과하여 비정질 실리콘층의 표면에 확산한 금속 촉매들에 의해 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화된다. 즉, 금속 촉매층의 금속 촉매들이 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고, 상기 금속 실리사이드가 결정화의 핵인 시드(seed)로 작용하게 되어 비정질 실리콘층의 결정화를 유도하게 된다.
따라서, 상기 결정화의 핵인 금속 실리사이드의 양을 조절함으로써, 다결정 실리콘층의 결정립 크기를 조절할 수 있다. 또한, 상기 결정립 크기의 조절은 상기 결정화에 기여하는 금속 촉매층에 의해 결정되므로, 상기 캡핑층의 확산 저지 능력을 조절하여 다결정 실리콘층의 결정립 크기를 조절할 수 있다. 이때, 상기 금속 촉매로는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 사용한다. 이때, 상기 금속 촉매의 농도는 5*e12/㎠ 정도로 형성한다. 또한, 상 기 열처리 공정은 400 내지 1300℃의 온도 범위에서 수행하고, 로 공정, RTA 공정, UV 공정 또는 레이저 공정 중 어느 하나 이상의 공정을 이용할 수 있다.
이어서, 상기 다결정 실리콘층을 패터닝하여 반도체층(202)을 형성한다. 이때, 상기 반도체층(202)은 MIC 법, MILC 법 또는 SGS 결정화 방법 등 금속 촉매를 이용한 결정화 방법을 이용하여 다결정 실리콘층으로 형성한 것으로, 상기 반도체층(202)에는 금속 촉매가 잔류하게 된다. 또한, 상기 반도체층(202)은 소오스/드레인 영역, 채널 영역 및 에지 영역이 형성될 영역을 포함하도록 형성한다.
이어서, 상기 반도체층(202)이 형성된 기판(200) 상에 게이트 절연막(204)을 형성하는데, 상기 게이트 절연막(204)은 실리콘 산화막 또는 실리콘 질화막을 사용하며, 단층 또는 복층으로 적층하여 형성한다.
도 3a는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정의 평면도 이고, 도 3b는 상기 도 3a를 Ⅲ-Ⅲ의 방향으로 자른 단면도이다.
도 3a 및 도 3b를 참조하면, 상기 게이트 절연막(204)이 형성된 기판(200) 상에 포토레지스트를 도포하고, 노광 공정을 진행하여 상기 반도체층(202)의 에지 영역(202E)을 노출시키는 포토레지스트 패턴(205)을 형성한다.
이어서, 상기 포토레지스트 패턴(205)을 마스크로 이용하여 상기 반도체층(202)의 에지 영역(202E)에 제 1 불순물(206)을 주입(도핑)한다. 상기 제 1 불순물(206)은 반도체층(202)에 잔류하는 금속 촉매, 특히, 상기 반도체층(202)의 채널 영역에 잔류하는 금속 촉매를 제거(gettering)하기 위하여 주입(도핑)한다.
이어서, 상기 기판(200)을 450℃ 내지 900℃의 온도 범위에서 열처리를 실시 하고, 30초 이상 10 시간 이하의 시간 동안 가열한다. 왜냐하면, 상기 열처리 온도를 450℃ 미만으로 하는 경우에는 반도체층(202)의 금속 촉매(Ni 등)가 충분히 제거되기 어렵고, 상기 열처리 온도를 900℃ 초과로 하는 경우에는 고온으로 인해 기판(200)의 변형이 발생할 수 있다. 또한, 상기 열처리 시간을 30초 미만으로 하는 경우에는 반도체층(202)의 금속 촉매(Ni 등)가 충분히 제거되기 어렵고, 상기 열처리 시간이 10 시간 초과로 하는 경우에는 장시간의 열처리에 따른 기판(200)의 변형 문제와 박막트랜지스터의 생산 비용 및 수율의 문제가 발생할 수 있다.
따라서, 상기 열처리 공정에 의해 반도체층(202)의 채널 영역에 잔류하는 금속 촉매가 제거되어 상기 반도체층의 채널 영역에 잔존하는 금속 촉매는 1*e16/ cm2 미만으로 전기적 특성이 우수한 박막트랜지스터를 형성할 수 있다.
여기서, 상기 제 1 불순물(206)로는 인(P) 및 PHx+(여기서, X=0,1,2,3)로 이루어진 군에서 선택되는 어느 하나가 주입 가능하며, 주기율표상의 5족 원소도 주입 가능하다. 바람직하게는, 상기 제 1 불순물(206)로 인(P)을 사용하며, 주입 시 도즈(dose) 양은 1*e11/cm3 내지 3*e15/cm3로 한다. 여기서, 상기 도즈 양을 1*e11/cm3 미만으로 주입할 경우에는 상기 주입하여 주는 인(P)의 양이 충분하지 않아 반도체층(202)에 잔류하고 있는 금속 촉매들(Ni 등)이 충분히 제거되지 않고, 상기 도즈 양을 3*e15/cm3 초과로 주입할 경우에는 반도체층(202)의 저항값이 증가하게 되는데, 인(P)의 원자량이 커서 통상적인 열처리 온도에서는 도핑 양이 증가함에 따라 저항값이 작아지지 않는다. 이는 인(P)의 활성화(activation)가 잘 되지 않아 전기적 성분으로 나타나기 때문이다.
일반적으로, 반도체층의 에지 영역에 해당하는 부분은 기판 전면에 걸쳐 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층 상에 포토레지스터 패턴을 형성한 후, 상기 포토레지스터 패턴을 마스크로 하여 상기 다결정 실리콘층을 식각함으로써 형성되게 되는데, 상기 다결정 실리콘층을 식각할 때 상기 반도체층의 에지 영역 부분은 식각 시 사용되는 식각 용액이나 플라즈마에 의해 손상을 입게 된다.
또한, 상기한 에지 영역 부분에 포토레지스트의 잔류 등에 의해 상기 반도체층의 특성이 불균일해 지거나 나빠지게 된다. 이로 인해, 상기 반도체층을 포함하는 박막트랜지스터는 문턱 전압(Threshold Voltage) 또는 S-팩터(factor) 등과 같은 특성이 변화하게 되고, 박막트랜지스터의 특성을 나타내는 I-V 곡선에서 험프(hump) 등이 발생하는 등의 문제점을 일으키게 된다. 상기한 바와 같은 문제점은 상기 손상된 에지 영역 부분이 채널 영역으로 이용되기 때문에 발생하게 되는데, 본 발명에서와 같이 반도체층(202) 외곽의 일정 영역(특히, 채널 영역과 인접한 일정 영역)에 제 1 불순물(206)을 주입하여 소오스/드레인 영역과 상기 소오스/드레인 영역 사이에 형성된 채널영역 및 상기 채널 영역 외측에 형성된 에지 영역으로 구성함으로써, 채널 영역에만 전류가 흐르게 하여 상기한 종래 기술의 문제점을 해결할 수 있다.
도 4a 및 4b는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정의 평면도 이고, 도 4c는 상기 도 4a를 Ⅳ-Ⅳ의 방향으로 자른 단면도이다.
도 4a 내지 도 4c를 참조하면, 도 3a 및 도 3b의 포토레지스트 패턴(205)을 제거하고, 상기 게이트 절연막(204) 상에 게이트 전극(207)을 형성한다. 상기 게이트 전극(207)은 상기 게이트 절연막(204) 상부에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층으로 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각 공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(202)과 대응되는 일정 부분에 게이트 전극(207)을 형성한다.
이때, 상기 게이트 전극(207)이 상기 반도체층(202)의 대응되는 위치에 형성됨으로써, 추후의 공정에서와 같이 상기 반도체층(202)에는 채널 영역(202C) 및 소오스/드레인 영역(202S, 202D)이 정의되게 된다.
여기서, 상기 도 3a에서 상기 반도체층(202)의 에지 영역(202E) 즉, 채널 영역 및 소오스/드레인 영역을 노출시키는 포토레지스트 패턴(205)을 형성한 후 제 1 불순물(206)을 주입하였지만, 이와는 다른 실시 예로 도 4b에 도시한 바와 같이, 상기 게이트 전극(207)을 형성한 이후에 상기 게이트 전극(207)을 마스크로 하여 채널 영역(202c)을 제외한 소오스/드레인 영역(202S, 202D)에만 제 1 불순물(206)을 주입할 수도 있다.
이어서, 상기 게이트 전극(207)을 마스크로 사용하여 도전형의 제 2 불순물(209) 이온을 주입(도핑)하여 소오스 영역(202S)과 드레인 영역(202D)을 형성한다.
상기 제 2 불순물(209) 이온으로는 P형 또는 N형 불순물을 이용하는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택되는 어느 하나를 이용할 수 있고, 상기 N형 불순물로는 인(P), 안티몬(Sb) 및 비소(As)로 이루어진 군에서 선택되는 어느 하나를 이용할 수 있다. 본 발명에서는 상기 제 2 불순물(209) 이온으로 붕소(B)를 이용하는데, B2Hx+, BHx+(여기서, X=0,1, 2, 3...6)도 주입 가능하며, 주기율표상의 3족 원소도 가능하다.
도 5는 상기 기판을 열처리하여 반도체층(특히, 반도체층의 채널 영역)에 잔류하는 금속 촉매를 제거하기 위한 공정을 나타낸 단면도이다.
이때, 상기 반도체층에 잔류하는 금속 촉매를 제거하는 열처리 공정은 전술한 바와 같이, 제 1불순물을 주입하고 바로 열처리 하여 금속 촉매를 제거하고 후속 소오스/드레인 영역을 형성하는 제 2불순물을 주입한 후 또 한번의 열처리를 할 수 있고, 이와는 달리, 제 1불순물을 주입한 후 후속 공정에서 제2불순물을 주입하여 소오스/드레인 영역을 형성하고 난 후에 한번의 열처리로 반도체층에 잔류하는 금속 촉매를 제거하면서 소오스/드레인 영역의 제2불순물을 활성화시킬 수 있다.
도 5에 도시된 바와 같이, 반도체층(202)에 잔류하고 있는 금속 촉매(Ni 등)를 제거하기 위하여 열처리(211) 공정을 수행한다. 상기 열처리(211)는 450℃ 내지 900℃의 온도 범위에서 실시하고, 30초 이상 10 시간 이하의 시간 동안 가열한다.
왜냐하면, 상기 열처리(211) 온도를 450℃ 미만으로 하는 경우에는 반도체층(202)의 금속 촉매(Ni 등)가 충분히 제거되기 어렵고, 상기 열처리(211) 온도를 900℃ 초과로 하는 경우에는 고온으로 인해 기판(200)의 변형이 발생할 수 있다. 또한, 상기 열처리(211) 시간을 30초 미만으로 하는 경우에는 반도체층(202)의 금 속 촉매(Ni 등)가 충분히 제거되기 어렵고, 상기 열처리(211) 시간이 10 시간 초과로 하는 경우에는 장시간의 열처리에 따른 기판(200)의 변형 문제와 박막트랜지스터의 생산 비용 및 수율의 문제가 발생할 수 있다.
따라서, 상기 열처리(211) 공정에 의해 반도체층(202)의 채널 영역에 잔류하는 금속 촉매(Ni 등)가 제거되어 상기 반도체층의 채널 영역에 잔존하는 금속 촉매는 1*e16/ cm2 미만으로 전기적 특성이 우수한 박막트랜지스터를 형성할 수 있다.
도 6a는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정을 나타내는 평면도이고, 도 6b는 도 6a를 Ⅵ-Ⅵ의 방향으로 자른 단면도이다.
도 6a 및 6b를 참조하면, 상기 게이트 전극(207)이 형성된 기판(200)상에 하부 구조를 보호하는 층간 절연막(212)을 형성한다.
이어서, 상기 층간 절연막(212) 및 게이트 절연막(204)을 식각하여 상기 반도체층(202)의 소오스/드레인 영역(202S, 202D)의 일정 영역과, 상기 에지 영역(202E)의 일정 영역을 노출시키는 콘택홀(213D, 213S)을 형성한다.
도 7a는 본 발명의 실시 예에 의한 박막트랜지스터의 제조 공정을 나타내는 평면도이고, 도 7b는 도 7a를 Ⅶ-Ⅶ의 방향으로 자른 단면도이다.
도 7a 및 7b를 참조하면, 상기 층간 절연막(212) 및 게이트 절연막(204)을 식각하여 형성된 콘택홀(213D, 213S)이 형성된 기판(200) 상에 도전층(도시않함)을 형성한다.
이어서, 상기 도전층을 패터닝하여 상기 콘택홀(213S)을 통해 상기 반도체 층(202)의 소오스 영역(202S) 및 에지 영역(202E)과 전기적으로 연결되는 소오스 전극(215S)과, 상기 콘택홀(213D)를 통해 상기 반도체층(202)의 드레인 영역(202D)과 전기적으로 연결하는 드레인 전극(215D)을 형성한다.
도 8은 도 7a의 A 영역을 확대한 평면도이다.
도 8에서는 상기 반도체층(도 7b의 202)의 소오스 영역(202S)을 일 실시 예로 나타내었지만 드레인 영역(202D)도 소오스 영역(202S)과 같이 작용한다. 여기서, 소오스 영역(202S)의 일정 영역과, 에지 영역(202E)의 일정 영역을 동시에 노출하는 콘택홀(213S)이 형성된 기판(200)에 도전층을 증착한 후 패터닝하여 소오스/드레인 전극(215S, 215D)을 형성하는데, 상기 도전층과 소오스 영역(202S) 및 에지 영역(202E)이 동시에 접촉하는 콘택 영역(C)은 소오스 영역(202S)의 일정 영역과 에지 영역(202E)의 일정 영역 걸쳐 형성됨으로써, 소오스 영역(202S)과 에지 영역(202E)을 연결하는 배선부를 형성하게 된다. 상기 배선부는 소오스/드레인 전극(215S, 215D)의 일 부분이 된다. 이때 상기 에지 영역(202E)은 상기 반도체층(202)의 채널 영역(202C)과도 동시에 연결되어 있어 실제적으로 상기 배선부는 상기 채널 영역(202C)과 상기 소오스/드레인 영역(202S, 202D)를 연결하는 역할을 하게 된다. 이와는 달리, 상기 에지 영역(202E)은 상기 도 4b에 도시된 바와 같이, 채널 영역(202C)을 제외한 소오스/드레인 영역(202S, 202D)일 수도 있다.
평판 표시장치의 고화질화에 따른 박막트랜지스터의 크기 감소는 낮은 드레인 전압에서 드레인 영역에서의 LEF(Lateral Electric Field)에 의해 채널 영역과 인접한 드레인 영역에서 핫 캐리어(Hot Carrier)가 발생하고, 상기 핫 캐리어들에 의한 충돌 이온화(Impact Ionization) 및 캐리어의 증식, 즉 전자-홀 쌍(Electron-hole pair)이 발생하고, 상기 캐리어들이 지속적으로 채널 영역으로 이동하는 눈사태 증식(Avalanche Multiplication)이 발생하게 되는데, 이러한 상기 눈사태 증식은 킹크 효과(Kink Effect)에 의해 드레인 전류가 갑자기 증가하는 문제점, 문턱전압(threshold Voltage)이 변동하는 문제점 및 박막트랜지스터가 열화하는 문제점 등을 발생시키게 된다.
상기와 같은 문제점은 BJT(Bipolar Junction Transistor) 효과로 볼 수 있는데, 본 발명에서와 같이 상기 반도체층(202)의 상기 에지 영역(202E)을 통해 상기 채널 영역(202C)과 상기 소오스 영역(202S)을 전기적으로 연결하는 배선부를 형성함으로써 해결할 수 있다. 즉, 상기 LEF에 의해 상기 채널 영역(202C)과 드레인 영역(202D)에서 발생하는 전자-홀 쌍들을 상기 에지 영역(202E)과 배선부를 통해 상기 소오스 영역(202S)으로 이동시킴으로써, 드레인 영역(202D)에서의 BJT 효과를 완전히 제거할 수 있다.
이어서, 도 9는 본 발명의 실시 예에 따른 유기전계발광표시장치의 단면도이다.
도 9를 참조하면, 상기 기판(200) 전면에 평탄화막(220)을 형성한다. 상기 평탄화막(220)은 유기막 또는 무기막으로 형성하거나 이들의 복합막으로 형성할 수 있다. 상기 평탄화막(220)을 무기막으로 형성하는 경우는 SOG(spin on glass)를 사용하여 형성하는 것이 바람직하고, 유기막으로 형성하는 경우 아크릴계 수지, 폴리이미드계 수지 또는 BCB(benzocyclobutene)을 사용하여 형성하는 것이 바람직하다.
이때, 상기 평탄화막(220)을 식각하여 상기 소오스/드레인 전극 중 어느 하나를 노출시키는 비어홀을 형성하고, 상기 소오스/드레인 전극 중 어느 하나와 연결되는 제 1 전극(221)을 형성한다. 상기 제 1 전극(221)은 상기 비아홀의 바닥에 위치하여 상기 노출된 소오스/드레인 전극 중 어느 하나에 접하고, 상기 평탄화막(220) 상으로 연장된다. 상기 제 1 전극(221)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 사용할 수 있고, Al 합금이나, Ag 합금 등과 함께 2중막 또는 3중막을 사용할 수 있다.
이어서, 상기 제 1 전극(221)을 포함한 기판(200) 전면에 화소정의막(222)을 형성하되, 상기 제 1 전극(221)이 위치한 비아홀을 충분히 채울 수 있을 정도의 두께로 형성한다. 상기 화소정의막(222)은 유기막 또는 무기막으로 형성할 수 있으나, 바람직하게는 유기막으로 형성한다. 더욱 바람직하게는 상기 화소정의막(222)은 BCB(benzocyclobutene), 아크릴계 고분자 및 폴리이미드로 이루어진 군에서 선택되는 하나이다. 상기 화소정의막은 유동성(flowability)이 뛰어나므로 상기 기판 전체에 평탄하게 형성할 수 있다.
이때, 상기 화소정의막(222)을 식각하여 상기 제 1 전극(221)을 노출시키는 개구부를 형성하고, 상기 개구부를 통해 노출된 제 1 전극(221) 상에 유기막층(223)을 형성한다. 상기 유기막층(223)은 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 또는 전자주입층중 어느 하나 이상의 층을 추가로 포함할 수 있다.
이어서, 상기 기판(200) 전면에 제 2 전극(224)을 형성한다. 상기 제 2 전 극(224)은 투과전극으로 투명하면서 일함수가 낮은 Mg, Ag, Al, Ca 및 이들의 합금으로 사용할 수 있다.
따라서, 상기와 같이 본 발명의 실시 예에 따른 유기전계발광표시장치를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
상기한 바와 같이 본 발명에 따르면, 반도체층의 채널 영역에 잔류하는 금속 촉매를 제거하여 누설 전류의 문제점을 방지할 수 있는 박막트랜지스터를 얻을 수 있다.
또한, 본 발명에 따르면, 소오스-바디 콘택을 형성하여 에지 효과를 감소시키고 킹크 효과를 제거할 수도 있다.

Claims (30)

  1. 기판;
    상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역, 상기 채널 영역 및 소오스/드레인 영역에 형성된 제 1 불순물을 포함하는 에지 영역을 포함하는 반도체층;
    상기 반도체층을 절연시키는 게이트 절연막;
    상기 게이트 절연막에 의해 상기 반도체층과 절연된 게이트 전극; 및
    상기 반도체층과 전기적으로 연결된 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 제 1 불순물은 인(P)인 것을 특징으로 하는 박막트랜지스터.
  3. 제 1항에 있어서,
    상기 에지 영역은 반도체층의 채널 영역과 소오스/드레인 영역의 모두에 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  4. 제 1항에 있어서,
    상기 에지 영역은 소오스/드레인 영역에만 형성되어 있는 것을 특징으로 하 는 박막트랜지스터.
  5. 제 1항에 있어서,
    상기 소오스/드레인 영역 및 에지 영역을 노출시키는 콘택홀을 통해 배선부가 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  6. 제 5항에 있어서,
    상기 배선부는 소오스/드레인 전극인 것을 특징으로 하는 박막트랜지스터.
  7. 제 1항에 있어서,
    상기 반도체층은 금속 촉매가 포함되어 있는 것을 특징으로 하는 박막트랜지스터.
  8. 제 7항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질인 것을 특징으로 하는 박막트랜지스터.
  9. 제 1항에 있어서,
    상기 제 1 불순물은 1*e11/cm3 내지 3*e15/cm3의 도즈 양으로 주입되어 있는 것을 특징으로 하는 박막트랜지스터.
  10. 제 7항에 있어서,
    상기 반도체층의 채널 영역에 포함된 금속 촉매는 1*e16/ cm2 미만인 것을 특징으로 하는 박막트랜지스터.
  11. 기판을 준비하고,
    상기 기판상에 비정질 실리콘층을 형성하며,
    상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하며,
    상기 반도체층 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막이 형성된 기판상에 반도체층의 에지 영역을 노출시키는 포토레지스트 패턴을 형성하여 상기 에지 영역에 제 1 불순물을 주입하며,
    상기 포토레지스트 패턴을 제거한 후 게이트 전극을 형성하고,
    상기 게이트 전극을 마스크로 하여 상기 반도체층에 제 2 불순물을 주입하여 소오스/드레인 영역 및 채널 영역을 형성하며,
    상기 게이트 전극 상에 층간 절연막을 형성하고,
    상기 기판을 열처리하여 상기 반도체층의 채널 영역 상에 잔류하는 금속 촉 매를 제거하며,
    상기 층간 절연막 및 게이트 절연막을 식각하여 상기 반도체층의 일부 영역을 노출시키는 콘택홀을 형성하고,
    상기 콘택홀을 포함한 층간 절연막의 일부에 상기 반도체층의 일부 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 11항에 있어서,
    상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것은 MIC 법, MILC 법 및 SGS 결정화법으로 이루어진 군에서 선택되는 어느 하나를 이용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 12항에 있어서,
    상기 SGS 결정화법은 비정질 실리콘층상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 다결정 실리콘층으로 형성하는 것임을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 13항에 있어서,
    상기 열처리 이후에 캡핑층을 제거하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 11항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 제 11항에 있어서,
    상기 제 1 불순물은 인(P)인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제 11항에 있어서,
    상기 제 1 불순물은 1*e11/cm3 내지 3*e15/cm3의 도즈 양으로 주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제 11항에 있어서,
    상기 제 2 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 제 11항에 있어서,
    상기 소오스/드레인 전극은 상기 소오스/드레인 영역 및 에지 영역을 노출시키는 콘택홀을 통해 소오스/드레인 영역 및 에지 영역과 동시에 접촉하도록 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  20. 제 11항에 있어서,
    상기 게이트 절연막이 형성된 기판상에 게이트 전극을 형성하고,
    상기 게이트 전극을 마스크로 하여 상기 반도체층에 제1 및 제 2 불순물을 주입하여 소오스/드레인 영역 및 채널 영역을 형성하며,
    상기 기판을 열처리하여 상기 반도체층의 채널 영역 상에 잔류하는 금속 촉매를 제거하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  21. 기판;
    상기 기판 상에 위치하고, 채널 영역 및 소오스/드레인 영역, 상기 채널 영역 및 소오스/드레인 영역에 형성된 제 1 불순물을 포함하는 에지 영역을 포함하는 반도체층;
    상기 반도체층을 절연시키는 게이트 절연막;
    상기 게이트 절연막에 의해 상기 반도체층과 절연된 게이트 전극;
    상기 반도체층과 전기적으로 연결된 소오스/드레인 전극;
    상기 소오스/드레인 전극에 전기적으로 연결된 제 1전극;
    상기 제 1전극 상에 위치하는 유기막층 및 제 2전극을 포함하는 것을 특징으 로 하는 유기전계발광표시장치.
  22. 제 21항에 있어서,
    상기 제 1 불순물은 인(P)인 것을 특징으로 하는 유기전계발광표시장치.
  23. 제 21항에 있어서,
    상기 에지 영역은 반도체층의 채널 영역과 소오스/드레인 영역의 모두에 형성되어 있는 것을 특징으로 하는 유기전계발광표시장치.
  24. 제 21항에 있어서,
    상기 에지 영역은 소오스/드레인 영역에만 형성되어 있는 것을 특징으로 하는 유기전계발광표시장치.
  25. 제 21항에 있어서,
    상기 소오스/드레인 영역 및 에지 영역을 노출시키는 콘택홀을 통해 배선부가 형성되어 있는 것을 특징으로 하는 유기전계발광표시장치.
  26. 제 25항에 있어서,
    상기 배선부는 소오스/드레인 전극인 것을 특징으로 하는 유기전계발광표시장치.
  27. 제 21항에 있어서,
    상기 반도체층은 금속 촉매가 포함되어 있는 것을 특징으로 하는 유기전계발광표시장치.
  28. 제 27항에 있어서,
    상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 물질인 것을 특징으로 하는 유기전계발광표시장치.
  29. 제 21항에 있어서,
    상기 제 1 불순물은 1*e11/cm3 내지 3*e15/cm3의 도즈 양으로 주입되어 있는 것을 특징으로 하는 유기전계발광표시장치.
  30. 제 27항에 있어서,
    상기 반도체층의 채널 영역에 포함된 금속 촉매는 1*e16/ cm2 미만인 것을 특징으로 하는 유기전계발광표시장치.
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