KR20080064949A - 인터포저 및 이것을 이용한 전자 기기 - Google Patents

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Abstract

본 발명은, 신규한 인터포저 및 그 제조 방법을 제공하는 것을 목적으로 한다. 본 발명에 관련된 이 인터포저 (10) 는, 실리콘 기판 (12) 과, 상기 실리콘 기판에 형성된 복수 개의 스루홀 도체 (20) 와, 상기 스루홀 도체의 랜드 부분을 연장시켜 형성한 상부 전극 (14) 및 하부 전극 (18) 과, 양 전극 사이에 형성된 유전체층 (16) 에 의해 형성된 커패시터 (15) 를 구비한다. 소망에 의해 형성하는 재배선층 (23-1, 23-2) 은, 상기 커패시터와는 다른 층에 형성된다.
Figure P1020087009227
인터포저, 스루홀, 커패시터, 기판, 재배선층

Description

인터포저 및 이것을 이용한 전자 기기{INTERPOSER AND ELECTRONIC DEVICE USING THE SAME}
기술분야
본 발명은, 인터포저 및 이것을 이용한 전자 기기에 관한 것으로, 더욱 구체적으로는, 반도체 칩과 패키지 기판 사이에 개재 배치되는 인터포저, 그리고 도체 칩, 인터포저 및 패키지 기판의 조합으로 이루어지는 전자 기기에 관한 것이다.
종래, 반도체의 칩과 패키지 기판 사이의 재배선을 실시하기 위한 프린트 배선판으로서, 인터포저가 알려져 있다. 인터포저는, 주로 반도체 칩의 초고밀도 피치 (예를 들어, 50㎛) 의 도체 회로와 패키지 기판 (「실장 기판」이라고도 한다) 의 그것보다 넓은 피치 (예를 들어, 150㎛) 의 도체 회로를 서로 접속하기 위해 사용되는 재배선 장치이다.
배경기술
특허 문헌 1 : 일본 공개특허공보 2001-326305 「반도체 장치용 인터포저, 그 제조 방법 및 반도체 장치」(2001년 11월 22일 공개).
상기 특허 문헌은, 절연 기판 상에 커패시터와 배선 패턴을 형성한 인터포저를 개시하고 있다.
발명의 개시
발명이 해결하고자 하는 과제
본 발명자의 그 후의 검토에 의해, 특허 문헌 1 에 기재된 바와 같이, 인터포저에 커패시터와 재배선층을 함께 형성한 경우에는 다양한 문제가 발생한다는 것이 판명되었다.
과제를 해결하기 위한 수단
그래서, 본 발명은, 신규한 인터포저 및 이것을 이용한 전자 기기를 제공하는 것을 목적으로 한다.
상기 목적을 감안하여, 본 발명에 관련된 인터포저는, 기판 표면의 거의 전체면에 형성된 커패시터를 구비한다.
또한, 상기 인터포저에서는, 상기 커패시터는, 개구부를 갖는 하부 전극과 상기 하부 전극 상에 형성된 유전체층과, 상기 유전체층 상에 형성되고, 개구부를 갖는 상부 전극으로 이루어지고, 상기 인터포저는, 또한, 상기 기판을 관통하여, IC 칩의 전원 전극에 전기적으로 접속되어 있는 전원용 스루홀 도체와, 상기 전원용 스루홀 도체와 접속되고, 상기 하부 전극의 개구부 내에 형성된 전원용 스루홀 랜드와, 상기 기판을 관통하여, IC 칩의 그라운드 전극에 전기적으로 접속되어 있는 그라운드용 스루홀 도체와, 상기 그라운드용 스루홀 도체에 전기적으로 접속되고, 상기 상부 전극의 개구부 내에 형성된 그라운드용 비아 랜드와, 상기 기판을 관통하여, IC 칩의 신호 전극에 전기적으로 접속되어 있는 신호용 스루홀 도체와, 상기 신호용 스루홀 도체와 접속되고, 상기 기판 상에 형성된 신호용 스루홀 랜드와, 상기 그라운드용 비아 랜드와 상기 하부 전극을 접속하고, 상기 유전체층에 형성된 그라운드용 비아 도체와, 상기 전원용 스루홀 랜드와 상부 전극을 접속하고, 상기 유전체층에 형성된 전원용 비아 도체를 가지며, 상기 신호용 스루홀 도체는, 상기 그라운드용 스루홀 도체와 상기 전원용 스루홀 도체가 형성되어 있는 영역 이외에 형성해도 된다.
또한, 상기 인터포저에서는, 상기 커패시터는, 개구부를 갖는 하부 전극과 상기 하부 전극 상에 형성된 유전체층과, 상기 유전체층 상에 형성되고, 개구부를 갖는 상부 전극으로 이루어지고, 상기 인터포저는, 또한, 상기 기판을 관통하여, IC 칩의 그라운드 전극에 전기적으로 접속되어 있는 그라운드용 스루홀 도체와, 상기 그라운드용 스루홀 도체와 접속되고, 상기 하부 전극의 개구부 내에 형성된 그라운드용 스루홀 랜드와, 상기 기판을 관통하여, IC 칩의 전원 전극에 전기적으로 접속되어 있는 전원용 스루홀 도체와, 상기 전원용 스루홀 도체에 전기적으로 접속되고, 상기 상부 전극의 개구부 내에 형성된 전원용 비아 랜드와, 상기 기판을 관통하여, IC 칩의 신호 전극에 전기적으로 접속되어 있는 신호용 스루홀 도체와, 상기 신호용 스루홀 도체와 접속되고, 상기 기판 상에 형성된 신호용 스루홀 랜드와, 상기 전원용 비아 랜드와 상기 하부 전극을 접속하고, 상기 유전체층에 형성된 전원용 비아 도체와, 상기 그라운드용 스루홀 랜드와 상기 상부 전극을 접속하고, 상기 유전체층에 형성된 그라운드용 비아 도체를 가지며, 상기 신호용 스루홀 도체는, 상기 그라운드용 스루홀 도체와 상기 전원용 스루홀 도체가 형성되어 있는 영역 이외에 형성해도 된다.
또한, 본 발명에 관련된 전자 기기는, IC 칩과, 패키지 기판과, 상기 IC 칩과 상기 패키지 기판 사이에 끼여, 양자와 각각 전기적으로 접속된 청구항 1 ∼ 2 에 기재된 인터포저를 구비하고, 상기 인터포저는, 커패시터를 제공한다.
또한, 본 발명에 관련된 인터포저의 제조 방법은, 실리콘 기판을 준비하고, 상기 실리콘 기판의 일방의 면의 거의 전체면에, 하부 전극, 유전체층 및 상부 전극으로 이루어지는 커패시터를 형성하고, 상기 실리콘 기판의 타방의 면으로부터, 그 실리콘 기판에 관통공을 형성하고, 상기 관통공 내에 스루홀 도체를 형성하고, 상기 스루홀 도체 중 몇 개는, 상기 하부 전극에 전기적으로 접속되고, 상기 스루홀 도체 중 나머지 몇 개는, 상기 유전체층에 형성된 비아홀 도체를 통해 상기 상부 전극에 접속되어 있다.
또한, 본 발명에 관련된 전자 기기의 제조 방법은, 상기 방법에 따라 제조된 인터포저를 준비하고, 상기 인터포저의 일방의 면에 IC 칩을 전기적으로 접속하고, 상기 인터포저의 타방의 면에 패키지를 전기적으로 접속하는 방법이다.
발명의 효과
본 발명에 의하면, 신규한 인터포저 및 이것을 이용한 전자 기기를 제공할 수 있다.
도면의 간단한 설명
도 1 은 본 실시형태에 관련된 인터포저의 요부를 나타내는 단면도이다.
도 2 는 도 1 에 나타내는 인터포저에 형성된 커패시터의 일부를, 하부 전극측에서 본 도면이다.
도 3 은 다른 실시형태에 관련된 인터포저의 요부를 나타내는 단면도이다.
도 4 는 인터포저를 사용한 전자 기기의 구성을 나타내는 단면도이다.
도 5 는 다른 인터포저를 사용한 전자 기기의 구성을 나타내는 단면도이다.
도 6a 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6b 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6c 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6d 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6e 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6f 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6g 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공 정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6h 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6i 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6j 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6k 는 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6l 은 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 6m 은 도 6 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판 상에 커패시터를 형성하는 공정이다.
도 7a 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7b 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7c 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7d 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7e 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7f 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7g 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형 성하는 공정이다.
도 7h 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7i 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7j 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7k 는 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7l 은 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7m 은 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 7n 은 도 7 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공 정의 일례를 나타내는 도면으로, 개략적으로 이 커패시터의 상면에 재배선층을 형성하는 공정이다.
도 8a 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
도 8b 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
도 8c 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
도 8d 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
도 8e 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
도 8f 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
도 8g 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
도 8h 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
도 8i 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
도 8j 는 도 8 의 다른 도면과 함께, 도 5 에 나타내는 인터포저의 제조 공정의 일례를 나타내는 도면으로, 개략적으로 실리콘 기판에 스루홀 도체를 형성하는 공정이다.
부호의 설명
10 : 인터포저, 12 : 실리콘 기판, 12a : 관통공, 14 : 상부 전극, 15 : 커패시터, 16 : 유전체층, 18 : 하부 전극, 20-1 : 스루홀 도체, 신호용 스루홀 도체, 20-2 : 스루홀 도체, 전원용 스루홀 도체, 20-3 : 스루홀 도체, 그라운드용 스루홀 도체, 20-1 : 비아 도체, 신호용 비아 도체, 20-2 : 비아 도체, 전원용 비아 도체, 20-3 : 비아 도체, 그라운드용 비아 도체, 21-1 : 하측 층간 절연 수지층, 21-2 : 상측 층간 절연 수지층, 23-1, 23-2, 23-3 : 재배선층, 구리 도금층, 24 : 클리어런스, 25 : 클리어런스, 26 : 땜납 범프, 28 : 솔더 레지스트층, 28a : 개 구, 30 : 땜납 범프, 38 : 솔더 레지스트층, 40 : 반도체 칩, IC 칩, 42 : 패키지 기판, 50, 56, 58, 62, 66 : 레지스트, 62a : 개구, 100 : 개구부, 70-1, 70-2 : 전자 기기, 101 : 개구부, 102 : 스루홀 랜드
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 관련된 신규한 인터포저 및 이것을 이용한 전자 기기의 실시형태에 관하여, 첨부 도면을 참조하면서 상세하게 설명한다. 이들 실시형태는 예시로서, 본 발명은 이것에 한정되지 않음을 이해해야 한다. 또한, 도면 중, 동일한 요소에 대해서는 동일한 부호를 부여하고 중복된 설명을 생략한다.
[인터포저]
도 1 은 본 실시형태에 관련된 인터포저 (10) 의 요부를 나타내는 단면도이다. 인터포저 (10) 는, 실리콘 기판 (12) 에 형성된 스루홀 도체 (20-1, 20-2, 20-3) 와, 유전체층 (16) 에 형성된 비아 도체 (22-2, 22-3) 를 구비한다. 스루홀 도체 (20-1 ∼ 20-3) 는, 기판 표면에 형성된 스루홀 랜드 (102) 또는 하부 전극 (18) 과 접속되어 있다. 비아 도체 (22-1 ∼ 22-3) 는, 유전체층 (16) 상에 형성된 비아 랜드 (103) 와 접속되어 있다. 전원용 스루홀 도체 (20-2) 와 전원용 비아 도체 (22-2) 는 길이 방향으로 접속되고, 마찬가지로, 그라운드용 스루홀 도체 (20-3) 와 그라운드용 비아 도체 (22-3), 그리고 신호용 스루홀 도체 (20-1) 와 신호용 비아 도체 (22-1; 도 3 참조) 도 각각 길이 방향으로 접속되어 있다. 따라서, 본 출원 서류에서는, 길이 방향으로 접속된 스루홀과 비아홀을, 「스루홀 도체 및 비아 도체 (20-1, 22-1)」 와 같이 총칭하는 경우도 있다. 인터포저 (10) 는, 실리콘 기판 (12) 과, 개구부 (101) 를 갖는 하부 전극 (18), 및 개구부 (100) 를 갖는 상부 전극 (14) 으로 이루어지는 커패시터 (15) 를 구비하고 있다.
여기서, 클리어런스 (25 및 24) 는, 스루홀 랜드 (102) 및 비아 랜드 (103) 사이의 각각의 절연 에어리어를 나타내고, 개구부 (100 및 101) 는, 스루홀 랜드 (102) 및 비아 랜드 (103) 가 각각 형성되는 에어리어를 나타내고 있다.
전원용 스루홀 도체 (20-2) 의 바로 위에 전원용 비아 도체 (22-2) 를 형성할 필요성은 없다. 또한, 전원용 스루홀 도체의 수와 전원용 비아 도체의 수가 동일할 필요는 없다. 전원용 비아 도체의 수가 적을수록, 상부 전극 (14) 에 형성하는 개구부 (100) 의 수를 적게 할 수 있다.
그라운드용 스루홀 도체 (20-3) 의 바로 위에 그라운드용 비아 도체 (22-3) 를 형성할 필요성은 없다. 또한, 그라운드용 스루홀 도체의 수와 그라운드용 비아 도체의 수가 동일할 필요는 없다. 그라운드용 비아 도체의 수가 적을수록, 하부 전극 (18) 에 형성하는 개구부 (101) 의 수를 적게 할 수 있다.
실리콘 기판 (12) 은, 적절히 표면 연마되어 있는 경우, 표면이 매우 평활한 성질을 갖는다. 또한, 본 실시형태에서 요구되는 표면 평활 레벨을 만족시킨다면, 실리콘 기판 대신에, 유리 기판, 폴리이미드 기판을 사용해도 된다.
인터포저 (10) 의 스루홀 도체 및 비아 도체 (20-1, 22-1; 도 3 참조) 는 신호용 도체이며, 후술하는 바와 같이, 반도체 칩 (도 4 및 5 참조) 과 패키지 기판 (도 4 및 5 참조) 사이에서 신호 전송을 실시한다.
그라운드용 스루홀 도체 (20-3) 는, 하부 전극 (18) 의 개구부 (101) 에 형성되어 있는 스루홀 랜드 (102) 와 접속되고, 또한, 그라운드용 비아 도체 (22-3) 를 개재하여 상부 전극 (14) 과 접속되어 있다. 스루홀 랜드 (102) 는, 클리어런스 (25) 에 의해 하부 전극 (18) 과 절연되어 있다. 전원용 스루홀 도체 (20-2) 는 하부 전극 (18) 과 접속되고, 또한, 전원용 비아 도체 (22-2) 를 개재하여, 상부 전극 (14) 의 개구부 (100) 에 형성된 비아 랜드 (103) 와 접속되어 있다. 그리고, 비아 랜드 (103) 와 상부 전극 (14) 은, 클리어런스 (24) 에 의해 절연되어 있다.
또한, 반대로, 전원용 스루홀 도체 (20-2) 는, 하부 전극 (18) 의 개구부 (101) 에 형성되어 있는 스루홀 랜드 (102) 와 접속되고, 또한, 전원용 비아 도체 (22-2) 를 개재하여 상부 전극 (14) 과 접속되어도 된다. 그라운드용 스루홀 도체 (20-3) 는 하부 전극 (18) 과 접속되고, 또한, 그라운드용 비아 도체 (22-3) 를 개재하여, 상부 전극 (14) 의 개구부 (100) 에 형성된 비아 랜드 (103) 와 접속되어도 된다.
상부 전극 (14) 및 하부 전극 (18) 은 적당한 금속으로 형성된다. 본 실시형태에서는, 예를 들어, 제조상의 편의를 위해, 상부 전극 (14) 은 니켈 (Ni) 로 형성되고, 하부 전극 (18) 은 백금 (Pt) 으로 형성된다. 그러나, 그 밖의 금속으로 형성해도 된다.
유전체층 (16) 은, 고유전체인 것이 바람직하다. 예를 들어, 유전체층 (16) 은, 강유전성을 갖는 티탄산바륨 (BaTiO3) 으로 이루어진다.
여기서, 상부 전극 (14), 유전체층 (16) 및 하부 전극 (18) 은, 커패시터 (15) 를 형성한다.
도 1 에 나타내는 인터포저 (10) 는, 후술하는 바와 같이, 반도체 칩 (도 4 및 5 참조) 과 패키지 기판 (「실장 기판」이라고도 한다; 도 4 및 5 참조) 사이에 배치된다. 인터포저 (10) 는, 반도체 칩의 극히 근방에 위치하고, 전원과 그라운드 사이에 디커플링 커패시터를 형성하여 노이즈를 흡수하고 있다.
도 1 에 나타내는 인터포저 (10) 는, 실리콘 기판 (12) 의 일면의 거의 전체면에 유전체층 (16) 이 형성되고, 이 유전체층을 개재하는 양면의 도체층이 상부 및 하부 전극 (14, 18) 이 된다.
도 1 에 나타내는 인터포저 (10) 는, 커패시터 (15) 가 형성되어 있는 영역에 신호 배선을 갖고 있지 않다. 이 때문에, 실리콘 기판 (12) 의 표면에 확장되는 큰 면적의 커패시터용 전극 (14, 18) 을 형성할 수 있다.
도 1 에 나타내는 인터포저 (10) 에 사용하는 실리콘 기판 (12) 은, 표면이 매우 평활하기 때문에, 유전체층 (16) 을 매우 얇게, 즉 상부 전극 (14) 과 하부 전극 (18) 의 간격을 매우 좁게 형성할 수 있다.
도 1 에 나타내는 인터포저 (10) 에 사용하는 유전체층 (16) 은, 예를 들어, 강유전성을 갖는 티탄산바륨 (BaTiO3) 층을 채용할 수 있다.
이들 요인을 1 개 이상 가짐으로써, 도 1 에 나타내는 인터포저 (10) 는, 매 우 큰 용량의 커패시터 (콘덴서) 를 형성할 수 있다.
도 2 는 도 1 에 나타내는 인터포저 (10) 에 형성된 커패시터 (15) 의 일부를, 하부 전극 (18) 측에서 본 도면이다. 도 2 에서 백색으로 표시된 영역은 하부 전극 (18) 을 나타내고, 흑색으로 표시된 프레임 형상은 하부 전극 (18) 의 개구부에서 보이는 유전체층 (16) 을 나타내고 있다. 하부 전극 (18) 이, 실리콘 기판 면적의 거의 전체면에 형성되어 있음을 알 수 있다.
도 3 은 다른 실시형태에 관련된 인터포저의 요부를 나타내는 단면도이다. 상기 서술한 도 1 의 인터포저의 요부는, 실리콘 기판 (12) 의 주변부에 신호용 스루홀 도체 및 신호용 비아 도체 (20-1, 22-1) 가 배치되고, 중앙부에 전원용 스루홀 도체 및 비아 도체 (20-2, 22-2), 그리고 그라운드용 스루홀 도체 및 비아 도체 (20-3, 22-3) 가 배치되어, 커패시터 (15) 를 형성하고 있다. 이에 대하여, 도 3 에 나타내는 인터포저의 요부는, 중앙부에 밀집하여 신호용 스루홀 도체 (20-1) 및 신호용 비아 도체 (22-1) 를 배치하고, 이것을 둘러싸도록 전원용 스루홀 도체 및 비아 도체 (20-2, 22-2), 그리고 그라운드용 스루홀 도체 및 비아 도체 (20-3, 22-3) 가 배치되어 있다는 점에서 서로 다르다.
도 3 에 나타내는 바와 같이, 전원용 비아 도체 (22-2) 는, 랜드 부분이 연장되어 상부 전극 (14) 을 형성하고 있다. 그리고, 스루홀 랜드 (102) 는, 하부 전극 (18) 의 개구부 (101) 에 형성되고, 클리어런스 (25) 에 의해 하부 전극 (18) 과 절연되어 있다. 신호용 스루홀 도체 및 비아 도체 (20-1, 22-1) 는, 클리어런스 (24) 에 의해 상부 전극 (14) 과 절연되고, 클리어런스 (25) 에 의해 하부 전극 (18) 과 절연되어 있다. 그라운드용 스루홀 도체 (20-3) 는, 랜드 부분이 연장되어 하부 전극 (18) 을 형성하고, 상부 전극 (14) 과는 비접속 상태에 있다. 예를 들어, 상부 전극 (14) 에 접속되는 비아 도체를 형성하지 않거나 또는 비아 랜드 (103) 를 상부 전극 (14) 의 개구부 (100) 에 형성하여, 클리어런스 (24) 에 의해 상부 전극 (14) 과 전기적으로 비접속 상태로 한다.
또한, 신호용 스루홀 도체 및 비아 도체 (20-1, 22-1), 전원용 스루홀 도체 및 비아 도체 (20-2, 22-2), 및 그라운드용 스루홀 도체 및 비아 도체 (20-3, 22-3) 는, 서로 혼재하도록 배치해도 된다.
도 4 는 인터포저 (10) 를 사용한 전자 기기의 구성을 나타내는 단면도이다. 인터포저 (10) 는, IC 칩 (IC; 40) 과 패키지 기판 (PK; 42) 사이에 개재 배치되고, 땜납 범프 (26) 를 통하여 IC 칩 (40) 과, 땜납 범프 (30) 를 통하여 패키지 기판 (42) 과 각각 땜납 접속된다.
도 4 에 나타내는 인터포저 (10) 는, 도 1 및 도 3 과 관련하여 설명한 상부 전극 (14), 유전체층 (16), 하부 전극 (18), 실리콘 기판 (12), 스루홀 도체 및 비아 도체 (20, 22) 에 추가하여, 상부 전극 (14) 상에 형성된 절연 수지층 (21) 과, 이 절연 수지층의 개구를 통하여 스루홀 도체에 접속되는 니켈 (Ni) 의 랜드 (24-1) 와, 이 니켈의 랜드 (패드) 를 피복하는 금 (Au) 도금층 (24-2) 과, 금 도금층 상에 형성된 땜납 범프 (26) 와, 실리콘 기판 (12) 의 하면에 형성된 솔더 레지스트층 (28) 과, 이 솔더 레지스트층의 개구를 통하여 스루홀 도체 (20) 의 랜드 (외부 전극) 부분에 형성된 땜납 범프 (30) 를 구비하고 있다.
도 4 에 나타내는 인터포저 (10) 는, 커패시터 (15) 가, 반도체 칩 (40) 의 극히 근방에 위치하고 있으므로, 전원과 그라운드 사이에 디커플링 커패시터를 형성하여 노이즈를 흡수할 수 있다.
도 4 의 인터포저 (10) 는, 실리콘 기판 (12) 의 표면을 점유하는 재배선 패턴이 존재하지 않기 때문에, 큰 면적의 커패시터용 전극 (14, 18) 을 형성할 수 있다.
도 4 의 인터포저 (10) 는, 실리콘 기판 (12) 의 표면이 매우 평활하기 때문에, 상부 전극 (14) 과 하부 전극 (18) 사이를 매우 좁게 형성할 수 있다.
도 4 의 인터포저 (10) 는, 유전체층 (16) 으로서 강유전성을 갖는 유전체를 채용할 수 있기 때문에, 매우 큰 용량의 커패시터 (콘덴서) 를 형성할 수 있다.
도 5 는 다른 인터포저 (10) 를 사용한 전자 기기의 구성을 나타내는 단면도이다. 도 5 에 나타내는 인터포저 (10) 의 구성은, 도 4 에 나타내는 구성과 비교하면, 재배선층 (23-1, 23-2) 이 추가되어 있다는 점에서 서로 다르다.
도 5 의 인터포저 (10) 는, 도 4 와 관련하여 설명한 상부 전극 (14), 유전체층 (16), 하부 전극 (18), 실리콘 기판 (12), 스루홀 도체 (20), 비아 도체 (22), 땜납 범프 (26), 솔더 레지스트층 (28) 및 땜납 범프 (30) 에 추가하여, 재배선 패턴 (23-1) 이 형성된 하측 층간 절연 수지층 (21-1) 과, 재배선 패턴 (23-2) 이 형성된 상측 층간 절연 수지층 (21-2) 과, 솔더 레지스트층 (38) 을 구비하고 있다. 하측 층간 절연 수지층 (21-1) 은 커패시터 상에 형성되어 있다. 하측 층간 절연 수지층 상에 형성된 배선 패턴 (23-1) 은, 하측 층간 절연 수지층 에 형성되어 있는 비아홀 도체 (22) 를 개재하여, 신호용 스루홀 도체 (20-1), 전원용 스루홀 도체 (20-2), 그라운드용 스루홀 도체 (20-3) 중 어느 하나와 접속되어 있다. 층간 수지 절연층은 1 층이어도 복수 층이어도 된다.
그러나, 이 재배선 패턴 (23-1, 23-2) 은, 커패시터 (15) 와는 다른 층 (즉, 층간 절연 수지층 (21-1, 21-2)) 에 각각 형성되어 있다. 즉, 상부 전극 (14), 유전체층 (16) 및 하부 전극 (18) 으로 이루어지는 커패시터 (15) 내에는, 재배선 패턴이 존재하지 않는다. 그 때문에 여전히 큰 면적의 커패시터용 전극을 형성할 수 있다.
따라서, 도 5 에 나타내는 인터포저 (10) 는, 도 1 및 도 3 과 관련하여 설명한 인터포저의 작용 및 특징을 갖고 있다. 도 5 의 인터포저 (10) 는, 반도체 칩 (40) 과 패키지 기판 (42) 의 상호 접속 기능에 추가하여, 반도체 칩 (40) 의 극히 근방에 위치하고 있으므로, 전원과 그라운드 사이에 디커플링 커패시터를 형성하여 노이즈를 흡수할 수 있다.
도 5 의 인터포저 (10) 는, 커패시터 (15) 부분에 재배선 패턴이 존재하지 않기 때문에, 큰 면적의 커패시터용 전극을 형성할 수 있다.
도 5 의 인터포저 (10) 는, 표면이 매우 평활한 실리콘 기판 (12) 상에 콘덴서 (15) 를 형성하고 있다. 유전체층의 두께를 매우 얇게 할 수 있다.
도 5 의 인터포저 (10) 는, 유전체층 (16) 으로서 강유전성을 갖는 유전체를 채용할 수 있기 때문에, 매우 큰 용량의 커패시터 (콘덴서) 를 형성할 수 있다.
(제조 방법)
도 6a ∼ 도 6m, 도 7a ∼ 도 7n 및 도 8a ∼ 도 8j 는, 도 5 에 나타내는 인터포저 (10) 의 제조 공정의 일례를 나타내는 도면이다. 여기서, 도 6a ∼ 도 6m 에 나타내는 공정은, 개략적으로 실리콘 기판 (12) 상에 커패시터 (15) 를 형성하는 공정이다. 도 7a ∼ 도 7n 에 나타내는 공정은, 개략적으로 이 커패시터 (15) 의 상방에 재배선층을 형성하는 공정이다. 또한, 도 8a ∼ 도 8j 에 나타내는 공정은, 개략적으로 실리콘 기판 (12) 에 스루홀 도체 (20) 를 형성하는 공정이다. 그러나, 인터포저 (10) 의 제조 공정은 이것에 한정되지 않는다. 최종적으로, 도 4 또는 도 5 에 나타내는 바와 같은 인터포저 (10) 를 실현할 수 있는 임의의 제조 방법을 채용할 수 있다.
도 6a 는 실리콘 (Si) 웨이퍼를 준비하는 공정이다. 예를 들어, 실리콘 웨이퍼는, 반경 1 ∼ 3 인치, 두께 50 ∼ 200㎛ 의 원판 형상이다. 이 실리콘 웨이퍼가, 인터포저 (10) 의 실리콘 기판 (12) 에 상당한다.
도 6b 는 리프트 오프법의 레지스트 (50) 의 패터닝 공정이다. 예를 들어, 실리콘 기판 (12) 의 상면에 드라이 필름을 라미네이트하여 패터닝한다.
도 6c 는 스퍼터링에 의해 하부 전극 (18) 을 형성하는 공정이다. 레지스트 상도 포함하여 실리콘 기판 (12) 의 표면 전체면에, 스퍼터링에 의해 금속층을 석출하여, 하부 전극 (18) 을 형성한다. 하부 전극 (18) 은, 바람직하게는 백금 (Pt) 으로 형성된다. 그러나, 그 밖의 금속이어도 된다.
도 6d 는 레지스트 (50) 의 박리 공정이다. 도 5b 의 공정에서 패터닝된 레지스트 (50) 를 적당한 박리액에 의해 박리한다. 이 때, 레지스트 상에 석출 된 금속층도 동시에 박리되어, 하부 전극 (18) 이 패터닝된다.
도 6e 는 스퍼터 또는 졸겔에 의해 유전체층 (16) 을 형성하는 공정이다. 유전체층 (16) 은, 예를 들어, 강유전성을 갖는 티탄산바륨 (BaTiOx) 으로 이루어진다. 예를 들어, 마그네트론 스퍼터 장치에 BaTiOx 의 타겟을 장착하여 막 두께 0.25㎛ 정도의 제 1 스퍼터막을 형성하고, 제 1 스퍼터막 상에 바륨 (Ba) 과 티탄 (Ti) 을 함유하는 졸-겔 용액을 복수 회 스핀코트함으로써 졸-겔막을 형성하고, 또한 이 스핀코트막 상에 (제 1 스퍼터막 형성과 동일하도록) 막 두께 0.15㎛ 정도의 제 2 스퍼터막을 형성함으로써 실시된다. 이와 같이 하여 형성된 유전체층 (16) 은, 졸-겔막을 제 1 스퍼터막과 제 2 스퍼터막 사이에 끼워넣은 상태가 된다.
도 6f 는 스퍼터링에 의해 상부 전극 (14) 을 형성하는 공정이다. 상부 전극 (14) 은, 바람직하게는 니켈 (Ni) 로 형성된다. 그러나, 그 밖의 금속이어도 된다.
도 6g 는 상부 전극 (14) 을 형성하기 위해 사용하는 레지스트 (52) 의 패터닝 공정이다. 레지스트 (52) 로는, 예를 들어, 도쿄도 소재의 아사히 카세이 일렉트로닉스 주식회사 제조의 드라이 필름 레지스트 AQ 시리즈 등을 사용할 수 있다.
도 6h 는 상부 전극 (14) 및 유전체층 (16) 의 에칭 공정이다. 상부 전극 (14) 이 니켈 (Ni) 로 형성되어 있는 경우, 예를 들어, 에천트로서 멜텍스 주식회사 제조의 품번 멜스트립 (혼산) 을 사용할 수 있다. 유전체층 (16) 에 관통 공을 형성하는 경우, CO2 레이저나 UV 레이저를 사용할 수 있다.
도 6i 는 레지스트 (52) 의 박리 공정이다. 레지스트 박리액으로서, 예를 들어, 농도 10％ 정도의 NaOH 수용액을 사용할 수 있다.
도 6j 는 시드층 (54) 을 스퍼터링에 의해 형성하는 공정이다. 시드층 (54) 으로서, 예를 들어, 니켈 (Ni) 을 사용할 수 있다.
도 6k 는 상부 전극 (14) 을 형성하기 위해 사용하는 레지스트 (56) 의 패터닝 공정이다. 레지스트 (56) 로는, 예를 들어, 일본 도쿄도 소재의 아사히 카세이 일렉트로닉스 주식회사 제조의 드라이 필름 레지스트 AQ 시리즈를 사용할 수 있다.
도 6l 은 상부 전극 (14) 을 형성하는 에칭 공정이다. 상부 전극 (14) 이 니켈 (Ni) 로 형성되어 있는 경우, 예를 들어, 에천트로서 상기 품번 멜스트립 (혼산) 을 사용하고, 레지스트 (56) 의 개구를 통과시켜 니켈 (Ni) 층을 에칭한다.
도 6m 은 레지스트 (56) 의 박리 공정이다. 레지스트 박리액으로서, 예를 들어, 상기 드라이 필름 레지스트 AQ 시리즈를 사용할 수 있다. 이들 도 6a ∼ 도 6m 에 나타내는 공정에 의해, 실리콘 기판 (12) 에 커패시터 (15) 를 형성할 수 있다. 비아 도체, 스루홀 랜드, 비아 랜드도 형성된다.
도 7a 는 하측 층간 절연 수지층 (21-1) 을 형성하고, 패터닝하는 공정이다. 하측 층간 절연 수지층 (21-1) 은, 예를 들어, 폴리이미드로 형성할 수 있다.
도 7b 는 패터닝된 하측 층간 절연 수지층 (21-1) 상에, 시드층 (19-1) 을 스퍼터링에 의해 형성하는 공정이다. 시드층 (19-1) 으로서, 예를 들어, 니켈 (Ni) 을 하지 (下地) 로 하고, 그 위에 구리 (Cu) 를 사용할 수 있다.
도 7c 는 구리 도금층 (23-1) 을 형성하는 공정이다. 구리 도금층 (23-1) 으로서, 예를 들어, 시드층 (19-1) 을 전극으로 하여, 하측 층간 절연 수지층 (21-1) 의 표면 및 개구 내의 시드층 상에 전해 구리 도금을 형성한다. 필요에 따라, 구리 도금층 (23-1) 의 표면을 평활화 처리한다.
도 7d 는 레지스트 (58) 를 패터닝하는 공정이다. 구리 도금층 (23-1) 을 에칭하기 위해, 구리 도금층 (23-1) 상에 레지스트 (58) 를 라미네이트하여 패터닝한다. 레지스트 (58) 로서, 예를 들어, 상기 드라이 필름 레지스트 AQ 시리즈를 사용할 수 있다.
도 7e 는 구리 도금층 (23-1) 및 시드층 (Cu/Ni; 19-1) 을 에칭하는 공정이다. 구리 도금층 및 시드층의 구리층을 에칭하는 경우, 예를 들어, 에천트로서 과산화수소/황산 (H2SO4/H2O2) 을 사용하고, 레지스트의 개구를 통과시켜 구리 도금층을 에칭한다. 시드층의 니켈층을 에칭하는 경우, 예를 들어, 에천트로서 상기 품번 멜스트립 (혼산) 을 사용하고, 레지스트 (58) 의 개구를 통과시켜 니켈층을 에칭한다.
도 7f 는 레지스트 (58) 의 박리 공정이다. 레지스트 박리액으로서, 예를 들어, 농도 10％ 정도의 NaOH 수용액을 사용할 수 있다.
도 7g 는 상측 층간 절연 수지층 (21-2) 을 형성하고, 패터닝하는 공정이다. 도 6d 에 나타내는 하측 층간 절연 수지층 (21-1) 의 형성 공정과 동일하게, 상측 층간 절연 수지층 (21-2) 은, 예를 들어, 폴리이미드로 형성할 수 있다.
도 7h 는 패터닝된 상측 층간 절연 수지층 (21-2) 상에, 시드층 (19-2) 을 스퍼터링에 의해 형성하는 공정이다. 도 7b 에 나타내는 공정과 동일하게, 시드층 (19-2) 으로서, 예를 들어, 니켈 (Ni) 을 하지로 하고, 그 위에 구리 (Cu) 를 사용할 수 있다.
도 7i 는 레지스트 (60) 를 패터닝하는 공정이다.
도 7j 는 구리 도금층 (23-2) 을 형성하는 공정이다. 구리 도금층 (23-2) 으로서, 예를 들어, 시드층 (19-2) 을 전극으로 하여, 상측 층간 절연 수지층 (21-2) 의 표면 및 개구 내의 시드층 (19-2) 상에 전해 구리 도금을 형성한다.
도 7k 는 레지스트 (60) 를 박리하는 공정이다. 레지스트 박리액으로서, 예를 들어, 농도 10％ 정도의 NaOH 수용액을 사용할 수 있다.
도 7l 은 구리 도금층 (23-2) 및 시드층 (Cu/Ni; 19-2) 을 에칭하는 공정이다. 도 7e 에 나타내는 공정과 동일하게, 예를 들어, 에천트로서 과산화수소/황산 (H2SO4/H2O2) 을 사용하여 구리 도금층을 에칭하고, 상기 품번 멜스트립 (혼산) 을 사용하여 니켈층을 에칭한다.
도 7m 은 솔더 레지스트 (38) 를 패터닝하는 공정이다. 솔더 레지스트 (38) 로는, 예를 들어, 도쿄도 소재의 히타치 카세이 공업 주식회사 제조의 품번 SR-7200 (감광성 액상 솔더 레지스트) 을 사용하여, 스크린 인쇄로 도포할 수 있 다.
도 7n 은 구리 도금층 (23-2) 상에, 하지로서 니켈 (Ni) 도금을 실시하고, 그 위에 금 (Au) 도금을 실시하는 공정이다. 패키지에 접속하기 위한 땜납 범프를 형성하는 면에, 구리 도금층의 보호층 (24) 을 형성하기 위해서이다. 이들 도 6a ∼ 도 6n 에 나타내는 공정에 의해, 커패시터 (15) 의 상면에 재배선층 (23-1, 23-2) 을 형성할 수 있다.
도 8a 는 실리콘 기판 (12) 의 하면에 레지스트 (62) 를 패터닝하는 공정이다. 실리콘 기판 (12) 에 관통공 (12a) 을 형성하기 위해, 실리콘 기판 (12) 의 하면에 레지스트 (62) 를 라미네이트하여, 패터닝한다. 레지스트 (62) 로서, 예를 들어, 상기 드라이 필름 레지스트 AQ 시리즈를 사용할 수 있다.
도 8b 는 실리콘 기판 (12) 에 관통공 (12a) 을 형성하는 공정이다. 레지스트 (62) 에 형성된 개구 (62a) 를 통과시키고, RIE 법 (반응성 이온 에칭) 에 따른 이방성 에칭에 의해 실리콘 기판 (12) 을 에칭하여 관통공 (12a) 을 형성한다.
도 8c 는 레지스트 (62) 를 박리하는 공정이다. 레지스트 박리액으로서, 예를 들어, 농도 10％ 정도의 NaOH 수용액을 사용할 수 있다.
도 8d 는 관통공 (12a) 이 형성된 실리콘 기판 (12) 에, 시드층 (19-3) 을 스퍼터링에 의해 형성하는 공정이다. 시드층 (19-3) 으로서, 예를 들어, 구리 (Cu) 를 사용할 수 있다. 도시하지 않지만, 시드층 형성 전에 CVD 법 등으로 실리콘 기판의 표면에 절연층 (예를 들어, SiO2) 을 형성한다. 또한, 제조 공정의 순서에 관하여, 실리콘 기판 (12) 의 일방의 면에 하부 전극 (18) 을 형성한 단계 (도 6d 참조) 에서, 스루홀용의 관통공 (12a) 을 형성하고 (도 8b 참조), 관통공의 내벽을 포함하는 실리콘 기판의 표면에 SiO2 등의 절연막을 형성하는 순서로 해도 된다.
도 8e 는 레지스트 (66) 의 패터닝 공정이다. 실리콘 기판 (12) 의 표면 상의 시드층 (19-3) 에 드라이 필름을 라미네이트하여, 패터닝한다.
도 8f 는 구리 도금층 (23-3) 을 형성하는 공정이다. 구리 도금층 (23-3) 으로서, 예를 들어, 시드층 (19-3) 을 전극으로 하여, 실리콘 기판 (12) 의 표면 및 개구 내의 시드층 (19-3) 상에 전해 구리 도금을 형성한다.
도 8g 는 레지스트 (66) 를 박리하는 공정이다. 레지스트 박리액으로서, 예를 들어, 농도 10％ 정도의 NaOH 수용액을 사용할 수 있다.
도 8h 는 시드층 (19-3) 을 에칭하는 공정이다. 예를 들어, 시드층 (19-3) 이 구리 (Cu) 로 형성되어 있는 경우, 에천트로서 과산화수소/황산 (H2SO4/H2O2) 을 사용하여 시드층을 소프트 에칭하여 제거할 수 있다. 또한, 에칭시에 구리 도금층 (23-3) 의 상부에 적당한 레지스트를 형성해도 된다.
도 8i 는 솔더 레지스트 (28) 를 패터닝하는 공정이다. 솔더 레지스트 (28) 로는, 예를 들어, 상기 품번 SR-7200 (감광성 액상 솔더 레지스트) 을 사용하여, 스크린 인쇄로 도포할 수 있다.
도 8j 는 땜납 범프 (26, 30) 를 형성하는 공정이다. 솔더 레지스트 (38) 의 개구 (38a) 에 있는 구리 도금층 (23-2) 상에, 패키지에 접속하기 위한 땜납 범프 (26) 를 형성하고, 솔더 레지스트 (28) 의 개구 (28a) 에 있는 구리 도금층 (23-3) 상에, IC 칩에 접속하기 위한 땜납 범프 (30) 를 형성한다. 땜납 범프 (26, 30) 의 형성은, 예를 들어, 스크린 인쇄로 실시할 수 있다. 이들 도 8a ∼ 도 8j 에 나타내는 공정에 의해, 실리콘 기판 (12) 에 스루홀 도체 (20) 를 형성할 수 있다.
또한, 도 4 에 나타내는 인터포저는, 상기 공정의 일부 (예를 들어, 도 6a ∼ 6m, 7a ∼ 7f, 8a ∼ 8j) 를 이용하여 제조할 수 있다.
[인터포저를 이용한 전자 기기]
도 4 에 나타내는 인터포저 (10) 는, IC 칩 (40) 과 패키지 기판 (42) 사이에 개재 배치되고 각각 상호 접속되어, 반도체 칩, 인터포저 및 패키지 기판의 조합으로 이루어지는 전자 기기 (70-1) 를 형성한다.
이 전자 기기 (70-1) 는, 인터포저 (10) 의 제조 후, 땜납 범프 (26, 30) 를 리플로우하여, 인터포저 (10) 를 반도체 칩 (40) 및 패키지 기판 (42) 에 각각 땜납 접속함으로써 형성된다. 인터포저 (10) 는 반도체 칩 (40) 의 근방에 위치하여, 큰 용량을 갖는 디커플링 콘덴서로서 기능한다.
도 5 에 나타내는 인터포저 (10) 는, IC 칩 (40) 과 패키지 기판 (42) 사이에 개재 배치되고 각각 상호 접속되어, 반도체 칩, 인터포저 및 패키지 기판의 조합으로 이루어지는 전자 기기 (70-2) 를 형성한다. 이 전자 기기 (70-2) 는, 인터포저 (10) 의 제조 후, 땜납 범프 (26, 30) 를 리플로우하여, 인터포저 (10) 를 반도체 칩 (40) 및 패키지 기판 (42) 에 각각 땜납 접속함으로써 형성된다. 인터포저 (10) 는, 반도체 칩 (40) 과 패키지 기판 (42) 사이에 재배선층 (23-1, 23-2) 을 제공한다.
[실시형태의 특징·이점 등]
본 실시형태에 관련된 인터포저 (10) 는, 실리콘 기판 (12) 의 표면을 점유하는 재배선 패턴이 존재하지 않기 때문에, 큰 면적의 커패시터용 전극을 형성할 수 있다.
본 실시형태에 관련된 인터포저 (10) 는, 표면이 매우 평활한 실리콘 기판을 사용하고 있기 때문에, 유전체층 (16) 을 매우 얇게, 즉, 상부 전극 (14) 과 하부 전극 (18) 사이를 매우 좁게 형성할 수 있다. 기판 상에 형성된 콘덴서는, 큰 용량을 갖게 된다.
본 실시형태에 관련된 인터포저 (10) 는, 예를 들어, 강유전성을 갖는 재료, 예를 들어 티탄산바륨 (BaTiO3) 층을 채용할 수 있으므로, 큰 용량을 갖는 디커플링 콘덴서를 기판 상에 형성할 수 있다.
본 실시형태에 관련된 전자 기기 (70-1) 는, 반도체 칩 (40), 인터포저 (10) 및 패키지 기판 (42) 의 조합에 의해, 반도체 칩 (40) 의 극히 근방에 용량이 큰 디커플링 커패시터를 제공할 수 있다.
본 실시형태에 관련된 전자 기기 (70-2) 는, 용량이 큰 디커플링 커패시터를 반도체 칩 (40) 의 극히 근방에 배치하면서, 또한, 재배선층 (23-1, 23-2) 을 제공할 수 있다.
[기타]
이상, 본 발명에 관련된 인터포저 및 이것을 이용한 전자 기기의 실시형태에 관하여 설명하였는데, 이들은 예시로서, 본 발명은 이것에 한정되지 않는다.
예를 들어, 스루홀 도체 (20) 와 비아 도체 (22) 는 길이 방향으로 접속되고, 스루홀 도체 및 비아 도체 (20, 22) 로 총칭하고 있다. 그러나, 이것에 한정되지 않는다. 예를 들어, 도 1 및 도 3 에 나타내는 인터포저에 있어서, 스루홀 도체 (20) 는 클리어런스 (25) 에 의해 하부 전극 (18) 과 비접속 상태로 하고, 그곳으로부터 벗어난 위치에 형성된 비아 도체 (22) 를 개재하여 상부 전극 (14) 에 접속되도록 해도 된다. 이 경우, 스루홀 도체 (20) 와 비아 도체 (22) 는 전기적으로는 접속되어 있으나, 길이 방향으로 접속되어 있지 않다. 이와 같은 형태는, 전원용, 그라운드용 및 신호용의 스루홀 도체 및 비아 도체 중 어느 것에나 적용할 수 있다.
따라서, 본 발명의 기술적 범위는, 첨부하는 특허청구의 범위의 기재에 기초하여 정해진다.

Claims (17)

  1. 기판 표면의 거의 전체면에 형성된 커패시터를 구비하는, 인터포저.
  2. 제 1 항에 있어서,
    상기 커패시터는, 개구부를 갖는 하부 전극과 상기 하부 전극 상에 형성된 유전체층과, 상기 유전체층 상에 형성되고, 개구부를 갖는 상부 전극으로 이루어지고,
    상기 인터포저는, 또한,
    상기 기판을 관통하여, IC 칩의 전원 전극에 전기적으로 접속되어 있는 전원용 스루홀 도체와,
    상기 전원용 스루홀 도체와 접속되고, 상기 하부 전극의 개구부 내에 형성된 전원용 스루홀 랜드와,
    상기 기판을 관통하여, IC 칩의 그라운드 전극에 전기적으로 접속되어 있는 그라운드용 스루홀 도체와,
    상기 그라운드용 스루홀 도체에 전기적으로 접속되고, 상기 상부 전극의 개구부 내에 형성된 그라운드용 비아 랜드와,
    상기 기판을 관통하여, IC 칩의 신호 전극에 전기적으로 접속되어 있는 신호용 스루홀 도체와,
    상기 신호용 스루홀 도체와 접속되고, 상기 기판 상에 형성된 신호용 스루홀 랜드와,
    상기 그라운드용 비아 랜드와 상기 하부 전극을 접속하고, 상기 유전체층에 형성된 그라운드용 비아 도체와,
    상기 전원용 스루홀 랜드와 상부 전극을 접속하고, 상기 유전체층에 형성된 전원용 비아 도체를 가지며,
    상기 신호용 스루홀 도체는, 상기 그라운드용 스루홀 도체와 상기 전원용 스루홀 도체가 형성되어 있는 영역 이외에 형성되어 있는, 인터포저.
  3. 제 1 항에 있어서,
    상기 커패시터는, 개구부를 갖는 하부 전극과 상기 하부 전극 상에 형성된 유전체층과, 상기 유전체층 상에 형성되고, 개구부를 갖는 상부 전극으로 이루어지고,
    상기 인터포저는, 또한,
    상기 기판을 관통하여, IC 칩의 그라운드 전극에 전기적으로 접속되어 있는 그라운드용 스루홀 도체와,
    상기 그라운드용 스루홀 도체와 접속되고, 상기 하부 전극의 개구부 내에 형성된 그라운드용 스루홀 랜드와,
    상기 기판을 관통하여, IC 칩의 전원 전극에 전기적으로 접속되어 있는 전원용 스루홀 도체와,
    상기 전원용 스루홀 도체에 전기적으로 접속되고, 상기 상부 전극의 개구부 내에 형성된 전원용 비아 랜드와,
    상기 기판을 관통하여, IC 칩의 신호 전극에 전기적으로 접속되어 있는 신호용 스루홀 도체와,
    상기 신호용 스루홀 도체와 접속되고, 상기 기판 상에 형성된 신호용 스루홀 랜드와,
    상기 전원용 비아 랜드와 상기 하부 전극을 접속하고, 상기 유전체층에 형성된 전원용 비아 도체와,
    상기 그라운드용 스루홀 랜드와 상기 상부 전극을 접속하고, 상기 유전체층에 형성된 그라운드용 비아 도체를 가지며,
    상기 신호용 스루홀 도체는, 상기 그라운드용 스루홀 도체와 상기 전원용 스루홀 도체가 형성되어 있는 영역 이외에 형성되어 있는, 인터포저.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 신호용 스루홀 도체는, 상기 기판의 중앙 영역에 형성되고,
    상기 전원용 스루홀 도체와 그라운드용 스루홀 도체는, 상기 기판의 주변 영역에 형성되어 있는, 인터포저.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 전원용 스루홀 도체와 그라운드용 스루홀 도체는, 상기 기판의 중앙 영역에 형성되고,
    상기 신호용 스루홀 도체는, 상기 기판의 주변 영역에 형성되어 있는, 인터포저.
  6. 제 2 항 또는 제 3 항에 있어서,
    또한, 상기 커패시터 상에 적어도 1 층 이상의 절연층을 형성하고, 그 절연층에 형성된 재배선층을 구비하고 있는, 인터포저.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 기판은, 실리콘으로 이루어지는, 인터포저.
  8. 제 2 항 또는 제 3 항에 있어서,
    상기 스루홀 도체 및 비아 도체는, 구리로 이루어지는, 인터포저.
  9. 제 2 항 또는 제 3 항에 있어서,
    상기 상부 전극 및 하부 전극은, 니켈 또는 백금으로 이루어지는, 인터포저.
  10. 제 2 항 또는 제 3 항에 있어서,
    상기 유전체층은, 강유전성 물질로 이루어지는, 인터포저.
  11. 제 2 항 또는 제 3 항에 있어서,
    상기 유전체층은, 티탄산바륨으로 이루어지는, 인터포저.
  12. 제 2 항 또는 제 3 항에 있어서,
    또한, 상기 인터포저의 적어도 일면은, 솔더 레지스트층 또는 절연 수지층으로 덮여 있는, 인터포저.
  13. 제 2 항 또는 제 3 항에 있어서,
    상기 상부 전극과 하부 전극은, 플레인층으로서, 상기 플레인층에 상기 개구부가 형성되어 있는, 인터포저.
  14. IC 칩과,
    패키지 기판과,
    상기 IC 칩과 상기 패키지 기판 사이에 끼여, 양자와 각각 전기적으로 접속된 제 2 항 또는 제 3 항에 기재된 인터포저를 구비하고,
    상기 인터포저는, 커패시터를 제공하는, 전자 기기.
  15. 실리콘 기판을 준비하고,
    상기 실리콘 기판의 일방의 면의 거의 전체면에, 하부 전극, 유전체층 및 상부 전극으로 이루어지는 커패시터를 형성하고,
    상기 실리콘 기판의 타방의 면으로부터, 그 실리콘 기판에 관통공을 형성하 고,
    상기 관통공 내에 스루홀 도체를 형성하고,
    상기 스루홀 도체 중 몇 개는, 상기 하부 전극에 전기적으로 접속되고, 상기 스루홀 도체 중 나머지 몇 개는, 상기 유전체층에 형성된 비아홀 도체를 통해 상기 상부 전극에 접속되어 있는, 인터포저의 제조 방법.
  16. 제 15 항에 있어서,
    또한, 커패시터와는 다른 층에 재배선층을 형성하는, 인터포저의 제조 방법.
  17. 제 15 항 또는 제 16 항의 방법에 따라 제조된 인터포저를 준비하고,
    상기 인터포저의 일방의 면에 IC 칩을 전기적으로 접속하고,
    상기 인터포저의 타방의 면에 패키지를 전기적으로 접속하는, 전자 기기의 제조 방법.
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