KR20080025209A - 탄화 규소 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

1) 탄화 규소 기판(1)과, 2) 다결정 실리콘으로 이루어진 게이트 전극(7)과, 3) 탄화 규소 기판(1)과 게이트 전극(7) 사이에 ONO 절연막(9)을 협지한 게이트 구조체를 가지는 탄화 규소 반도체 장치(90)에서, ONO 절연막(9)은 탄화 규소 기판(1)으로부터 순서대로, a) 제1 산화 실리콘 막(O)(10)과, b) SiN막(N)(11)과, c) SiN 열산화막(O)(12)을 포함한다. i) 제1 산화 실리콘 막(O)(10) 및 탄화 규소 기판(1)의 근방에, 그리고 ⅱ) 탄화 규소 기판(1)과 제1 산화 실리콘 막(O)(10) 사이의 계면 중 적어도 하나에 질소가 함유된다.
탄화 규소 반도체 장치, 열처리, 재산화, 열산화, ONO 절연막, 게이트 전극, 질소

Description

탄화 규소 반도체 장치 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
본 발명은, 신뢰성이 높은 금속-절연막-반도체(metal-insulator-semiconductor: MIS) 구조를 가지는 탄화 규소 반도체 장치 및 그 제조 방법에 관한 것이다.
파워 디바이스의 온 저항과 역방향 내전압(reverse blocking voltage) 사이에는, 원리적으로 금제대폭(forbidden band gap)으로 규정되는 트레이드 오프의 관계가 있다. 그 때문에, 현행의 Si 파워 디바이스에서, Si의 금제대로 결정되는 물성 한계를 초과해서 고성능을 얻는 것은 곤란하다. 그러나, 금제대폭이 넓은 반도체 재료로 파워 디바이스를 구성하면, 종래의 트레이드오프 관계가 크게 완화되어, 온 저항 및 역방향 내전압 중 적어도 하나를 현저하게 향상시킨 디바이스를 실현할 수 있다.
열 여기에 의한 전자-정공 쌍 생성이 활발히 행해질 만큼 온도가 상승하면, 반도체에서는 p형 영역과 n형 영역의 구별이나, 캐리어 밀도의 제어를 할 수 없어져, 디바이스 동작이 곤란해진다. 금제대폭이 1.12eV의 Si 반도체에서는 500K(= 227℃) 부근으로부터 전자-정공 쌍의 생성이 심해지기 때문에, 항상 동작을 전제로 하면, 반도체 디바이스로서의 실용 상한 온도는 180℃이다. 넓은 금제대 재료를 이용한 반도체 디바이스(파워 디바이스에 한하지 않음)를 만들면, 동작 온도 영역이 매우(예를 들면, 300℃ 이상) 증가할 수 있어, 반도체 디바이스의 이용 분야를 크게 넓힐 수 있다.
본 발명에 따른 탄화 규소(이하, "SiC"라 함) 반도체는, 이러한 성능 향상의 가능성이 있는 넓은 금제대 반도체 재료들 중 하나이다. 최근, 단결정 기판의 개발로, 비교적 양질이고 직경 3인치 이상의 웨이퍼(3C, 6H, 4H)가 상업적으로 입수가능해지고 있다. SiC의 금제대폭은 3C 결정계에서 2.23eV, 6H 결정계에서 2.93eV, 4H 결정계에서 3.26eV이고, 각각 Si에 비해 충분히 넓다. 다른 넓은 금제대 반도체에 비해 SiC는 화학적으로 매우 안정되고, 기계적으로 강인해서, Si 반도체 제조 방법과 마찬가지의 방법에서 pn 접합의 형성, 불순물 농도 제어, 및 불순물 영역의 선택 형성 등이 가능하다.
또한, 다른 넓은 금제대 반도체와 비교해서 SiC를 특히 뛰어나게 하는 특징이 있다. 구체적으로, Si와 같이, SiC는 열산화에서 산화 실리콘(SiO2)을 생성할 수 있는 유일한 반도체라는 이점이다. 이 때문에, 노멀리-오프형(normally-off type)의 MOS 구동형 디바이스, 예를 들면, 파워 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 또는 파워 IGBT(Insulated Gate Bipolar Transistor)를 SiC에 의해 실현할 수 있을 것으로 기대되어, 다양한 사업자에 의해 SiC의 개발이 활발하게 진행되고 있다.
그러나, MOS 구동형 SiC 디바이스의 실현에는 많은 과제가 있다. 그중에서도, 게이트 산화막의 신뢰성의 발본적 향상은 가장 큰 과제의 하나이다. 본래 SiC 열산화막은, (1) SiO2/SiC 계면의 전도 전자에 대한 에너지 장벽이, 원리적으로 Si 열산화막보다 작고, (2) SiO2 중에는 잔류물로서 C(탄소)가 상당량 포함되기 때문에, SiC 열산화막은 원리적으로 Si 열산화막에 비하여 리크 전류가 많아지고, Si 열산화막과 같은 정도의 (근본 원인인) 고신뢰성을 획득하는 것은 어렵다고 예상되고 있었다. 그러나, 현실의 SiC 열산화막의 신뢰성은 이 예상을 초과해서 더욱 열악하다.
그 이유에 대해서 설명한다. 표면에 결정 불완전성(전위 등)을 갖는 기판을 열산화해서 형성한 Si 열산화막이, 저전계에서 절연 파괴를 일으키거나, TDDB(time dependent dielectric breakdown) 수명이 현저하게 저하하는 것이 Si 디바이스에서 알려져 있지만, SiC 열산화막에서도 이것과 마찬가지가 일어나는 것이다. "Tanimoto 등, Extended Abstracts (The 51st Spring Meeting, Tokyo University of Technology, 2004); The Japan Society of Applied Physics and Related Societies, p.434, Lecture No. 29p-ZM-5(이하, "비특허 문헌 1"이라 함)"에서, 본 발명자들(Satoshi Tanimoto는 본 발명자임)은, 실용적 면적을 갖는 파워 MOSFET의 게이트 산화막의 TDDB 수명은, 사용하는 SiC 기판의 표면에 대량으로 있는 전위에 관계되는 결함에 의해 결정된다는 것을 보고하고 있다. 결과로서, (동종의 결함이 없는) Si 열산화막과 비교하면, SiC 열산화막의 TDDB 수명은 2자리 이상 짧아졌다.
적층 (게이트) 절연막의 사용은, 이러한 SiC 열산화막의 신뢰성 문제에 해답을 줄 가능성이 있는 방법이지만, 그 검토가 막 시작되었을 뿐이어서, 보고는 많지 않다. 그 중에서 가장 유망해서, 실제, 희망을 갖게 하는 결과를 부여하고 있는 것이 ONO 게이트 절연막이다. 이 「ONO」에서, 「O」는 SiO2막(산화 실리콘 막)을 나타내고, 「N」은 Si3N4막(질화 실리콘 막; SiN막으로도 약기함)을 나타낸다.
"IEEE Transactions on Electron Devices, vol.46, (1999) p.525"(이하, "비특허 문헌 2"라 함)에서, L.A. Lipkin 등은, i) (표면에 n-형 에피택셜층을 성장시킨) n+형 4H-SiC 기판과, ⅱ) Mo/Au 게이트 전극과의 사이에, 1) SiC 열산화막과, 2) LPCVD(Low Pressure Chemical Vapor Deposition: 감압 화학적 기상 성장법)에 의해 형성한 SiN막과, 3) 상기 2)의 SiN막의 표면을 열산화한 SiO2막으로 이루어지는 ONO 게이트 절연막을 협지한 게이트 전극의 금속-절연막-반도체(MIS) 구조체의 신뢰성을 검토하였다. L.A. Lipkin 등에 의한 검토는, 최대 절연 파괴 강도 BEox = 약 13.1 MV/㎝(SiO2 환산 값), 최대 스트레스 전류 강도 BJox = 약 0.25 mA/㎠을 얻고 있다. 여기서, 반도체의 전도형 기호(네거티브 또는 포지티브)인 n 또는 p의 위에 붙인 「+」나 「-」의 기호는 각각 고농도, 저농도를 의미하는 보조 기호이다.
한편, X. W. Wang 등도 "IEEE Transactions on Electron Devices, vol.47, (2000) p.458"(이하, "비특허 문헌 3"이라 함)에서, 6H-SiC 기판과 Al 게이트 전극 과의 사이에 JVD(jet vapor deposition; 제트 기상 성장법)에 의해 성막한 SiO2/SiN막의 표면을 열산화해서 형성한 ONO 게이트 절연막을 협지한 MIS 구조체의 신뢰성 평가를 행하고, BEox = 약 12.5 MV/㎝(SiO2 환산 값), BJox = 3 mA/㎠을 얻고 있다.
그러나, 비특허 문헌 2 및 3에 따른 전술한 2개의 ONO 게이트 절연막은, 각각 SiC 열산화막보다 신뢰성이 좋지 않다. 실제로, "Material Science Forum, Vols. 433-436, (2003) p.725"(이하, "비특허 문헌 4"라 함)에서, 본 발명자들 Satoshi Tanimoto 등은, 4H-SiC 기판의 열산화막을 포함한 MOS 구조체를 이용함으로써, BEox = 13.2 MV/㎝, BJox > 100 mA/㎠을 달성한 것을 보고하고 있다. 비특허 문헌 4의 결과와 비교하는 것에 의해 분명한 바와 같이, 비특허 문헌 2 및 3에 따른 전술한 2개의 ONO 게이트 절연막의 신뢰성은, 본 발명자 등이 얻은 SiC 열산화막의 BEox나 BJox를 초과할 수 없는 수준이었다.
이러한 상황에서, 본 발명자 등은, ONO 게이트 절연막의 잠재 능력을 인식하고, 이것을 실제의 파워 MOS 디바이스의 구조나 제작 프로세스에 적합시키는 검토를 하고 있었다. 즉, 본 발명자 등은, (1) 다결정 실리콘 게이트 전극과 SiC 기판 사이에, i) SiC 열산화막과, ⅱ) CVD 질화 실리콘 막과, ⅲ) 상기 ⅱ)의 CVD 질화 실리콘 막의 열산화막을 순차적으로 성막한 ONO 절연막을 협지하고, (2) 게이트 전극의 측벽과 질화 실리콘 막의 측벽에 각각, 다결정 실리콘 열산화막과 질화 실리콘 측면 열산화막을 설치함으로써, 비특허 문헌 2 및 3에 따른 전술한 2개의 ONO 게이트 절연막 및 비특허 문헌 1에 따른 종래의 SiC 열산화막의 성능을 압도적으로 능가하는, BEox = 21 MV/㎝, BJox > 10 A/㎠을 달성하는 것에 성공했다.
"Satoshi Tanimoto 등의 Material Science Forum, Vols.483-485, (2005) p.677"(이하, "비특허 문헌 5"라 함)를 참조한다. 이 ONO 절연막 구조체의 TDDB 수명(=절연 파괴까지의 단위 면적당 통과 전하량)은 QBD = 약 30 C/㎠이고, 이 값은 SiC 열산화막과 비교해서 적어도 2자리(two-digit)가 높고, 무결함 단결정 Si 기판 상의 열산화막의 TDDB 수명과 거의 동등한 값이다.
종래 기술(비특허 문헌 5)의 ONO 게이트 절연막에 있어서는, TDDB 수명은 Si 열산화막의 레벨까지 크게 향상하고 있지만, Si (MOS) 디바이스의 실용 상한 온도를 초과하는 온도에서 장시간 동작시키기 위해서는 반드시 충분하지는 않고, 그것을 위하여는, 더욱 TDDB 수명의 개선이 요구되고 있다.
본 발명은, 실용 상한 온도를 더욱 향상시킬 수 있는 탄화 규소 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명의 제1 양태에 따르면, 1) 탄화 규소 기판과, 2) 다결정 실리콘으로 이루어진 게이트 전극과, 3) 상기 탄화 규소 기판과 상기 게이트 전극의 사이에 협지되어 게이트 구조체를 형성하는 ONO 절연막을 포함하고, 상기 ONO 절연막은, 상기 탄화 규소 기판으로부터 순서대로 형성된, a) 제1 산화 실리콘 막(O)과, b) SiN막(N)과, c) SiN 열산화막(O)을 포함하고, i) 상기 제1 산화 실리콘 막(O)과 상기 탄화 규소 기판의 근방 영역, 및 ⅱ) 상기 탄화 규소 기판과 상기 제1 산화 실리콘 막(O) 사이의 계면 중 적어도 하나에 질소를 함유하는 탄화 규소 반도체 장치가 제공된다.
본 발명의 제2 양태에 따르면, 상기 제1 양태에 따른 탄화 규소 반도체 장치의 제조 방법이 제공되며, 여기서, 제1 산화 실리콘 막(O)은, 전구 산화 실리콘 막을 형성한 후, SiN막(N)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서 열처리해서 형성한다.
본 발명의 제3 양태에 따르면, 상기 제1 양태에 따른 탄화 규소 반도체 장치의 제조 방법이 제공되며, 여기서, 제1 산화 실리콘 막(O)은, 전구 산화 실리콘 막을 형성한 후, SiN막(N)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서 재산화해서 형성한다.
본 발명의 제4 양태에 따르면, 상기 제1 양태에 따른 탄화 규소 반도체 장치의 제조 방법이 제공되며, 여기서, 제1 산화 실리콘 막(O)은 산화 질소(NOx) 가스 분위기에서 탄화 규소 기판의 표면을 열산화해서 형성한다.
본 발명의 제5 양태에 따르면, 상기 제1 양태에 따른 탄화 규소 반도체 장치의 제조 방법이 제공되며, 여기서, 제1 산화 실리콘 막(O)은, 1) i) 전구 산화 실리콘 막을 형성한 후, SiN막(N)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서의 열처리, ⅱ) 상기 전구 산화 실리콘 막을 형성한 후, 상기 SiN막(11)을 성막하기 전의 기간에, 상기 산화 질소(NOx) 가스 분위기에서의 재산화, 및 ⅲ) 상기 산화 질소(NOx) 가스 분위기에서 탄화 규소 기판의 표면의 열산화 중 하나에 의해 얇은 산화 실리콘 막을 형성하는 공정과, 2) 상기 얇은 산화 실리콘 막 위에, 상기 열산화 이외의 공정에 의해 형성되는 다른 산화 실리콘 막을 성막하는 공정에 의해 형성한다.
본 발명의 다른 특징, 이점 및 이득은 첨부 도면과 함께 다음의 설명으로부터 명백해질 것이다.
도 1은 본 발명의 제1 실시 형태의 반도체 장치의 주요부 단면도.
도 2는 본 발명의 제1 실시 형태의 반도체 장치의 제조 공정 단면도.
도 3은 본 발명의 제1 실시 형태의 반도체 장치의 제조 공정 단면도.
도 4는 본 발명의 제1 실시 형태의 반도체 장치의 제조 공정 단면도.
도 5는 본 발명의 제1 실시 형태의 반도체 장치의 제조 공정 단면도.
도 6은 본 발명의 제1 실시 형태의 반도체 장치의 제조 공정 단면도.
도 7은 본 발명의 제1 실시 형태를 적용한 반도체 장치의 게이트 절연막의 특성을 도시하는 도면.
도 8은 본 발명의 제2 실시 형태의 반도체 장치의 주요부 단면도.
도 9는 본 발명의 제2 실시 형태의 반도체 장치의 제조 공정 단면도.
도 10은 본 발명의 제2 실시 형태의 반도체 장치의 제조 공정 단면도.
도 11은 본 발명의 제2 실시 형태의 반도체 장치의 제조 공정 단면도.
도 12는 본 발명의 제3 실시 형태의 반도체 장치의 주요부 단면도.
도 13은 본 발명의 제3 실시 형태의 반도체 장치의 제조 공정 단면도.
도 14는 본 발명의 제3 실시 형태의 반도체 장치의 제조 공정 단면도.
도 15는 본 발명의 제3 실시 형태의 반도체 장치의 제조 공정 단면도.
도 16은 본 발명의 제3 실시 형태의 반도체 장치의 제조 공정 단면도.
이하, 도면을 참조하여, 본 발명의 몇 개의 실시 형태에 대해서 구체적으로 상세하게 설명한다. 별다른 규정이 없는 한, SiC 기판에 에피택셜층이나 그 밖의 막이나 전극이 형성된 것을 "기판"이라 칭하고 있다.
이하의 도면의 기재에서, 동일 또는 유사의 부분에는 동일 또는 유사한 번호 또는 부호를 붙이고, 한번 한 설명은 반복하지 않고, 간략화하거나, 생략하기로 한다. 도면은 모식적인 것이며, 따라서 i) 두께와 평면 치수와의 관계, 또는 ⅱ) 각 층의 두께의 비율 등은 현실의 것이 아님에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야할 것이다. 또한, 도면 상호 간에 있어서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
<<제1 실시 형태>>
<구조>
도 1은, 본 발명의 제1 실시 형태에 따른 고신뢰성 ONO 적층 막을 포함하는 MIS 구조체(캐패시터)를 가지는 탄화 규소 반도체 장치(90)의 주요부 단면도이다.
도 1에서, 고불순물 농도(질소 > 1×1019/㎤)의 n+형 4H-SiC 에피택셜 기판(1)이 제공된다. n+형 4H-SiC 에피택셜 기판(1)의 상부 표면에 n-형 에피택셜층을 호모 에피택셜 성장시킨다. 6H, 3C, 15R 등 다른 결정계의 기판을 이용할 수도 있는데, 여기서, H는 육방정계, C는 입방정계, R는 마름모면체정계를 의미한다.
또한, i) p형의 에피택셜층이나 p형의 SiC 기판, 혹은, ⅱ) 반절연성의 SiC 기판에 p형 혹은 n형의 에피택셜층을 성장시킨 기판을 이용해도 된다.
SiC 에피택셜 기판(1) 위에는 수 100㎚ 이상의 두께를 갖는 필드 절연막(3)이 배설되어 있다.
필드 절연막(3)은, i) SiC 기판(정확하게는, 에피택셜층)의 열산화에 의해 형성한 얇은 하부 절연막(4) 위에, ⅱ) SiC 기판의 열산화 이외의 수단(예를 들면, LPCVD 등)에 의해 형성한 두꺼운 상부 절연막(5)을 적층한 구조로 되어 있다. 필드 절연막(3)에는 게이트 창(6)이 개구되어 있다.
다결정 Si로 된 게이트 전극(7)이, 게이트 창(6)을 덮는 것과 같이 설치되어 있다. 다결정 Si 게이트 전극(7)의 적어도 측면에는, 열산화에 의해 성장시킨 다결정 Si 열산화막(8)이 형성되어 있다. 게이트 창(6)의 저부의 SiC 에피택셜 기판(1)과 게이트 전극(7) 사이에 협지되어 있는 것이, 3층 구조를 가지는 ONO 게이트 절연막(9)이다. 이 ONO 게이트 절연막(9)은, SiC 에피택셜 기판(1)과 다결정 Si 게이트 전극(7) 사이에, SiC 에피택셜 기판(1)으로부터 순서대로, 제1 산화 실리콘 막(O)(10)과 SiN막(N)(11)과 SiN 열산화막(O: 제2 산화 실리콘 막)(12)을 포함한다. 본 반도체 장치(90)는, 이 ONO 게이트 절연막(9)을 협지한 게이트 구조체를 가진다.
ONO 게이트 절연막(9)의 3층 구조의 가장 하측(SiC 에피택셜 기판(1) 측), 즉, 제1 산화 실리콘 막(10)은, 적어도, SiC 에피택셜 기판(1)과의 계면 및 그 계 면 근방 부분에 N(질소)을 함유한다. 제1 산화 실리콘 막(10)은 게이트 창(6)의 영역 주변에 국부적으로 존재해서 형성되어 있다. 이 산화 실리콘 막(10)의 두께는 3.5㎚∼25㎚의 범위이며, 특히 4㎚∼10㎚의 범위에서는 매우 양호한 결과를 제공한다.
이러한 산화 실리콘 막(10)은, SiC 에피택셜 기판(1)의 표면을 열산화한 후, 산화 질소(NOx) 가스 분위기 속에서 열처리 혹은 재산화해서 형성할 수 있다.
혹은, SiC 에피택셜 기판(1)의 표면을 산화 질소 가스(NOx)에 의해 직접 열산화해서 산화 실리콘 막(10)을 형성하여도 된다.
반도체 장치의 구성상의 제약으로 인해, SiC 열산화막을 이용할 수 없는 경우에는, 산화 실리콘 막(10)을, 화학적 기상 성장법(CVD)에 의해 성막한 SiO2막을 산화 질소(NOx) 가스 분위기 속에서 열처리 혹은 재산화해서 형성할 수 있다.
ONO 게이트 절연막(9)의 3층 구조의 중간층(=N)과 최상층(=O)은, 각각 LPCVD법 등에 의해 성막한 SiN막(11)과 이 SiN막(11)의 표면을 산화해서 성장시킨 SiN 열산화막(즉, SiO2막)(12)이다. SiN막(11)과 SiN 열산화막(12)은 필드 절연막(3) 위로 연장하도록 형성되어 있다. SiN막(11)과 SiN 열산화막(12)의 두께의 일례를 들면, 각각, 53㎚, 5㎚이다. SiN막(11)의 외연부 측면에는, SiN막(11)의 열산화에 의해 성장된 얇은 SiN 측면 열산화막(즉, SiO2막)(13)이 배설되어 있다. 다결정 Si 게이트 전극(7)은, 평면도에서 바라보았을 때, 그 외연끝(G)이 SiN막(11)의 외연끝(N)의 내측에 위치하도록 배치되어 있다.
게이트 전극(7) 및 필드 절연막(3) 위에는 층간 절연막(14)(ILD막(14)이라고도 약기함)이 성막되어 있다. 게이트 컨택트 창(15)은 게이트 전극(7)을 관통하도록 ILD막(14)에 개구되어 있다. 게이트 컨택트 창(15)은, 도 1과 같이 게이트 창(6) 내에 있는 대신에, 필드 절연막(3) 위로 연장한 게이트 전극(7)에 설치하는 구성으로 해도 된다. 내부 배선(16)은 게이트 컨택트 창(15)을 통해서 게이트 전극(7)과 동일 기판 상의 다른 회로 요소(들)나 외부 회로에 접속하기 위한 것이다.
SiC 에피택셜 기판(1)의 이면에는, 매우 저저항의 오움성 접촉 전극(17)이 배설되어 있다. 이 오움성 접촉 전극(17)은, Ni 등의 접촉 금속을 SiC 에피택셜 기판(1)의 뒤에 증착한 후, ONO 게이트 절연막(9)의 산화 실리콘 막(10)(즉, SiC 열산화막)의 열산화 온도보다 낮은 온도(예를 들어, 열산화가 1100℃라면, 1000℃)의 급속 가열 처리에 의해 SiC와 합금화시키는 것에 의해 형성된다.
<제조 방법>
다음으로, 본 발명의 제1 실시 형태에 기초한 ONO 게이트 절연막(9)을 포함하는 MIS 구조체(도 1)의 제조 방법을, 도 2(a)∼도 6(i)를 이용하여 설명한다.
공정 (a): 고품질 n-형 에피택셜층을 상부 표면에 성장시킨 (0001) Si 종단면 8° 오프 컷트 n+형 4H-SiC 에피택셜 기판(1)을, RCA 세정 등을 이용해서 충분히 세정한다. RCA 세정은, H2O2+NH4OH 혼합액 세정과 H2O2+HCl 혼합액 세정을 조합한 반도체 기판의 세정법이다.
그 후, 드라이 산화하고, 도 2(a)에 도시한 바와 같이 SiC 에피택셜 기판(1) 의 상부 표면에, 얇은 하부 절연막(4)과 두꺼운 상부 절연막(5)을 갖는 필드 절연막(3)을 성막한다. 하부 절연막(4)은, SiC 에피택셜 기판(1)의 표면을 산소 분위기에서 드라이 산화해서 형성한 약 10㎚ 두께의 SiC 열산화막이다. 상부 절연막(5)은, 열산화 이외의 공정으로 형성한 원하는 두께의 절연막이고, 예를 들면, 상부 절연막(5)은 산소와 실란을 이용한 상압 CVD에 의해 형성한 400㎚ 두께의 SiO2막이다. 하부 절연막(4)의 열산화는 드라이 산화에 한정되지 않고, 웨트 산화나 다른 산화 가스를 이용한 열산화를 이용해도 된다. 하부 절연막(4)의 두께는 50㎚ 미만, 바람직하게는 5㎚∼20㎚가 바람직하다. 전술한 바와 같이, SiC 에피택셜 기판(1)의 표면에 하부 절연막(4)을 성장시키고 나서, 상부 절연막(5)을 성막하여도 된다. 반대로, 상부 절연막(5)을 성막하고 나서 열산화하고, SiC 에피택셜 기판(1)과 상부 절연막(5) 사이에 하부 절연막(4)을 성장시켜도 된다. 도 2(a)에서, 하부 절연막(4)을 형성할 때, SiC 에피택셜 기판(1)의 이면에 자동적으로 형성되는 제1 일과성의 SiC 열산화막(201)이 제공되어 있다. 제1 일과성의 SiC 열산화막(201)은 SiC 에피택셜 기판(1)의 이면에 있는 상당히 깊은 연삭 손상층을 효과적으로 제거하는 데 사용된다.
공정 (b): 다음으로, 포토리소그래피를 이용해서 SiC 에피택셜 기판(1)의 표면에 포토레지스트 마스크(도 2(b)에 도시되지 않음)를 형성한 후, SiC 에피택셜 기판(1)을 완충 불산용액(BHF=NH4F+HF 혼합액)으로 웨트 에칭함으로써, 필드 절연막(3)의 소정의 위치에, 도 2(b)에 도시된 것과 같은 게이트 창(6)을 형성한다. 제1 일과성의 SiC 열산화막(201)은, 이 웨트 에칭에 의해 소실한다. 미세한 게이트 창(6)을 형성할 때는, CF4 가스 플라즈마 등을 이용한 반응성 이온 에칭(RIE) 등의 드라이 에칭을 이용할 수 있다. 그러나, 이 경우, 최초로 드라이 에칭을 행하고, 필드 절연막을 두께 수 10㎚ 남기는데, 상기 완충 불산용액을 이용한 웨트 에칭이 드라이 에칭을 전환한다. 드라이 에칭만을 이용해서 게이트 창(6)을 관통시키는 것은, SiC 표면이 플라즈마에 의해 손상되게 하고, 다음 공정 (c)에서 형성할 게이트 절연막(9)을 열화시킨다. 게이트 창(6)의 에칭이 완료하면, 포토레지스트 마스크(도 2(b)에 도시되지 않음)를 박리한다(도 2(b) 참조).
공정 (c): 다음으로, SiC 에피택셜 기판(1)을 다시, RCA 세정으로 세정한다. RCA 세정의 최종 단계에서, RCA 세정으로 개구부의 표면에 생성한 화학적 산화막을 제거하기 위해, SiC 에피택셜 기판(1)을 완충 불산용액에 5초∼10초간 침지한 후, 초순수에서 완충 불산용액을 완전하게 헹구고 나서, 건조한다. 그 후, 다음의 공정 (c1)∼(c4)의 어느 하나의 공정에서, 게이트 창(6)의 저부의 에피택셜층의 표면에, 제1 산화 실리콘 막(10)과 SiC 에피택셜 기판(1) 사이의 계면 및 그 계면 근방 중 적어도 하나에 N(질소)을 함유하는 산화 실리콘 막(10)을 형성한다(도 2(c) 참조).
공정 (c1): 처음에, SiC 에피택셜 기판(1)을 열산화해서(예를 들면, 온도 1160℃로 드라이 산화해서), 게이트 창(6)의 저부의 에피택셜층의 표면에 SiC 열산화막을 성장시킨다.
계속해서, SiC 에피택셜 기판(1)을 산화 질소(NOx) 가스 분위기 속에서 열처리해서(혹은 재산화해서) 상기 SiC 열산화막을 산화 실리콘 막(10)으로 전환한다. 열처리(혹은 재산화)에 사용하는 산화 질소 가스(NOx)로서는, i) N2O(아산화질소), ⅱ) NO(일산화질소), ⅲ) NO2(이산화질소), iv) 상기 i)~ⅲ) 중의 적어도 2종의 혼합 기체, v) 상기 i)~ⅲ) 중 어느 1종을 희석한 기체, 및 vi) 상기 혼합 기체 iv)를 희석한 기체를 각각 적당히 이용할 수 있다. 열처리(혹은 재산화) 온도는 1000℃∼1400℃의 범위로부터 선택할 수 있지만, 처리 시간 단축과 처리 장치 비용 절감의 양면을 고려하면, 1100℃∼1350℃의 범위가 실용적이고 바람직하다.
공정 (c2): SiC 에피택셜 기판(1)의 표면을 산화 질소 가스(NOx)에 의해 직접 열산화하여, 산화 실리콘 막(10)을 형성한다. 직접 열산화용 산화 질소 가스(NOx)로서는, i) N2O(아산화질소), ⅱ) NO(일산화질소), ⅲ) NO2(이산화질소), iv) 상기 i)~ⅲ) 중의 적어도 2종의 혼합 기체, v) 상기 i)~ⅲ) 중 어느 1종을 희석한 기체, 및 vi) 상기 혼합 기체 iv)를 희석한 기체를 각각 적당히 이용할 수 있다. 열처리(혹은 재산화) 온도는 1000℃∼1400℃의 범위로부터 선택할 수 있지만, 처리 시간 단축과 처리 장치 비용 절감의 양면을 고려하면, 1000℃∼1400℃의 범위가 실용적이고 바람직하다.
공정 (c3): 처음에, SiC의 열산화 이외의 공정에 의해, SiC 에피택셜 기판(1)의 표면에 소정의 두께의 SiO2막을 성막한다. 이 SiO2막의 성막 공정의 일례 로서는, 산소와 실란(SiH4)을 원료로 한 화학적 기상 성장법(CVD)을 예를 들 수 있지만, 그 밖의 형성 공정을 이용해도 된다. 구체적으로, 처음에, SiC 에피택셜 기판(1)의 전체면에 얇은 다결정 Si막이나 얇은 비정질 Si막을 성막한 후, 900℃로 완전하게 드라이 산화(열산화)하여, SiO2막을 형성한다.
계속해서, SiC 에피택셜 기판(1)을 산화 질소(NOx) 가스 분위기 속에서 열처리해서(혹은 재산화해서) 상기 SiO2 퇴적 막을 산화 실리콘 막(10)으로 전환한다. 열처리(혹은 재산화)에 사용하는 산화 질소 가스(NOx)로서는, i) N2O(아산화질소), ⅱ) NO(일산화질소), ⅲ) NO2(이산화질소), iv) 상기 i)~ⅲ) 중의 적어도 2종의 혼합 기체, v) 상기 i)~ⅲ) 중 어느 1종을 희석한 기체, 및 vi) 상기 혼합 기체 iv)를 희석한 기체를 각각 적당히 이용할 수 있다. 열처리(혹은 재산화) 온도는 1000℃∼1400℃의 범위로부터 선택할 수 있지만, 처리 시간 단축과 처리 장치 비용 절감의 양면을 고려하면, 1100℃∼1350℃의 범위가 실용적이고 바람직하다.
이 NOx 분위기 속의 열처리(또는 재산화)에서 산화 실리콘 막(10)이 고밀도화되어, 수%∼수10%의 막 두께의 감소가 관찰된다. 이러한 막 두께의 감소를 초래시키는 고밀도화가 일어날 때는, 신뢰성 향상을 더욱 촉진할 수 있다.
공정 (c4): 처음에, 상기 공정 (c1)∼(c3) 중의 어느 공정에 의해, 제1 산화 실리콘 막(10)과 SiC 에피택셜 기판(1) 사이의 계면 또는 그 계면 근방에 N을 함유하는 산화 실리콘 막(중간체)을 소정의 두께보다 얇게 형성한다. 그 후, 산화 실 리콘 막(중간체) 위로 소정의 두께가 될 때까지, SiC의 열산화 이외의 공정(예를 들면, 산소와 실란(SiH4)을 원료로 한 화학적 기상 성장법(CVD))에 의해 SiO2막을 성막하여, 산화 실리콘 막(중간체)과 함께 산화 실리콘 막(10)을 형성한다.
이렇게, 산화 실리콘 막(10)의 형성 공정은 다양해서, 공정 (c1)∼(c4)의 어떠한 공정에 의해 형성해도, 본 발명의 효과를 발휘할 수 있다. 이 산화 실리콘 막(10) 및 그 형성 방법은, ONO 게이트 절연막(9)의 TDDB 수명을 개선하는 중요한 역할을 행한다.
산화 실리콘 막(10)의 형성 공정 (c1)∼(c4)에서는, 산화 질소 가스(NOx)를 이용하고, 고온에서 열처리(산화 및 재산화를 포함함)하는 부분이 공통되고 있지만, 이 열처리 온도의 설정에 관해서, 아래의 고려해야 할 중요한 포인트가 있다.
이 열처리 온도를, 산화 실리콘 막(10)의 형성 이후에 행하는 모든 공정의 어느 열처리 온도보다도 높게 설정하는 것이 바람직하다. 이 요건을 만족하지 않고 형성된 본 발명에 따른 ONO 게이트 절연막(9)은 TDDB 수명이 기대치보다 저하하거나, 산화 실리콘 막(10)과 SiC 사이의 계면 특성이 열화할 우려가 있다.
다음으로, 게이트 창(6)의 저부에 산화 실리콘 막(10)을 형성하고, SiC 에피택셜 기판(1)의 전체 표면에 SiH2Cl2과 O2을 이용한 LPCVD법에 의해 SiN막(11)(=ONO 게이트 절연막(9)의 제2층째)을 성막한다. 성막한 후, 즉시, SiC 에피택셜 기판(1)을 950℃로 발열성 산화하여, SiN막(11)의 표면에 소정의 두께의 SiN 열산화막(12)(=ONO 게이트 절연막(9)의 제3층째)을 성장시킨다. 도 2(c)는 이 단계에서 의 SiC 에피택셜 기판(1)의 단면 구조를 나타내고 있다.
SiC 에피택셜 기판(1)의 이면의 일과성의 산화 실리콘 막(202)은, 상기 산화 실리콘 막(10)의 형성 공정에서 자동으로 형성된 것이다. 일과성의 SiN막(203)과 일과성의 SiN 열산화막(204)은 각각 상기 SiN막(11)의 성막과 SiN 열산화막(12)의 성장에서, 마찬가지로 SiC 에피택셜 기판(1)의 이면에 자동으로 형성된 것이다. 전술한 제1 일과성의 SiC 열산화막(201)(도 2(a) 참조)과 마찬가지로, 일과성의 산화 실리콘 막(202)은 연삭 손상층을 제거하는 효과 이외에, 후의 공정에서 설명하는 이면의 다결정 Si의 제거시에 생길 수 있는 드라이 에칭 손상으로부터 SiC 에피택셜 기판(1)의 이면을 보호하는 중요한 기능이 있다. 이 일과성의 산화 실리콘 막(202)은, 산화 실리콘 막(10)(이면 전극(10))의 접촉 저항을 저감하는 효과도 있다.
또한, 공정 (c3) 및 (c4)의 어느 것으로 형성되었을 때의 단면 구조를 보다 상세하게 그리면, 산화 실리콘 막(10)이 필드 절연막(3) 위에 있는 도 3(c')와 같은 구조가 되지만, 도 3(c')은 게이트 창(6)의 저부를 산화 실리콘 막(10)으로 덮고 있는 점에서, 도 2(c)와 실질적으로 동일하고, 따라서 도 3(c')은 후속의 공정의 설명에서 도 2(c)와 같이 개략적으로 도시되더라도, 본 발명의 제조 방법의 본질을 잘못 설명할 우려가 없으므로, 간단함을 위해, 이하의 공정은 도 2(c)의 구조에 단일화해서 설명하기로 한다.
또한, 본 발명에서는, 공정 (c1)에서, 처음에 SiC 에피택셜 기판(1)을 열산화하여, 게이트 창(6)의 저부의 에피택셜층의 표면에 성장시킨 SiC 열산화막이나, 공정 (c3)에서, 처음에, SiC의 열산화 이외의 성막 공정에 의해, SiC 에피택셜 기판(1)의 표면에 형성한 소정의 두께의 SiO2막을 각각 「전구 산화 실리콘 막」이라고 칭한다. 그리고, 산화 질소(NOx) 가스 분위기 속에서 가열했을 때, 상기 SiC 열산화막 등의 전구 산화 실리콘 막과 상기 SiC 기판 사이에 새로운 열산화막이 생길 경우를 「재산화」라고 하고, 생기지 않을 경우를 「열처리」라고 한다. 재산화 및 열처리의 전술한 정의는 이하 마찬가지로 사용될 것이다.
공정 (d): 다음으로, SiC 에피택셜 기판(1)의 전체 표면 및 이면에, 실란 원료를 이용한 감압 CVD법(성장 온도 600℃∼700℃)에 의해 두께 300㎚∼400㎚의 다결정 실리콘막을 성막한다. 그 후, 염소산 인(POCl3)과 산소를 이용한 주지의 열확산법(처리 온도 900℃∼950℃)에 의해 다결정 실리콘막에 P(인)을 첨가하여, 도전성을 부여한다. P(인) 대신에, B(붕소)를 첨가하여, p형의 도전성을 부여해도 된다.
계속해서, SiC 에피택셜 기판(1)의 표면에 포토리소그래피에 의해 포토레지스트 마스크를 형성하고, SF6을 이용한 반응성 이온 에칭(RIE)에 의해, 다결정 Si막과 SiN 열산화막(12), SiN막(11)을 연속적으로 에칭하여, 다결정 Si 게이트 전극(7)과 SiN 열산화막(12)과 SiN막(11)의 외연끝을 대략 정의(전 정의(pre-defining))한다. 이렇게 해서, ON층(O: SiN 열산화막(12), N: SiN막(11))의 불필요 부분은, 다결정 Si 게이트 전극(7)과 같은 포토레지스트 마스크에서 외연을 공유하도록 정밀하게 자기 정합적으로 에칭(제거)된다.
그 후, 사용한 포토레지스트 마스크를 완전하게 제거한 후, 다시 SiC 에피택셜 기판(1)의 전체 표면에 두께 1㎛이상의 레지스트 재(포토레지스트가 허용가능함)를 도포해서 SiC 에피택셜 기판(1)의 표면을 보호하면서, 이면의 드라이 에칭을 행하고, 이면측에 성막한 다결정 Si막(도시되지 않음)과 일과성 SiN 열산화막(204)과 일과성의 SiN막(203)(도 2(c) 참조)을 순차적으로 제거하고, 표면 보호용 레지스트 재를 박리하면, 도 4(d)에 도시한 단면 구조가 된다.
공정 (e): 다음으로, SiC 에피택셜 기판(1)을 다시 RCA 세정하고, 청정화 및 건조하고, 950℃로 웨트 산화(발열성 산화)하여, 다결정 Si 게이트 전극(7)의 측면 및 상부와 SiN막(11)의 측면에 각각 다결정 Si 열산화막(8)과 SiN 측면 열산화막(13)을 동시에 성장시킨다.
여기에서, ONO 게이트 절연막(9)을 포함하는 MIS 구조체의 신뢰성을 향상시키기 위해, 매우 중요한 포인트가 3개 있다.
1) 첫째는, 상기 게이트 에칭에서 손상을 받은 리크성이 높은 SiN막(11)의 외연부를, SiN 측면 열산화막(13)으로 전환함으로써 제거하고 있는 것이다.
2) 둘째는, 다결정 Si 게이트 전극(7)의 외연끝(G)을 SiN막(11)의 외연끝(N)보다 약간 내측에 후퇴시켜서, SiN막(11)의 외연끝(N)의 게이트 전계를 완화하고 있는 것이다. 다결정 Si 게이트 전극(7)의 외연끝(G)을 후퇴시키기 위해서, 본 발명의 제1 실시 형태에 따른 제조 방법에서 다결정 Si의 산화 속도(게이트 전극(7))가 SiN막의 산화 속도(SiN막(11))보다 높은 성질을 이용하고 있다.
3) 셋째는, 다결정 Si 열산화막(8) 및 SiN 측면 열산화막(13)을 부가함으로 써, 게이트 전극(7)의 아래에 국부적으로 존재하는 ONO 게이트 절연막(9)을 열적으로 안정된 재료, 즉, 다결정 Si, SiC 및 열산화막으로 포위해서 보호하는 구조를 수립한 것이다.
이 구조의 수립은, 후속의 고온 컨택트 어닐링(1000℃, 2분) 등에서 ONO 게이트 절연막(9)이 주변 부재나 환경과 상호작용해서 열화하는 것을 방지하는데도 중요한 역할을 한다.
공정 (f): 다결정 Si 열산화막(8)과 SiN 측면 열산화막(13)을 형성한 후, SiC 에피택셜 기판(1)의 전체 표면에 ILD막(14)을 성막한다(도 5(f) 참조). 실란과 산소를 원료로 한 상압 CVD법에 의해 성막한 약 1㎛ 두께의 SiO2막, 및 인(P)을 첨가한 인 규산 유리(PSG) 등이 ILD막(14) 재료로서 적합하지만, 이것에 한정되지 않으며, 후속의 각종 열처리 공정에 견딜 수 있는 다른 재료를 이용해도 상관없다. 이 후, SiC 에피택셜 기판(1)을 통상의 확산로에 넣고, N2 분위기로 수 10분의 온화한 열처리를 행하여, ILD막(14)을 고밀도화한다. 이 때의 열처리 온도(예를 들어, 900℃~1000℃)는 산화 실리콘 막(10)의 열처리 온도보다 낮은 것이 바람직하다.
공정 (g): 다음으로, SiC 에피택셜 기판(1)의 전체 표면에 포토레지스트를 도포하고, 충분히 포스트 베이크(post bake)를 행하고, 포토레지스트의 휘발성 성분을 완전하게 증발시키고 나서, SiC 에피택셜 기판(1)을 완충 불산용액에 침지하고, SiC 에피택셜 기판(1)의 이면에 남아 있는 제2 일과성 SiC 열산화막(202)(도 5(f) 참조)을 완전하게 제거하고, 초순수에서 완충 불산용액을 씻어 버린다. 이렇 게 하여 노출한 SiC 에피택셜 기판(1)의 이면의 C 종단면은 손상이나 오염이 없는 깨끗한 면이다. C 종단면은 오움성 접촉 저항을 저하시키는 데 크게 기여한다.
계속해서, 초순수에서 젖은 SiC 에피택셜 기판(1)을 건조시켜, 즉시 고진공에 유지된 증착 장치에 설치하고, SiC 에피택셜 기판(1)의 이면에 원하는 오움성 접촉 모재를 증착한다. 오움성 접촉 모재로서는, 50㎚∼100㎚ 두께의 Ni막을 이용할 수 있으며, 이것으로 특정하게 한정되지 않는다.
오움성 접촉 모재를 증착한 후, SiC 에피택셜 기판(1)의 표면의 레지스트를 전용 스트립퍼 액에서 완전하게 박리하고, SiC 에피택셜 기판(1)을 충분히 헹구고 나서 건조시켜, 즉시 급속 가열 처리 장치에 설치하고, 100% 고순도 Ar 분위기에서, 1000℃, 2분의 컨택트 어닐링을 실시한다. 이 열처리 후에, 도 5(g)에 도시된 바와 같이, Ni막은 저저항의 SiC 기판과 합금화(실리사이드화)하여, 적어도 10-6Ω㎠대의 접촉 저항을 나타내는 매우 저저항의 오움성 접촉 전극(17)이 완성된다.
공정 (h): 다음으로, 포토리소그래피에 의해 SiC 에피택셜 기판(1)의 표면에 포토레지스트 마스크(도시되지 않음)를 형성한다. 그 후, SiC 에피택셜 기판(1)의 전체 이면에 보호막으로서의 포토레지스트를 도포하고, 충분히 건조시키고 나서, 완충 불산용액을 이용하여 에칭해서 ILD막(14)과 다결정 Si 열산화막(8)(상면부)에 게이트 컨택트 창(15)을 개방한다. SiC 에피택셜 기판(1)의 이면의 보호용 포토레지스트의 형성은 생략할 수 있다. 그러나, 오움성 접촉 전극(17)이 완충 불산용액에 용출된 후에 소실하거나 열화하는 것을 방지하고, 또한, SiC 에피택셜 기판(1) 의 이면으로부터 용출된 오움성 접촉 재료가 SiC 에피택셜 기판(1)의 표면을 오염시키는 것을 방지하는 역할을 담당하고 있으므로, SiC 에피택셜 기판(1)의 이면의 보호용 포토레지스터를 가능한 한 설치하는 것이 바람직하다.
에칭이 종료하면, 포토레지스트 마스크를 전용 스트립퍼 액에서 완전하게 박리하여, 도 6(h)에 도시된 구조를 형성한다.
공정 (i): 계속해서, SiC 에피택셜 기판(1)을 충분히 세정하고, 헹군 후, 건조시키면, 신속하게, 고진공 마그네트론 스퍼터링 장치에 설치한다. 그 후, SiC 에피택셜 기판(1)의 전체 표면에 원하는 배선 재료, 예를 들면 1㎛ 두께의 Al을 증착한다.
이 후, Al막을 성막한 SiC 에피택셜 기판(1)의 표면에 포토리소그래피에 의해 포토레지스트 마스크(도시되지 않음)를 형성한 후, 재차, SiC 에피택셜 기판(1)의 이면에 이면 전극 보호용의 포토레지스트를 도포하고, 이 레지스트를 충분히 건조시키고 나서, 인산계의 에칭액을 이용해서 Al막을 패턴화하여, 내부 배선(16)을 형성한다. SiC 에피택셜 기판(1)의 이면의 레지스트는, 이면의 오움성 접촉 전극(17)이 인산계의 에칭액에 용출하고, 이에 따라 소실하거나 변질되는 것을 방지한다. 만약에 이 우려가 없을 경우나 Al막을 RIE에서 에칭할 때에는, SiC 에피택셜 기판(1)의 이면의 레지스트의 형성을 생략할 수 있다.
마지막으로, 레지스트 마스크와 이면 전극 보호에 사용한 레지스트를 전용 스트립퍼 액에서 완전하게 제거하고, 기판을 충분히 헹군 후, 건조시키면, 도 6(i) 에 도시한 최종 구조가 된다. 이렇게 하여 본 발명의 제1 실시 형태에 기초하는 ONO 게이트 절연막(9)을 포함하는 MIS 구조체를 가지는 탄화 규소 반도체 장치(90)가 완성된다.
도 7은 본 발명의 제1 실시 형태를 적용한 반도체 장치(90)의 ONO 게이트 절연막(9)의 특성을 도시하는 도면이다. 도 7의 #ONO-1과 #ONO-2는, 이렇게 하여 제작한 ONO 게이트 절연막 캐패시터(샘플 사이즈 = 약 50)의 정전류 스트레스 TDDB 시험 결과를 웨이블 플롯한 것이다. #ONO-1은 산화 실리콘 막(10)을 공정 (c1)를 이용해서 형성한 것이고, #ONO-2는 산화 실리콘 막(10)을 공정 (c3)을 이용해서 형성한 것이다. 도 7에서는 도시를 생략하지만, 공정 (c2) 및 (c4)에 의해 형성했을 경우도 같은 결과를 얻을 수 있었다. 본 발명과 비교하기 위해, 본 발명자가 전술한 비특허 문헌 5에서 공개한 종래 기술에 기초하는 데이터(#ONO-0)도 도 7에 도시되어 있다.
도 7의 횡축은 TDDB에 이르기까지에 게이트 절연막을 통과한 단위 면적당 전하 밀도 QBD(C/㎠), 종축의 Ｆ는 누적 고장율이다. QBD는 수명에 대응하는 신뢰도를 측정하는 중요한 지표이다.
시험에 이용한 샘플의 게이트 창(6)의 면적(개구부)은 3.14×10-4㎠, 모든 ONO 게이트 절연막의 SiO2막 환산 막 두께는 약 40㎚, SiN막(11)과 SiN 열산화막(12)의 두께는 각각 53㎚, 5㎚이다. 본 발명에 기초한 #ONO-1과 #ONO-2는 산화 실리콘 막(10)의 공통 열처리 조건을 가지며, 구체적으로, N2O 가스를 이용해서 1275℃로 20분 동안이다.
종래 기술의 결과 #ONO-0과 비교하면, 본 발명의 제1 실시 형태에 기초한 결과 #ONO-1 및 #ONO-2는 웨이블 분포 곡선의 기울기를 유지한 채, TDDB 수명을 긴 수명측(고QBD)에 시프트시킨다. 이것은 종래 기술에 대하여 제1 실시 형태에 따른 TDDB 수명이, 분포의 범위를 넓히지 않고, 일정 배율만을 균일하게 신장한 것을 뜻하고 있다. 도 7에서 누적 고장율 F=50%일 때의 QBD를 그래프로부터 판독하면, QBD(#ONO-0) = 30 C/㎠, QBD(#ONO-1) = 64 C/㎠, QBD(#ONO-2) = 408 C/㎠이다. 본 발명의 제1 실시 형태는, 종래 기술(#ONO-0)에 대하여, TDDB 수명을 2.1배(=64/30, #ONO-1)∼13.6배(=408/30, #ONO-2) 개선하는 것에 성공하고 있다. 단결정 Si 기판 상의 열산화막(두께 40㎚, 다결정 Si 게이트)의 TDDB 수명은 QBD(#Si) = 40 C/㎠인 것이 바람직하다고 알려져 있다. 따라서, 본 발명의 제1 실시 형태는, 단결정 Si 기판 상의 열산화막에 대하여도, TDDB 수명을 1.6배(=64/40, #ONO-1)∼10.2배(=408/40, #ONO-2) 향상시키는 것에 성공하고 있다.
전술한 바와 같이, 종래 기술(비특허 문헌 5)의 ONO 게이트 절연막에 있어서는, TDDB 수명은 Si 열산화막의 레벨까지 크게 향상하고 있지만, Si (MOS) 디바이스의 실용 상한 온도를 초과하는 온도에서 장시간 동작시키기 위해서는 반드시 충분하지는 않고(제1 문제점), 이에 따라, 더욱더 TDDB 수명의 개선이 요청되고 있다.
또한, 종래 기술(비특허 문헌 5)의 ONO 게이트 절연막에 있어서는, (SiC에 접하는) 제1 산화 실리콘 막을 SiC 열산화막으로 형성하는 구성으로 되어 있기 때 문에, 디바이스 구조에 대한 제약 등으로 인해 SiC 열산화막을 이용할 수 없는 특정 종류의 MOS(MIS) 구조 디바이스에서는, 상기 종래 게이트 절연막의 고신뢰화 기술을 적용할 수 없다는 문제가 있었다(제2 문제점). 상기 특정 MOS(MIS) 구조 디바이스의 예를 들면, 열산화 속도가 상이한 복수의 결정면에 게이트 절연막을 형성해야만 하는 4H-SiC 상의 트렌치 UMOS 게이트 파워 트랜지스터 등이 있다.
본 발명은, MOS 구조를 가지는 탄화 규소 반도체 장치 및 그 제조 방법에서, 종래 기술(비특허 문헌 5)의 상기 제1 문제점 및 제2 문제점의 어느 한쪽 또는 양쪽 문제점을 동시에 해결하는 것이다.
<효과>
도 7의 결과의 설명으로부터 분명한 바와 같이, 본 발명의 제1 실시 형태는, 종래 기술(비특허 문헌 5)의 상기 제1 문제점이었던 「ONO 게이트 절연막에 있어서는, TDDB 수명은 Si 열산화막의 레벨까지 크게 향상하고 있지만, Si (MOS) 디바이스의 실용 상한 온도를 초과하는 온도에서 장시간 동작시키기 위해서는 반드시 충분하지는 않다」는 문제를 해결할 수 있다.
또한, 본 발명의 제1 실시 형태에서는, 공정 (c3) 및 (c4)의 어느 공정을 거치는 경우에는, 산화 실리콘 막(10)의 형성은 SiC의 열산화 이외의 공정에 의해 형성이 가능해서, 더구나, 종래 기술을 자릿수에서 상회하는 TDDB 수명이 달성된다. 즉, 본 발명의 제1 실시 형태는, 종래 기술(비특허 문헌 5)의 상기 제2 문제점이었던 「ONO 게이트 절연막에 있어서는, (SiC에 접하는) 제1 산화 실리콘 막을 SiC 열산화막으로 형성하는 구성이 되기 때문에, 디바이스 구조에 대한 제약 등으로 인해 SiC 열산화막을 이용할 수 없는 특정 종류의 MOS(MIS) 구조 디바이스에서는, 상기 종래 게이트 절연막의 고신뢰화 기술을 적용할 수 없다」는 문제를 해결할 수 있다.
이상 설명한 바와 같이 본 실시 형태의 탄화 규소 반도체 장치는, 탄화 규소 기판(1)과, 다결정 실리콘으로 이루어진 게이트 전극(7)과, 탄화 규소 기판(1)과 게이트 전극(7) 사이에, 탄화 규소 기판(1)으로부터 순서대로, 제1 산화 실리콘 막(10)과 SiN막(11)과 SiN 열산화막(12)을 형성한 ONO 절연막(9)을 협지한 게이트 구조체를 가지는 탄화 규소 반도체 장치에서, i) 제1 산화 실리콘 막(10) 및 탄화 규소 기판(1)의 근방에, 그리고 ⅱ) 탄화 규소 기판(1)과 제1 산화 실리콘 막(10) 사이의 계면 중 적어도 하나에 N을 함유한다.
이러한 구성에 의해 종래 기술(비특허 문헌 5)의 제1 문제점 및 제2 문제점 중 하나 또는 두 문제점을 동시에 해결할 수 있다. 즉, 제1 문제점의 해결과 관련하여 ONO 게이트 절연막(9)의 TDDB 수명을 더욱더 개선할 수가 있어, ONO 게이트 절연막(9)을 Si (MOS) 디바이스의 실용 상한 온도를 초과하는 온도에서 장시간 동작시킬 수 있다. 또한, 제2 문제점의 해결과 관련하여 예를 들면 열산화 속도가 상이한 복수의 결정면에 게이트 절연막을 형성하는 4H-SiC 상의 트렌치 UMOS 게이트 파워 트랜지스터 등의, 디바이스 구조에 대한 제약 등으로 인해 SiC 열산화막을 이용할 수 없는 특정 MOS(MIS) 구조 디바이스에 있어서도, 상기 종래 게이트 절연막의 고신뢰화 기술을 적용할 수 있다.
또한, 제1 산화 실리콘 막(10)의 두께가 3.5㎚∼25㎚의 범위이며, 이에 따라 상기 효과에 대하여 양호한 결과를 부여할 수 있다.
또한, 제1 산화 실리콘 막(10)의 두께가 4㎚∼10㎚의 범위이며, 이에 따라 상기 효과에 대하여 더 양호한 결과를 부여할 수 있다.
또한, 제1 산화 실리콘 막(10)은, 고밀도화된 비SiC 열산화막이며, 이에 따라 신뢰성의 향상을 한층더 촉진할 수 있다.
또한, 탄화 규소 반도체 장치(90)가 MOS 캐패시터이며, 이에 따라 상기 효과를 가지는 MOS 캐패시터를 실현할 수 있다.
또한, 본 실시 형태의 탄화 규소 반도체 장치(90)의 제조 방법에서, 제1 산화 실리콘 막(10)은, 전구 산화 실리콘 막을 형성한 후, SiN막(11)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서 열처리해서 형성한다(공정 (c1) 및 (c3) 참조). 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용이하게 제조할 수 있다.
또한, 본 실시 형태의 탄화 규소 반도체 장치(90)의 제조 방법에서, 제1 산화 실리콘 막(10)은, 전구 산화 실리콘 막을 형성한 후, SiN막(11)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서 재산화해서 형성한다(공정 (c1) 및 (c3) 참조). 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용이하게 제 조할 수 있다.
또한, 본 실시 형태의 탄화 규소 반도체 장치(90)의 제조 방법에서, 제1 산화 실리콘 막(10)은, 산화 질소(NOx) 가스 분위기에서 탄화 규소 기판(1)의 표면을 열산화해서 형성한다(공정 (c2) 참조). 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용이하게 제조할 수 있다.
또한, 본 실시 형태의 탄화 규소 반도체 장치(90)의 제조 방법에서, 제1 산화 실리콘 막(10)은, 전구 산화 실리콘 막을 형성한 후, SiN막(11)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서의 열처리(공정 (c1)), 전구 산화 실리콘 막을 형성한 후, SiN막(11)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서의 재산화(공정 (c2)), 및 산화 질소(NOx) 가스 분위기에서 탄화 규소 기판(1)의 표면의 열산화(공정 (c3)) 중 하나에 의해 형성한 얇은 산화 실리콘 막 위에, 열산화 이외의 공정에 의해 다른 산화 실리콘 막을 성막(공정 (c4))해서 형성한다. 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용이하게 제조할 수 있다.
또한, 산화 질소(NOx) 가스 분위기는, i) N2O(아산화질소), ⅱ) NO(일산화질 소), ⅲ) NO2(이산화질소), iv) 상기 i)~ⅲ) 중의 적어도 2종의 혼합 기체, v) 상기 i)~ⅲ) 중 어느 1종을 희석한 기체, 및 vi) 상기 혼합 기체 iv)를 희석한 기체를 공급해서 형성한다(공정 (c1)∼(c4) 참조). 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용이하게 제조할 수 있다.
또한, 산화 질소(NOx) 가스 분위기에서의 열처리, 재산화, 및 열산화는, 1000℃∼1400℃의 온도 범위에서 실시한다(공정 (c1)∼(c4) 참조). 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용이하게 제조할 수 있다.
또한, 산화 질소(NOx) 가스 분위기에서의 열처리, 재산화, 및 열산화는, 1100℃∼1350℃의 온도 범위에서 실시한다(공정 (c1)∼(c4) 참조). 처리 시간 단축과 처리 장치 비용 절감의 양면을 고려하면 1100℃∼1350℃의 온도 범위는 실용적이고 바람직하다.
또한, 전구 산화 실리콘 막은, 탄화 규소 기판(1)의 표면을 열산화해서 형성한다(공정 (c1) 참조). 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용 이하게 제조할 수 있다.
또한, 전구 산화 실리콘 막은, 열산화 이외의 성막 공정에 의해 성막해서 형성한다(공정 (c3) 참조). 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용이하게 제조할 수 있다.
또한, 열산화 이외의 성막 공정이, 화학적 기상 성장법이다(공정 (c3) 참조). 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용이하게 제조할 수 있다.
또한, 전구 산화 실리콘 막은, 화학적 기상 성장법에 의해 성막한 다결정 실리콘 및 비정질 실리콘 막 중 어느 하나를 열산화해서 형성한다(공정 (c3) 참조). 이에 따라, SiC 계면 또는 SiC 계면 근방에 N을 함유하는 산화 실리콘 막(10)을 용이하게 형성할 수가 있어, ONO 게이트 절연막(9)의 TDDB 수명을 개선할 수 있는 등의 상기 효과를 가지는 탄화 규소 반도체 장치(90)를 용이하게 제조할 수 있다.
또한, 제1 산화 실리콘 막(10)을 형성한 후의 공정은, 산화 질소(NOx) 가스 분위기에서의 열처리, 재산화 및 열산화 중 어느 하나의 온도 이하의 온도로 처리한다(공정 (c1)∼(c4) 참조). 이에 따라, TDDB 수명의 저하나, 산화 실리콘 막(10)과 SiC 사이의 계면 특성의 열화를 억제할 수 있다.
<<제2 실시 형태>>
전술의 제1 실시 형태는, 게이트 영역의 양편에 필드 절연막(3)을 배설하는 ONO 게이트 절연막 MIS 구조체(캐패시터)의 구성예이지만, 본 발명은 이러한 필드 절연막(3)을 가지는 MIS 구조체에 한정되지 않고, 필드 절연막(3)이 없는 구조체에도 적용가능해서, 마찬가지의 효과를 얻을 수 있다.
<구조>
도 8은, 본 발명의 제2 실시 형태의 고신뢰성 ONO 적층막을 포함하는 MIS 구조체(캐패시터)를 가지는 탄화 규소 반도체 장치(90)의 주요부 단면도이다. 동일한 참조 번호를 붙인 것은 제1 실시 형태와 실질적으로 동일한 구성 물이며, 장황함을 피하기 위해, 설명을 간략하게 하거나, 경우에 따라서는 생략하기로 한다.
상부 표면에 n-형 에피택셜층을 갖는 n+형 SiC 에피택셜 기판(1)이 제공되어 있다. 다결정 Si 게이트 전극(7)에서, 적어도 그 측면에는 열산화에서 성장시킨 다결정 Si 열산화막(8)이 형성되어 있다. SiC 에피택셜 기판(1)과 다결정 Si 게이트 전극(7) 사이에, 3층 구조를 가지는 ONO 게이트 절연막(9)이 협지되어 있다.
ONO 게이트 절연막(9)의 3층 구조의 가장 하측(SiC 에피택셜 기판(1) 측), 즉, 얇은 산화 실리콘 막(10)은, 적어도, 제1 산화 실리콘 막(10)과 SiC 에피택셜 기판(1) 사이의 계면 및 그 계면 근방 부분에 N을 함유한다. 이 산화 실리콘 막(10)의 두께는 3.5㎚∼25㎚의 범위이며, 특히 4㎚∼10㎚의 범위에서는 매우 양호한 결과를 부여한다.
ONO 게이트 절연막(9)의 3층 구조 중에서 SiN막(11)은 LPCVD법 등에 의해 성 막한 중간층(=N)이고, SiN막(11)의 표면을 산화해서 성장시킨 SiN 열산화막(12)은 최상층(=O)이다. SiN막(11)(SiN 측면 산화막(13)을 포함함) 및 SiN 열산화막(12)의 각각은, 게이트 전극(7)(다결정 Si 열산화막(8)을 포함함)과 외연끝의 위치를 동일하게 하도록 형성되어 있다. SiN막(11)과 SiN 열산화막(12)의 두께의 일례를 들면, 각각, 53㎚, 5㎚이다. SiN막(11)의 외연부 측면에는, SiN막(11)의 열산화에 의해 성장된 얇은 SiN 측면 산화막(13)(즉, SiO2막)이 배설되어 있다. 이 SiN 측면 산화막(13)은, ONO 게이트 절연막(9)의 신뢰성을 확보하기 위한 매우 중요한 요소이다.
또한, 다결정 Si 게이트 전극(7)의 외연끝(G)은, SiN막(11)의 외연끝(N)보다 내측에 위치하도록 배치되지 않으면 안 된다. 이 조건이 만족하지 않을 경우에는, ONO 게이트 절연막(9)의 신뢰성이 상당히 열화하기 때문에, 제1 실시 형태와 마찬가지로 외연끝(G)과 외연끝(N) 둘다의 위치가 제2 실시 형태에 따라 정밀하게 제어되어야 한다.
게이트 전극(7) 및 그 주변의 산화 실리콘 막(10) 위에는 층간 절연막(14)이 형성된다. 층간 절연막(14)에는 게이트 전극(7)을 관통하도록 게이트 컨택트 창(15)이 개구되어 있다. 게이트 컨택트 창(15)을 통해서 내부 배선(16)은 게이트 전극(7)을 동일 기판 상의 다른 회로 요소(들)나 외부 회로에 접속한다.
SiC 에피택셜 기판(1)의 이면에는, 매우 저저항의 오움성 접촉 전극(17)이 배설되어 있다. 이 오움성 접촉 전극(17)은, Ni 등의 접촉 금속을 SiC 에피택셜 기판(1)의 뒤에 증착한 후, ONO 게이트 절연막(9)의 SiC 열산화막인 산화 실리콘 막(10)의 열산화 온도보다 낮은 온도(예를 들면, 열산화가 1100℃라면, 1000℃)의 급속 가열 처리에 의해 SiC와 합금화시키는 것에 의해 형성된다.
<제조 방법>
다음으로, 본 발명의 제2 실시 형태에 기초한 ONO 게이트 절연막(9)을 포함하는 MIS 구조체(도 8 참조)의 제조 방법을, 도 9(a)∼도 11(f)를 이용하여 설명한다.
공정 (a): 고품질 n-형 에피택셜층을 상부 표면에 성장시킨 (0001) Si 종단면 8° 오프 컷트 n+형 4H-SiC 에피택셜 기판(1)을, RCA 세정 등에 의해 충분히 세정한다. 그 후, 드라이 산화하고, 약 10㎚ 두께의 SiC 열산화막을 성장시켜, 즉시 SiC 에피택셜 기판(1)을 완충 불산용액(BHF=NH4F+HF 혼합액)에 침지하고, 완충 불산용액을 제거한다.
이 희생 산화 공정에서 SiC 에피택셜 기판(1)의 표면의 오염물이나 결정 불완전성에 기인하는 잠재 결함이 산화 실리콘 막(10)에 받아들여지는 것을 일정 정도 방지할 수 있다. 희생 산화한 후의 SiC 에피택셜 기판(1)을 다시 RCA 세정하고, 세정의 최종 단계에서 SiC 에피택셜 기판(1)의 표면에 생성된 화학적 산화막을 제거하기 위해, 완충 불산용액에 5초∼10초간 침지한다. 이것이 완료하면, 초순수에서 완충 불산용액을 완전하게 헹구고, SiC 에피택셜 기판(1)을 건조한다.
즉시, 제1 실시 형태에 따른 공정 (ｃ1)∼(c4)의 어느 것에 의해, SiC 에피 택셜 기판(1)의 전체 표면에 산화 실리콘 막(10)을 성장시킨다. 여기에서도, 산화 질소(NOx) 가스 분위기에서의 열처리 온도를 후속의 공정들의 임의의 다른 열처리 온도보다도 높게 설정하도록 한다. 도 9(a)는 이 공정 단계에서의 MIS 구조체의 단면 구조를 나타내고 있다.
도 9(a)에서, SiC 에피택셜 기판(1)의 이면에는, 일과성의 산화 실리콘 막(202)이 산화 실리콘 막(10) 형성 공정에서 자동으로 형성된다. 일과성의 산화 실리콘 막(202)은 SiC 에피택셜 기판(1)의 이면의 연삭 손상층을 제거하는 효과가 있고, 또한, 후의 공정에서 설명하는 이면의 다결정 Si의 제거시에 생길 수 있는 드라이 에칭 손상으로부터 SiC 에피택셜 기판(1)의 이면을 보호하는 중요한 기능이 있다.
공정 (b): 산화 실리콘 막(10)을 형성한 후, SiC 에피택셜 기판(1)의 전체 표면에 SiH2Cl2과 O2을 이용한 LPCVD법에 의해 SiN막(11)(=ONO 게이트 절연막(9)의 제2층째)을 성막한다. 성막한 후 즉시, SiC 에피택셜 기판(1)을 950℃로 발열성 산화하고, SiN막(11)의 표면에 소정의 두께의 SiN 열산화막(12)(=ONO 게이트 절연막(9)의 제3층째)을 성장시킨다. 도 9(b)는 이 공정 단계에서의 SiC 에피택셜 기판(1)의 단면 구조이다. 일과성의 SiN막(203)과 일과성의 SiN 열산화막(204)은 각각 SiC 에피택셜 기판(1)의 이면에, SiN막(11)의 성막과 SiN 열산화막(12)의 성장에 의해 자동으로 형성된다.
공정 (c): 다음으로, SiC 에피택셜 기판(1)의 전체 표면 및 이면에 실란 원 료를 이용한 감압 CVD법(성장 온도 600℃∼700℃)에 의해 두께 300㎚∼400㎚의 다결정 실리콘막을 성막한다. 그 후, 염소산 인(POCl3)과 산소를 이용한 주지의 열확산법(처리 온도 900℃∼950℃)에 의해 다결정 실리콘막에 n형의 불순물의 P(인)를 첨가하여, 도전성을 부여한다. 또한, n형의 불순물 대신에, p형의 불순물을 첨가해도 된다.
계속해서, SiC 에피택셜 기판(1)의 표면에 포토리소그래피에 의해 포토레지스트 마스크(도시되지 않음)를 형성하고, SF6을 이용한 반응성 이온 에칭(RIE)에 의해, 다결정 Si막과 SiN 열산화막(12), SiN막(11)을 순차적으로 에칭하여, 다결정 Si 게이트 전극(7)과 SiN 열산화막(12)과 SiN막(11)의 외연끝들을 대략 정의(재정의)한다. 이렇게 해서, ON층(O: SiN 열산화막(12), N: SiN막(11))의 불필요 부분은 다결정 Si 게이트 전극(7)과 같은 포토레지스트 마스크에 의해 정밀하게 자기 정합적으로 에칭(제거)되어, ON층은 외연끝을 공유할 수 있다. 단, 이 시점에서의 다결정 Si 게이트 전극(7)의 외연끝(G)과 SiN막(11)의 외연끝(N) 사이의 마이크로미터 레벨의 위치 관계는, 사용하는 RIE 장치나 에천트 가스에 의존하고, 따라서 일정하지 않다. 다결정 Si 게이트 전극(7)의 외연끝(G)이 SiN막(11)의 외연끝(N)의 외측에 있을 수도 있고, 그 반대 위치가 될 수도 있다.
연속 에칭 공정들에 있어서 중요한 주의점이 하나 있다. 산화 실리콘 막(10)을 완전하게 소실시키지 않고, 반드시 남기는 것이다. 산화 실리콘 막(10)이 완전하게 없어질 때까지 오버 에칭을 행하면, 노출한 SiC 에피택셜 기판(1)의 표면에 플라즈마에 의한 결정 격자 손상이 들어간다. 이 때문에, SiN막(11)의 RIE에서는, SiO2에 대하여 선택비가 높은 에천트 가스를 사용하고, 에칭의 종점 검출을 정밀하게 행하여, 오버 에칭을 하지 않도록 한다.
연속 에칭이 종료하면, 사용한 레지스트를 완전하게 제거하고, 다시 SiC 에피택셜 기판(1)의 전체 표면에 두께 1㎛ 이상의 레지스트 재(포토레지스트가 허용가능함)를 도포해서 표면을 보호하면서, SiC 에피택셜 기판(1)의 뒷측을 드라이 에칭하고, 뒷측에 성막한 일과성의 다결정 Si막(그 열산화막을 포함하며, 둘다 도시되지 않음), 일과성의 SiN 열산화막(204), 일과성의 SiN막(203)(도 9(b) 참조)을 순차적으로 제거하고, 표면 보호용 레지스트 재를 박리하면, 도 10(c)에 도시하는 단면 구조가 된다.
공정 (d): 다음으로, SiC 에피택셜 기판(1)을 다시 RCA 세정하고, 청정화-건조하고, 950℃로 웨트 산화(발열성 산화)하고, 다결정 Si 게이트 전극(7)의 측면 및 상부와 SiN막(11)의 측면에 각각 다결정 Si 열산화막(8)과 SiN 측면 열산화막(13)을 동시에 성장시킨다.
여기에서, ONO 게이트 절연막(9)을 포함하는 MIS 구조체의 신뢰성을 향상시키기 위해서 매우 중요한 포인트가 3개 있다.
1) 첫째는, 상기 게이트 에칭에서 손상을 받은 고리크성의 SiN막(11)의 외연부를 SiN 측면 열산화막(13)으로 전환함으로써 제거하고 있는 것이다.
2) 둘째는, 다결정 Si 게이트 전극(7)의 외연끝(G)을 SiN막(11)의 외연끝(N) 보다 약간 후퇴시켜서, SiN막(11)의 외연끝(N)의 게이트 전계를 완화하고 있는 것이다.
다결정 Si 게이트 전극(7)의 외연끝(G)을 후퇴시키기 위해서, 본 발명의 제2 실시 형태에 따른 제조 방법에서는, 다결정 Si의 산화 속도(게이트 전극(7))가 SiN막의 산화 속도(SiN막(11))보다 높은 성질을 이용하고 있다.
3) 셋째는, 다결정 Si 열산화막(8) 및 SiN 측면 열산화막(13)을 부가함으로써, 게이트 전극(7) 아래로 국부적으로 존재하는 ONO 게이트 절연막(9)을 열적으로 안정된 재료, 즉, 다결정 Si와 SiC와, 열산화막으로 포위해서 보호하는 구조로 수립한다. 이 구조 수립은, 후속의 고온 컨택트 어닐링(1000℃, 2분) 등에서 ONO 게이트 절연막(9)이 주변 부재나 환경과 상호작용해서 열화하는 것을 방지하는데도 중요한 역할을 한다.
공정 (e): 다결정 Si 열산화막(8)과 SiN 측면 열산화막(13)을 형성한 후, SiC 에피택셜 기판(1)의 전체 표면에 층간 절연막(14)을 성막한다(도 11(e) 참조). 실란과 산소를 원료로 한 상압 CVD법에 의해 성막한 약 1㎛ 두께의 SiO2막 및 그것에 P(인)을 첨가한 인 규산 유리(PSG) 등이 층간 절연막(14) 재료로서 적합하지만, 이것에 한정되지 않으며, 후속의 각종 열처리 공정에 견딜 수 있는 다른 재료를 이용해도 된다.
이 후, SiC 에피택셜 기판(1)을 통상의 확산로에 넣고, N2 분위기로 수 10분 동안 온화한 열처리를 행하고, 층간 절연막(14)을 고밀도화한다. 이 때의 열처리 온도는 산화 실리콘 막(10)의 열처리 온도보다 낮은 온도(예를 들면, 900℃∼1000℃)가 바람직하다.
공정 (f): 다음으로, SiC 에피택셜 기판(1)의 표면에 포토레지스트를 도포하고, 충분히 포스트 베이크를 행하고, 레지스트의 휘발성 성분을 완전하게 증발시키고 나서, SiC 에피택셜 기판(1)을 완충 불산용액에 침지하고, SiC 에피택셜 기판(1)의 이면에 남아 있는 제2 일과성 산화 실리콘 막(202)(도 11(e) 참조)을 완전하게 제거하고, 초순수에서 완충 불산용액을 씻어 버린다. 이렇게 하여 노출한 SiC 에피택셜 기판(1)의 이면의 C 종단면은 손상이나 오염이 없는 청정한 면이다. C 종단면은 오움성 접촉의 저저항화에 크게 기여한다.
다음으로, 초순수에서 젖은 SiC 에피택셜 기판(1)을 건조시켜, 즉시 고진공에 유지된 증착 장치에 설치하고, SiC 에피택셜 기판(1)의 이면에 원하는 오움성 접촉 모재를 증착한다. 오움성 접촉 모재로서는, 예를 들면, 50㎚∼100㎚ 두께의 Ni막을 이용할 수 있지만, 이것에 한정되는 것은 아니다.
오움성 접촉 모재를 증착하면, SiC 에피택셜 기판(1)의 표면의 레지스트를 전용 스트립퍼 액에서 완전하게 박리하고, SiC 에피택셜 기판(1)을 충분히 헹구고 나서 건조시켜, 즉시 급속 가열 처리 장치에 설치하고, 100% 고순도의 Ar 분위기에서 1000℃로 2분 동안 컨택트 어닐링을 실시한다. 이 열처리에 의해, 도 11(f)에 도시한 바와 같이, Ni막은 저저항의 SiC 기판과 합금화(실리사이드화)하고, 적어도 10-6Ω㎠대의 접촉 저항을 나타내는 매우 저저항의 오움성 접촉 전극(17)이 완성된 다.
공정 (g): 이것 이후는, 제1 실시 형태와 실질적으로 동일한 공정들에 의해 제2 실시 형태에 따라 SiC 에피택셜 기판(1)에 게이트 컨택트 창(15)과 내부 배선(16)을 설치한다. 그렇게 하면, 도 8에 나타낸 본 발명의 제2 실시 형태의 ONO 게이트 절연막(9)을 포함하는 MIS 구조체가 완성된다.
<효과>
이와 같이 하여 제작한 제2 실시 형태의 ONO 게이트 절연막(9)을 포함하는 MIS 구조체는, 도 7에 나타낸 제1 실시 형태와 마찬가지로 우수한 TDDB 수명을 나타냈다. 즉, 본 발명의 제2 실시 형태는, 종래 기술(비특허 문헌 5)의 상기 제1 문제점이었던 「ONO 게이트 절연막에 있어서는, TDDB 수명은 Si 열산화막의 레벨까지 크게 향상하고 있지만, Si (MOS) 디바이스의 실용 상한 온도를 초과하는 온도에서 장시간 동작시키기 위해서는 반드시 충분하지는 않다」는 문제를 해결할 수 있다.
또한, 본 발명의 제2 실시 형태에서는, 공정 (c3) 및 (c4)를 거치는 경우에는, 산화 실리콘 막(10)의 형성은 SiC의 열산화 이외의 공정에서 실시되고, 이 경우, 또한 TDDB 수명은 종래 기술을 자릿수에서 상회하는 값이 달성된다. 즉, 본 발명의 제2 실시 형태는, 종래 기술(비특허 문헌 5)의 상기 제2 문제점이었던 「ONO 게이트 절연막에 있어서는, (SiC에 접하는) 제1 산화 실리콘 막을 SiC 열산화막으로 형성하는 구성이 되기 때문에, 디바이스 구조에 대한 제약 등으로 인해 SiC 열산화막을 이용할 수 없는 특정 종류의 MOS(MIS) 구조 디바이스에서는, 상기 종래 게이트 절연막의 고신뢰화 기술을 적용할 수 없다」는 문제를 해결할 수 있다.
<<제3 실시 형태>>
본 발명의 제3 실시 형태에 따르면, 표준 n채널 타입의 플래너형 파워 MOSFET 셀이 개시된다. 또한, 본 발명은, 사각형 셀, 육방 셀, 원형 셀, 빗살 무늬(리니어)형 셀 등을 포함하는 임의의 형태의 셀에서도 적용할 수 있다.
<구조>
도 12는, 본 발명의 제3 실시 형태의 파워 MOSFET 셀의 주요부 단면도이다.
도 12에 있어서, n+형 단결정 SiC 기판(100)이 제공된다. n+형 단결정 SiC 기판(100)의 상부 표면(상부측 주면)에 두께 10㎛, 질소를 1×1016/㎤ 첨가한 제1 n-형 에피택셜층(200)을 호모 에피택셜 성장시키고 있다. 각각 제1 실시 형태 및 제2 실시형태에 따른 도 1 및 도 8에 있어서는 n-형 에피택셜층은 비표시이지만, 제3 실시형태에 따른 도 12의 제1 n-형 에피택셜층(200)과 같은 구조이다. 4H, 6H, 3C, 15R 등 다른 결정계의 기판을 이용할 수 있으며, 여기서, H는 육방정계, C는 입방정계, R는 마름모면체정계를 의미한다.
n-형 에피택셜층(200)의 표층부에 있어서의 소정 영역에는, 각각 소정 깊이를 가지는 p형 불순물을 약간 첨가한 p형 베이스 영역들(53a, 53b)이 형성되어 있다. 개별 p형 베이스 영역들(53a, 53b)의 표층부의 소정 영역에는, p형 베이스 영역들(53a, 53b)보다도 얕은 n+형 소스 영역들(54a, 54b)이, 개별 p형 베이스 영역들(53a, 53b)의 외연 경계들로부터 일정한 거리에 떨어져서 형성되어 있다. p형 베이스 영역들(53a, 53b)의 중앙의 기판 표층에는, p형 베이스 영역들(53a, 53b)보다도 얕고, n+형 소스 영역들(54a, 54b) 사이에 끼워져서 p+형 베이스 컨택트 영역(57)이 배설되어 있다.
SiC 기판(100)의 표면에 선택적으로 형성된 것은 ONO 게이트 절연막들(9a, 9b)이다. ONO 게이트 절연막들(9a, 9b)은 각각 3층 구조로 되고, 하부측(SiC 기판(100) 측)으로부터 산화 실리콘 막들(10a, 10b), SiN막들(11a, 1lb), SiN 열산화막들(12a, 12b)이 순차적으로 적층되어 있다. 산화 실리콘 막들(10a, 10b)이, 산화 실리콘 막들(10a, 10b)과 SiC 기판(100)과의 계면 및 그 계면 근방 부분 중 적어도 하나에 N을 함유하는 얇은 산화 실리콘 막인 것은 물론이다. 이 산화 실리콘 막들(10a, 10b) 각각의 두께는 3.5㎚∼25㎚의 범위이며, 특히 4㎚∼10㎚의 범위에서는 매우 양호한 결과를 가져온다. SiN막들(11a, 1lb)의 측벽들에는 각각 SiN막들(11a, 11b)을 열산화함으로써 성장된 SiN 측면 열산화막들(13a, 13b)이 배설되어 있다.
ONO 게이트 절연막들(9a, 9b) 위에는, 각각 도전성을 부여한 다결정 Si로부터 되는 게이트 전극들(7a, 7b)이 설치되어 있다. 다결정 Si 게이트 전극들(7a, 7b)의 상부와 측벽에는 각각 다결정 Si 측면 열산화막들(8a, 8b)이 놓여 있다.
다결정 Si 측면 열산화막들(8a, 8b)을 포함하는 SiC 기판(100) 위에는 층간 절연막들(14a, 14b)이 성막되어 있다. 층간 절연막들(14a, 14b)에 개방된 소스 창(63)이 n+형 소스 영역들(54a, 54b) 및 p+형 베이스 컨택트 영역(57)을 관통한다. 이 소스 창(63)의 저부에는, 소스 접촉 전극(64)이 형성되어 있다. 이 소스 접촉 전극(64)은, Ni 등의 얇은 금속막 모재를, 소스 창(63)의 저부에 선택적으로 배설한 후, 급속 가열 처리에서 SiC와 합금화시켜서 형성한다. 소스 접촉 전극(64)은, n+형 소스 영역들(54a, 54b) 및 p+형 베이스 컨택트 영역(57)과 동시에 오움성 접촉을 실현하고 있다. SiC 기판(100)의 이면 상에는 소스 접촉 전극(64) 형성 공정과 마찬가지의 공정으로 형성된 드레인 전극(17)이 있다. 소스 창(63)을 통해서, 내부 배선(16)은 소스 접촉 전극(64)을 동일 기판 상의 다른 회로 요소(들)나 외부 회로에 접속시킨다.
<제조 방법>
다음으로, 본 발명의 제3 실시 형태의 플래너형 파워 MOSFET 셀의 제조 방법을, 도 13(a)∼도 16(h)의 단면 공정도를 이용하여 설명한다.
공정 (a): 우선, 주면에 n-형 에피택셜층(200)을 호모 에피택셜 성장시킨 n+형 SiC 에피택셜 기판(100)을 준비하고, n-형 에피택셜층(200)의 표면에 두께 20㎚∼30㎚의 CVD 산화막(20)을 성막한다. 그 후, 이 위로 이온 주입 마스크로서의 두께 약 1.5㎛의 다결정 Si막을 LPCVD(감압 화학적 기상 성장법)에 의해 성막한다. 다결정 Si막 이외에, CVD에 의해 형성한 SiO2막이나 PSG(인 규산 유리)막 등을 이용할 수도 있다. CVD 산화막(20)은 생략할 수도 있지만, 상기 이온 주입 마스크로서 다결정 Si막을 사용할 때는, 이하와 같은 유용한 효과와 기능을 가지고 있으므로 형성하는 것이 추천된다. 그 효과와 기능은, (1) 다결정 Si막과 n-형 에피택셜층(200)이 기대하지 않은 반응을 하는 것을 예방하기 위한 보호막, (2) 다결정 Si 마스크를 이방성 에칭할 때의 종점 검출과 에칭 스토퍼막, (3) p형 베이스 불순물을 이온 주입할 때의 표면 보호막이다.
계속해서, 포토리소그래피, 반응성 이온 에칭(RIE) 등의 이방성 에칭 공정들을 이용하여, p형 베이스 영역들(53a, 53b)의 형성 예정 영역의 상부에 있는 다결정 Si막을 수직으로 제거함으로써, 제1 이온 주입 마스크들(21a, 2lb)을 형성한다. 다결정 Si막의 RIE에는, SF6 등의 에천트 가스를 이용하면, 열산화막에 대하여 선택비가 높은 에칭과 종점 검출이 가능하게 되어, SiC 기판(100)의 표면, 특히 채널 영역에의 플라즈마 손상을 회피할 수 있다.
다음으로, p형 불순물의 이온 주입을 행하고, 도 13(a)에 도시한 바와 같이 p형 베이스 영역들(53a, 53b)을 형성한다. 실제로는, SiC 기판(100)의 이면에도 다결정 Si막이 부착되고 있지만, 도 13(a)에서는 도시를 생략하고 있다. p형 베이스 영역들(53a, 53b)의 선택 이온 주입 조건의 일례는, 불순물: Al+ 이온, 기판 온도: 750℃, 가속 전압/도즈(dose): 360keV/5×10-13cm-3이다. p형 베이스 이온 주입이 종료하면, CVD 산화막(20)과 제1 이온 주입 마스크들(21a, 2lb)을 웨트 에칭에 의해 제거한다.
공정 (b): 다음으로, p형 베이스 영역들(53a, 53b)의 선택 이온 주입과 실질적으로 동일한 공정들을 실시함으로써, 도 13(b)에 도시한 바와 같이 n+형 소스 영역들(54a, 54b)과 p+형 베이스 컨택트 영역(57)을 형성한다.
n+형 소스 영역들(54a, 54b)의 선택 이온 주입 조건의 일례는, 불순물: P+ 이온, 기판 온도: 500℃, 가속 전압/도즈: 160keV/2.0×1015cm-2, 100keV/1.0×1015cm-2, 70keV/6.0×1014cm-2, 40keV/5.0×1014cm-2이다.
또한, p+형 베이스 컨택트 영역(57)의 선택 이온 주입 조건의 일례는, 불순물: Al+ 이온, 기판 온도: 750℃, 가속 전압/도즈: 100keV/3.0×1015cm-2, 70keV/2.0×1015cm-2, 50keV/1.0×1015cm-2, 30keV/1.0×1015cm-2이다.
모든 이온 주입이 종료하면, SiC 기판(100)을 불산과 질산의 혼합액에 침지하고, 사용한 모든 마스크 및 SiC 기판(100)의 이면에 부착된 불필요한 마스크 재들을 완전하게 제거한다. 마스크의 제거에는, SiC 기판(100)을 열 인산 용액과 BHF 용액에 교대로 침지해서 다결정 Si막과 SiO2막을 순차 제거할 수 있다.
다음으로, 마스크를 제거한 SiC 기판(100)을 세정하고, 건조한 후, 고순도의 상압 Ar 분위기에서 1700℃, 1분의 열처리를 행하고, p형 베이스 영역들(53a, 53b)과 n+형 소스 영역들(54a, 54b), p+형 베이스 컨택트 영역(57)에 이온 주입된 모든 전도 불순물을 한번에 활성화시킨다.
공정 (c): 다음으로, RCA 세정 등에 의해 충분히 세정한 SiC 기판(100)을 드라이 산소 분위기에서 열산화하고, SiC 기판(100)의 표면 및 이면에 열산화막을 성장시켜, 완충 불산용액을 이용해서 즉시 제거한다. 이 희생 산화막의 두께는 50㎚미만, 바람직하게는 5㎚∼20㎚이다. 희생 산화가 종료한 SiC 기판(100)을 다시, RCA 세정 등에 의해 충분히 세정한다. 그 후, SiC 기판(100)의 표면에 열산화나 CVD 등을 이용해서 두꺼운 절연막을 형성하고, 주지의 포토리소그래피와, 주지의 웨트 에칭 또는 드라이 에칭을 이용해서 두꺼운 산화막이 존재하는 필드 영역(도시 생략)과 두꺼운 산화막이 없는 소자 영역(유닛 셀)(70)(도 12 참조)을 형성한다. 또한, 이 공정 단계에서의 소자 영역(70)의 형상은 도 13(b)와 실질적으로 동일하지만, 소자 영역(70)의 밖의 주변 부분에 필드 영역(도시되지 않음)이 형성되어 있는 점이 상위하고 있다.
계속해서, SiC 기판(100)을 다시, RCA 세정 등에 의해 충분히 세정한다. 이 세정의 최종 단계에서, 소자 영역(70)의 표면에 형성된 화학적 산화막(SiO2)을 제거하기 위해, 소자 영역(70)(SiC 기판(100))을 희석 불산용액에 5초∼10초간 침지하고, 초순수에서 희석 불산용액을 완전하게 헹군 후, 건조한다. 그리고, 즉시 소자 영역(70)의 SiC 기판(100)의 표면에 ONO 게이트 절연막들(9a, 9b)의 제1 층들을 구성하는 산화 실리콘 막들(10a, 10b)을 형성한다. 산화 실리콘 막들(10a, 10b)을 형성하기 위해서는, 제1 실시 형태의 제조 방법에서 설명한 공정 (ｃ1)∼(c4) 중 어느 것을 임의로 이용할 수 있다.
그 후, 산화 실리콘 막들(10a, 10b) 위에 LPCVD에 의해 SiN막들(11a, 1lb)(제2 층들)을 성막한다. 마지막으로 SiN막들(11a, 1lb)을 열산화(예를 들면, 발열성 산화)시켜서 SiN 열산화막들(12a, 12b)(제3 층)을 표면에 성장시켜, 도 13(c)에 도시된 구조를 얻는다. 에피택셜 기판(100)의 이면에도 ONO 구조의 막이 형성되지만, 도 13(c)에서는 도시를 생략하고 있다. 제3 실시 형태에 따른 막들 각각의 성막 조건들은 본 발명의 제1 및 제2 실시 형태에 따른 조건과 실질적으로 동일할 수 있다.
여기에서 중요한 포인트는, 산화 실리콘 막들(10a, 10b)의 NOx 열처리 온도는, 후속 공정들의 어느 열처리 온도보다도 높게 설정되어야 한다는 것이다. 여기에서는, 표면의 소스 접촉 전극(64)과 이면의 드레인 전극(17) 사이의 오움성 접촉을 실현하기 위해, 온도 1000℃의 급속 가열 처리를 실시한다. 따라서, 그것보다 높은 온도, 예를 들면, 1275℃의 온도가 산화 실리콘 막들(10a, 10b)의 열처리 온도로 선택될 수 있다.
공정 (d): 다음으로, SiC 기판(100)의 표면 및 이면의 전체면에 실란 원료를 이용한 감압 CVD법(성장 온도 600℃∼700℃)에 의해 두께 300㎚∼400㎚의 다결정 Si막을 성막한다. 그 후, 염소산 인(POCl3)과 산소를 이용한 주지의 열확산법(처리 온도 900℃∼950℃)에 의해 다결정 Si막에 n형의 불순물 P(인)을 첨가하여, 도전성을 부여한다. P(인) 대신에 B(붕소) 등의 p형 불순물을 첨가해도 된다.
계속해서, 포토리소그래피 및 C2F6과 산소를 에천트로서 사용한 반응성 이온 에칭(RIE)을 이용하여, 에피택셜 기판(100)의 표면측의 다결정 Si막과, ONO 게이트 절연막들(9a, 9b)의 SiN 열산화막들(12a, 12b) 및 SiN막들(11a, 1lb)로부터 불필요한 부분들을 연속적으로 제거한다. 그 후, 포토레지스트를 제거하면, 도 14(d)에 도시된 구조가 된다. 이 공정에서 게이트 전극들(7a, 7b)이 정의(위치가 특정)된 다. 또한, 에피택셜 기판(100)의 이면에도 다결정 Si막이 형성되지만, 도 14(d)에서는 도시가 생략되어 있다.
공정 (e): 다음으로, RIE가 종료한 후, SiC 에피택셜 기판(100)을 RCA 세정하고, 청정화-건조하고, 950℃로 웨트 산화(발열성 산화)하여, 도 14(e)에 도시한 바와 같이 다결정 Si 게이트 전극들(7a, 7b)의 측면 및 상부와 SiN막들(11a, 11b)의 측면에 각각 다결정 Si 열산화막들(8a, 8b)과 SiN 측면 열산화막들(13a, 13b)을 동시에 성장시킨다.
본 공정 (e)에서는, 상기 공정 (d)의 게이트 에칭에 의해 손상을 받은 리크 전류성 SiN막의 외연부의 측면을 열산화막들(13a, 13b)로 전환함으로써 제거하고, 도 14(e)에 도시된 바와 같이, 다결정 Si 게이트 전극들(7a, 7b)의 각각의 외연끝(G)을 SiN막들(11a, 11b)의 각각의 외연끝(N)보다 약간 내부에 후퇴시켜서, SiN막들(11a, 11b)의 각각의 외연끝(N)의 게이트 전계를 완화시켜, 신뢰성의 향상을 도모하고 있다. 다결정 Si 게이트 전극들(7a, 7b)의 외연끝(G)을 후퇴시키기 위해서, 본 발명의 제3 실시 형태에 따른 제조 방법에서는, 다결정 Si의 산화 속도(게이트 전극들(7a, 7b))가 SiN막의 산화 속도(SiN막들(11a, 11b))보다 높은 성질을 이용하고 있다.
또한, 본 공정 (e)에서는, 다결정 Si 열산화막들(8a, 8b) 및 SiN 측면 열산화막들(13a, 13b)을 부가함으로써, 게이트 전극들(7a, 7b) 아래에 국부적으로 존재하는 ONO 게이트 절연막들(9a, 9b)을 열적으로 안정된 재료, 즉, 다결정 Si와 SiC와, 열산화막으로 포위해서 보호하는 구조를 수립하고 있다. 이 구조 수립은, 후 속의 고온 컨택트 어닐링(1000℃, 2분) 등에서, ONO 게이트 절연막들(9a, 9b)이 주변 부재나 환경과 반응해서 열화하는 것을 방지하는 데도 중요한 역할을 한다. 또한, 다결정 Si 열산화막들(8a, 8b)은 게이트 전극들(7a, 7b)의 측벽뿐만 아니라 상부면에도 형성되어, 다결정 Si 게이트 전극들(7a, 7b)의 두께가 감소한다. 이 두께 감소분을 고려하여, 결정 Si 게이트 전극들(7a, 7b)의 초기 두께가 규정된다.
공정 (f): 다음으로, 도 15(f)에 도시한 바와 같이 SiC 기판(100)의 전체 표면에 층간 절연막(14)을 성막한다. 이 층간 절연막(14)의 재료에는, 실란과 산소를 원료로 한 상압 CVD에 의해 형성한 약 1㎛ 두께의 SiO2막(NSG)과, 이것에 인(P)을 첨가한 인 규산 유리(PSG)와, 이것에 붕소를 첨가한 붕소 인 규산 유리(BPSG) 등이 적합하지만, 이것에 한정되는 것은 아니다.
이 후, SiC 기판(100)을 통상의 확산로에 넣고, N2 분위기로 수 10분의 온화한 열처리를 행하고, 층간 절연막(14)을 고밀도화한다. 이 때의 열처리 온도는, 산화 실리콘 막들(10a, 10b)의 형성(열산화) 온도보다 낮은 온도(예를 들면 900℃∼1000℃)가 바람직하다.
공정 (g): 다음으로, 주지의 포토리소그래피, 주지의 드라이/웨트 에칭을 이용하여, SiC 기판(100)의 표면측의 층간 절연막(14)과, ONO 게이트 절연막(9)의 SiC 열산화막인 산화 실리콘 막들(10a, 10b)에 소스 창(63)을 개구한다. 소자 영역(도 12의 70) 주변에 형성되어 있는 게이트 컨택트 창(도시 생략)도 이 때 동시에 개구된다. 에천트 용액 또는 가스가 SiC 기판(100)의 뒤에 미칠 경우에는, 이 면의 일과성의 다결정 Si막 상의 열산화막(도시되지 않음)도 동시에 제거된다.
층간 절연막(14)과 산화 실리콘 막들(10a, 10b)의 에칭이 종료하면, 포토레지스트-에칭 마스크가 남은 채의 SiC 기판(100)의 전체 표면에 DC(직류) 스퍼터링 등의 성막 공정을 이용해서 소스 접촉 전극 모재(25)를 증착한다. 소스 접촉 전극 모재(25)에는, 예를 들면, 50㎚ 두께의 Ni막 혹은 CO막 등을 이용할 수 있다.
소스 접촉 전극 모재(25)의 증착이 종료하면, SiC 기판(100)을 전용의 포토레지스트 스트립퍼에 침지하고, SiC 기판(100)의 표면에 남아있는 포토레지스트를 완전하게 제거한다. 그것에 따라, 도 15(g)에 도시한 바와 같이 소스 창(63) 상과 게이트 컨택트 창(인출 선과 부호는 비표시)의 저면에만 소스 접촉 전극 모재(25)가 성막한 기판 구조가 완성된다.
공정 (h): 다음으로, SiC 기판(100)을 충분히 헹구고, 건조시킨 후, SiC 기판(100)의 전체 표면에 두께 1㎛이상의 보호용 레지스트 재(포토레지스트가 허용가능함)를 도포하고, SiC 기판(100)의 이면측에 잔류하고 있는 다결정 실리콘막/SiN 열산화막/SiN막(도시되지 않음)을 드라이 에칭에 의해 순차적으로 제거한다. 이 드라이 에칭중에 일어나는 플라즈마 손상, 대전, 또는 오염으로부터 소스 접촉 전극 모재(25)와 게이트 절연막들(10a, 10b)의 열화를 방지하기 위해, 상기 보호용 레지스트는 사용된다.
다음으로, SiC 기판(100)을 완충 불산용액에 침지하고, 산화 실리콘 막들(10a, 10b)의 형성에서 생긴 일과성의 SiC 열산화막(도시되지 않음)을 제거하고, 에피택셜 기판(100)의 이면에 청정한 결정면을 노출시킨다. 완충 불산용액을 초순 수에서 완전하게 헹구고, 건조시킨 다음에, 신속하게 SiC 기판(100)을 고진공에 유지된 증착 장치에 설치하여, 이면에 원하는 드레인 접촉 전극 모재(도시되지 않음)를 증착한다. 이 이면의 원하는 드레인 접촉 전극 모재로서는, 예를 들면, 50㎚∼100㎚ 두께의 Ni막 혹은 CO막을 이용할 수 있다.
다음으로, 표면 보호에 사용한 레지스트를 전용 스트립퍼 액에서 완전하게 박리하고, 에피택셜 기판(100)을 충분히 세정하고, 헹구고 나서 건조시켜, 즉시 급속 가열 처리 장치에 설치하고, 고순도의 Ar 분위기에서 1000℃로 2분간 급속 가열 처리(컨택트 어닐링)를 실시한다. 이 열처리에 의해, 소스 창(63)의 바닥(도 15(g)의 소스 접촉 전극 모재(25) 참조), 게이트 컨택트 창(도시되지 않음)의 바닥, 및 게이트 컨택트 창(도시되지 않음)의 이면에 성막된 접촉 전극 모재(Ni막)는 각각, n+형 소스 영역들(54a, 54b)(/p+형 베이스 컨택트 영역(57))(도 13(b) 참조), 다결정 Si 게이트 전극 접촉 영역(도시되지 않음), n+형 SiC 에피택셜 기판(100)의 이면과 합금화하여, 각각 매우 저저항을 나타내는 오움성 접촉의 소스 컨택트 전극(64), 게이트 전극(도시되지 않음), 드레인 전극(17)이 되어, 도 16(h)에 도시하는 기판 구조가 형성된다.
공정 (i): 마지막으로, 컨택트 어닐링이 완료한 SiC 기판(100)을 고진공에 유지된 마그네트론 스퍼터링 장치에 설치하고, SiC 기판(100)의 전체 표면에 원하는 배선 재료, 예를 들면 Al막을 3㎛ 두께로 증착한다.
이 후, Al막을 성막한 SiC 기판(100)의 상면에 포토리소그래피에 의해 포토레지스트 마스크를 형성한 후, SiC 기판(100)의 이면에 이면 전극 보호용의 포토레 지스트를 도포하고, 이 포토레지스트를 충분히 건조시키고 나서, RIE에서 Al막을 패턴화하고, 도 12에 도시한 바와 같이 (소스 접촉 전극(64)에 접속하는) 내부 배선(16)과 게이트 전극접촉에 접속하는 내부 배선(도시되지 않음)을 형성한다.
마지막으로, 레지스트 마스크를 전용 스트립퍼 액에서 완전하게 제거하고, SiC 기판(100)을 충분히 헹구고 나서 건조시켜, 도 12에 나타낸 본 발명의 제3 실시 형태에 따른 플래너형 파워 MOSFET 셀이 완성된다.
<효과>
이와 같이 하여 제작한 본 발명의 제3 실시 형태에 따른 ONO 게이트 절연막들(9a, 9b)을 포함하는 MIS 구조체를 갖는 플래너형 파워 MOSFET 셀은, 통상의 단순한 SiC 열산화 게이트 산화막을 가지는 플래너형 파워 MOSFET 셀보다 우수한 트랜지스터 특성을 나타냈다.
제3 실시 형태에 따른 ONO 게이트 절연막들(9a, 9b)을 포함하는 MIS 구조체의 부위는, 제1 실시 형태만큼 높은 TDDB 수명 분포(도 7 참조)를 나타냈다. 즉, 본 발명의 제3 실시 형태에 따른 ONO 게이트 절연막들(9a, 9b)을 포함하는 MIS 구조 플래너형 파워 MOSFET 셀 및 그 제조 방법은, 종래 기술(비특허 문헌 5)의 플래너형 파워 MOSFET의 제1 문제점이었던 「ONO 게이트 절연막에 있어서는, TDDB 수명은 Si 열산화막의 레벨까지 크게 향상하고 있지만, 이 ONO 게이트 절연막은 Si (MOS) 디바이스의 실용 상한 온도를 초과하는 온도에서 장시간 동작시키기 위해서는 반드시 충분하지는 않다」는 문제를 해결할 수 있다.
또한, 본 발명의 제3 실시 형태에서는, 공정 (c3) 및 (c4)를 경유함으로써, 산화 실리콘 막(10a, 10b)은 SiC의 열산화 이외의 공정에 의해 형성된다. 즉, 본 발명의 제3 실시 형태는, 종래 기술(비특허 문헌 5)의 제2 문제점이었던 「종래 기술(비특허 문헌 5)의 ONO 게이트 절연막에 있어서는, (SiC에 접하는) 제1 산화 실리콘 막을 SiC 열산화막으로 형성하는 구성이 되기 때문에, 디바이스 구조에 대한 제약 등으로 인해 SiC 열산화막을 이용할 수 없는 특정 종류의 MOS(MIS) 구조 디바이스에서는, 상기 종래 게이트 절연막의 고신뢰화 기술을 적용할 수 없다」는 문제를 해결할 수 있다.
제3 실시 형태는 SiC 기판에 설치한 트렌치에 ONO 게이트 절연막 구조를 형성하는 파워 UMOSFET의 제작에 매우 유효하다.
<<제4 실시 형태>>
상기 제3 실시 형태는, 본 발명의 ONO 게이트 절연막 구조체를, 플래너형 파워 MOSFET 셀에 적용한 것이지만, 본 발명은 이것으로 한정되지 않는다. ONO 게이트 절연막 구조체는 본 발명의 제4 실시 형태에 따라 유사의 소자 구조를 가지는 IGBT(절연 게이트형 바이폴라 트랜지스터) 셀에도 적용가능하다. 제4 실시 형태에 따르면, 제3 실시 형태의 플래너형 파워 MOSFET 셀과 실질적으로 동일한 효과를 얻을 수 있다.
또한, 이상 설명한 제1 내지 제4 실시 형태는, 본 발명의 이해를 쉽게 하기 위해서 기재된 것이며, 본 발명을 한정하기 위해 기재된 것은 아니다. 따라서, 상기 실시 형태들에 개시된 요소들은, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함할 수 있다.
또한, 특허청구범위에 있어서의 각 구성 요소와, 본 발명의 실시 형태들에 있어서의 각 구성 요소와의 대응에 대해서 설명한다. 즉, 실시 형태들에 있어서의 SiC 에피택셜 기판(1)(도 12에 있어서는 SiC 기판(100) 및 에피택셜층(200))이, 특허청구범위의 탄화 규소 기판에 대응하고, 실시 형태들에 있어서의 산화 실리콘 막들(10, 10a, 10b)이 특허청구범위의 제1 산화 실리콘 막에 대응하고, SiN막들(11, 11a, 1lb)이 특허청구범위의 질화 실리콘 막에 대응하고, 실시 형태들에 있어서의 SiN 열산화막(12)이 특허청구범위의 질화 실리콘 열산화막에 대응하고, 실시 형태들에 있어서의 ONO 게이트 절연막(9)이 특허청구범위의 ONO 절연막에 각각 대응한다.
본 출원은 이전의 일본특허출원번호 제2005-247175호(일본에서 2005년 8월 29일자로 출원됨)에 기초한다. 우선권 주장되는 일본특허출원번호 제2005-247175호의 전체 내용은 번역 오류 또는 생략 부분들에 대한 일부 보호를 하기 위해, 참고로 본 명세서에 포함된다.
본 발명의 범위는 다음의 특허청구범위를 참조하여 정의된다.
본 발명은 실용 상한 온도를 향상시킨 탄화 규소 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (32)

  1. 탄화 규소 반도체 장치로서,
    1) 탄화 규소 기판과,
    2) 다결정 실리콘으로 이루어진 게이트 전극과,
    3) 상기 탄화 규소 기판과 상기 게이트 전극의 사이에 협지되어 게이트 구조체를 형성하는 ONO 절연막
    을 포함하고,
    상기 ONO 절연막은, 상기 탄화 규소 기판으로부터 순서대로 형성된, a) 제1 산화 실리콘 막(O)과, b) SiN막(N)과, c) SiN 열산화막(O)을 포함하고,
    i) 상기 제1 산화 실리콘 막(O)과 상기 탄화 규소 기판의 근방 영역, 및 ⅱ) 상기 탄화 규소 기판과 상기 제1 산화 실리콘 막(O) 사이의 계면 중 적어도 하나에 질소를 함유하는 탄화 규소 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 산화 실리콘 막(O)의 두께가 3.5㎚∼25㎚의 범위인 탄화 규소 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 산화 실리콘 막(O)의 두께가 4㎚∼10㎚의 범위인 탄화 규소 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 산화 실리콘 막(O)은, 고밀도화된 비SiC 열산화막인 탄화 규소 반도체 장치.
  5. 제1항에 있어서,
    상기 탄화 규소 반도체 장치는 MOS(metal oxide semiconductor) 캐패시터인 탄화 규소 반도체 장치.
  6. 제1항에 있어서,
    상기 탄화 규소 반도체 장치는 MOSFET(metal oxide semiconductor field effect transistor)인 탄화 규소 반도체 장치.
  7. 제1항에 있어서,
    상기 탄화 규소 반도체 장치는 IGBT(insulated gate bipolar transistor)인 탄화 규소 반도체 장치.
  8. 제1항의 탄화 규소 반도체 장치의 제조 방법으로서,
    상기 제1 산화 실리콘 막(O)은, 전구 산화 실리콘 막을 형성한 후, 상기 SiN 막(N)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서 열처리해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 산화 질소(NOx) 가스 분위기는,
    i) N2O(아산화질소),
    ⅱ) NO(일산화질소),
    ⅲ) NO2(이산화질소),
    iv) 상기 i)~ⅲ) 중의 적어도 2종의 혼합 기체,
    v) 상기 i)~ⅲ) 중 어느 1종을 희석한 기체, 및
    vi) 상기 혼합 기체 iv)를 희석한 기체
    중 어느 하나를 공급해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 산화 질소(NOx) 가스 분위기에서의 상기 열처리는, 1000℃∼1400℃의 온도 범위에서 실시하는 탄화 규소 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 산화 질소(NOx) 가스 분위기에서의 상기 열처리는, 1100℃∼1350℃의 온도 범위에서 실시하는 탄화 규소 반도체 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 전구 산화 실리콘 막은, 상기 탄화 규소 기판의 표면을 열산화해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 전구 산화 실리콘 막은, 열산화 이외의 성막 공정에 의해 형성하는 탄화 규소 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 열산화 이외의 성막 공정은, CVD(chemical vapor deposition)인 탄화 규소 반도체 장치의 제조 방법.
  15. 제8항에 있어서,
    상기 전구 산화 실리콘 막은, CVD에 의해 성막한 다결정 실리콘 및 비정질 실리콘 막 중 어느 하나를 열산화해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  16. 제8항에 있어서,
    상기 제1 산화 실리콘 막(O)을 형성한 후의 공정은, 상기 산화 질소(NOx) 가스 분위기에서의 상기 열처리의 온도 이하의 온도로 실시하는 탄화 규소 반도체 장치의 제조 방법.
  17. 제1항의 탄화 규소 반도체 장치의 제조 방법으로서,
    상기 제1 산화 실리콘 막(O)은, 전구 산화 실리콘 막을 형성한 후, 상기 SiN막(N)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서 재산화해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 산화 질소(NOx) 가스 분위기는,
    i) N2O(아산화질소),
    ⅱ) NO(일산화질소),
    ⅲ) NO2(이산화질소),
    iv) 상기 i)~ⅲ) 중의 적어도 2종의 혼합 기체,
    v) 상기 i)~ⅲ) 중 어느 1종을 희석한 기체, 및
    vi) 상기 혼합 기체 iv)를 희석한 기체
    중 어느 하나를 공급해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 산화 질소(NOx) 가스 분위기에서의 상기 재산화는, 1000℃∼1400℃의 온도 범위에서 실시하는 탄화 규소 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 산화 질소(NOx) 가스 분위기에서의 상기 재산화는, 1100℃∼1350℃의 온도 범위에서 실시하는 탄화 규소 반도체 장치의 제조 방법.
  21. 제17항에 있어서,
    상기 전구 산화 실리콘 막은, 상기 게이트 전극의 표면을 열산화해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  22. 제17항에 있어서,
    상기 전구 산화 실리콘 막은, 열산화 이외의 성막 공정에 의해 형성하는 탄화 규소 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 열산화 이외의 성막 공정은, CVD(chemical vapor deposition)인 탄화 규소 반도체 장치의 제조 방법.
  24. 제17항에 있어서,
    상기 전구 산화 실리콘 막은, CVD에 의해 성막한 다결정 실리콘 및 비정질 실리콘 막 중 어느 하나를 열산화해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  25. 제17항에 있어서,
    상기 제1 산화 실리콘 막(O)을 형성한 후의 공정은, 상기 산화 질소(NOx) 가스 분위기에서의 상기 재산화의 온도 이하의 온도로 실시하는 탄화 규소 반도체 장치의 제조 방법.
  26. 제1항의 탄화 규소 반도체 장치의 제조 방법으로서,
    상기 제1 산화 실리콘 막(O)은 산화 질소(NOx) 가스 분위기에서 상기 탄화 규소 기판의 표면을 열산화해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 산화 질소(NOx) 가스 분위기는,
    i) N2O(아산화질소),
    ⅱ) NO(일산화질소),
    ⅲ) NO2(이산화질소),
    iv) 상기 i)~ⅲ) 중의 적어도 2종의 혼합 기체,
    v) 상기 i)~ⅲ) 중 어느 1종을 희석한 기체, 및
    vi) 상기 혼합 기체 iv)를 희석한 기체
    중 어느 하나를 공급해서 형성하는 탄화 규소 반도체 장치의 제조 방법.
  28. 제26항에 있어서,
    상기 산화 질소(NOx) 가스 분위기에서의 상기 열산화는, 1000℃∼1400℃의 온도 범위에서 실시하는 탄화 규소 반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 산화 질소(NOx) 가스 분위기에서의 상기 열산화는, 1100℃∼1350℃의 온도 범위에서 실시하는 탄화 규소 반도체 장치의 제조 방법.
  30. 제26항에 있어서,
    상기 제1 산화 실리콘 막(O)을 형성한 후의 공정은, 상기 산화 질소(NOx) 가스 분위기에서의 상기 열산화의 온도 이하의 온도로 실시하는 탄화 규소 반도체 장치의 제조 방법.
  31. 제1항의 탄화 규소 반도체 장치의 제조 방법으로서,
    상기 제1 산화 실리콘 막(O)은,
    1) i) 전구 산화 실리콘 막을 형성한 후, 상기 SiN막(N)을 성막하기 전의 기간에, 산화 질소(NOx) 가스 분위기에서의 열처리, ⅱ) 상기 전구 산화 실리콘 막을 형성한 후, 상기 SiN막(11)을 성막하기 전의 기간에, 상기 산화 질소(NOx) 가스 분위기에서의 재산화, 및 ⅲ) 상기 산화 질소(NOx) 가스 분위기에서 상기 탄화 규소 기판의 표면의 열산화 중 하나에 의해 얇은 산화 실리콘 막을 형성하는 공정과,
    2) 상기 얇은 산화 실리콘 막 위에, 상기 열산화 이외의 공정에 의해 형성되는 다른 산화 실리콘 막을 성막하는 공정
    에 의해 형성되는 탄화 규소 반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 제1 산화 실리콘 막(O)을 형성한 후의 공정은, 상기 산화 질소(NOx) 가스 분위기에서의 상기 열처리, 상기 재산화, 및 상기 열산화 중 어느 하나의 온도 이하의 온도로 실시하는 탄화 규소 반도체 장치의 제조 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4793293B2 (ja) 2007-03-16 2011-10-12 日産自動車株式会社 炭化珪素半導体装置及びその製造方法
CN102217070B (zh) * 2009-09-03 2013-09-25 松下电器产业株式会社 半导体装置及其制造方法
JP5075280B2 (ja) * 2009-10-23 2012-11-21 パナソニック株式会社 半導体装置およびその製造方法
DE102010031153A1 (de) * 2010-07-09 2012-01-12 Robert Bosch Gmbh Feldeffekttransistoren für Gassensoren
US20120019284A1 (en) * 2010-07-26 2012-01-26 Infineon Technologies Austria Ag Normally-Off Field Effect Transistor, a Manufacturing Method Therefor and a Method for Programming a Power Field Effect Transistor
JP5360011B2 (ja) * 2010-07-30 2013-12-04 日産自動車株式会社 炭化珪素半導体装置の製造方法
CN102097312B (zh) * 2010-11-16 2012-08-29 无锡中微晶园电子有限公司 一种ono电容结构的生长工艺
JP5343984B2 (ja) 2011-01-17 2013-11-13 株式会社デンソー 化合物半導体基板およびその製造方法
JP2012151400A (ja) * 2011-01-21 2012-08-09 Mitsubishi Electric Corp ＳｉＣ半導体装置、ＳｉＣ半導体装置の製造方法
JP5639926B2 (ja) * 2011-02-28 2014-12-10 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
CN103326234B (zh) * 2012-03-20 2016-01-06 山东华光光电子有限公司 一种大功率半导体激光器过渡热沉及其制备方法
EP2833409A4 (en) * 2012-03-30 2015-11-11 Hitachi Ltd SILICON CARBIDE FIELD EFFECT TRANSISTOR
CN103578972B (zh) * 2012-07-26 2016-06-29 无锡华润上华半导体有限公司 具有场终止结构的igbt背面多晶硅保护层的去除方法
JP6299102B2 (ja) 2012-08-07 2018-03-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6068042B2 (ja) 2012-08-07 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2015015629A1 (ja) * 2013-08-02 2015-02-05 株式会社日立製作所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN104637797A (zh) * 2013-11-12 2015-05-20 中国科学院微电子研究所 一种后栅工艺中ild层的处理方法
US10229836B2 (en) * 2015-05-18 2019-03-12 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide epitaxial substrate, silicon carbide epitaxial substrate, method for manufacturing silicon carbide semiconductor device, and silicon carbide semiconductor device
JP7154772B2 (ja) * 2018-02-16 2022-10-18 株式会社豊田中央研究所 炭化珪素半導体装置の製造方法
TWI722502B (zh) 2018-07-25 2021-03-21 國立清華大學 具有第ｉｖａ族離子佈植的金氧半場效電晶體之結構與製造方法
CN110783174A (zh) * 2019-10-22 2020-02-11 中国电子科技集团公司第五十五研究所 一种在碳化硅材料上制造栅极氧化层的方法
CN111403280A (zh) * 2020-03-31 2020-07-10 中国科学院微电子研究所 一种碳化硅mos电容器件及其制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665620A (en) * 1994-08-01 1997-09-09 Motorola, Inc. Method for forming concurrent top oxides using reoxidized silicon in an EPROM
US5972801A (en) 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
JPH1054999A (ja) * 1996-06-04 1998-02-24 Canon Inc 表示装置とその製造法
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
JP4192353B2 (ja) * 1999-09-21 2008-12-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6362051B1 (en) * 2000-08-25 2002-03-26 Advanced Micro Devices, Inc. Method of forming ONO flash memory devices using low energy nitrogen implantation
JP2002222950A (ja) * 2001-01-25 2002-08-09 Denso Corp 炭化珪素半導体装置の製造方法
US6528373B2 (en) * 2001-02-12 2003-03-04 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
JP2003031808A (ja) 2001-07-16 2003-01-31 Nissan Motor Co Ltd 半導体装置およびその製造方法
JP3559971B2 (ja) * 2001-12-11 2004-09-02 日産自動車株式会社 炭化珪素半導体装置およびその製造方法
JP2003243653A (ja) 2002-02-19 2003-08-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
JP3983094B2 (ja) * 2002-04-25 2007-09-26 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
US7074643B2 (en) 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
JP2005019951A (ja) 2003-06-06 2005-01-20 Japan Science & Technology Agency ＳｉＣ半導体装置の製造方法及びＳｉＣ半導体装置
US20050040479A1 (en) * 2003-08-20 2005-02-24 Pdf Solutions Oxide-Nitride-Oxide spacer with oxide layers free of nitridization
US7321155B2 (en) * 2004-05-06 2008-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Offset spacer formation for strained channel CMOS transistor
JP4477422B2 (ja) * 2004-06-07 2010-06-09 株式会社ルネサステクノロジ 不揮発性半導体記憶装置の製造方法
US20060027833A1 (en) * 2004-08-04 2006-02-09 Nissan Motor Co., Ltd. Silicon carbide semiconductor device and method of manufacturing the same

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