KR20080003002A - 시트상 언더필재 및 반도체장치의 제조방법 - Google Patents

시트상 언더필재 및 반도체장치의 제조방법 Download PDF

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adhesive
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아키노리 사토
오사무 야마자키
가즈히로 다카하시
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린텍 가부시키가이샤
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Abstract

본 발명은 범프(5)가 형성된 반도체 웨이퍼(6)의 회로면에 첩부(貼付)되는 시트상 언더필재(underfill material)로서, 기재(1)와 그 위에 박리 가능하게 형성된 접착제층(2)으로 되고, 범프(5)가 접착제층(2)을 관통하며, 또한 범프 정부가 기재(1) 내에 관입(貫入)되도록 첩부되는 것에 관한 것이다. 기재(1)의 저장 탄성률이 1.0×106~4.0×109 ㎩, 파단응력이 1.0×105~2.0×108 ㎩이고, 영률이 1.0×107~1.1×1010 ㎩, 접착제층(2)의 저장 탄성률이 1.0×104~1.0×107 ㎩, 파단응력이 1.0×103~3.0×107 ㎩이다.

Description

시트상 언더필재 및 반도체장치의 제조방법{Sheet-like underfill material and semiconductor device manufacturing method}
본 발명은 플립 칩 실장(flip chip mounting)에 사용되는 시트상 언더필재 및 이를 사용한 반도체장치의 제조방법에 관한 것이다.
종래, MPU나 게이트어레이(gate array) 등에 사용하는 멀티핀의 LSI 패키지를 프린트 배선 기판에 실장하는 경우에는, 반도체 칩의 접속 패드부에 공정 땜납(eutectic solder), 고온 땜납, 금 등으로 되는 볼록형상(凸狀) 전극(범프)을 형성하고, 소위 페이스다운 방식(facedown method)에 의해, 그들의 범프 전극을 칩 탑재용 기판 상의 서로 대응하는 단자부에 대면, 접촉시켜, 용융/확산 접합하는 플립 칩 실장방법이 채용되어 왔다. 그러나, 이 방법에 따를 때는 온도의 주기적 변동을 받았을 때, 반도체 칩과 칩 탑재용 기판의 열팽창계수의 차이에 의해 접합부가 파단될 우려가 있으므로, 페이스다운으로 접속된 반도체 칩의 범프 전극이 설치된 면 전체와, 서로 대향하는 프린트 배선 기판 사이의 간극에 액상의 열경화성 수지(언더필재-underfill material)를 주입, 경화시켜, 범프 접합부 전면을 칩 탑재용 기판에 접합하여 범프 전극에 집중되는 열응력을 분산시켜, 파단을 방지하는 방법이 제안되어 있다. 그러나, 플립 칩 실장에 있어서 반도체 칩과 칩 탑재용 기판 사이의 공극은 40~200 ㎛로 작아, 그로 인해 언더필재를 보이드 없이 충전시키는 공정에는 상당한 시간이 걸리고, 또한 언더필재의 로트 사이의 점도관리가 번잡한 등의 문제가 있다.
이 해결방법으로서 시트상의 열경화성 수지 또는 열가소성 수지를 반도체 칩과 칩 탑재용 기판 사이에 끼우고 열압착하는 기술이, 예를 들면 일본국 특허공개 평9-213741호, 일본국 특허공개 평10-242208호, 일본국 특허공개 평10-270497호 등에 의해 제안되어 있다. 그러나, 일본국 특허공개 평9-213741호의 기술은 별도 봉지재(seal material)에 의해 범프부를 둘러싸도록 봉지부를 설치하는 공정이 필요하여, 공정이 번잡해지는 동시에 보이드 발생을 완전히 회피하는 것이 불가능하다는 문제가 있다. 또한, 일본국 특허공개 평10-242208호의 제안에서는 언더필 수지의 위치 맞추기가 필요하여, 장소에 따라 언더필 수지량의 과부족이 발생하거나, 도피구멍(escape hole)에 의한 보이드 발생의 가능성이 있는 것을 부정할 수 없다. 또한, 일본국 특허공개 평10-270497호에서는, 절연 접착 필름에 반도체 칩의 범프 전극을 박아넣어 칩 탑재용 기판의 단자부에 접속시키고 있으므로, 범프 전극 선단에는 절연 접착 필름의 피막이 잔존하여 접속의 신뢰성을 손상시키는 경우가 있는 등, 공정 측면, 신뢰성 측면으로부터 문제가 있다. 또한, 최근 반도체 패키지의 박형화 요구 확대에 따라, 반도체 칩도 얇게 연삭되는 것이 통상적으로 행해지고 있다. 그 목적을 위해, 종래, 회로가 형성된 웨이퍼의 범프 전극면에 백그라인드 테이프를 압착하고, 웨이퍼의 이면을 연삭한 후, 상기 테이프를 박리하고, 다이싱에 의해 개편화(個片化)하여 접합을 행하는 번잡한 공정을 거쳐 가공되고 있다. 또한 연삭된 박판화 웨이퍼의 반송이나 핸들링시 파손되는 경우가 많다는 문제도 발생하고 있다.
이들 문제를 해결하기 위해, 특허문헌 1에는, 장착해야 할 반도체 칩의 범프 높이와 동일한 정도의 두께를 갖는 열경화성 수지층을, 합성수지 필름의 편면에 설치하여 되는 반도체 칩 장착용 시트가 제안되어 있다. 이 반도체 칩 장착용 시트의 웨이퍼로의 첩합(貼合, lamination)은, 경화 전의 열경화성 수지층의 연화온도(softening temperature) 이상, 경화온도(curing tempetature) 이하의 온도에서 열압착함으로써 행해진다.
특허문헌 1: 일본국 특허공개 제2002-118147호 공보
발명의 개시
발명이 해결하고자 하는 과제
특허문헌 1과 같은 반도체 칩 장착 시트는 열경화성 수지층의 유동성만으로 범프를 메워넣어 도통(導通, conductivity)을 얻으므로, 온도와 압력이 유동성에 강하게 영향을 미쳐 조작을 곤란하게 한다. 예를 들면, 유동성을 높이려고 온도를 올리면 열경화성 수지가 경화되어버리고, 압력을 높이면 범프가 형성된 웨이퍼의 국부에 지나치게 큰 부담이 걸린다.
그런데, 최근 상기 범프의 일종으로서, 선단이 예리한 형상의 스터드 범프(stud bump)라고 불리우는 것이 채용되고 있다. 특허문헌 1과 같은 수법으로는, 이와 같은 스터드 범프가 대상이어도 상기의 경향은 바뀌지 않아, 온도 및 압력의 치밀한 제어를 행하지 않으면 안 된다. 또한, 스터드 범프는 범프의 직경에 비해서 범프의 높이가 높으므로 범프 정부(頂部)가 부러지기 쉽고, 또한 범프의 근본(root)에 공기를 말려 들게 하기 쉬워 보이드가 발생하기 쉽다.
본 발명은 온도나 압력의 제어가 특별히 불필요해지는 시트상 언더필재(underfill material) 및 이를 이용한 반도체장치를 제공하는 것을 목적으로 하고 있다. 특히 스터드 범프와 같은 형상에 있어서 보이드가 없는 언더필을 형성할 수 있는 시트상 언더필재 및 이것을 이용한 반도체장치를 제공하는 것을 목적으로 하고 있다.
과제를 해결하기 위한 수단
상기의 과제를 해결하는 본 발명은, 이하의 사항을 요지로 하고 있다.
(1) 반도체의 플립 칩 실장공정에 사용되는 시트상 언더필재로서
기재와, 그 위에 박리 가능하게 형성된 접착제층을 포함하고,
상기 기재의 저장 탄성률이 1.0×106 ㎩~4.0×109 ㎩이며, 파단응력이 1.0×105 ㎩~2.0×108 ㎩이고, 영률이 1.0×107 ㎩~1.1×1010 ㎩이며,
상기 접착제층의 저장 탄성률이 1.0×104 ㎩~1.0×107 ㎩이고, 파단응력이 1.0×103 ㎩~3.0×107 ㎩인 시트상 언더필재.
(2) 상기 접착제층이 상온 첩부(貼付) 가능한 점접착제로 되고,
상기 기재의 저장 탄성률, 파단응력 및 영률, 및 상기 접착제층의 저장 탄성률 및 파단응력이, 상온(25℃)에서 측정되는 값인 것을 특징으로 하는 (1) 기재의 시트상 언더필재.
(3) 상기 접착제층이 100℃ 이하의 첩부온도에서 첩부 가능한 열가소성 접착제로 되고,
상기 기재의 저장 탄성률, 파단응력 및 영률, 및 상기 접착제층의 저장 탄성률 및 파단응력이, 해당 첩부온도에서 측정되는 값인 것을 특징으로 하는 (1) 기재의 시트상 언더필재.
(4) 회로면에 범프를 갖는 반도체 웨이퍼의 회로면에, (1)~(3) 중 어느 하나에 기재의 시트상 언더필재를, 상기 범프가 접착제층을 관통하도록 첩부하는 공정,
상기 반도체 웨이퍼를 회로마다 개별 칩으로 절단 분리하는 공정,
접착제층면으로부터 기재를 박리하고, 범프 정부를 노출시키는 공정,
칩 탑재용 기판의 소정위치에 칩의 범프 형성면을 재치(載置)하고, 칩과 칩 탑재용 기판의 도통을 확보하면서, 접착제층을 매개로 하여 칩을 칩 탑재용 기판에 접착 고정하는 공정을 포함하는 반도체장치의 제조방법.
(5) 범프 정부를 노출시킨 단계에서, 범프 정부가 접착제층면으로부터 2 ㎛ 이상 돌출되어 있는 것을 특징으로 하는 (4) 기재의 반도체장치의 제조방법.
(6) 범프가 스터드 범프인 것을 특징으로 하는 (4) 또는 (5) 기재의 반도체장치의 제조방법.
발명의 효과
본 발명의 플립 칩 실장에 사용되는 시트상 언더필재 및 이를 이용한 반도체장치에 의하면, 범프를 갖는 반도체 웨이퍼에 대해서, 온도나 압력을 특별히 제어하지 않고 언더필을 간편하게 형성할 수 있다. 또한, 범프가 스터드 범프여도 범프의 근본 부근 등에 보이드가 발생하는 일이 없다.
도면의 간단한 설명
도 1은 본 발명의 시트상 언더필재의 단면도이다.
도 2는 범프를 형성한 반도체 웨이퍼의 단면도이다.
도 3은 웨이퍼에 시트상 언더필재를 첩부한 상태를 나타낸다.
도 4는 접착제층을 범프가 관통한 상태를 나타낸다.
부호의 설명
1…기재
2…접착제층
3…박리 필름
4…시트상 언더필재
5…범프
6…반도체 웨이퍼
7…반도체 칩
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 대해서 도면을 참조하면서 더욱 구체적으로 설명한다.
도 1에 나타내는 바와 같이, 본 발명의 플립 칩 실장에 사용되는 시트상 언더필재(이하, 간단히 「시트상 언더필재(4)」라고 기재한다)는, 기재(1)와, 그의 편면에 형성된 접착제층(2)으로 되고, 그 사용 전에는 접착제층(2)을 보호하기 위한 박리 필름(3)이 접착제층(2) 위에 가착(假着)되어 있다.
본 발명의 시트상 언더필재(4)는, 온도나 압력의 치밀한 제어를 행하지 않고, 반도체 웨이퍼 등의 피착체에 첩부 가능하며, 특히 기재(1)가 하기 물성을 갖는 것을 특징으로 하고 있다.
즉, 기재(1)의 저장 탄성률은 1.0×106 ㎩~4.0×109 ㎩, 바람직하게는 1.0×107 ㎩~1.0×109 ㎩, 더욱 바람직하게는 5.0×107 ㎩~5.0×108 ㎩이다. 또한, 기재(1)의 파단응력은 1.0×105 ㎩~2.0×108 ㎩, 바람직하게는 1.0×106 ㎩~1.0×108 ㎩, 더욱 바람직하게는 5.0×106 ㎩~5.0×107 ㎩이다. 또한 기재(1)의 영률은 1.0×107 ㎩~1.1×1010 ㎩, 바람직하게는 2.0×107 ㎩~1.0×109 ㎩, 더욱 바람직하게는 5.0×107 ㎩~5.0×108 ㎩이다. 또한, 기재(1)의 저장 탄성률, 파단강도 및 영률은 시트상 언더필재를 피착체로 첩부하는 온도에 있어서 측정되는 값이다. 즉, 상온에서 첩부를 행하는 시트상 언더필재이면, 상기 모든 물성의 값은 상온(25℃)에 있어서의 값이고, 첩부온도가 70℃이면, 70℃에서 측정되는 값이다.
기재(1)의 저장 탄성률이 너무 높으면, 시트상 언더필재(4)를 범프면에 첩부하여 압력을 가했을 때 접착제층(2)이 변형할 수 없어, 범프(5)의 선단은 접착제층(2)을 뚫고 나갈 수 없게 된다. 또한, 저장 탄성률이 지나치게 작으면, 시트상 언더필재(4)로의 압력이 접착제층(2)에서 너무 분산되어 버려 범프(5)의 근본에 충분히 접착제를 채워넣는 것이 불가능해진다.
접착제층(2)을 관통한 범프(5)의 선단은 기재(1)를 부분적으로 단열시켜 기재(1)의 아랫면에 관입(貫入)되어 있다. 기재(1)의 파단응력이 너무 높으면, 범프(5)는 기재(1)를 단열할 수 없어 접착제층을 관통할 수 없게 되거나, 돌출된 범프(5)의 선단이 직진하지 못하고 구부러져, 칩 탑재 기판과의 도통 불량이 될 우려가 있다. 기재(1)의 파단응력이 너무 낮으면, 첩부시 또는 박리시 등에서 시트재가 절단되기 쉬워지는 등 기계적인 취급성이 떨어지게 된다.
기재(1)의 영률이 너무 높으면, 접착제층(2)을 관통한 범프(5)의 선단이 찌그러지고 말아, 도통 불량의 원인이 될 우려가 있다. 영률이 너무 낮으면, 시트상 언더필재(4)를 범프면에 첩부할 때의 텐션으로 접착제층(2)을 포함하여 늘어나버려, 접착제로 채워져 있지 않은 타원형의 공극이 범프(5)의 첩부방향 후방으로 생겨, 보이드 발생의 원인이 된다.
기재(1)로서는, 상기 물성을 갖는 한 특별히 한정은 되지 않으나, 예를 들면 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리부텐 필름, 폴리부타디엔 필름, 폴리메틸펜텐 필름, 폴리염화비닐 필름, 염화비닐 공중합체 필름, 폴리우레탄 필름, 에틸렌초산비닐 필름, 이오노머 수지 필름, 에틸렌·(메타)아크릴산 공중합체 필름, 에틸렌·(메타)아크릴산에스테르 공중합체 필름, 불소 수지 필름 등의 필름이 사용된다. 또한 이들의 가교 필름도 사용된다. 또한 이들의 적층 필름이어도 된다. 또한 이들 필름은 투명 필름, 착색 필름 또는 불투명 필름이어도 된다.
본 발명의 반도체장치의 제조방법에 있어서는, 후술하는 바와 같이, 기재(1) 상의 접착제층(2)을 칩(웨이퍼)의 회로면에 전사하기 위해, 기재(1)와 접착제층(2)은 박리 가능하도록 적층되어 있다. 이로 인해, 기재(1)의 접착제층(2)에 접하는 면의 표면장력은, 바람직하게는 40 mN/m 이하, 더욱 바람직하게는 37 mN/m 이하, 특히 바람직하게는 35 mN/m 이하인 것이 바람직하다. 이와 같은 표면장력이 낮은 필름은 재질을 적절히 선택하여 얻는 것이 가능하고, 또한 필름의 표면에 실리콘 수지나 알키드 수지 등의 박리제를 도포하여 박리처리를 실시함으로써 얻는 것도 가능하다.
이와 같은 기재(1)의 막 두께는 통상은 10~500 ㎛, 바람직하게는 15~300 ㎛, 특히 바람직하게는 20~250 ㎛ 정도이다.
본 발명에 있어서 사용하는 접착제층(2)은, 저장 탄성률은 1.0×104 ㎩~1.0×107 ㎩, 바람직하게는 2.0×104 ㎩~5.0×106 ㎩, 더욱 바람직하게는 5.0×104 ㎩~1.0×106 ㎩이다. 또한, 접착제층(2)의 파단응력은 1.0×103 ㎩~3.0×107 ㎩, 바람직하게는 1.0×104 ㎩~2.0×107 ㎩, 더욱 바람직하게는 1.0×105 ㎩~8.0×106 ㎩이다. 또한, 접착제층(2)의 저장 탄성률 및 파단강도도 시트상 언더필재를 피착체에 첩부하는 온도에 있어서 측정되는 값이다.
접착제층(2)의 저장 탄성률이 너무 높으면, 접착제층(2)이 변형하기 어려워 범프(5)의 근본까지 접착제층(2)에 관입하는 것이 곤란해진다. 저장 탄성률이 너무 낮으면, 범프(5)가 접착제층(2)을 관통하는 사이에 접착제가 부착되어 범프 선단을 접착제로 덮어버려, 도통 불량이 될 우려가 있다.
접착제층(2)의 파단응력이 너무 높으면, 범프(5)가 접착제층(2)의 이동으로 큰 저항을 받아 범프(5)가 접착제층(2)을 관통할 수 없게 된다. 접착제층(2)의 파단응력이 너무 낮으면, 시트상 언더필재를 범프면에 첩부할 때 접착제층(2)이 갈라져 사용 불가능해질 우려가 있다.
이와 같은 접착제로서는, 상기 물성을 갖는 한, 종래 공지의 접착제가 특별히 제한되는 일 없이 사용되고, 접착제의 성질로서는 열경화성이어도 되고 열가소성이어도 된다. 열경화성의 접착제로서는, 상온에서 점착성을 갖는 점접착제여도 된다. 접착제가 열경화성인 경우는, 전술한 접착제층의 저장 탄성률, 파단응력은 열경화 전에 있어서의 값이다.
접착제층(2)을 형성하는 점접착제란, 초기 상태에 있어서 상온에서 점착성을 나타내고, 가열과 같은 트리거에 의해 경화되어 강고한 접착성을 나타내는 접착제를 말한다. 상기한 저장 탄성률 및 파단강도를 갖는 점접착제는 상온에서 범프의 관통이 가능할 뿐 아니라, 상온인 채로 피착체에 첩부할 수 있으므로, 온도관리는 불요하고, 압력의 제어도 극히 용이하다.
상온에서 점착성을 갖는 점접착제로서는, 예를 들면 상온에서 감압 접착성을 갖는 바인더 수지와 열경화성 수지의 혼합물을 들 수 있다. 상온에서 감압 접착성을 갖는 바인더 수지로서는, 예를 들면 아크릴 수지, 폴리에스테르 수지, 폴리비닐에테르, 우레탄 수지, 폴리아미드 등을 들 수 있다. 열경화성 수지는, 일반적으로는 에폭시, 페녹시, 페놀, 레조르시놀, 우레아, 멜라닌, 푸란, 불포화 폴리에스테르, 실리콘 등으로, 적당한 경화촉진제와 조합하여 사용된다. 이와 같은 열경화성 수지는 각종 알려져 있어, 본 발명에 있어서는 특별히 제한되지 않고 공지의 여러가지 열경화성 수지를 사용할 수 있다. 또한 점접착제에는 기재(1)와의 박리성을 제어하기 위해, 우레탄계 아크릴레이트 올리고머 등의 에너지선 경화성 수지를 배합하는 것이 바람직하다. 에너지선 경화성 수지를 배합하면, 에너지선 조사 전은 기재(1)와 잘 밀착하고, 에너지선 조사 후는 기재(1)로부터 박리하기 쉬워진다. 이 경우, 피착체 첩부시점에서 에너지선 조사는 행해지고 있지 않으므로, 접착제층(2)의 저장 탄성률 및 파단강도는 에너지선 경화 전의 상태에서 측정되는 값이다. 조사하는 에너지선으로서는 자외선이나 전자선 등을 들 수 있다.
상기와 같은 각 성분으로 되는 점접착제는, 에너지선 경화성과 가열경화성을 가지고, 기재(1)에 밀착하여 웨이퍼의 고정에 기여하며, 마운트시에는 칩과 칩 탑재용 기판을 접착하는 접착제로서 사용할 수 있다. 그리고 열경화를 거쳐 최종적으로는 내충격성이 높은 경화물을 제공할 수 있고, 또한 전단강도와 박리강도의 균형도 우수하며, 엄격한 열습조건하에 있어서도 충분한 접착물성을 보유할 수 있다.
또한, 접착제층(2)은 열가소성의 접착제로 형성되어도 된다. 열가소성의 접착제는 상온에서 비점착성이고, 가온가압함으로써 피착체와의 접착이 가능해진다. 본 발명에 사용되는 열가소성 접착제로서는, 첩부 가능한 온도에서 상기한 저장 탄성률 및 파단강도가 되는 것으로, 첩부온도가 100℃ 이하인 것이 바람직하다. 이와 같은 열가소성의 접착제로서는 폴리이미드 수지, 폴리에스테르 수지, 아크릴 수지, 폴리초산비닐, 폴리비닐부티랄, 폴리아미드 수지 등의 각종 열가소성 수지를 주성분으로 한 접착 필름이 사용된다. 이들 중에서도 특히 내열성이 높은 폴리이미드 수지계의 접착제가 바람직하게 사용된다. 구체적으로는, 예를 들면 우베 흥산(주)으로부터 시판되고 있는 UL27(상품명) 등을 사용할 수 있다. 폴리이미드 수지계의 접착제로서는, 열가소성 폴리아미드이미드 수지여도 된다.
이와 같은 접착제층(2)의 막 두께는 통상은 10~500 ㎛, 바람직하게는 15~300 ㎛, 특히 바람직하게는 20~250 ㎛ 정도이다.
이때, 보이드의 발생 없이 회로면을 덮고, 또한 범프가 접착제층을 관통하기 위해, 범프의 평균 높이(HB)와 접착제층 두께(TA)의 비(HB/TA)가 1.0/0.3~1.0/0.95, 바람직하게는 1.0/0.5~1.0/0.9, 더욱 바람직하게는 1.0/0.6~1.0/0.85, 특히 바람직하게는 1.0/0.7~1.0/0.8의 범위에 있다. 범프의 평균 높이(HB)는, 도 2에 나타내는 바와 같이, 칩 표면(범프를 제외한 회로면)으로부터 범프 정부까지의 높이이고, 범프가 복수인 경우에는 이들의 산술평균에 따른다.
접착제층의 두께에 대해서 범프 높이가 너무 높으면, 칩 표면(범프를 제외한 회로면)과 칩 탑재용 기판의 간격이 벌어져, 보이드 발생의 원인이 된다. 한편, 접착제층이 너무 두꺼우면, 범프가 접착제층을 관통하지 않으므로, 도통 불량의 원인이 된다.
또한, 시트상 언더필재(4)에 있어서 기재의 두께(TS)와, 접착제층의 두께(TA)의 비(TS/TA)는 바람직하게는 0.5 이상, 더욱 바람직하게는 1.0 이상, 특히 바람직하게는 2.0 이상의 범위에 있다.
접착제층의 두께에 대해서 기재의 두께가 너무 얇으면, 범프가 접착제층을 관통하지 않아 도통 불량의 원인이 되는 경우가 있다. 이것은, 기재가 어느 정도 두꺼우면 쿠션적인 역할을 해, 관통한 범프 선단이 기재 내에 빠져버리므로 범프가 관통하기 쉬워지는데 비해서, 기재가 너무 얇으면 걸리는 쿠션 작용을 기대하기 어렵기 때문이라고 생각된다.
상기와 같은 시트상 언더필재(4)는, 회로면에 범프를 갖는 반도체 웨이퍼의회로면에 첩부하는 동시에, 상기 범프가 접착제층을 관통하고, 범프 정부를 기재 내에 관입하는 공정을 포함하는 반도체장치의 제조방법, 특히 후술하는 본 발명의 반도체장치의 제조방법에 있어서 바람직하게 사용된다.
또한, 본 발명의 시트상 언더필재(4)의 접착제층(2)의 체적저항은 바람직하게는 1010 Ω·㎝ 이상, 특히 바람직하게는 1012 Ω·㎝ 이상이다. 접착제층(2)이 이와 같은 체적 저항률을 가지고 있으면, 플립 칩 본드한 디바이스의 범프 사이가 확실하게 절연성으로 되어, 리크의 발생은 없어진다.
본 발명의 시트상 언더필재(4)의 사용 전에는, 전술한 바와 같이, 접착제층(2)을 보호하기 위해 박리 필름(3)이 가착되어 있어도 된다. 이와 같은 박리 필름으로서는, 종래부터 점착 테이프류에 사용되어 온 각종 박리 필름을 특별히 제한 없이 사용할 수 있다.
다음으로 본 발명의 시트상 언더필재(4)를 이용한 반도체장치의 제조방법에 대해서 설명한다.
먼저, 도 2에 나타내는 바와 같이, 회로면에 범프(5)를 갖는 반도체 웨이퍼(6)를 준비한다. 회로나 범프의 형성은 통상적인 방법에 따라 행해진다. 범프의 형상은 특별히 한정은 되지 않으나, 본 발명의 시트상 언더필재는 스터드 범프와 같이 예리한 선단 정부를 갖는 범프에 특히 적합하게 적용할 수 있다.
다음으로, 반도체 웨이퍼(6)의 회로면에, 전술한 본 발명의 시트상 언더필재(4)의 접착제층(2)을 첩부한다. 시트상 언더필재(4)는 장척의 테이프상으로 공급되어도 되고, 웨이퍼 형상으로 펀칭된 시트상 언더필재(4)가 박리 필름(3) 상에 연속적으로 첩합된 상태로 공급되어도 된다. 시트상 언더필재(4)는 장척의 테이프상으로 공급된 경우는, 시트상 언더필재(4)의 첩부가 완료된 후, 반도체 웨이퍼(6)의 외주를 따라 시트상 언더필재(4)가 절단된다.
회로면(범프면)에 시트상 언더필재(4)를 첩부하는 방법으로서는, 금속제나 고무제 등의 라미네이트 롤러로 가압하면서 행해진다. 첩부장치는 시트상 언더필재(4)나 반도체 웨이퍼(6)의 가압시 가열 가능해지도록, 라미네이트 롤러 및/또는 웨이퍼를 지지하는 테이블에 히터 등의 가열기구가 부속된 구조여도 된다. 또한, 접착제층(2)이 점접착제이면 상온 점착성을 가지므로, 시트상 언더필재(4)의 첩부시에는 가열을 행할 필요는 없어진다.
시트상 언더필재(4)의 첩부공정에 있어서, 범프(5)가 접착제층(2)을 관통하기 쉬워지도록, 시트상 언더필재(4)와 반도체 웨이퍼(6)를 강압(强壓)해도 되고, 시트상 언더필재(4)에 어느 정도의 텐션을 부가하면서 가압해도 된다. 이와 같이 하여, 시트상 언더필재(4)를 첩부하면, 범프(5)가 접착제층(2)을 관통하고, 또한 범프 정부가 기재(1) 내에 관입된다.
이 결과, 도 3에 나타내는 바와 같이, 반도체 웨이퍼(6)의 회로면 및 범프가 시트상 언더필재(4)에 보호된 상태가 된다. 이 상태에서, 반도체 웨이퍼(6)의 이면 연삭이나 그 외의 이면 가공을 행해도 된다.
이어서, 반도체 웨이퍼(6)를 회로마다 개별 칩으로 절단 분리한다. 웨이퍼(6)의 절단 분리법은 특별히 한정되지 않아, 종래부터 공지의 각종 방법에 따라 행해진다. 예를 들면, 웨이퍼(6)의 이면측에 통상의 다이싱 테이프를 첩착(貼着)하고, 이것을 매개로 하여 링 프레임에 고정하며, 다이싱장치를 사용하여 웨이퍼를 절단 분리하여 칩을 얻을 수 있다. 또한, 레이저 다이싱 등 각종 다이싱법을 채용하는 것도 가능하다.
또한, 시트상 언더필재(4)를 웨이퍼 회로면에 첩부하는데 앞서 웨이퍼의 회로면측으로부터 소정 깊이의 홈을 형성한 후, 회로면 상에 시트상 언더필재(4)를 첩부하여 그 이면측으로부터 연삭하고, 홈의 바닥부를 제거함으로써 웨이퍼를 칩화할 수 있다. 이 방법은 「선 다이싱법(pre-dicing method)」이라고도 불리우고, 극박 칩을 얻는데 유효한 수단으로 되어 있다. 또한 반도체 웨이퍼에 절단기점이 되는 취약부를 형성해 두어, 웨이퍼에 열적 또는 기계적 충격을 부여함으로써, 절단기점으로부터 할단(割斷)을 일으켜, 웨이퍼를 칩화시켜도 된다. 절단기점은 예를 들면, 레이저광을 웨이퍼 내부에 집광하고, 웨이퍼 내부에 부분적으로 개질부를 형성하거나, 또는 홈을 삭성(削成)함으로써 형성할 수 있다.
이어서, 접착제층(2)면으로부터 기재(1)를 박리하고, 범프 정부를 노출시킨다. 또한, 기재(1)의 박리는 전술한 칩화 공정 후여도 되고, 또한 칩화 공정의 전이어도 된다. 또한, 접착제층(2)이 에너지선 경화성을 갖는 경우에는, 기재(1)의 박리에 앞서 접착체층의 에너지선 조사를 행하여, 점착력을 저하시킨 후에 기재(1)를 박리하는 것이 바람직하다.
이와 같은 공정을 거침으로써, 도 4에 나타내는 바와 같이 회로면이 접착제층으로 덮이며, 또한 범프 정부가 접착제층을 관통하고, 범프 정부가 접착제층(2)으로부터 돌출된 칩(7)이 얻어진다. 또한, 본 발명에서는 범프 정부가 노출된 단계에서, 상기 범프 정부를 접착제층면으로부터 바람직하게는 2 ㎛ 이상, 더욱 바람직하게는 4 ㎛ 이상, 특히 바람직하게는 6~20 ㎛ 돌출시킨다. 이하, 접착제층 표면으로부터 범프 정부까지의 높이를 범프의 관통량(bump penetration amount)이라고 부른다. 범프의 관통량은, 범프 높이(HB)와 접착제층 두께(TA)의 비(HB/TA)나 시트상 언더필재의 첩부조건을 적절히 선택함으로써, 적합한 범위로 제어할 수 있다. 일반적으로는 HB/TA가 클수록 범프의 관통량도 커지고, 또한 시트상 언더필재의 첩부시 압력이 높을수록 범프의 관통량이 커진다.
이어서, 칩(7)의 범프가 칩 탑재용 기판의 전극부에 상대하도록 위치를 맞추고, 칩과 칩 탑재용 기판의 도통을 확보하도록, 칩을 칩 탑재용 기판에 재치한다. 그 후, 접착제층(2)을 열경화함으로써, 칩과 칩 탑재용 기판을 강고하게 접착할 수 있다.
그 후, 수지 봉지 등의 공지의 공정을 거침으로써 반도체장치가 얻어진다.
본 발명의 시트상 언더필재에 의하면, 범프를 갖는 반도체 웨이퍼에 대해서, 온도나 압력을 특별히 제어하지 않고 언더필을 간편하게 형성할 수 있다. 또한, 스터드 범프와 같은 특이한 형상의 범프여도, 보이드가 발생하는 일이 없다. 이로 인해 프로세스가 간략화되어, 반도체장치의 제조비용의 삭감에 기여할 수 있다.
이하, 본 발명을 실시예에 의해 설명하나, 본 발명은 이들 실시예에 한정되는 것은 아니다.
또한, 이하의 실시예 및 비교예에 있어서, 「범프 관통량」은 다음과 같이 평가한다.
「범프 관통량」
웨이퍼 상의 소정위치에 범프 본더(SBB4(신카와사제))를 사용하여 금 볼 땜납(gold bll solder)을 형성하고, 이것을 용융, 신장하여, 높이 65 ㎛의 범프를 형성하였다.
실시예 11~20 및 비교예 3~4에서 범프가 부착된 칩에 첩부한 시트상 언더필재에 있어서, 접착제층 표면측으로 모든 범프 정부가 돌출되었는지, 픽업 후의 칩을 전자현미경((주)히타치 제작소제, 히타치 주사전자현미경 S-2360)을 사용하여 관찰하였다. 이어서, 광시야 공초점 현미경(confocal microscope)(레이저테크(주)제, HD100D)을 사용하여 접착제층 표면측으로 돌출된 범프의 높이(단위: ㎛, 접착 제층 표면으로부터 범프 정점까지의 거리)를 계측(n=10)하고, 그 평균값을 범프 관통량으로 하였다.
또한, 기재의 저장 탄성률, 파단응력 및 영률은 다음과 같이 측정하였다.
「기재의 저장 탄성률」
기재를 4 ㎜×30 ㎜의 크기로 잘라내어(손잡이 간 거리: 약 20 ㎜), 동적 점탄성 측정용 샘플로 하였다. 동적 점탄성 측정장치((주)오리엔테크사제, RHEOVIBRON DDV-Ⅱ-EP)에 의해 주파수 11 ㎐에서 저장 탄성률을 측정하였다.
「기재의 파단응력」 및 「기재의 영률」
실시예 및 비교예의 시트재에 사용한 기재를 JIS K-7127을 토대로 각각의 파단응력 및 영률을 측정하였다.
또한, 경화 전의 접착제층의 저장 탄성률 및 파단응력은 다음과 같이 측정하였다.
「접착제층의 저장 탄성률」
접착제층을 두께 3 ㎜가 되도록 적층하고, 동적 점탄성 측정용 샘플로 하였다. 동적 점탄성 측정장치(레오메트릭스사제, RDA-Ⅱ)에 의해 주파수 1 ㎐에서 저장 탄성률을 측정하였다.
「접착제층의 파단응력」
접착제층을 두께 200 ㎛가 되도록 적층하고, 15 ㎜×50 ㎜의 크기로 잘라내어, 인장시험용 샘플(손잡이 간 거리: 30 ㎜)로 하였다. 인장시험기((주)오리엔테크사제, 텐실론 RTA-100)에 의해 인장속도 200 ㎜/분으로 파단할 때까지 인장하여, 파단응력을 측정하였다.
또한, 실시예 및 비교예에 있어서, 점접착제를 구성하는 성분으로서, 바인더 수지(아크릴계 공중합체(A1~A3), 부티랄 수지(A4)), 열경화성 수지(B), 열활성형 잠재성 경화제(C), 에너지선 중합성 화합물(D), 광중합 개시제(E), 가교제(F), 및 열가소성 접착제를 구성하는 성분으로서 폴리이미드 수지(G1, G2)는 이하의 것을 사용하였다.
(A) 바인더 수지
A1: 부틸아크릴레이트 55 중량부, 메틸메타크릴레이트 10 중량부, 글리시딜메타크릴레이트 20 중량부와 2-히드록시에틸아크릴레이트 15 중량부를 공중합해서 되는 중량평균분자량 30만의 공중합체를 유기용매(톨루엔/초산에틸=6/4)에 용해한 용액(고형농도 50%)
A2: 부틸아크릴레이트 55 중량부, 메틸메타크릴레이트 10 중량부, 글리시딜메타크릴레이트 20 중량부와 2-히드록시에틸아크릴레이트 15 중량부를 공중합해서 되는 중량평균분자량 80만의 공중합체를 유기용매(톨루엔/초산에틸=6/4)에 용해한 용액(고형농도 35%)
A3: 부틸아크릴레이트 30 중량부, 메틸메타크릴레이트 10 중량부, 글리시딜메타크릴레이트 10 중량부, 2-히드록시에틸아크릴레이트 15 중량부, 초산비닐 35 중량부를 공중합해서 되는 중량평균분자량 78만의 공중합체를 유기용매(톨루엔/초산에틸=6/4)에 용해한 용액(고형농도 35%)
A4: 부티랄 수지(덴키가가쿠고교(주)제, 덴카 부티랄 #6000-C)를 유기용매 (메틸에틸케톤/톨루엔/초산에틸=2/1/1)에 용해한 용액(고형농도 30%)
(B) 열경화성 수지(에폭시 수지)
비스페놀 A형 에폭시 수지(재팬 에폭시 레진(주)사제, 에피코트 828, 에폭시당량 180~200 eq/g) 22 중량부와, 고형 비스페놀 A형 에폭시 수지(재팬 에폭시 레진(주)사제, 에피코트 1055, 에폭시당량 800~900 eq/g)를 유기용매(메틸에틸케톤)에 용해한 용액(고형농도 60%)의 고형분량으로 44 중량부 상당과, o-크레졸 노볼락형 에폭시 수지(닛폰 가야쿠(주)사제, EOCN-104S, 에폭시당량 210~230 g/eq)를 유기용매(메틸에틸케톤)에 용해한 용액(고형농도 70%)의 고형분량으로 14 중량부 상당과의 혼합물
(C) 열활성형 잠재성 경화제
디시안디아미드(아사히 덴카고교(주)제, 하드너 3636 AS) 1 중량부와 2-페닐-4,5-히드록시메틸이미다졸(시코쿠 화성공업(주)제, 큐어졸 2PHZ) 1 중량부의 혼합물을, 유기용매(메틸에틸케톤)에 용해한 용액(고형농도 30%)
(D) 에너지선 경화성 수지
디펜타에리스리톨 헥사아크릴레이트
(E) 광중합 개시제
이루가큐어 184(씨바 스페셜티 케미컬즈사제)를 유기용매(톨루엔)에 용해한 용액(고형농도 30%)
(F) 이소시아네이트계 가교제
코로네이트 L(닛폰 폴리우레탄 공업(주)제)을 유기용매(톨루엔)에 용해한 용 액(고형농도 38%)
(G) 열가소성 수지(폴리이미드계 수지)
G1: UL 27(상품명, 우베 흥산(주)사제)
G2: UL 004(상품명, 우베 흥산(주)사제)
(실시예 1)
상기 성분을 고형중량비로, (A1) 20 중량부, (B) 80 중량부, (C) 2 중량부, (D) 10 중량부, (E) 0.3 중량부, (F) 0.3 중량부를 혼합하고, 메틸에틸케톤을 고형농도가 55%가 되도록 혼합하여 점접착제 조성물을 얻었다. 박리 필름(린텍(주)제, SP-PET 3811, 두께 38 ㎛)의 박리처리면에 이 점접착제 조성물을 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 100℃에서 1분간 건조하였다. 다음으로 저밀도 폴리에틸렌 필름(두께 110 ㎛, 표면장력 34 mN/m)에 첩합하여 시트상 언더필재를 얻었다.
(실시예 2)
상기 성분을 고형중량비로, (A2) 40 중량부, (B) 80 중량부, (C) 2 중량부, (D) 10 중량부, (E) 0.3 중량부, (F) 0.3 중량부를 혼합하고, 메틸에틸케톤을 고형농도가 55%가 되도록 혼합하여 점접착제 조성물을 얻었다. 박리 필름(SP-PET 3811)의 박리처리면에 이 점접착제 조성물을 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 100℃에서 1분간 건조하였다. 다음으로 저밀도 폴리에틸렌 필름(두께 110 ㎛)에 첩합하여 시트상 언더필재를 얻었다.
(실시예 3)
상기 성분을 고형중량비로, (A2) 20 중량부, (B) 80 중량부, (C) 2 중량부, (D) 5 중량부, (E) 0.15 중량부, (F) 0.3 중량부를 혼합하고, 메틸에틸케톤을 고형농도가 55%가 되도록 혼합하여 점접착제 조성물을 얻었다. 박리 필름(SP-PET 3811)의 박리처리면에 이 점접착제 조성물을 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 100℃에서 1분간 건조하였다. 다음으로 저밀도 폴리에틸렌 필름(두께 110 ㎛)에 첩합하여 시트상 언더필재를 얻었다.
(실시예 4)
상기 성분을 고형중량비로, (A3) 20 중량부, (B) 80 중량부, (C) 2 중량부, (D) 10 중량부, (E) 0.3 중량부, (F) 0.3 중량부를 혼합하고, 메틸에틸케톤을 고형농도가 45%가 되도록 혼합하여 점접착제 조성물을 얻었다. 박리 필름(SP-PET 3811)의 박리처리면에 이 점접착제 조성물을 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 100℃에서 1분간 건조하였다. 다음으로 저밀도 폴리에틸렌 필름(두께 110 ㎛)에 첩합하여 시트상 언더필재를 얻었다.
(실시예 5)
상기 성분을 고형중량비로, (A2) 15 중량부, (A4) 5 중량부, (B) 80 중량부, (C) 2 중량부, (D) 10 중량부, (E) 0.3 중량부, (F) 0.3 중량부를 혼합하고, 메틸에틸케톤을 고형농도가 45%가 되도록 혼합하여 점접착제 조성물을 얻었다. 박리 필름(SP-PET 3811)의 박리처리면에 이 점접착제 조성물을 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 100℃에서 1분간 건조하였다. 다음으로 저밀도 폴리에틸렌 필름(두께 110 ㎛)에 첩합하여 시트상 언더필재를 얻었다.
(실시예 6)
상기 성분(G1)을 박리 필름(SP-PET 3811)의 박리처리면에 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 130℃에서 1분간 건조하였다. 다음으로 저밀도 폴리에틸렌 필름(두께 110 ㎛)에 첩합하여 시트상 언더필재를 얻었다.
(실시예 7)
실시예 1에서 얻어진 점접착제 조성물을, 박리 필름(SP-PET 3811)의 박리처리면에 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 100℃에서 1분간 건조하였다. 다음으로 저밀도 폴리에틸렌 필름(두께 100 ㎛, 표면장력 34 mN/m)에 첩합하여 시트상 언더필재를 얻었다.
(실시예 8)
실시예 1에서 얻어진 점접착제 조성물을, 박리 필름(SP-PET 3811)의 박리처리면에 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 100℃에서 1분간 건조하였다. 다음으로 에틸렌/메타크릴산 공중합체 필름(두께 80 ㎛, 에틸렌/메타크릴산=91/9(중량비), 표면장력 35 mN/m)에 첩합하여 시트상 언더필재를 얻었다.
(실시예 9)
실시예 1에서 얻어진 점접착제 조성물을, 박리 필름(SP-PET 3811)의 박리처리면에 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 100℃에서 1분간 건조하였다. 다음으로 염화비닐 필름(두께 90 ㎛, 표면장력 40 mN/m)에 첩합하여 시트상 언더필재를 얻었다.
(실시예 10)
실시예 1에서 얻어진 점접착제 조성물을, 박리 필름(SP-PET 3811)의 박리처리면에 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 100℃에서 1분간 건조하였다. 다음으로 박리처리한 폴리프로필렌 필름(두께 80 ㎛, 표면장력 35 mN/m)에 첩합하여 시트상 언더필재를 얻었다.
(비교예 1)
상기 성분(G2)을, 박리처리한 폴리에틸렌나프탈레이트 필름(두께 38 ㎛)의 박리처리면에 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고, 130℃에서 1분간 건조하였다. 다음으로 저밀도 폴리에틸렌 필름(두께 110 ㎛, 표면장력 35 mN/m)에 첩합하여 시트상 언더필재를 얻었다.
(비교예 2)
실시예 1에서 얻어진 점접착제 조성물을, 박리 필름(SP-PET 3811)의 박리처리면에 건조 후의 도포 두께가 50 ㎛가 되도록 도포하고 100℃에서 1분간 건조하였다. 다음으로 알키드 수지로 되는 박리제로 박리처리한 폴리에틸렌테레프탈레이트 필름(두께 50 ㎛, 표면장력 38 mN/m)에 첩합하여 시트상 언더필재를 얻었다.
각 접착제층의 조성을 표 1에 기재하고, 결과를 표 2에 정리한다.
(반도체장치의 제조공정)
범프 본더((주)신카와제, SBB4)를 사용하여 실리콘 웨이퍼(6인치, 두께 300 ㎛)의 소정위치에 금 볼 땜납을 형성하고, 이것을 용융, 신장하고 절단하였다. 이에 의해 높이 65 ㎛의 스터드 범프를 형성한 웨이퍼를 준비하였다.
첩부장치(린텍(주)제, RAD 3500 m/8)를 사용하고, 첩부속도 3 ㎜/초, 하중 3 ㎫, 고무제 라미네이트 롤러(고무경도 50)로 웨이퍼의 범프면에, 실시예 1~10 및 비교예 1, 2의 시트상 언더필재를 첩부하였다. 또한, 라미네이트 롤러온도 및 테이블온도는, 실시예 6 및 비교예 1을 제외하고 각각 25℃에서 행하고, 실시예 6은 70℃, 비교예 1은 100℃에서 행하였다. 이어서, 실시예 6 및 비교예 1을 제외하고, 자외선 조사장치(린텍(주)제, RAD 2000 m/8)를 사용하여 자외선조사(광량 110 mJ/㎠, 조도 150 ㎽/㎠)를 행해 접착제층을 경화시켰다.
실시예 및 비교예의 시트상 언더필재의 기재측에 다이싱 테이프를 첩부하고, 다이싱장치((주)디스코제, DFG-2H/6T)를 사용하여, 시트상 언더필재의 접착제층을 완전 절단할 깊이로 웨이퍼를 절단 분리해, 칩을 얻었다. 이어서, 칩의 범프면에 접착제층을 잔존시킨 상태로 시트상 언더필재의 기재층으로부터 칩을 픽업하여, 칩 트레이에 수납하였다.
이어서, 플립 칩 본더(규슈 마쯔시타 전기산업(주)제, FB30T-M)를 사용하여, 범프의 위치에 대응하는 배선 패턴을 갖는 평가용의 칩 탑재용 기판에 실장하였다. 플립 칩 본더의 스테이지 온도는 60℃, 헤드 온도는 130℃, 중량은 20 N, 시간은 60초로 하였다.
실장 후, 실시예 6 및 비교예 1을 제외하고 150℃의 오븐 속에서 60분간 유지하고, 점접착제층을 완전히 경화시켜 반도체장치를 얻었다. 얻어진 반도체장치의 각 단자 사이의 저항값을 저(低) 저항률계(미쯔비시 화학(주)제, Loresta-GP MCP-T600)를 사용하여 측정하고, 실시예 1~10에 대해서 도통되어야 할 단자 사이가 도통상태인 것, 그 외의 단자 사이에서는 절연인 것을 확인하였다. 또한, 비교예 1, 2에 대해서는 어느 단자 사이에서도 절연이었다.
Figure 112007084075410-PCT00001
Figure 112007084075410-PCT00002

Claims (6)

  1. 반도체의 플립 칩 실장공정에 사용되는 시트상 언더필재로서
    기재와, 그 위에 박리 가능하게 형성된 접착제층을 포함하고,
    상기 기재의 저장 탄성률이 1.0×106 ㎩~4.0×109 ㎩이며, 파단응력이 1.0×105 ㎩~2.0×108 ㎩이고, 영률이 1.0×107 ㎩~1.1×1010 ㎩이며,
    상기 접착제층의 저장 탄성률이 1.0×104 ㎩~1.0×107 ㎩이고, 파단응력이 1.0×103 ㎩~3.0×107 ㎩인 시트상 언더필재.
  2. 제1항에 있어서, 상기 접착제층이 상온 첩부(貼付) 가능한 점접착제로 되고,
    상기 기재의 저장 탄성률, 파단응력 및 영률, 및 상기 접착제층의 저장 탄성률 및 파단응력이, 상온(25℃)에서 측정되는 값인 것을 특징으로 하는 시트상 언더필재.
  3. 제1항에 있어서, 상기 접착제층이 100℃ 이하의 첩부온도에서 첩부 가능한 열가소성 접착제로 되고,
    상기 기재의 저장 탄성률, 파단응력 및 영률, 및 상기 접착제층의 저장 탄성률 및 파단응력이, 해당 첩부온도에서 측정되는 값인 것을 특징으로 하는 시트상 언더필재.
  4. 회로면에 범프를 갖는 반도체 웨이퍼의 회로면에, 제1항 내지 제3항 중 어느 한 항의 시트상 언더필재를, 상기 범프가 접착제층을 관통하도록 첩부하는 공정,
    상기 반도체 웨이퍼를 회로마다 개별 칩으로 절단 분리하는 공정,
    접착제층면으로부터 기재를 박리하고, 범프 정부를 노출시키는 공정,
    칩 탑재용 기판의 소정위치에 칩의 범프 형성면을 재치하고, 칩과 칩 탑재용 기판의 도통(導通)을 확보하면서, 접착제층을 매개로 하여 칩을 칩 탑재용 기판에 접착 고정하는 공정을 포함하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 범프 정부를 노출시킨 단계에서, 범프 정부가 접착제층면으로부터 2 ㎛ 이상 돌출되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항 또는 제5항에 있어서, 범프가 스터드 범프인 것을 특징으로 하는 반도체장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160143486A (ko) * 2014-04-22 2016-12-14 데쿠세리아루즈 가부시키가이샤 보호 테이프 및 이것을 사용한 반도체 장치의 제조 방법

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100757910B1 (ko) * 2006-07-06 2007-09-11 삼성전기주식회사 매립패턴기판 및 그 제조방법
JP2008288455A (ja) * 2007-05-18 2008-11-27 Hitachi Chem Co Ltd 半導体装置の実装方法及び半導体装置実装品
JP5032231B2 (ja) * 2007-07-23 2012-09-26 リンテック株式会社 半導体装置の製造方法
JP2010199187A (ja) * 2009-02-24 2010-09-09 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
US20110151114A1 (en) * 2009-12-18 2011-06-23 Cooledge Lighting, Inc. Composite patterning device and method for removing elements from host substrate by establishing conformal contact between device and a contact surface
JP5592762B2 (ja) * 2010-11-11 2014-09-17 積水化学工業株式会社 半導体加工用接着シート及び半導体チップの実装方法
KR101997293B1 (ko) * 2011-02-01 2019-07-05 헨켈 아이피 앤드 홀딩 게엠베하 다이싱 테이프 상에 사전 절단 웨이퍼가 도포된 언더필 필름
CN103415917A (zh) * 2011-02-01 2013-11-27 汉高公司 施加有底部填料膜的预切割的晶片
JP5830250B2 (ja) * 2011-02-15 2015-12-09 日東電工株式会社 半導体装置の製造方法
TWI430376B (zh) * 2011-02-25 2014-03-11 The Method of Fabrication of Semiconductor Packaging Structure
CN103137501A (zh) * 2011-11-28 2013-06-05 日东电工株式会社 半导体装置的制造方法
US8872358B2 (en) * 2012-02-07 2014-10-28 Shin-Etsu Chemical Co., Ltd. Sealant laminated composite, sealed semiconductor devices mounting substrate, sealed semiconductor devices forming wafer, semiconductor apparatus, and method for manufacturing semiconductor apparatus
JP5965185B2 (ja) * 2012-03-30 2016-08-03 デクセリアルズ株式会社 回路接続材料、及びこれを用いた半導体装置の製造方法
US9202714B2 (en) * 2012-04-24 2015-12-01 Micron Technology, Inc. Methods for forming semiconductor device packages
US8756546B2 (en) 2012-07-25 2014-06-17 International Business Machines Corporation Elastic modulus mapping of a chip carrier in a flip chip package
US8650512B1 (en) 2012-11-15 2014-02-11 International Business Machines Corporation Elastic modulus mapping of an integrated circuit chip in a chip/device package
JP6040737B2 (ja) * 2012-12-05 2016-12-07 住友ベークライト株式会社 接着フィルム、電子部品の製造方法、および電子部品
WO2014113931A1 (en) * 2013-01-23 2014-07-31 Henkel IP & Holding GmbH Underfill composition and packaging process using the same
JP5976573B2 (ja) 2013-03-13 2016-08-23 日東電工株式会社 補強シート及び二次実装半導体装置の製造方法
FR3003688B1 (fr) * 2013-03-22 2016-07-01 Commissariat Energie Atomique Procede d'assemblage flip chip comportant le pre-enrobage d'elements d'interconnexion
JP6157890B2 (ja) * 2013-03-26 2017-07-05 日東電工株式会社 アンダーフィル材、封止シート及び半導体装置の製造方法
JP6131115B2 (ja) * 2013-06-13 2017-05-17 パナック株式会社 固体高分子型燃料電池シール材用の樹脂組成物、該樹脂組成物を用いた固体高分子型燃料電池用のシール材、及び該シール材を用いた固体高分子型燃料電池
TWI627226B (zh) * 2013-08-02 2018-06-21 美商阿爾發金屬化工公司 用於密封之雙側強化助焊劑
US20150064851A1 (en) * 2013-09-03 2015-03-05 Rohm And Haas Electronic Materials Llc Pre-applied underfill
JP5761294B2 (ja) * 2013-10-03 2015-08-12 日立化成株式会社 回路部材接続用接着シート及び半導体装置
US10126153B2 (en) * 2014-07-22 2018-11-13 Deere & Company Particulate matter impact sensor
JP6599134B2 (ja) 2015-06-04 2019-10-30 デクセリアルズ株式会社 保護テープ、及びこれを用いた半導体装置の製造方法
TWI671831B (zh) * 2015-09-30 2019-09-11 日商富士軟片股份有限公司 半導體元件的製造方法
JP6721963B2 (ja) * 2015-10-28 2020-07-15 日東電工株式会社 バンプ根元補強用シート
CN108260356B (zh) 2015-11-04 2021-06-04 琳得科株式会社 固化性树脂膜及第1保护膜形成用片
CN110431003A (zh) * 2017-03-17 2019-11-08 汉高股份有限及两合公司 多层制品的工作寿命改善及其制备方法和用途
JP7382708B2 (ja) * 2018-06-29 2023-11-17 リンテック株式会社 実装方法
US10729067B2 (en) 2018-10-20 2020-08-04 Deere & Company Biomass impact sensor having a conformal encasement enveloping a pressure sensitive film
JP7521271B2 (ja) 2020-06-19 2024-07-24 株式会社レゾナック 多層フィルムの製造方法、多層フィルム及び半導体装置の製造方法
CN112967985B (zh) * 2020-09-28 2022-04-19 重庆康佳光电技术研究院有限公司 转移结构及其制作方法、芯片转移方法、显示面板及装置
US20240085046A1 (en) 2021-03-31 2024-03-14 Mitsubishi Electric Corporation Air-conditioning system and control device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3604248B2 (ja) * 1997-02-25 2004-12-22 沖電気工業株式会社 半導体装置の製造方法
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
TWI309882B (en) * 2003-04-16 2009-05-11 Oki Electric Ind Co Ltd Semiconductor device, heat dissipation structure of semiconductor device and method of making the same
WO2004109786A1 (ja) * 2003-06-06 2004-12-16 Hitachi Chemical Co., Ltd. 接着シート、ダイシングテープ一体型接着シート、及び半導体装置の製造方法
TWI304835B (en) * 2003-06-10 2009-01-01 Hitachi Chemical Co Ltd Film adhesive and manufacturing method thereof,adhesive sheet and semiconductor device
JP4170839B2 (ja) * 2003-07-11 2008-10-22 日東電工株式会社 積層シート
JP2005064239A (ja) * 2003-08-12 2005-03-10 Lintec Corp 半導体装置の製造方法
JP4168887B2 (ja) * 2003-09-18 2008-10-22 日立化成工業株式会社 半導体装置の製造方法
JP4417122B2 (ja) * 2004-01-21 2010-02-17 日東電工株式会社 シート状半導体封止用樹脂組成物
KR100696287B1 (ko) * 2004-01-28 2007-03-19 미쓰이 가가쿠 가부시키가이샤 반도체 웨이퍼의 보호방법
JP2006261529A (ja) * 2005-03-18 2006-09-28 Lintec Corp フリップチップ実装用アンダーフィルテープおよび半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160143486A (ko) * 2014-04-22 2016-12-14 데쿠세리아루즈 가부시키가이샤 보호 테이프 및 이것을 사용한 반도체 장치의 제조 방법

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Publication number Publication date
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WO2006118033A1 (ja) 2006-11-09
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