KR20160143486A - 보호 테이프 및 이것을 사용한 반도체 장치의 제조 방법 - Google Patents

보호 테이프 및 이것을 사용한 반도체 장치의 제조 방법 Download PDF

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KR20160143486A
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Abstract

본 발명은 우수한 접속성을 얻을 수 있는 보호 테이프 및 이것을 사용한 반도체 장치의 제조 방법을 제공한다. 접착제층(11)과, 열 가소성 수지층(12)과, 기재 필름층(13)을 이 순서대로 갖고, 보호 테이프를 첩부하는 첩부 온도에 있어서의 접착제층(11)의 저장 전단 탄성률과 열 가소성 수지층(12)의 저장 전단 탄성률의 탄성률비가 0.01 이하이다. 이에 의해, 범프 상의 수지 잔류가 억제되기 때문에, 우수한 접속성을 얻을 수 있다.

Description

보호 테이프 및 이것을 사용한 반도체 장치의 제조 방법{PROTECTIVE TAPE AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 장치의 제조에 사용되는 보호 테이프 및 이것을 사용한 반도체 장치의 제조 방법에 관한 것이다. 본 출원은, 일본에서 2014년 4월 22일에 출원된 일본 특허 출원 제2014-088627호를 기초로 하여 우선권을 주장하는 것이며, 이 출원은 참조됨으로써 본 출원에 원용된다.
종래, 플립 칩 실장용의 반도체 제조 프로세스의 후공정은 다음과 같이 행하여지고 있다. 우선, 복수의 돌기 전극이 형성된 웨이퍼의 돌기 전극 형성면에 백그라인드 테이프라고 불리는 점착 시트 또는 테이프를 접합하고, 이 상태에서 돌기 전극 형성면의 반대면을 소정의 두께까지 연삭한다. 연삭 종료 후, 백그라인드 테이프를 박리하고, 웨이퍼를 다이싱하여 개개의 반도체칩으로 한다. 계속해서, 반도체칩을, 다른 반도체칩 또는 기판 상에 플립 칩 실장한다. 또한, 선공급형 또는 후공급형의 언더필을 경화하여 반도체칩을 보강한다.
근년, 백그라인드 테이프로서, 열 경화성 수지층과 열 가소성 수지층을 적층한 것을 사용하여, 열 경화성 수지층만을 웨이퍼에 남기고 다른층을 제거하는 방법이 검토되고 있다(예를 들어, 특허문헌 1 참조.) .
그러나, 전술한 백그라인드 테이프에서는, 열 경화성 수지층만을 웨이퍼에 남기고 다른층을 제거했을 때, 범프 상에 수지가 잔류하게 되어, 예를 들어 리플로우 시에 있어서, 땜납 접합을 저해하여, 접속성을 저하시켜 버리는 일이 있었다.
일본 특허 공개 제2005-28734호 공보
본 발명은 이러한 종래의 실정을 감안하여 제안된 것으로서, 우수한 접속성을 얻을 수 있는 보호 테이프 및 이것을 사용한 반도체 장치의 제조 방법을 제공한다.
전술한 과제를 해결하기 위해서, 본 발명에 따른 보호 테이프는 접착제층과, 열 가소성 수지층과, 기재 필름층을 이 순서대로 갖고, 당해 보호 테이프를 첩부하는 첩부 온도에 있어서의 상기 접착제층의 저장 전단 탄성률과 상기 열 가소성 수지층의 저장 전단 탄성률의 탄성률비가 0.01 이하인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 돌기 전극이 형성된 웨이퍼면에 접착제층을 갖는 보호 테이프를 첩부하는 보호 테이프 첩부 공정과, 상기 보호 테이프 첩부면의 반대면을 그라인드 처리하는 그라인드 처리 공정과, 상기 접착제층을 남기고 상기 보호 테이프를 박리하며, 다른층을 제거하는 박리 공정을 갖고, 상기 보호 테이프가 접착제층과, 열 가소성 수지층과, 기재 필름층을 이 순서대로 갖고, 당해 보호 테이프를 첩부하는 첩부 온도에 있어서의 상기 접착제층의 저장 전단 탄성률과 상기 열 가소성 수지층의 저장 전단 탄성률의 탄성률비가 0.01 이하인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는 전술한 반도체 장치의 제조 방법에 의해 얻어지는 것을 특징으로 한다.
본 발명은 첩부 온도에 있어서의 접착제층의 저장 전단 탄성률과 열 가소성 수지층의 저장 전단 탄성률의 탄성률비가 0.01 이하임으로써, 접착제층을 남기고 다른층을 제거할 때, 범프 상의 수지 잔류가 억제되기 때문에, 우수한 접속성을 얻을 수 있다.
도 1은 보호 테이프의 개략을 도시하는 단면도이다.
도 2는 보호 테이프 첩부 공정의 개략을 도시하는 단면도이다.
도 3은 그라인드 공정의 개략을 도시하는 단면도이다.
도 4는 점착 테이프 첩부 공정의 개략을 도시하는 단면도이다.
도 5는 보호 테이프 박리 공정의 개략을 도시하는 단면도이다.
도 6은 경화 공정의 개략을 도시하는 단면도이다.
도 7은 다이싱 처리 공정의 개략을 도시하는 단면도이다.
도 8은 익스팬드 공정의 개략을 도시하는 단면도이다.
도 9는 픽업 공정의 개략을 도시하는 단면도이다.
도 10은 실장 공정의 개략을 도시하는 단면도이다.
이하, 본 발명의 실시 형태에 대해서, 하기 순서로 상세하게 설명한다.
1. 보호 테이프
2. 반도체 장치의 제조 방법
3. 실시예
<1. 보호 테이프>
본 실시 형태에 따른 보호 테이프는 접착제층과, 열 가소성 수지층과, 기재 필름층을 이 순서대로 갖고, 보호 테이프를 첩부하는 첩부 온도에 있어서의 접착제층의 저장 전단 탄성률과 열 가소성 수지층의 저장 전단 탄성률의 탄성률비가 0.01 이하, 바람직하게는 0.00001 이상 0.005 이하이다. 이에 의해, 접착제층을 남기고 다른층을 제거할 때, 범프 상의 수지 잔류가 억제되기 때문에, 우수한 접속성을 얻을 수 있다. 이것은, 접착제층이 열 가소성 수지층에 비하여 변형 또는 유동이 극히 양호하기 때문에, 보호 테이프의 첩부 시에 범프 상으로의 접착제의 첩부가 억제되기 때문이라고 생각된다.
도 1은 보호 테이프의 개략을 도시하는 단면도이다. 보호 테이프(10)는 백그라인드 테이프(Back Grind Tape)라고 불리는 것으로서, 그라인드 처리 공정에 있어서, 흠집, 깨짐, 오염 등으로부터 웨이퍼를 보호하는 것이다. 도 1에 도시한 바와 같이, 보호 테이프(10)는 접착제층(11)과, 열 가소성 수지층(12)과, 기재 필름층(13)이 이 순서대로 적층되어 있다.
접착제층(11)의 60℃에서의 저장 전단 탄성률은 1.0E+01Pa 이상 1.0E+05Pa 이하인 것이 바람직하다. 접착제층(11)의 저장 전단 탄성률이 너무 작으면, 웨이퍼에 첩부했을 때에 수지가 흘러버리고, 저장 전단 탄성률이 너무 크면, 범프를 관통시킬 수 없다.
또한, 접착제층(11)의 두께는 웨이퍼에 형성된 돌기 전극의 높이의 10％ 이상 80％ 이하, 바람직하게는 30％ 이상 60％ 이하이다. 접착제층(11)의 두께가 너무 작으면 돌기 전극의 보강 효과가 얻어지지 않고, 두께가 너무 크면 돌기 전극이 관통하지 않는 경우가 있다.
접착제층(11)의 수지 조성으로서는, 특별히 한정되지 않고, 예를 들어 열 음이온 경화형, 열 양이온 경화형, 열 라디칼 경화형 등의 열 경화형, 광 양이온 경화형, 광 라디칼 경화형 등의 광 경화형, 또는 이들을 병용하여 대략 동일하게 사용하는 열/광 경화형의 것을 사용할 수 있다.
여기에서는 접착제층(11)으로서, 막 형성 수지와, 에폭시 수지와, 경화제와, 경화 보조제를 함유하는 열 경화형의 접착제 조성물에 대하여 설명한다.
막 형성 수지로서는, 페녹시 수지, 에폭시 수지, 변성 에폭시 수지, 우레탄 수지 등의 다양한 수지를 사용할 수 있다. 이 막 형성 수지는 1종을 단독으로 사용할 수도 있고, 2종류 이상을 조합하여 사용할 수도 있다. 이들 중에서도, 막 형성 상태, 접속 신뢰성 등의 관점에서 페녹시 수지가 적절하게 사용된다.
에폭시 수지로서는, 예를 들어 디시클로펜타디엔형 에폭시 수지, 글리시딜에테르형 에폭시 수지, 글리시딜 아민형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 스피로환형 에폭시 수지, 나프탈렌형 에폭시 수지, 비페닐형 에폭시 수지, 테르펜형 에폭시 수지, 테트라브롬비스페놀 A형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 페놀노볼락형 에폭시 수지, α-나프톨노볼락형 에폭시 수지, 브롬화페놀노볼락형 에폭시 수지 등을 들 수 있다. 이 에폭시 수지는 1종을 단독으로 사용할 수도 있고, 2종류 이상을 조합하여 사용할 수도 있다. 이들 중에서도, 고접착성, 내열성의 관점에서 디시클로펜타디엔형 에폭시 수지가 적절하게 사용된다.
경화제로서는, 예를 들어 노볼락형 페놀 수지, 지방족 아민, 방향족 아민, 산 무수물 등을 들 수 있고, 이 경화제는 1종을 단독으로 사용할 수도 있고, 2종류 이상을 조합하여 사용할 수도 있다. 이들 중에서도, 경화물의 가교 밀도의 관점에서 노볼락형 페놀 수지가 적절하게 사용된다.
경화 촉진제로서는, 2-메틸이미다졸, 2-에틸이미다졸, 2-에틸-4-메틸이미다졸 등의 이미다졸류, 1,8-디아자비시클로(5,4,0)운데센-7염(DBU염), 2-(디메틸아미노메틸)페놀 등의 제3급 아민류, 트리페닐포스핀 등의 포스핀류, 옥틸산주석 등의 금속 화합물 등을 들 수 있다.
또한, 접착제 조성물에는, 그 밖의 성분으로서, 무기 필러, 실란 커플링제, 아크릴 고무 등의 엘라스토머, 카본 블랙 등의 안료를, 목적에 따라 적절히 배합하도록 할 수도 있다.
열 가소성 수지층(12)으로서는, 에틸렌아세트산비닐 공중합체(EVA: Ethylene Vinyl Acetate), 폴리에틸렌, 폴리프로필렌, 폴리아미드, 폴리아세탈, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 불소 수지, 폴리페닐렌술피드, 폴리스티렌, ABS 수지, 아크릴계 수지, 폴리카르보네이트, 폴리우레탄, 폴리염화비닐, 폴리페닐렌옥시드 등을 들 수 있고, 이들은 1종 단독으로 사용할 수도 있고, 2종 이상을 병용할 수도 있다.
또한, 열 가소성 수지층(12)의 60℃에서의 저장 전단 탄성률은 1.0E+07Pa 이하인 것이 바람직하다. 열 가소성 수지층(12)의 60℃에서의 저장 전단 탄성률을1.0E+07Pa 이하로 함으로써, 접착제층(11)의 범프 매립성을 향상시킬 수 있다.
기재 필름층(13)으로서는, 폴리에틸렌테레프탈레이트, 폴리에틸렌, 폴리프로필렌, 폴리에스테르 등의 플라스틱 필름이나, 종이, 천, 부직포 등을 포함하는 다공질 기재를 사용할 수 있다.
또한, 보호 테이프는 전술한 구성에 한정되는 일 없이, 각 층의 표면이나 인접하는 층 사이에 다른층을 형성할 수도 있다.
이러한 보호 테이프에 의하면, 웨이퍼로의 첩부 시에 범프 상으로의 접착제의 첩부를 억제할 수 있기 때문에, 우수한 접속성을 얻을 수 있다. 또한, 범프 사이에 접착제층이 양호한 상태로 매립되기 때문에, 접착제층의 경화에 의해 돌기 전극을 보강할 수 있다.
<2. 반도체 장치의 제조 방법>
이어서, 전술한 보호 테이프를 사용한 반도체 장치의 제조 방법에 대하여 설명한다. 본 실시 형태에 따른 반도체 장치의 제조 방법은 돌기 전극이 형성된 웨이퍼면에 접착제층을 갖는 보호 테이프를 첩부하는 보호 테이프 첩부 공정과, 보호 테이프 첩부면의 반대면을 그라인드 처리하는 그라인드 처리 공정과, 접착제층을 남기고 보호 테이프를 박리하며, 다른층을 제거하는 박리 공정을 갖고, 보호 테이프가 접착제층과, 열 가소성 수지층과, 기재 필름층을 이 순서대로 갖고, 보호 테이프를 첩부하는 첩부 온도에 있어서의 접착제층의 저장 전단 탄성률과 상기 열 가소성 수지층의 저장 전단 탄성률의 탄성률비가 0.01 이하이다. 여기서, 접착층을 경화시키는 경화 공정은 그라인드 처리 공정, 점착 테이프 첩부 공정, 또는 다이싱 처리 공정 중의 어느 하나의 공정 전에 행하여지면 된다.
이하, 구체적인 반도체 장치의 제조 방법에 대하여 설명한다. 구체예로서 나타내는 반도체 장치의 제조 방법은 전술한 보호 테이프를 사용하고, 경화 공정이 점착 테이프 첩부 공정과 다이싱 처리 공정 사이에 행하여지는 것이다. 즉, 구체예로서 나타내는 반도체 장치의 제조 방법은 접착제층을 갖는 보호 테이프를 첩부하는 보호 테이프 첩부 공정 (A)와, 그라인드 공정 (B)와, 점착 테이프 첩부 공정 (C)와, 보호 테이프 박리 공정 (D)와, 접착제층을 경화시키는 경화 공정 (E)와, 다이싱 처리 공정 (F)와, 익스팬드 공정 (G)와, 픽업 공정 (H)와, 실장 공정 (I)를 갖는다.
[(A) 보호 테이프 첩부 공정]
도 2는 보호 테이프 첩부 공정의 개략을 도시하는 단면도이다. 보호 테이프 첩부 공정에서는, 돌기 전극(22)이 형성된 웨이퍼(21)면에 보호 테이프(10)를 첩부한다. 보호 테이프(10)를 첩부하는 첩부 온도는 보이드의 감소, 웨이퍼 밀착성의 향상 및 웨이퍼 연삭 후의 휨 방지의 관점에서, 25℃ 이상 100℃ 이하, 바람직하게는 40℃ 이상 80℃ 이하이다.
웨이퍼(21)는 실리콘 등의 반도체 표면에 형성된 집적 회로와, 범프라고 불리는 접속용의 돌기 전극(22)을 갖는다. 웨이퍼(21)의 두께는 특별히 한정되지 않지만, 바람직하게는 200㎛ 이상 1000㎛ 이하이다.
돌기 전극(22)으로서는, 특별히 제한은 되지 않지만, 예를 들어 땜납에 의한 저융점 범프 또는 고융점 범프, 주석 범프, 은-주석 범프, 은-주석-구리 범프, 금 범프, 구리 범프 등을 들 수 있다. 또한, 돌기 전극(22)의 높이는 특별히 제한은 되지 않지만, 바람직하게는 10㎛ 이상 200㎛ 이하이다.
보호 테이프(10)는 돌기 전극(22)의 형성면과 접착제층(11)이 접하는 상태에서 접합된다. 보호 테이프(10)의 접착제층(11)의 두께는 돌기 전극(22)의 높이의 10％ 이상 80％ 이하이기 때문에, 돌기 전극(22)은 접착제층(11)을 꿰뚫고 나가서, 열 가소성 수지층(13)에 매립된다.
[(B) 그라인드 공정]
도 3은 그라인드 공정의 개략을 도시하는 단면도이다. 그라인드 공정에서는, 보호 테이프(10) 첩부면의 반대면을 그라인드 처리한다. 보호 테이프(10)를 첩부한 웨이퍼(21)의 반대면을 연삭 장치에 고정하여 연마한다. 연마는 통상, 웨이퍼(21)의 두께가 50㎛ 이상 600㎛ 이하가 될 때까지 행하는데, 본 실시 형태에서는, 접착제층(11)에 의해 돌기 전극(22)이 보강되기 때문에, 50㎛ 이하의 두께까지 연마해도 된다.
[(C) 점착 테이프 첩부 공정]
도 4는 점착 테이프 첩부 공정의 개략을 도시하는 단면도이다. 점착 테이프 첩부 공정에서는, 그라인드 처리면에 점착 테이프(30)를 첩부한다. 점착 테이프(30)는 다이싱 테이프(Dicing Tape)라고 불리는 것이며, 다이싱 공정 (F)에 있어서, 웨이퍼(21)를 보호, 고정하고, 픽업 공정 (H)까지 보유 지지하기 위한 테이프이다.
점착 테이프(30)로서는, 특별히 한정되지 않고 공지된 것을 사용할 수 있다. 일반적으로, 점착 테이프(30)는 점착제층(31)과 기재 필름층(32)을 갖는다. 점착제층(31)으로서는, 예를 들어 폴리에틸렌계, 아크릴계, 고무계, 우레탄계 등의 점착제를 들 수 있다. 또한 기재 필름층(32)으로서는, 폴리에틸렌테레프탈레이트, 폴리에틸렌, 폴리프로필렌, 폴리에스테르 등의 플라스틱 필름이나, 종이, 천, 부직포 등을 포함하는 다공질 기재를 사용할 수 있다. 또한, 점착 테이프의 첩부 장치 및 조건으로서는 특별히 한정되지 않고 공지된 장치 및 조건이 사용된다.
[(D) 보호 테이프 박리 공정]
도 5는 보호 테이프 박리 공정의 개략을 도시하는 단면도이다. 보호 테이프 박리 공정에서는, 접착제층(11)을 남기고 보호 테이프(10)를 박리하며, 다른층을 제거한다. 즉, 열 가소성 수지층(12) 및 기재 필름층(13)이 제거되고, 웨이퍼(21) 상에는 접착제층(11)만이 남는다.
[(E) 경화 공정]
도 6은 경화 공정의 개략을 도시하는 단면도이다. 경화 공정에서는, 접착제층(11)을 경화시킨다. 경화 방법 및 경화 조건으로서는, 열 경화형의 접착제를 경화시키는 공지된 방법을 사용할 수 있다.
[(F) 다이싱 처리 공정]
도 7은 다이싱 처리 공정의 개략을 도시하는 단면도이다. 다이싱 처리 공정에서는, 점착 테이프(30)가 첩부된 웨이퍼(21)를 다이싱 처리하여, 개편(個片)의 반도체칩을 얻는다. 다이싱 방법으로서는 특별히 한정되지 않고, 예를 들어 다이싱 소우(saw)로 웨이퍼(21)를 절삭하여 잘라내는 등의 공지된 방법을 사용할 수 있다.
[(G) 익스팬드 공정]
도 8은 익스팬드 공정의 개략을 도시하는 단면도이다. 익스팬드 공정에서는, 예를 들어 분할된 복수개의 반도체칩이 접착되어 있는 점착 테이프(30)를 방사 방향으로 신장시켜, 개개의 반도체칩의 간격을 넓힌다.
[(H) 픽업 공정]
도 9는 픽업 공정의 개략을 도시하는 단면도이다. 픽업 공정에서는, 점착 테이프(30) 상에 접착 고정된 반도체칩을, 점착 테이프(30)의 하면으로부터 밀어올려서 박리시키고, 이 박리된 반도체칩을 콜릿으로 흡착한다. 픽업된 반도체칩은 칩 트레이에 수납되거나, 또는 플립 칩 본더의 칩 탑재 노즐에 반송된다.
[(I) 실장 공정]
도 10은 실장 공정의 개략을 도시하는 단면도이다. 실장 공정에서는, 예를 들어 반도체칩과 회로 기판을 NCF(Non Conductive Film) 등의 회로 접속 재료를 사용하여 접속한다. 회로 기판으로서는 특별히 한정되지 않지만, 폴리이미드 기판, 유리 에폭시 기판 등의 플라스틱 기판, 세라믹 기판 등을 사용할 수 있다. 또한, 접속 방법으로서는, 가열 본더, 리플로우로(爐) 등을 사용하는 공지된 방법을 사용할 수 있다.
이러한 반도체 장치의 제조 방법에 의하면, 다이싱 처리 공정 전에 돌기 전극이 형성된 웨이퍼면의 접착제층이 경화하여 돌기 전극이 보강되기 때문에, 다이싱, 픽업, 실장 등의 후공정에 있어서, 돌기 전극의 파손을 저감시킬 수 있다. 또한, 우수한 접속 신뢰성을 갖는 반도체 장치를 높은 수율로 얻을 수 있다. 또한, 얻어지는 반도체 장치는 돌기 전극과 돌기 전극 형성면에 형성된 접착제층을 갖는 반도체칩과, 돌기 전극에 대향하는 전극을 갖는 회로 기판을 구비하고, 반도체칩의 돌기 전극 형성면에 접착제층(11)이 형성되어 있기 때문에, 우수한 접속 신뢰성을 얻을 수 있다.
[실시예]
<2. 실시예>
이하, 본 발명의 실시예에 대하여 설명한다. 본 실시예에서는, 접착제층과, 열 가소성 수지층을 적층시킨 보호 테이프를 제작하였다. 보호 테이프를 사용하여, 보호 테이프 첩부 공정 (A)와, 그라인드 공정 (B)와, 점착 테이프 첩부 공정 (C)와, 보호 테이프 박리 공정 (D)와, 경화 공정 (E)와, 다이싱 처리 공정 (F)와, 익스팬드 공정 (G)와, 픽업 공정 (H)와, 실장 공정 (I)를 순차 행하여, 반도체 장치를 제작하였다. 그리고, 반도체 장치의 땜납 접합성 및 범프 매립성에 대하여 평가하였다. 또한, 본 발명은 이들 실시예에 한정되는 것은 아니다.
[보호 테이프의 제작]
표 1에 나타낸 바와 같이, 접착제층 A1 내지 A3을 제작하였다. 접착제층 A1은 막 형성 수지 13.0질량부와, 에폭시 수지 54.8질량부와, 경화제 32.4질량부와, 경화 보조제 0.3질량부를 배합하여 접착제 조성물을 제조하고, 이것을, 건조 후의 두께가 30㎛가 되도록 박리 처리된 PET(폴리에틸렌 테레프탈레이트(Polyethylene terephthalate))에 바 코터를 사용하여 도포하고, 오븐에서 건조시켜서 제작하였다. 접착제층 A1의 60℃에서의 저장 전단 탄성률은 3.3E+03Pa였다.
접착제층 A2는 막 형성 수지 13.0질량부와, 에폭시 수지 54.8질량부와, 경화제 32.4질량부와, 경화 보조제 0.3질량부와, 필러 25.0질량부를 배합하여 접착제 조성물을 제조하고, 이것을, 건조 후의 두께가 30㎛가 되도록 박리 처리된 PET(Polyethylene terephthalate)에 바 코터를 사용하여 도포하고, 오븐에서 건조시켜서 제작하였다. 접착제층 A2의 60℃에서의 저장 전단 탄성률은 3.4E+04Pa였다.
접착제층 A3은 막 형성 수지 2.0질량부와, 에폭시 수지 54.8질량부와, 경화제 32.4질량부와, 경화 보조제 0.3질량부를 배합하여 접착제 조성물을 제조하고, 이것을, 건조 후의 두께가 30㎛가 되도록 박리 처리된 PET(Polyethylene terephthalate)에 바 코터를 사용하여 도포하고, 오븐에서 건조시켜서 제작하였다. 접착제층 A3의 60℃에서의 저장 전단 탄성률은 3.6E+01Pa였다.
Figure pct00001
막 형성 수지: 페녹시 수지(PKHH, 유니언 카바이드(주))
에폭시 수지: 디시클로펜타디엔형 에폭시 수지(HP7200H, DIC(주))
경화제: 노볼락형 페놀 수지(TD-2093, DIC(주))
경화 보조제: 2-에틸-4-메틸이미다졸(2E4MZ)
필러: 실리카(에어로실 RY200, 닛본 에어로실(주))
또한, 열 가소성 수지층 B1 내지 B3을 다음과 같이 제작하였다. PET 기재(두께 75㎛)에 하기 열 가소성 수지를 건조 후의 두께가 500㎛가 되도록 압출 용융 성형하였다. 열 가소성 수지층 B1의 60℃에서의 저장 전단 탄성률은 1.2E+06Pa, 열 가소성 수지층 B2의 60℃에서의 저장 전단 탄성률은 1.4E+05Pa, 열 가소성 수지층 B3의 60℃에서의 저장 전단 탄성률은 1.7E+07Pa였다.
열 가소성 수지층 B1: 프로필렌·올레핀 공중합체 수지(Notio PN0040, 미쯔이 가가꾸(주))
열 가소성 수지층 B2: α-올레핀 공중합체(TAFMER P0275, 미쯔이 가가꾸(주))
열 가소성 수지층 B3: 직쇄상 저밀도 폴리에틸렌(노바테크 UF943, 닛본 폴리에틸렌(주))
그리고, 접착제층 A1 내지 A3과 열 가소성 수지층 B1 내지 B3을 각각 선택하여 라미네이트하여, 보호 테이프를 제작하였다.
60℃에서의 저장 전단 탄성률 G'은 점탄성 측정 장치를 사용하여 산출하였다. 측정 조건은 측정 온도 영역 0 내지 120℃, 승온 속도 5℃/분, 진동수 1Hz, 변형 0.1％로 설정하였다.
[반도체 장치의 제작]
보호 테이프의 접착제층면을 땜납 범프(φ=250㎛, H=200㎛, 피치=250㎛)가 형성된 웨이퍼(사이즈: 5cm×5cm×725㎛t)에 첩부하고, 진공식 라미네이터를 사용해서 60℃의 온도에서 라미네이트하였다.
이어서, DISCO 제조의 DFG8560으로 웨이퍼의 두께를 300㎛까지 백그라인드 처리하였다. 그 후, 접착제층을 남기고 보호 테이프를 박리하며, 다른층을 제거하고, 웨이퍼 상의 접착제층을 130℃의 오븐에서 2시간 경화시켰다. 그리고, 웨이퍼를 다이싱하여, 칩으로 개편화한 후, 마운터로 기판(플럭스 부착 금 전극)에 탑재하고, 최대 260℃의 리플로우로에서 칩과 기판을 땜납 접합시켰다.
[땜납 접합성의 평가]
기판의 금 전극 상에 플럭스를 도포하고, 최대 260℃의 리플로우 온도에서 땜납 접합했을 때에, 땜납이 번진 면적을 계측하고, 범프 사이즈의 면적을 100％로 하여 산출하였다.
[범프 매립성의 평가]
현미경(100배)에 의한 관찰을 행하고, 접착제층의 범프 사이에 공극이 없는 것을 「○」, 공극이 있는 것을 「△」로 하였다. 또한, 범프 매립성의 평가는 땜납 접속성의 평가가 80％ 이상인 샘플만 행하였다.
<실시예 1>
표 2에 나타낸 바와 같이 접착제층 A1과 열 가소성 수지층 B1을 라미네이트하여, 접착제층과 열 가소성 수지층의 탄성률비가 2.8E-03인 보호 테이프를 제작하였다. 이 보호 테이프를 사용하여 전술한 방법으로 반도체 장치를 제작한 바, 땜납 접합성은 105％, 범프 매립성의 평가는 ○였다.
<실시예 2>
표 2에 나타낸 바와 같이 접착제층 A2와 열 가소성 수지층 B3을 라미네이트하여, 접착제층과 열 가소성 수지층의 탄성률비가 2.1E-03인 보호 테이프를 제작하였다. 이 보호 테이프를 사용하여 전술한 방법으로 반도체 장치를 제작한 바, 땜납 접합성의 평가는 85％, 범프 매립성의 평가는 △였다.
<실시예 3>
표 2에 나타낸 바와 같이 접착제층 A3과 열 가소성 수지층 B1을 라미네이트하여, 접착제층과 열 가소성 수지층의 탄성률비가 3.0E-05인 보호 테이프를 제작하였다. 이 보호 테이프를 사용하여 전술한 방법으로 반도체 장치를 제작한 바, 땜납 접합성의 평가는 110％, 범프 매립성의 평가는 ○였다.
<비교예 1>
표 2에 나타낸 바와 같이 접착제층 A1과 열 가소성 수지층 B2를 라미네이트하여, 접착제층과 열 가소성 수지층의 탄성률비가 2.4E-02인 보호 테이프를 제작하였다. 이 보호 테이프를 사용하여 전술한 방법으로 반도체 장치를 제작한 바, 땜납 접합성의 평가는 12％였다.
<비교예 2>
표 2에 나타낸 바와 같이 접착제층 A2와 열 가소성 수지층 B1을 라미네이트하여, 접착제층과 열 가소성 수지층의 탄성률비가 3.0E-02인 보호 테이프를 제작하였다. 이 보호 테이프를 사용하여 전술한 방법으로 반도체 장치를 제작한 바, 땜납 접합성의 평가는 3％였다.
Figure pct00002
비교예 1, 2와 같이 60℃에서의 탄성률비(A/B)가 0.01을 초과하는 경우, 양호한 땜납 접합성이 얻어지지 않았다. 한편, 실시예 1 내지 3과 같이 60℃에서의 탄성률비(A/B)가 0.01 이하인 경우, 양호한 땜납 접합성이 얻어졌다. 또한, 실시예 1, 3과 같이 열 가소성 수지층의 60℃에서의 저장 전단 탄성률을 1.0E+07Pa 이하로 함으로써, 양호한 범프의 매립성이 얻어지는 것을 알았다.
10: 보호 테이프
11: 접착제층
12: 열 가소성 수지층
13: 기재 필름층
21: 웨이퍼
22: 돌기 전극
30: 점착 테이프
31: 점착제층
32: 기재 필름층

Claims (11)

  1. 접착제층과, 열 가소성 수지층과, 기재 필름층을 이 순서대로 갖고,
    당해 보호 테이프를 첩부하는 첩부 온도에 있어서의 상기 접착제층의 저장 전단 탄성률과 상기 열 가소성 수지층의 저장 전단 탄성률의 탄성률비가 0.01 이하인 보호 테이프.
  2. 제1항에 있어서, 상기 첩부 온도가 40℃ 이상 80℃ 이하인 보호 테이프.
  3. 제1항 또는 제2항에 있어서, 상기 열 가소성 수지층의 60℃에서의 저장 전단 탄성률이 1.0E+07Pa 이하인 보호 테이프.
  4. 제1항 또는 제2항에 있어서, 상기 접착제층의 60℃에서의 저장 전단 탄성률이 1.0E+01Pa 이상 1.0E+05Pa 이하인 보호 테이프.
  5. 제3항에 있어서, 상기 접착제층의 60℃에서의 저장 전단 탄성률이 1.0E+01Pa 이상 1.0E+05Pa 이하인 보호 테이프.
  6. 제1항 또는 제2항에 있어서, 돌기 전극이 형성된 웨이퍼면에 상기 접착제층이 첩부되는 것이며,
    상기 접착제층의 두께가 상기 돌기 전극의 높이의 10％ 이상 80％ 이하인 보호 테이프.
  7. 제3항에 있어서, 돌기 전극이 형성된 웨이퍼면에 상기 접착제층이 첩부되는 것이며,
    상기 접착제층의 두께가 상기 돌기 전극의 높이의 10％ 이상 80％ 이하인 보호 테이프.
  8. 제4항에 있어서, 돌기 전극이 형성된 웨이퍼면에 상기 접착제층이 첩부되는 것이며,
    상기 접착제층의 두께가 상기 돌기 전극의 높이의 10％ 이상 80％ 이하인 보호 테이프.
  9. 돌기 전극이 형성된 웨이퍼면에 접착제층을 갖는 보호 테이프를 첩부하는 보호 테이프 첩부 공정과,
    상기 보호 테이프 첩부면의 반대면을 그라인드 처리하는 그라인드 처리 공정과,
    상기 접착제층을 남기고 상기 보호 테이프를 박리하며, 다른층을 제거하는 박리 공정을 갖고,
    상기 보호 테이프가 접착제층과, 열 가소성 수지층과, 기재 필름층을 이 순서대로 갖고, 당해 보호 테이프를 첩부하는 첩부 온도에 있어서의 상기 접착제층의 저장 전단 탄성률과 상기 열 가소성 수지층의 저장 전단 탄성률의 탄성률비가 0.01 이하인 반도체 장치의 제조 방법.
  10. 제6항에 있어서, 그라인드 처리면에 점착 테이프를 첩부하는 점착 테이프 첩부 공정과,
    상기 점착 테이프가 첩부된 웨이퍼를 다이싱 처리하여, 개편(個片)의 반도체칩을 얻는 다이싱 처리 공정과,
    상기 접착제층을 경화시키는 경화 공정을 갖고,
    상기 경화 공정이 상기 다이싱 처리 공정 전에 행하여지는 반도체 장치의 제조 방법.
  11. 상기 제9항 또는 제10항에 기재된 반도체 장치의 제조 방법에 의해 얻어지는 반도체 장치.
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