KR101216783B1 - 반도체 웨이퍼 표면 보호용 시트, 및 그것을 이용한 반도체 웨이퍼의 보호 방법과 반도체 장치의 제조 방법 - Google Patents

반도체 웨이퍼 표면 보호용 시트, 및 그것을 이용한 반도체 웨이퍼의 보호 방법과 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101216783B1
KR101216783B1 KR1020127017687A KR20127017687A KR101216783B1 KR 101216783 B1 KR101216783 B1 KR 101216783B1 KR 1020127017687 A KR1020127017687 A KR 1020127017687A KR 20127017687 A KR20127017687 A KR 20127017687A KR 101216783 B1 KR101216783 B1 KR 101216783B1
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
sheet
resin layer
wafer surface
layer
Prior art date
Application number
KR1020127017687A
Other languages
English (en)
Other versions
KR20120099765A (ko
Inventor
에이지 하야시시타
요시히사 사이모토
마코토 가타오카
가츠토시 오자키
미츠루 사카이
Original Assignee
미쓰이 가가쿠 토세로 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰이 가가쿠 토세로 가부시키가이샤 filed Critical 미쓰이 가가쿠 토세로 가부시키가이샤
Publication of KR20120099765A publication Critical patent/KR20120099765A/ko
Application granted granted Critical
Publication of KR101216783B1 publication Critical patent/KR101216783B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B1/00—Processes of grinding or polishing; Use of auxiliary equipment in connection with such processes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/14—Layer or component removable to expose adhesive
    • Y10T428/1471—Protective layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Mechanical Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Laminated Bodies (AREA)
  • Adhesive Tapes (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은, 반도체 웨이퍼의 회로 형성면의 요철에 대한 양호한 밀착성과, 연삭 후의 양호한 박리성을 갖는 반도체 웨이퍼 표면 보호 시트를 제공한다. 구체적으로는, 25℃에서의 저장 탄성율 E(25)가 1GPa 이상인 기재층과; 25℃에서의 저장 탄성율 EA(25) 및 60℃에서의 저장 탄성율 EA(60)가 EA(60)/EA(25)<0.1의 관계를 만족하고, 또한 상기 60℃에서의 인장 탄성율 EA(60)가 0.005 내지 1MPa인 수지층(A)과; 60℃에서의 저장 탄성율 EB(60)가 1MPa 이상이고 상기 수지층(A)의 60℃에서의 저장 탄성율 EA(60)보다도 높고, 또한 두께가 0.1㎛ 이상 100㎛ 미만인 수지층(B)을 갖는 반도체 웨이퍼 표면 보호용 시트가 제공된다.

Description

반도체 웨이퍼 표면 보호용 시트, 및 그것을 이용한 반도체 웨이퍼의 보호 방법과 반도체 장치의 제조 방법{SHEET FOR PROTECTING SURFACE OF SEMICONDUCTOR WAFER, SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR WAFER PROTECTION METHOD USING SHEET}
본 발명은, 반도체 웨이퍼 표면 보호용 시트, 및 그것을 이용한 반도체 웨이퍼의 보호 방법과 반도체 장치의 제조 방법에 관한 것이다.
반도체 웨이퍼를 이용한 반도체 장치의 제조 공정 중 회로 비형성면을 연삭하는 공정에서는, 반도체 웨이퍼의 회로 형성면의 손상을 막기 위해서, 반도체 웨이퍼의 회로 형성면에 반도체 웨이퍼 표면 보호용 시트가 부착된다.
반도체 웨이퍼의 회로 형성면에는, 회로뿐만 아니라 반도체 범프(bump) 등의 비교적 큰 단차를 갖는 요철이 형성되어 있다. 이 때문에, 반도체 웨이퍼 표면 보호용 시트를 부착할 때에, 반도체 웨이퍼 표면 보호용 시트와 반도체 웨이퍼의 회로 형성면의 요철과의 사이에 간극이 형성되면, 반도체 웨이퍼의 회로 비형성면을 연삭할 때에 반도체 웨이퍼 면 내에 응력 분포가 생겨, 반도체 웨이퍼가 파손되기 쉬워진다. 이 때문에, 요철에 대한 추종성이 양호한 반도체 웨이퍼 표면 보호용 시트가 제안되어 있다.
예컨대, 특허문헌 1에는, 특정한 엘라스토머 조성물로 이루어지는 반도체 웨이퍼 표면 보호용 시트가 제안되어 있다. 또한, 특허문헌 2 및 3에는, 기재층, 요철 흡수층, 및 점착제층을 갖는 반도체 웨이퍼 표면 보호용 시트가 제안되어 있다.
일본 특허공개 제2005-191296호 공보 일본 특허공개 제2004-363139호 공보 일본 특허공개 제2005-243909호 공보 국제공개 제2006/088074호 팜플렛
특허문헌 1 내지 4의 반도체 웨이퍼 표면 보호용 시트는, 요철에 대한 추종성은 어느 정도 개선되어 있다. 그러나, 반도체 웨이퍼의 회로 형성면의 상태에 따라서는, 반도체 웨이퍼 표면 보호용 시트의 웨이퍼로부터의 박리성이 불충분해지는 경우가 있었다.
즉, 반도체 웨이퍼의 회로 형성면에는, 미리 다공질 구조나 미세한 요철 구조를 갖는 회로 보호층이 형성되는 경우가 있다. 예컨대, 폴리벤조옥사졸로 이루어지는 회로 보호막을 플라즈마 처리하는 경우가 있다(일본 특허공개 제2006-124432호 공보, 일본 특허공개 제2004-31565호 공보 참조). 그에 의해, 회로 보호막의 표면의 미소 요철이 증가한다(Journal of the society of materials science, Japan Vol.55 No.1 p.83-88 jan.2006 참조). 전기 신호의 고속화, 고주파화에 따른 고주파 신호의 전송 지연을 저감하기 위해서, 회로 보호층을 다공질 구조로 하여 저유전율화시키기 때문이다. 그와 같은 다공질 구조를 갖는 회로 보호층에 상기 반도체 웨이퍼 표면 보호용 시트를 부착하면, 요철 흡수층이나 점착제층이 구멍에 유입하여, 연삭 후에 박리하기 어려워지는 경우가 있었다. 또한 고집적화에 따른 회로면의 요철의 형상이 복잡해져서, 요철의 간극에 요철 흡수층이나 점착제층이 유입하여 연삭 후에 박리가 어려워지는 경우가 있었다.
본 발명은, 상기 사정에 비추어 이루어진 것으로, 반도체 웨이퍼의 회로 형성면의 요철에 대한 양호한 밀착성과, 연삭 후에 양호한 박리성을 갖는 반도체 웨이퍼 표면 보호 시트, 및 그것을 이용한 반도체 웨이퍼의 보호 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명은, 다공질 구조를 갖는 회로 보호층에 대하여도, 또는 복잡한 형상의 요철을 갖는 회로면에 대하여도, 양호한 박리성을 갖는 반도체 웨이퍼 표면 보호 시트를 제공하는 것도 목적으로 한다.
본 발명자들은, 요철 흡수층인 수지층(A)과, 그보다도 높은 탄성율을 갖는 수지층(B)을 포함하는 반도체 웨이퍼 표면 보호용 시트가, 반도체 웨이퍼의 회로 형성면의 요철에 대한 추종성을 유지하면서, 높은 박리성을 갖는 것을 발견했다. 또한, 수지층(A)과 수지층(B)의 인장 탄성율이나 두께의 밸런스를 조정하는 것으로, 요철에 대한 추종성과 박리성을 고도로 양립시킬 수 있는 것을 발견했다. 본 발명은 이러한 지견에 근거하여 이루어진 것이다.
즉, 본 발명의 제 1은 반도체 웨이퍼 표면 보호용 시트에 관한 것이다.
[1] 25℃에서의 인장 탄성율 E(25)가 1GPa 이상인 기재층과, 25℃에서의 인장 탄성율 EA(25) 및 60℃에서의 인장 탄성율 EA(60)가 EA(60)/EA(25)<0.1의 관계를 만족하고, 또한 상기 60℃에서의 인장 탄성율 EA(60)가 0.005 내지 1MPa인 수지층(A)과, 60℃에서의 인장 탄성율 EB(60)가 1MPa 이상이고 상기 수지층(A)의 60℃에서의 인장 탄성율 EA(60)보다도 높고, 또한 두께가 0.1㎛ 이상 100㎛ 미만인 수지층(B)을 갖고, 상기 수지층(A)이 상기 기재층과 상기 수지층(B)의 사이에 1층 이상 배치되어 있는, 반도체 웨이퍼 표면 보호용 시트.
[2] 상기 수지층(B)이 상기 반도체 웨이퍼 표면 보호용 시트의 최표면에 배치되어 있는, [1]에 기재된 반도체 웨이퍼 표면 보호용 시트.
[3] 상기 수지층(A)이 올레핀계 공중합체를 포함하는, [1] 또는 [2]에 기재된 반도체 웨이퍼 표면 보호용 시트.
[4] 수지층(A)의 밀도가 800 내지 890 kg/m3인, [1] 내지 [3] 중 어느 한 항에 기재된 반도체 웨이퍼 표면 보호용 시트.
[5] 상기 수지층(B)이 폴리에틸렌계 엘라스토머 및 폴리스타이렌계 엘라스토머로 이루어진 군으로부터 선택되는 1종류 이상의 수지를 포함하는, [1] 내지 [4] 중 어느 한 항에 기재된 반도체 웨이퍼 표면 보호용 시트.
[6] 상기 기재 필름이 폴리올레핀층, 폴리에스터층, 및 폴리올레핀층과 폴리에스터층의 적층으로 이루어진 군으로부터 선택되는 1종류 이상의 층인, [1] 내지 [5] 중 어느 한 항에 기재된 반도체 웨이퍼 표면 보호용 시트.
[7] 상기 수지층(A)의 두께 tA가 반도체 웨이퍼의 회로 형성면에 설치된 단차보다도 큰, [1] 내지 [6] 중 어느 한 항에 기재된 반도체 웨이퍼 표면 보호용 시트.
본 발명의 제 2는 반도체 웨이퍼 표면 보호용 시트를 이용한 반도체 웨이퍼의 보호 방법에 관한 것이다.
[8] 반도체 웨이퍼의 회로 형성면에, 청구항 1에 기재된 반도체 웨이퍼 표면 보호용 시트를 40 내지 80℃의 온도에서 0.3 내지 0.5MPa의 압력으로 부착하는 제 1 공정과, 상기 반도체 웨이퍼 표면 보호용 시트가 부착된 반도체 웨이퍼의 회로 비형성면을 연삭하는 제 2 공정과, 연삭 후의 반도체 웨이퍼의 회로 비형성면을 가공하는 제 3 공정과, 상기 반도체 웨이퍼 표면 보호용 시트를 박리하는 제 4 공정을 포함하는, 반도체 웨이퍼의 보호 방법.
[9] 상기 반도체 웨이퍼의 회로 형성면에, 200㎛ 이상의 단차가 설치되어 있는, [8]에 기재된 반도체 웨이퍼의 보호 방법.
[10] 상기 반도체 웨이퍼의 회로 형성면에, 다공질 구조를 갖는 회로 보호층이 추가로 설치되어 있는, [8] 또는 [9]에 기재된 반도체 웨이퍼의 보호 방법.
[11] 상기 제 3 공정이, 메탈 스퍼터링 공정, 도금 처리 공정 및 가열 처리 공정으로 이루어진 군으로부터 선택되는 1종류 이상의 공정을 포함하는, [8] 내지 [10] 중 어느 한 항에 기재된 반도체 웨이퍼의 보호 방법.
본 발명의 제 3은, 반도체 웨이퍼 표면 보호용 시트를 이용한 반도체 장치의 제조 방법에 관한 것이다.
[12] 반도체 웨이퍼의 회로 형성면에, 청구항 1에 기재된 반도체 웨이퍼 표면 보호용 시트를 40 내지 80℃의 온도에서 0.3 내지 0.5MPa의 압력으로 부착하는 제 1 공정과,
상기 반도체 웨이퍼 표면 보호용 시트가 부착된 반도체 웨이퍼의 회로 비형성면을 연삭하는 제 2 공정과,
연삭 후의 반도체 웨이퍼의 회로 비형성면을 가공하는 제 3 공정과,
상기 반도체 웨이퍼 표면 보호용 시트를 박리하는 제 4 공정을 포함하는, 반도체 장치의 제조 방법.
[13] 상기 반도체 웨이퍼의 회로 형성면에는, 200㎛ 이상의 단차가 설치되어 있는, [12]에 기재된 반도체 장치의 제조 방법.
[14] 상기 반도체 웨이퍼의 회로 형성면에는, 다공질 구조를 갖는 회로 보호층이 추가로 설치되어 있는, [12] 또는 [13]에 기재된 반도체 장치의 제조 방법.
[15] 상기 제 3 공정이 메탈 스퍼터링 공정, 도금 처리 공정 및 가열 처리 공정으로 이루어진 군으로부터 선택되는 1종류 이상의 공정을 포함하는, [12] 내지 [14] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
본 발명의 반도체 웨이퍼 표면 보호 시트는 반도체 웨이퍼의 회로 형성면의 요철에 대한 양호한 밀착성과, 연삭 후의 양호한 박리성을 갖는다. 또한, 본 발명의 반도체 웨이퍼 표면 보호 시트는 다공질 구조를 갖는 회로 보호층에 대해서도 양호한 박리성을 가질 수 있다.
도 1은 반도체 웨이퍼 표면 보호 시트의 일례를 나타내는 도면이다.
도 2는 반도체 웨이퍼 표면 보호 시트의 부착 공정의 일례를 나타내는 도면이다.
1. 반도체 웨이퍼 표면 보호용 시트
본 발명의 반도체 웨이퍼 표면 보호용 시트는 기재층, 수지층(A), 및 수지층(B)을 포함하고, 기재층과 수지층(B)의 사이에 수지층(A)이 1층 이상 배치된다.
수지층(A)은 시트를 가온하에서 부착할 때에는, 반도체 웨이퍼의 회로 형성면의 요철에 추종하여 높은 밀착성을 나타내고, 시트를 부착한 후의 상온하에서는 형상을 유지(고정)하는 것이 바람직하다. 그 때문에, 수지층(A)은 열 용융성을 갖고 소성 변형하는 것이 바람직하다. 그 때문에, 25℃에서의 인장 탄성율 EA(25) 및 60℃에서의 인장 탄성율 EA(60)가 EA(60)/EA(25)<0.1을 만족하는 것이 바람직하다. 특히 EA(60)/EA(25)<0.08을 만족하는 것이 보다 바람직하고, EA(60)/EA(25)<0.05를 만족하는 것이 더 바람직하다.
수지층(A)의 60℃에서의 인장 탄성율 EA(60)은 0.005MPa 내지 1.0MPa가 바람직하고, 0.01MPa 내지 0.5MPa가 보다 바람직하다. 수지층(A)의 25℃에서의 인장 탄성율 EA(25)는 1MPa 내지 10MPa가 바람직하고, 2MPa 내지 9MPa가 보다 바람직하다. 인장 탄성율 EA(60)이 상기 범위에 있으면, 시트를 가온하에서 부착할 때에 유동성을 나타내기 때문에, 요철에 대한 양호한 추종성이 얻어진다. 또한, 인장 탄성율 EA(25)이 상기 범위에 있으면, 시트를 부착한 후의 상온하에서의 형상을 유지할 수 있고, 가공 중의 밀착성을 유지할 수 있다.
수지의 인장 탄성율은 아래와 같이 하여 측정할 수 있다. 1) 측정 샘플로서, 예컨대 초기 길이 140mm, 폭 10mm, 두께 75 내지 100㎛의 샘플 필름을 준비한다. 2) 그리고, 측정 온도 25℃, 척(chuck) 사이의 거리 100mm, 인장 속도 50 mm/min에서 인장 시험을 행하여, 샘플의 신도의 변화량(mm)을 측정한다. 3) 수득된 S-S 곡선(응력-변형 곡선)의 초기의 솟아오른 부분에서 접선을 그어, 그 접선의 기울기를 샘플 필름의 단면적으로 나누어 얻어지는 값을 인장 탄성율로 한다.
수지층(A)의 밀도는 800 내지 890 kg/m3가 바람직하고, 830 내지 890 kg/m3가 보다 바람직하고, 850 내지 890 kg/m3가 더 바람직하다. 수지층(A)의 밀도가 800 kg/m3 미만이면, 탄성율이 지나치게 낮아지기 때문에 형상 고정력이 저하되고, 밀도가 890 kg/m3를 초과하면, 탄성율이 지나치게 높아지기 때문에, 요철 추종성이 저하된다.
수지층(A)을 구성하는 수지는 상기 인장 탄성율을 만족하는 것이면 특별히 한정되지 않지만, 바람직하게는 올레핀계 공중합체이다. 올레핀계 공중합체는 탄소 원자수 2 내지 12의 α-올레핀을 주된 구성 단위로 하는 α-올레핀 공중합체인 것이 바람직하다.
탄소 원자수 2 내지 12의 α-올레핀의 예에는, 에틸렌, 프로필렌, 1-뷰텐, 1-펜텐, 3-메틸-1-뷰텐, 1-헥센, 4-메틸-1-펜텐, 3-메틸-1-펜텐, 1-헵텐, 1-옥텐, 1-데센, 1-도데센 등이 포함된다.
그 중에서도, 부착 시의 요철 추종성이 우수하다는 점에서, 에틸렌?프로필렌 공중합체, 에틸렌?1-뷰텐 공중합체, 및 에틸렌?프로필렌?탄소 원자수 4 내지 12의 α-올레핀의 3원 공중합체 등의 에틸렌?α-올레핀 공중합체; 및 프로필렌?1-뷰텐 공중합체?탄소 원자수 5 내지 12의 α-올레핀의 3원 공중합체 등이 바람직하고, 에틸렌?프로필렌 공중합체가 보다 바람직하다. 프로필렌은 올레핀계 공중합체의 열 용융성이 높기 때문이다. 시판되는 α-올레핀계 공중합체에는 미쓰이화학 제조의 TAFMER(등록 상표) 등이 포함된다.
수지층(A)의 인장 탄성율은 올레핀계 공중합체를 구성하는 모노머의 종류, 공중합 비 및 변성의 유무 등에 의해서 조정된다. 예컨대, 올레핀계 공중합체의 60℃에서의 인장 탄성율을 낮게 하기 위해서는, 프로필렌의 공중합 비를 많게 하거나 카복실산 등으로 변성하거나 하면 좋다.
수지층(A)에는, 반도체 웨이퍼에 대한 부착 용이성, 박리 용이성 등을 손상하지 않는 범위에서 다른 수지 또는 다른 첨가제가 포함되어도 좋다. 그와 같은 첨가제의 예에는, 자외선 흡수제, 산화방지제, 내열 안정제, 윤활제, 유연제, 점착성 부여제 등이 포함된다.
수지층(A)의 두께 tA는 반도체 웨이퍼의 회로 형성면의 요철(반도체 범프를 포함한다)을 매설할 수 있는 두께이면, 특별히 제한되지 않는다. 예컨대, 요철의 단차가 100㎛ 정도이면, 수지층(A)의 두께 tA는 100 내지 200㎛로 할 수 있다.
수지층(B)은, 박리성을 높이기 위해서, 시트를 가온하에서 부착할 때에 유동성이 지나치게 커지지 않는 것이 바람직하다. 그 때문에, 수지층(B)은, 수지층(A)과는 달리, 시트를 가온하에서 부착할 때에 열 용융성을 나타내지 않고, 적어도 후술하는 반도체 웨이퍼 표면 보호 시트의 부착 공정에서 탄성 변형하는 것이 바람직하다.
그 때문에, 수지층(B)의 60℃에서의 인장 탄성율 EB(60)는 수지층(A)의 60℃에서의 인장 탄성율 EA(60)보다도 높은 것이 바람직하다. 단, 수지층(A)의 요철에 대한 추종성(매설성)을 크게 손상하지 않도록 하기 위해서, 수지층(B)의 60℃에서의 인장 탄성율 EB(60)가 지나치게 높아지지 않는 것이 바람직하다.
수지층(B)의 60℃에서의 인장 탄성율 EB(60)는 1MPa 이상인 것이 바람직하지만, 기재층의 60℃에서의 인장 탄성율보다는 낮은 것이 바람직하다. 수지층(B)의 60℃에서의 인장 탄성율 EB(60)는 바람직하게는 1MPa 내지 10MPa이며, 보다 바람직하게는 1MPa 내지 7MPa이다. 수지층(B)의 60℃에서의 인장 탄성율이 1MPa 미만이라면, 시트를 부착할 때에, 필요 이상으로 지나치게 밀착하기 때문에 박리할 때에 박리가 어려워진다. 한편, 60℃에서의 인장 탄성율이 지나치게 높으면, 수지층이 딱딱해지기 때문에 요철에 대한 추종성이 저하된다.
수지층(B)을 구성하는 수지는 상기 인장 탄성율을 만족하는 것이면 특별히 한정되지 않지만, 바람직하게는 열가소성 엘라스토머이다. 열가소성 엘라스토머의 예에는, 폴리스타이렌계 엘라스토머, 폴리올레핀계 엘라스토머, 폴리우레탄계 엘라스토머 및 폴리에스터계 엘라스토머 등이 포함된다. 그 중에서도, 점착성이나 유연성을 조정하기 쉽다는 점에서, 폴리스타이렌계 엘라스토머, 폴리올레핀계 엘라스토머가 바람직하다.
폴리스타이렌계 엘라스토머에는 스타이렌-아이소프렌-스타이렌 블록 공중합체(SIS), 스타이렌-에틸렌?뷰틸렌-스타이렌 블록 공중합체(SEBS), 스타이렌-에틸렌?프로필렌-스타이렌 블록 공중합체(SEPS), 기타 스타이렌?다이엔계 블록 공중합체 및 이의 수소 첨가물(수첨 스타이렌?뷰타다이엔 고무(HSBR) 등) 등이 포함된다.
폴리올레핀계 엘라스토머에는, 결정성을 나타내는 폴리올레핀 블록과 비결정성을 나타내는 모노머 공중합체 블록의 블록 공중합체가 포함된다. 그 구체예에는, 올레핀?에틸렌?뷰틸렌?올레핀 공중합체, 폴리프로필렌?폴리에틸렌옥사이드?폴리프로필렌 블록 공중합체, 폴리프로필렌?폴리올레핀?폴리프로필렌 블록 공중합체가 포함된다. 시판의 폴리올레핀계 엘라스토머에는, 미쓰이화학(주) 제조의 Notio(등록 상표) 등이 포함된다.
수지층(B)의 두께 tB는 요철에 대한 추종성을 손상하지 않는 정도로 설정되는 것이 바람직하다. 그 때문에, 수지층(B)의 두께 tB는 바람직하게는 0.1㎛ 이상 100㎛ 미만이며, 보다 바람직하게는 1㎛ 이상 100㎛ 미만이다. 수지층(B)의 두께 tB가 0.1㎛ 미만이면, 수지층(B)에 의한 박리성의 효과가 얻어지기 어렵고, 100㎛ 이상이면, 수지층(A)의 요철에 대한 추종성이 손상되기 쉬워진다.
기재층은 반도체 웨이퍼의 휨?변형을 억제하기 위해, 강성을 갖는 것이 바람직하다. 그 때문에, 기재층의 25℃에서의 인장 탄성율 E(25)는 1GPa 이상인 것이 바람직하다.
그와 같은 기재층은 폴리올레핀 필름, 폴리에스터 필름, 및 폴리올레핀층과 폴리에스터층의 적층 필름 등인 것이 바람직하다.
폴리올레핀 필름의 예에는, 폴리프로필렌 필름이 포함된다. 폴리에스터 필름의 예에는, 폴리에틸렌테레프탈레이트 필름, 폴리에틸렌나프탈레이트 필름이 포함된다.
기재층의 두께는 5 내지 250㎛ 정도인 것이 바람직하고, 12 내지 100㎛인 것이 보다 바람직하다. 반도체 웨이퍼 표면 보호용 시트 전체의 총 두께는, 시트의 부착이나 박리시의 작업성을 손상하지 않기 위해서, 1000㎛ 이하로 하는 것이 바람직하고, 700㎛ 이하로 하는 것이 보다 바람직하다.
반도체 웨이퍼 표면 보호용 시트에는, 필요에 따라 다른 층이 포함되어도 좋다. 다른 층에는 접착제층 및 이형 필름 등이 포함된다. 접착제층은 특별히 제한되지 않지만, 예컨대 미쓰이화학(주) 제조의 아드머(ADMER) 등이어도 좋다. 이형 필름은 특별히 제한되지 않지만, 예컨대 이형 처리된 폴리에틸렌테레프탈레이트 필름 등이어도 좋다.
전술한 대로, 반도체 웨이퍼 표면 보호용 시트는 기재층, 수지층(A), 및 수지층(B)을 포함하고, 기재층과 수지층(B)의 사이에 수지층(A)이 배치된다. 수지층(B)은 박리성을 높이는 기능을 갖기 때문에, 반도체 웨이퍼 표면 보호용 시트의(기재층이 아닌 측의) 최표면에 배치되는 것이 바람직하다.
수지층(A)은 단층이어도 복수의 층이어도 좋다. 수지층(A)과 기재층의 접착성을 높이기 위해서, 수지층(A)과 기재층의 사이에 접착제층이 추가로 배치되어도 좋다.
도 1은, 반도체 웨이퍼 표면 보호용 시트의 구성의 일례를 나타내는 도면이다. 도 1에 나타낸 것과 같이, 반도체 웨이퍼 표면 보호용 시트(10)는 기재층(12), 수지층(A)(14), 및 수지층(B)(16)을 순차로 갖는다. 이 반도체 웨이퍼 표면 보호용 시트(10)는 수지층(B)(16)이 반도체 웨이퍼의 회로 형성면에 접하도록 하여 사용된다.
본 발명의 반도체 웨이퍼 표면 보호용 시트는 임의의 방법으로 제조할 수 있다. 예컨대, 1) 기재 필름, 수지층(A), 및 수지층(B)을 공압출 성형하는 방법, 또는 기재 필름상에 수지층(A)과 수지층(B)을 공압출 성형하여 적층하는 것에 의해 반도체 웨이퍼 표면 보호용 시트를 얻는 방법(공압출 형성법); 2) 기재 필름, 및 필름상의 수지층(A)과 필름상의 수지층(B)을 라미네이트(적층)함으로써 반도체 웨이퍼 표면 보호용 시트를 얻는 방법(라미네이트 법) 등이 있다.
라미네이트 법에 의한 경우는, 필요에 따라 필름끼리의 계면에 적절한 접착제층을 형성하는 것이 바람직하다. 필름끼리의 접착성을 높이는 데에 있어서, 필름끼리의 계면에, 필요에 따라 코로나 방전 처리 등의 표면 처리를 실시하여도 좋다. 라미네이트는, 압출 라미네이트 및 드라이 라미네이트의 어느 것이어도 좋다. 필름상의 수지층(A) 및 수지층(B)은 압출 성형 등에 의해 제막(製膜)하여 얻을 수 있다.
2. 반도체 웨이퍼의 보호 방법
본 발명의 반도체 웨이퍼 표면 보호용 시트를 이용한 반도체 웨이퍼의 보호 방법의 일례는, 1) 반도체 웨이퍼의 회로 형성면에, 반도체 웨이퍼 표면 보호용 시트를 가온하에서 부착하는 제 1 공정과, 2) 반도체 웨이퍼 표면 보호용 시트가 부착된 반도체 웨이퍼의 회로 비형성면을 연삭하는 제 2 공정과, 3) 연삭 후의 반도체 웨이퍼의 회로 비형성면을 가공하는 제 3 공정과, 4) 반도체 웨이퍼 표면 보호용 시트를 박리하는 제 4 공정을 포함한다. 이들의 공정을 행한 후, 반도체 웨이퍼를 다이싱하여 칩화하는 공정, 칩을 수지로 봉지(封止)하는 공정 등을 행하여도 좋다.
우선, 회로가 형성된 반도체 웨이퍼를 준비한다. 반도체 웨이퍼의 회로 형성면에는, 후 공정에서 회로가 손상하는 것을 막기 위해서, 회로를 보호하는 회로 보호층이 설치되어도 좋다.
회로 보호층은 절연 수지이면 좋지만, 예컨대 폴리이미드, 폴리벤조옥사졸 등이어도 좋다. 또한, 고주파 신호의 전송 지연을 저감하기 위해서, 회로 보호층을 다공질 구조로 함으로써 유전율을 낮게 하는 것이 바람직하다.
도 2는 반도체 웨이퍼 표면 보호 시트의 부착 공정의 일례를 나타내는 도면이다. 도 2에 나타낸 것과 같이, 제 1 공정(부착 공정)에서는, 반도체 웨이퍼 표면 보호용 시트(10)를, 수지층(B)(16)이, 반도체 범프(24) 등이 배치된 반도체 웨이퍼(20)의 회로 형성면 측으로 되도록 가온하에서 부착한다. 반도체 웨이퍼(20)의 회로 형성면에는, 전술한 것과 같이, 다공질 구조를 갖는 회로 보호층(22)이 형성되어 있어도 좋다.
부착 온도는 40 내지 80℃, 압력은 0.3 내지 0.5MPa로 할 수 있다. 40℃ 미만이면, 수지층(A)의 탄성율이 낮아지기 어렵기 때문에, 요철에 대한 추종성이 낮아진다. 또한, 부착 온도가 80℃를 초과하면, 프로세스 온도로서 바람직하지 못하다. 반도체 웨이퍼 표면 보호용 시트의 부착은 공지된 테이프 부착기에 의하여 행할 수 있다.
제 2 공정(연삭 공정)에서는, 반도체 웨이퍼의 회로 형성면에 반도체 웨이퍼 표면 보호용 시트를 부착한 채로, 반도체 웨이퍼의 회로 비형성면(이면)을 웨이퍼의 두께가 일정 이하가 될 때까지 연삭 가공한다. 연삭 가공 후의 반도체 웨이퍼의 두께는, 예컨대 300㎛ 이하로 할 수 있다. 연삭 가공은 숫돌에 의한 기계적인 연삭 가공이다. 연삭 방식은 특별히 제한되지 않고, 쓰루 피드(through feed) 식, 인 피드(in feed) 식 등의 공지된 연삭 방식이어도 좋다. 제 2 공정(연삭 공정)에 있어서, 반도체 웨이퍼 및 그것에 부착된 반도체 웨이퍼 표면 보호용 시트의 온도는 보통 25℃ 내지 40℃ 미만의 범위에 있다.
제 3 공정(가공 공정)에서는, 반도체 웨이퍼의 회로 비형성면(이면)에 메탈 스퍼터링 공정, 도금 처리 공정 및 가열 처리 공정으로 이루어진 군으로부터 선택되는 공정을 실시하는 경우가 있다. 가열 처리 공정에는, 예컨대 다이 본딩 테이프를 가온하에서 부착하는 공정이 포함된다.
제 4 공정(박리 공정)에서는, 반도체 웨이퍼 표면 보호용 시트를 상온에서 박리한다. 반도체 웨이퍼 표면 보호용 시트의 박리는, 특별히 제한되지 않지만, 공지된 테이프 박리기에 의하여 행할 수 있다.
본 발명의 반도체 웨이퍼 표면 보호용 시트는 열 용융성을 나타내는 수지층(A)을 갖는다. 이 때문에, 제 1 공정(부착 공정)에서는, 도 2(B)에도 나타낸 것과 같이, 반도체 웨이퍼의 회로 형성면의 비교적 큰 요철, 예컨대 직경 200㎛ 이상의 땜납 범프 등에 대하여도 양호하게 추종하고, 간극 없이 밀착할 수 있다. 또한, 그 후의 제 2 공정(연삭 공정) 및 제 3 공정(가공 공정)에 있어서도, 반도체 웨이퍼의 회로 형성면과의 밀착성을 유지할 수 있다. 또한, 반도체 웨이퍼 표면 보호용 시트의 수지층(B)이 반도체 웨이퍼의 회로 형성면의 요철과 접하고 있기 때문에(도 2(B) 참조), 제 4 공정(박리 공정)에서는 반도체 웨이퍼의 회로 형성면에 접착물 잔류가 없고, 양호하게 박리할 수 있다.
또한, 본 발명의 반도체 웨이퍼 표면 보호용 시트는 열 용융성을 나타내지 않는 수지층(B)을 갖는다. 이 때문에, 도 2(B)에 나타낸 것과 같이, 본 발명의 반도체 웨이퍼 표면 보호용 시트를 다공질 구조를 갖는 회로 보호층에 부착하더라도, 수지층(A) 및 (B)이 다공질 구조의 구멍에 유입하는 것을 억제하여 양호한 박리성을 얻을 수 있다.
실시예
(실시예 1 및 2)
1. 각 층의 인장 탄성율의 측정
기재 필름으로서, 폴리에틸렌테레프탈레이트 필름(두께 75㎛)을 준비했다. 수지층(A)의 필름으로서, 밀도가 861 kg/m3인 미쓰이화학(주) 제조의 TAFMER P0275(등록 상표)를 압출 성형하여 수득된 필름(두께 100㎛)을 준비했다. 수지층(B)의 필름으로서, 미쓰이화학(주) 제조의 Notio PN 3560을 압출 성형하여 수득된 필름(두께 100㎛)을 준비했다. 이들 필름에 대하여, 이하의 방법으로 인장 탄성율을 측정했다.
상기 필름을 초기 길이 14cm, 폭 1cm의 크기로 각각 절단하여, 측정용의 샘플 필름을 준비했다. 그리고, 측정 온도 25℃, 척 사이의 거리 100mm, 인장 속도 50 mm/min에서 인장 시험을 행하여, 샘플 필름의 신도의 변화량(mm)을 측정했다. 그리고, 수득된 S-S 곡선의 초기의 솟아오른 부분에서 접선을 그어, 그 접선의 기울기를 샘플 필름의 단면적으로 나눈 것을 인장 탄성율로 했다.
2. 반도체 웨이퍼 표면 보호용 시트의 제작
기재 필름으로서, 두께 75㎛의 폴리에틸렌테레프탈레이트 필름(PET 필름)을 준비했다. 당해 폴리에틸렌테레프탈레이트 필름의 표면에, 밀도가 861 kg/m3인 미쓰이화학(주) 제조의 TAFMER P0275(등록 상표)와 미쓰이화학(주) 제조의 Notio PN 3560을 공압출하여, 수지층(A)/수지층(B)로부터 이루어지는 2층의 공압출 수지를 적층하고, 반도체 웨이퍼 표면 보호용 시트를 수득했다. 반도체 웨이퍼 표면 보호용 시트의 폴리에틸렌테레프탈레이트 필름/수지층(A)/수지층(B)의 두께는 75㎛/480㎛/3㎛였다.
3. 반도체 웨이퍼 표면 보호용 시트의 평가
회로 형성면에 직경 250㎛의 땜납 볼을 설치하여 범프를 형성한 반도체 웨이퍼(두께 700㎛)를 준비했다. 범프 사이의 간격이 250㎛인 반도체 웨이퍼(실시예 1)와, 범프 사이의 거리가 150㎛인 반도체 웨이퍼(실시예 2)의 2개의 반도체 웨이퍼를 준비했다.
그리고, 테이프 부착기(린테크 RAD3510)를 이용하여, 웨이퍼 테이블 온도 70℃, 롤러 온도 40℃, 압력 0.5MPa, 롤러 라미네이트 속도 2 mm/초의 조건으로, 상기 반도체 웨이퍼 표면 보호용 시트를 반도체 웨이퍼의 회로 형성면에 가열 압착하여 부착했다.
이어서, 반도체 웨이퍼를 백 그라인딩(back grinding) 장치(DISCO DFG8560)에 고정하여, 반도체 웨이퍼의 회로 비형성면을 웨이퍼 두께가 300㎛가 될 때까지 연삭했다.
그 후, 테이프 박리기(린테크 RAD3010)를 이용하여, 상온에서 반도체 웨이퍼의 회로 형성면으로부터 반도체 웨이퍼 표면 보호용 시트를 박리했다.
이들의 공정 중에서, 반도체 웨이퍼 표면 보호용 시트의 요철 매설성, 박리성 및 접착물 잔류, 및 연삭 후 웨이퍼 두께의 면내 균일성을 이하와 같이 평가했다.
1) 반도체 웨이퍼 표면 보호용 시트의 요철 매설성
반도체 웨이퍼 표면 보호용 시트를 부착한 반도체 웨이퍼의 회로 형성면을, 현미경(기엔스사 제조)을 이용하여, 배율 50 내지 100배로 반도체 웨이퍼의 회로 형성면에서의 요철 사이의 공극의 유무를 관찰했다.
공극이 있는 것을 ×, 공극이 없는 것을 ○로 했다.
2) 연삭 후 웨이퍼 두께의 면내 균일성
연삭 후의 반도체 웨이퍼 두께의 면 내의 편차(TTV: Total Thickness Variation)를, JIS B7502에 준거하여, 마이크로미터(micrometer)(Mitutoyo 227-101)에 의해, 23℃, 50% RH의 조건에서 측정했다. 구체적으로는, 웨이퍼 면 내의 두께를 11곳 측정하여, 두께의 최대치와 최소치의 차이를 TTV로 했다.
면 내의 두께 편차(TTV)가 15㎛ 이하인 것을 ○, 15㎛를 초과하는 것을 ×로 했다.
3) 박리성
테이프 박리기(린테크 RAD3010)를 이용하여, 180° 필(peel) 법에 의해, 반도체 웨이퍼의 회로 형성면으로부터 반도체 웨이퍼 표면 보호용 시트를 박리할 수 있는가 없는가를 평가했다. 측정은 23℃, 50% RH하에서, 박리 속도 300 mm/sec의 조건으로 실시했다.
양호하게 박리할 수 있었던 것을 ○, 박리할 수 없었던 것을 ×로 했다.
4) 접착물 잔류
테이프 박리기로 반도체 웨이퍼 표면 보호용 시트를 박리한 후의 반도체 웨이퍼의 회로 형성면을 배율 50 내지 100배로 현미경으로 관찰했다.
접착물 잔류가 확인되지 않은 것을 ○, 접착물 잔류가 확인된 것을 ×로 했다.
(실시예 3 및 4)
실시예 1의 반도체 웨이퍼 대신에, 회로 형성면에 다공질 구조를 갖는 회로 보호층이 형성된 반도체 웨이퍼를 준비했다. 다공질 구조를 갖는 회로 보호층은, 하기와 같이 하여 형성했다.
1) 폴리하이드록시아마이드(폴리벤조옥사졸 전구체)의 합성
1-하이드록시벤조트라이아졸(구로가네카세이(주) 제조, HBT) 27.0g(0.2몰)을 N,N-다이메틸아세틸아세토아마이드(와코쥰야쿠(주) 제조, DMAc) 150mL에 용해시키고, -10℃로 냉각했다. 여기에 트라이에틸아민 20.2g(와코쥰야쿠(주) 제조 0.2몰)을 가했다.
4,4'-다이카보닐클로라이드-다이페닐에터(니혼농약(주) 제조의 DEC) 29.5g(0.1몰)을 아세톤 150mL에 용해시키고, 이것을 상기 HBT의 DMAc와 트라이에틸아민의 혼합 용액에 액체 온도가 0℃를 초과하지 않도록 적하했다. 이 용액을 -10℃에서 2시간 교반을 계속하고, 그 후에 실온으로 되돌리고, 추가로 1시간 교반했다. 교반 종료 후, 여과로 트라이에틸아민의 염산염을 제거하고, 여액을 물 2L에 투입하여 백색 침전을 수득했다. 이 침전을 여과로 모으고, 아세톤으로 세정했다. 또한, 50℃의 진공 건조기로 48시간 건조하여, DEC의 HBT 에스터를 수득했다.
비스(3-아미노-4-하이드록시페닐)헥사플루오로프로페인(센트럴초자(주) 제조의 Bis-APAF) 18.3g(0.05몰)을 DMAc 200ml에 용해시켰다. 이 용액에 DEC의 HBT 에스터 24.6g(0.05몰)을 가하고, 50℃에서 6시간 반응시켜, Bis-APAF와 DEC가 아마이드 결합한 폴리하이드록시아마이드(폴리벤조옥사졸 전구체)를 수득했다. 이 용액을 물 2L에 투입하고, 폴리머의 백색 침전을 여과로 모으고, 추가로 물로 세정했다. 이 폴리머를 50℃의 진공 건조기로 48시간 건조하고, 폴리하이드록시아마이드 분말을 수득했다.
2) 감광제 A의 합성
4,4'-[1-[4-[1-(4-하이드록시페닐)-1-메틸에틸]페닐]에틸리덴]비스페놀(혼슈화학(주) 제조, Tris-PPA) 42.4g(0.1몰)을 1,4-다이옥세인(와코쥰야쿠(주) 제조) 600mL에 용해시켰다. 이 용액을 40℃로 따뜻하게 하고, 5-나프토키논다이아지드설포닐클로라이드(도요합성(주) 제조, NAC-5) 67.1g(0.25몰)을 가했다. 이 용액에, 트라이에틸아민 25.3g(0.25몰)을 1,4-다이옥세인 100mL에 희석한 용액을 내부 온도가 45℃를 초과하지 않도록 적하했다. 적하 종료 후, 40℃에서 2시간 교반을 했다. 그 후, 용액의 온도를 실온으로 되돌리고, 여과로 트라이에틸아민의 염산염을 제거하고, 여액을 물 3L에 투입하여, 노란색의 침전을 수득했다. 이 침전을 여과로 모아, 1%의 염산수용액 1L로 세정하고, 추가로 물 3L로 세정했다. 이 노란색 침전을 50℃의 진공 건조기로 48시간 건조하여, 감광제 A를 수득했다.
3) 감광성 폴리벤조옥사졸 전구체 용액의 조제
상기 폴리하이드록시아마이드 분말 20g, 상기 감광제 A 4.6g, 및 4,4'-(1-(2-(4-하이드록시페닐)-2-프로필)페닐에틸리덴)비스페놀(혼슈화학공업사 제조의 상품명 Tris-PA) 2.0g을 감마뷰티로락톤(미쓰비시화학(주) 제품) 60mL에 용해시켰다. 이 용액을, 100mL의 주사기에 넣고, 0.45㎛ 직경의 폴리테트라플루오로에틸렌제 필터(아드반테크(주) 제품)로 여과를 행하여, 감광성 폴리벤조옥사졸 전구체 용액을 수득했다.
4) 다공질 보호층의 형성
수득된 감광성 폴리벤조옥사졸 전구체 용액을, 도쿄일렉트론(주) 제조의 도포?현상 장치(클린 트랙 Mark-7)를 이용하여, 6 인치 웨이퍼에, 핫 플레이트 베이킹 후의 막 두께가 7.8㎛가 되도록 도포했다. 핫 플레이트 베이킹 후에, GCA사 제조의 i선 스텝퍼 DSW-8750을 이용하여, 웨이퍼 전체면에 3000 J/m2의 노광량으로 100㎛×100㎛의 구멍 패턴을 가진 마스크 패턴을 통해서 노광했다. 노광 후, Mark-7의 현상 장치를 이용하여, 2.38%의 테트라메틸암모늄하이드록사이드 수용액(미쓰비시가스화학(주) 제조의 ELM-D)으로 90초간 퍼들(puddle) 현상했다. 현상 후의 폴리벤조옥사졸 전구체 막의 막 두께는 7.1㎛였다.
이 폴리벤조옥사졸 전구체 막이 형성된 실리콘 웨이퍼를, 고요써모시스템(주) 제조의 불활성 오븐 INH-21CD에 넣어, 산소 농도 20 ppm 이하로써 140℃에서 30분, 그 후 380℃로 1시간에 걸쳐 승온시켜, 380℃에서 1시간 열처리를 했다. 이에 의해, 폴리벤조옥사졸 수지막을 수득했다. 그 후, SAMCO(주) 제조의 반응성 이온 에칭 장치 RIE-10을 이용하여, CF4, 가스 유량 50 sccm, 압력 0.6 Torr, 출력 280 W에서 3분간 플라즈마 처리(반응성 이온 에칭)를 실시했다. 이에 의해, 다공질 구조를 갖는 회로 보호층을 수득했다.
이와 같이 하여 수득된 반도체 웨이퍼의 회로 보호층에, 직경 250㎛의 땜납 볼을 설치하여 범프를 형성한 반도체 웨이퍼(두께 700㎛)를 준비했다. 범프 사이의 간격이 250㎛인 반도체 웨이퍼(실시예 3)와, 범프 사이의 거리가 150㎛인 반도체 웨이퍼(실시예 4)의 2개의 반도체 웨이퍼를 준비했다. 준비한 반도체 웨이퍼와, 실시예 1과 같은 반도체 웨이퍼 표면 보호용 시트를 이용하여, 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(실시예 5)
수지층(B)의 두께를 20㎛로 변경한 것 이외는 실시예 1과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(실시예 6)
수지층(B)의 수지로서, 미쓰이화학(주) 제조의 Notio PN3560을 미쓰이화학(주) 제조의 Notio PN0040으로 변경한 것 이외는 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(실시예 7)
수지층(B)의 수지로서, 미쓰이화학(주) 제조의 Notio PN3560을 미쓰이화학(주) 제조의 Notio PN2060으로 변경한 것 이외는 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(실시예 8)
수지층(B)의 수지로서, 미쓰이화학(주) 제조의 Notio PN3560을 수첨 스타이렌?뷰타다이엔 고무(HSBR)로 변경한 것 이외는 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(실시예 9)
수지층(B)의 수지로서, 미쓰이화학(주) 제조의 Notio PN3560에 5중량%의 폴리프로필렌(PP)을 첨가한 수지를 이용한 것 이외는 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(실시예 10)
기재층으로서, 두께 75㎛의 폴리에틸렌테레프탈레이트층 상에 두께 20㎛의 폴리올레핀층(미쓰이화학(주) 제조의 Admer)을 적층한 것 이외는 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(실시예 11)
기재층으로서, 두께 75㎛의 폴리에틸렌테레프탈레이트층 상에 두께 20㎛의 에틸렌-아세트산바이닐 공중합체(EVA)층을 적층한 것 이외는 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(비교예 1)
기재층으로서, 두께 75㎛의 폴리에틸렌테레프탈레이트층 상에 에틸렌-아세트산바이닐 공중합체(EVA)층을 적층하고, 또한 수지층(B)을 형성하지 않은 것 이외는 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여, 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(비교예 2)
수지층(B)의 두께를 100㎛로 변경한 것 이외는 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(비교예 3)
수지층(A)을 에틸렌-아세트산바이닐 공중합체(에버플렉스 EV420, 미쓰이 듀퐁 폴리케미칼사 제조)로 변경하고 두께를 480㎛로 한 것 이외는 비교예 2와 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
(비교예 4 및 5)
수지층(B)의 수지로서, 미쓰이화학(주) 제조의 Notio PN3560을 이하와 같이 하여 조제한 UV 점착제로 변경한 것 이외는 실시예 3과 동일하게 하여 반도체 웨이퍼 표면 보호용 시트를 수득했다. 그리고, 비교예 4에서는 실시예 3과 동일하게 하고, 비교예 5에는 실시예 2와 동일하게 하여, 반도체 웨이퍼 표면 보호용 시트의 평가 및 연삭 후의 웨이퍼의 평가를 행했다.
점착제 폴리머의 중합
아크릴산 에틸 30 중량부, 아크릴산 2-에틸헥실 40 중량부, 아크릴산 메틸 10 중량부, 및 메타크릴산 글라이시딜 20 중량부의 모노머 혼합물을 벤조일퍼옥사이드계 중합 개시제〔니혼유지(주) 제조, 나이퍼-BMT-K40〕0.8 중량부(개시제로서 0.32 중량부)를 이용하여, 톨루엔 65 중량부, 아세트산 에틸 50 중량부 중에서 80℃에서 10시간 반응시켰다. 반응 종료 후, 수득된 용액을 냉각하고, 추가로 자일렌 100 중량부, 아크릴산 10 중량부, 및 테트라데실다이메틸벤질암모늄클로라이드〔니혼유지(주) 제조, 양이온 M2-100〕0.3 중량부를 가하여, 공기를 취입하면서 85℃에서 50시간 반응시켰다. 이에 의해, 아크릴계 점착제 폴리머의 용액(점착제 주제)을 수득했다.
UV 점착제의 조제
수득된 아크릴계 점착제 폴리머의 용액(점착제 주제)에, 아크릴계 점착제 폴리머 고형분 100 중량부에 대하여, 분자내 결합 개열형 광중합 개시제로서 벤질다이메틸케탈〔니혼치바가이기(주), 이르가큐어-651〕을 2 중량부, 분자 내에 중합성 탄소-탄소 2중 결합을 갖는 모노머로서 다이펜타에리트리톨헥사아크릴레이트와 다이펜타에리트리톨모노하이드록시펜타아크릴레이트의 혼합물〔도아고세이화학공업(주) 제조, 아로닉스 M-400〕을 0.3 중량부 첨가하고, 추가로 열 가교제로서 이소시아네이트계 가교제〔미쓰이도아츠화학(주) 제조, 올레스터-P49-75-S〕를 1.35 중량부(열 가교제로서 1 중량부) 첨가하여, UV 점착제를 수득했다.
실시예 1 내지 11의 평가 결과를 표 1에, 비교예 1 내지 5의 평가 결과를 표 2에 각각 나타낸다.
Figure 112012054253242-pct00001
Figure 112012054253242-pct00002
표 1에 나타낸 것과 같이, 실시예 1 내지 11의 반도체 웨이퍼 표면 보호용 시트는, 반도체 웨이퍼의 회로 형성면의 요철의 매설성이 양호하고, 밀착성이 우수하고, 가공성이 우수한 것을 알 수 있다. 또한, 실시예 1 내지 11의 반도체 웨이퍼 표면 보호용 시트는, 회로 형성면, 특히 다공질인 회로 보호층을 갖는 회로 보호층에 대하여도, 구멍에 점착제 성분이 유입하여 접착물 잔류가 생기는 일 없이, 양호한 박리성을 나타낸다는 것을 알 수 있다. 또한, 범프 사이의 거리가 짧고, 회로 형성면에 복잡한 회로가 있더라도, 양호한 박리성을 나타낸다는 것을 알 수 있다.
이에 대하여, 표 2에 나타낸 것과 같이, 수지층(B)을 갖지 않는 비교예 1의 반도체 웨이퍼 표면 보호용 시트는 요철의 매설성이나 연삭 가공성은 우수하지만, 박리성이 불충분하다는 것을 알 수 있다. 또한, 수지층(B)이 지나치게 두꺼운 비교예 2의 반도체 웨이퍼 표면 보호용 시트는 요철에 대한 추종성이 낮고, 요철의 매설성이나 연삭 가공성이 낮다는 것을 알 수 있다. 비교예 3에 나타낸 것과 같이, 수지층(A)을 구성하는 수지의 E(60)/E(25)가 0.1 이상인 반도체 웨이퍼 표면 보호용 시트는, 요철에 대한 추종성이 낮고, 요철의 매설성이나 연삭 가공성이 낮다는 것을 알 수 있다. 또한, 수지층(B)의 인장 탄성율이 0.1MPa 미만인 비교예 4 및 5의 반도체 웨이퍼 표면 보호용 시트는 박리시에 접착물 잔류가 발생하고, 박리성이 낮다는 것을 알 수 있다.
본 발명의 반도체 웨이퍼 표면 보호 시트는 반도체 웨이퍼의 회로 형성면의 요철에 대한 양호한 밀착성과 연삭 후의 양호한 박리성을 갖는다. 또한, 본 발명의 반도체 웨이퍼 표면 보호 시트는, 다공질 구조를 갖는 회로 보호층에 대하여도 양호한 박리성을 가질 수 있다.
10: 반도체 웨이퍼 표면 보호용 시트
12: 기재 필름
14: 수지층(A)
16: 수지층(B)
20: 반도체 웨이퍼
20A: 회로 형성면
22: 회로 보호층
24: 땜납 범프

Claims (15)

  1. 25℃에서의 인장 탄성율 E(25)가 1GPa 이상인 기재층과,
    25℃에서의 인장 탄성율 EA(25) 및 60℃에서의 인장 탄성율 EA(60)가 EA(60)/EA(25)<0.1의 관계를 만족하고, 또한 상기 60℃에서의 인장 탄성율 EA(60)가 0.005 내지 1MPa인 수지층(A)과,
    60℃에서의 인장 탄성율 EB(60)가 1MPa 이상이고 상기 수지층(A)의 60℃에서의 인장 탄성율 EA(60)보다도 높고, 또한 두께가 0.1㎛ 이상 100㎛ 미만인 수지층(B)을 갖고,
    상기 수지층(A)이 상기 기재층과 상기 수지층(B)의 사이에 1층 이상 배치되어 있는, 반도체 웨이퍼 표면 보호용 시트.
  2. 제 1 항에 있어서,
    상기 수지층(B)은 상기 반도체 웨이퍼 표면 보호용 시트의 최표면에 배치되어 있는, 반도체 웨이퍼 표면 보호용 시트.
  3. 제 1 항에 있어서,
    상기 수지층(A)이 올레핀계 공중합체를 포함하는, 반도체 웨이퍼 표면 보호용 시트.
  4. 제 1 항에 있어서,
    수지층(A)의 밀도가 800 내지 890 kg/m3인, 반도체 웨이퍼 표면 보호용 시트.
  5. 제 1 항에 있어서,
    상기 수지층(B)이 폴리에틸렌계 엘라스토머 및 폴리스타이렌계 엘라스토머로 이루어진 군으로부터 선택되는 1종류 이상의 수지를 포함하는, 반도체 웨이퍼 표면 보호용 시트.
  6. 제 1 항에 있어서,
    상기 기재 필름이 폴리올레핀층, 폴리에스터층, 및 폴리올레핀층과 폴리에스터층의 적층체로 이루어진 군으로부터 선택되는 1종류 이상의 층인, 반도체 웨이퍼 표면 보호용 시트.
  7. 제 1 항에 있어서,
    상기 수지층(A)의 두께 tA가 반도체 웨이퍼의 회로 형성면에 설치된 단차보다도 큰, 반도체 웨이퍼 표면 보호용 시트.
  8. 반도체 웨이퍼의 회로 형성면에, 제 1 항에 기재된 반도체 웨이퍼 표면 보호용 시트를 40 내지 80℃의 온도에서 0.3 내지 0.5MPa의 압력으로 부착하는 제 1 공정과,
    상기 반도체 웨이퍼 표면 보호용 시트가 부착된 반도체 웨이퍼의 회로 비형성면을 연삭하는 제 2 공정과,
    연삭 후의 반도체 웨이퍼의 회로 비형성면을 가공하는 제 3 공정과,
    상기 반도체 웨이퍼 표면 보호용 시트를 박리하는 제 4 공정을 포함하는, 반도체 웨이퍼의 보호 방법.
  9. 제 8 항에 있어서,
    상기 반도체 웨이퍼의 회로 형성면에는, 200㎛ 이상의 단차가 설치되어 있는, 반도체 웨이퍼의 보호 방법.
  10. 제 8 항에 있어서,
    상기 반도체 웨이퍼의 회로 형성면에는, 다공질 구조를 갖는 회로 보호층이 추가로 설치되어 있는, 반도체 웨이퍼의 보호 방법.
  11. 제 8 항에 있어서,
    상기 제 3 공정이 메탈 스퍼터링 공정, 도금 처리 공정 및 가열 처리 공정으로 이루어진 군으로부터 선택되는 1종류 이상의 공정을 포함하는, 반도체 웨이퍼의 보호 방법.
  12. 반도체 웨이퍼의 회로 형성면에, 제 1 항에 기재된 반도체 웨이퍼 표면 보호용 시트를 40 내지 80℃의 온도에서 0.3 내지 0.5MPa의 압력으로 부착하는 제 1 공정과,
    상기 반도체 웨이퍼 표면 보호용 시트가 부착된 반도체 웨이퍼의 회로 비형성면을 연삭하는 제 2 공정과,
    연삭 후의 반도체 웨이퍼의 회로 비형성면을 가공하는 제 3 공정과,
    상기 반도체 웨이퍼 표면 보호용 시트를 박리하는 제 4 공정을 포함하는, 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 반도체 웨이퍼의 회로 형성면에는, 200㎛ 이상의 단차가 설치되어 있는, 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 반도체 웨이퍼의 회로 형성면에는, 다공질 구조를 갖는 회로 보호층이 추가로 설치되어 있는, 반도체 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 3 공정이 메탈 스퍼터링 공정, 도금 처리 공정 및 가열 처리 공정으로 이루어진 군으로부터 선택되는 1종류 이상의 공정을 포함하는, 반도체 장치의 제조 방법.
KR1020127017687A 2010-06-02 2011-05-31 반도체 웨이퍼 표면 보호용 시트, 및 그것을 이용한 반도체 웨이퍼의 보호 방법과 반도체 장치의 제조 방법 KR101216783B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010127076 2010-06-02
JPJP-P-2010-127076 2010-06-02
PCT/JP2011/003063 WO2011152045A1 (ja) 2010-06-02 2011-05-31 半導体ウェハ表面保護用シート、およびそれを用いた半導体ウェハの保護方法と半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20120099765A KR20120099765A (ko) 2012-09-11
KR101216783B1 true KR101216783B1 (ko) 2012-12-28

Family

ID=45066436

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127017687A KR101216783B1 (ko) 2010-06-02 2011-05-31 반도체 웨이퍼 표면 보호용 시트, 및 그것을 이용한 반도체 웨이퍼의 보호 방법과 반도체 장치의 제조 방법

Country Status (8)

Country Link
US (1) US8476740B2 (ko)
JP (1) JP4918181B2 (ko)
KR (1) KR101216783B1 (ko)
CN (1) CN102763211B (ko)
MY (1) MY165350A (ko)
SG (1) SG182382A1 (ko)
TW (1) TWI383442B (ko)
WO (1) WO2011152045A1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5951216B2 (ja) * 2011-10-13 2016-07-13 リンテック株式会社 粘着シートおよびその使用方法
KR101354781B1 (ko) * 2012-06-11 2014-01-23 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법
JP5895755B2 (ja) * 2012-07-17 2016-03-30 住友ベークライト株式会社 離型フィルム
JP6203383B2 (ja) * 2013-05-21 2017-09-27 エルジー・ケム・リミテッド 封止フィルム及びそれを用いた有機電子デバイスの封止方法
CN105340102B (zh) 2013-05-21 2017-12-08 Lg化学株式会社 有机电子器件
SG11201509734YA (en) * 2013-05-29 2015-12-30 Mitsui Chemicals Tohcello Inc Semiconductor wafer protective film and method of manufacturing semiconductor device
US10355155B2 (en) 2014-01-06 2019-07-16 Kuraray Co., Ltd. Method of producing glass base material laminate, method of producing optical element, optical element, and concentrating photovoltaic device
JP6213252B2 (ja) * 2014-01-17 2017-10-18 日立化成株式会社 研削された基材の製造方法、並びにこれに用いられるフィルム状粘着剤及び積層体
JP6347657B2 (ja) 2014-04-22 2018-06-27 デクセリアルズ株式会社 保護テープ、及びこれを用いた半導体装置の製造方法
JP6391441B2 (ja) * 2014-11-26 2018-09-19 三井化学東セロ株式会社 半導体ウェハ保護シート
JP6379051B2 (ja) * 2015-01-23 2018-08-22 日東電工株式会社 中空型電子デバイス封止用シート
JP6599134B2 (ja) * 2015-06-04 2019-10-30 デクセリアルズ株式会社 保護テープ、及びこれを用いた半導体装置の製造方法
CN108350108B (zh) * 2015-10-29 2021-04-20 琳得科株式会社 保护膜形成用膜及保护膜形成用复合片
JP2017155068A (ja) * 2016-02-29 2017-09-07 サンアプロ株式会社 エポキシ樹脂硬化促進剤
GB2551732B (en) * 2016-06-28 2020-05-27 Disco Corp Method of processing wafer
WO2018003893A1 (ja) * 2016-06-30 2018-01-04 三井化学東セロ株式会社 半導体ウェハ加工用粘着性フィルム
JP6925714B2 (ja) * 2017-05-11 2021-08-25 株式会社ディスコ ウェーハの加工方法
JP6837717B2 (ja) * 2017-05-11 2021-03-03 株式会社ディスコ ウェーハの加工方法
US11398389B2 (en) * 2017-07-20 2022-07-26 Mitsui Chemicals Tohcello, Inc. Method of producing electronic device
WO2019022208A1 (ja) * 2017-07-28 2019-01-31 リンテック株式会社 プロテクトフィルム積層体及び機能性フィルム
WO2019189070A1 (ja) * 2018-03-29 2019-10-03 リンテック株式会社 粘着性組成物および粘着テープ
WO2019189069A1 (ja) * 2018-03-29 2019-10-03 リンテック株式会社 粘着性組成物および粘着テープ
EP3786246A4 (en) * 2018-04-24 2022-01-19 Mitsui Chemicals Tohcello, Inc. SELF-ADHESIVE FILM AND ELECTRONIC DEVICE PRODUCTION METHOD
JP7191586B2 (ja) * 2018-08-17 2022-12-19 株式会社ディスコ ウエーハの一体化方法
JP7308665B2 (ja) * 2019-06-13 2023-07-14 株式会社ディスコ 被加工物の加工方法
JP7374039B2 (ja) * 2020-03-30 2023-11-06 三井化学東セロ株式会社 電子装置の製造方法
CN115605556B (zh) * 2020-05-22 2024-03-12 三井化学东赛璐株式会社 粘着性层叠膜和电子装置的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006630A (ja) 2002-01-11 2004-01-08 Mitsui Chemicals Inc 半導体ウエハ表面保護用粘着フィルム及び該粘着フィルムを用いる半導体ウエハの裏面加工方法
JP2005053998A (ja) 2003-08-08 2005-03-03 Nitto Denko Corp 再剥離型粘着シート
JP2005347382A (ja) 2004-06-01 2005-12-15 Mitsui Chemicals Inc 半導体ウェハ表面保護用粘着フィルム及び該粘着フィルムを用いる半導体ウェハ保護方法
JP4536660B2 (ja) 2003-07-08 2010-09-01 リンテック株式会社 ダイシング・ダイボンド用粘接着シートおよび半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4780828B2 (ja) * 2000-11-22 2011-09-28 三井化学株式会社 ウエハ加工用粘着テープ及びその製造方法並びに使用方法
JP2003147300A (ja) * 2001-11-12 2003-05-21 Lintec Corp ウエハ裏面研削時の表面保護シートおよび半導体チップの製造方法
TW578222B (en) 2002-01-11 2004-03-01 Mitsui Chemicals Inc Semiconductor wafer surface protective adhesive tape and backside process method of semiconductor wafer using the same
JP2004031565A (ja) 2002-06-25 2004-01-29 Toray Ind Inc 樹脂膜の処理方法
JP2004363139A (ja) 2003-06-02 2004-12-24 Denki Kagaku Kogyo Kk 半導体ウエハ裏面研削用粘着シート
US20050031822A1 (en) * 2003-08-07 2005-02-10 Mitsui Chemicals, Inc. Adhesive sheet
JP2005191296A (ja) 2003-12-25 2005-07-14 Jsr Corp バックグラインドテープ及び半導体ウェハの研磨方法
JP2005243909A (ja) 2004-02-26 2005-09-08 Toshiba Corp 表面保護テープおよび半導体装置の製造方法
TWI255499B (en) * 2004-05-06 2006-05-21 Mitsui Chemicals Inc Adhesive film and manufacturing method of semiconductor device using the same
US20060252234A1 (en) 2004-07-07 2006-11-09 Lintec Corporation Hardenable pressure sensitive adhesive sheet for dicing/die-bonding and method for manufacturing semiconductor device
US7168885B2 (en) * 2004-08-16 2007-01-30 Caterpillar Paving Products Inc Control system and method for a vibratory mechanism
JP2006124432A (ja) 2004-10-26 2006-05-18 Sumitomo Bakelite Co Ltd ベンゾオキサゾール樹脂前駆体、ポリベンゾオキサゾール樹脂、樹脂膜および半導体装置
WO2006088074A1 (ja) * 2005-02-18 2006-08-24 Mitsui Chemicals, Inc. 半導体ウェハ表面保護シート及び該保護シートを用いる半導体ウェハの保護方法
US7927679B2 (en) * 2005-10-11 2011-04-19 Curwood, Inc. Easy-open reclosable films having an interior frangible interface and articles made therefrom
US7847184B2 (en) * 2006-07-28 2010-12-07 E. I. Du Pont De Nemours And Company Low modulus solar cell encapsulant sheets with enhanced stability and adhesion
JP2008047558A (ja) * 2006-08-10 2008-02-28 Nitto Denko Corp 反り抑制ウエハ研削用粘着シート
JP2008208173A (ja) * 2007-02-23 2008-09-11 Nitto Denko Corp 表面保護シート
US8080727B2 (en) * 2008-11-24 2011-12-20 E. I. Du Pont De Nemours And Company Solar cell modules comprising an encapsulant sheet of a blend of ethylene copolymers
CN102986007B (zh) * 2010-09-30 2015-06-10 三井化学东赛璐株式会社 扩张性膜、切割膜以及半导体装置的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006630A (ja) 2002-01-11 2004-01-08 Mitsui Chemicals Inc 半導体ウエハ表面保護用粘着フィルム及び該粘着フィルムを用いる半導体ウエハの裏面加工方法
JP4536660B2 (ja) 2003-07-08 2010-09-01 リンテック株式会社 ダイシング・ダイボンド用粘接着シートおよび半導体装置の製造方法
JP2005053998A (ja) 2003-08-08 2005-03-03 Nitto Denko Corp 再剥離型粘着シート
JP2005347382A (ja) 2004-06-01 2005-12-15 Mitsui Chemicals Inc 半導体ウェハ表面保護用粘着フィルム及び該粘着フィルムを用いる半導体ウェハ保護方法

Also Published As

Publication number Publication date
MY165350A (en) 2018-03-21
US20120273975A1 (en) 2012-11-01
TW201207925A (en) 2012-02-16
TWI383442B (zh) 2013-01-21
KR20120099765A (ko) 2012-09-11
CN102763211B (zh) 2014-11-05
SG182382A1 (en) 2012-08-30
JPWO2011152045A1 (ja) 2013-07-25
WO2011152045A1 (ja) 2011-12-08
JP4918181B2 (ja) 2012-04-18
CN102763211A (zh) 2012-10-31
US8476740B2 (en) 2013-07-02

Similar Documents

Publication Publication Date Title
KR101216783B1 (ko) 반도체 웨이퍼 표면 보호용 시트, 및 그것을 이용한 반도체 웨이퍼의 보호 방법과 반도체 장치의 제조 방법
TWI509042B (zh) 擴張性膜、切晶膜以及半導體裝置的製造方法
JP4780828B2 (ja) ウエハ加工用粘着テープ及びその製造方法並びに使用方法
JP6159163B2 (ja) 粘着シート
TWI624525B (zh) 積層膜的製造方法
TW201316393A (zh) 半導體裝置的製造方法及該方法中所使用之半導體晶圓表面保護用膜、半導體晶圓壓制裝置及半導體晶圓安裝裝置
JP2012036374A (ja) ウエハ加工用粘着テープ及びその製造方法並びに使用方法
KR20100049692A (ko) 다이싱ㆍ다이 본드 필름
EP3125276A1 (en) Base film for dicing sheet, dicing sheet including said base film, and process for producing said base film
KR101908390B1 (ko) 반도체 가공시트용 기재필름, 반도체 가공시트 및 반도체 장치의 제조방법
US20160297179A1 (en) Base film for dicing sheet, dicing sheet comprising base film, and method of manufacturing base film
US9546302B2 (en) Base film for dicing sheet and dicing sheet
TWI540196B (zh) Adhesive sheet
EP3073515A1 (en) Dicing-sheet base film and base-film manufacturing method
JP6106526B2 (ja) 半導体ウエハ加工用粘着シート
JP2013185148A (ja) 粘着シート
CN115148667A (zh) 工件加工用片

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151211

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161209

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171208

Year of fee payment: 6