KR20070094511A - 반도체 장치 및 그 제조 방법 - Google Patents

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고우지로 가메야마
기꾸오 오까다
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산요덴키가부시키가이샤
산요 세미컨덕터 컴퍼니 리미티드
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Abstract

종형 MOS 트랜지스터나 IGBT 등, 반도체 기판의 세로 방향으로 대전류를 흘리는 반도체 장치에서는, 온(ON) 저항을 작게 하기 위해서, 박막화를 행할 필요기가 있었다. 이 경우, 열 처리를 수반하여도 반도체 기판이 휘어지지 않는 범위까지만 박막화할 수 있어, 온 저항의 감소에 한계가 있었다. 본 발명에서는, 반도체 기판(1)의 이면측에 트렌치 구멍 등의 개구부(11)가 형성된다. 그리고, 이 개구부(11)의 저부와 전기적으로 접속되도록 드레인 전극(12)이 형성된다. 이 경우, 전류 경로는, 개구부(11)의 깊이에 따라 짧아지므로, 용이하게 저 온(ON) 저항이 실현된다.
에피택셜층, 채널층, 트렌치층, 절연층, 게이트 전극, 소스층, 바디층, 소스 전극, 드레인 전극, 개구부

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명에 따른 반도체 장치의 평면도 및 단면도를 도시하는 도면.
도 2는 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 3은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 4는 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 5은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 6은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 7은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 8은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 9는 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 10은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 11은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 12는 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 13은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 14는 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 15는 본 발명에 따른 반도체 장치의 단면도를 도시하는 도면.
도 16은 본 발명에 따른 반도체 장치의 단면도를 도시하는 도면.
도 17은 본 발명에 따른 반도체 장치의 단면도를 도시하는 도면.
도 18은 본 발명에 따른 반도체 장치의 단면도를 도시하는 도면.
도 19는 본 발명에 따른 반도체 장치의 단면도를 도시하는 도면.
도 20은 본 발명에 따른 반도체 장치의 단면도를 도시하는 도면.
도 21은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 22는 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 23은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 24는 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 25는 본 발명에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 26은 본 발명에 따른 반도체 장치의 단면도 및 제조 공정의 일부를 도시하는 도면.
도 27은 종래 기술에 따른 반도체 장치의 단면도를 도시하는 도면.
도 28은 종래 기술에 따른 반도체 장치의 단면도를 도시하는 도면.
도 29는 종래 기술에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 30은 종래 기술에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 31은 종래 기술에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
도 32은 종래 기술에 따른 반도체 장치의 제조 공정의 일부를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2: 에피택셜층
3: 채널층 4: 트렌치 홈
5: 절연막 6: 게이트 전극
7: 소스층 8: 바디층
9: 소스 전극 10: 소자 분리막
11: 개구부 12: 드레인 전극
13: 레지스트막 14: 게이트 단자
15: 드레인 단자 101: 반도체 기판
102: 드리프트 영역 103: 베이스 영역
104: 이미터 영역 105: 게이트 산화막
106: 게이트 전극 107: 절연막
108: 이미터 전극 109: 개구부
110: 컬렉터 영역 111: 컬렉터 전극
201: 반도체 기판 202: 에피택셜층
203: 채널층 204: 트렌치 홈
205: 절연막 206: 게이트 전극
207: 소스층 208: 바디층
209: 소스 전극 210: 소자 분리막
212B: 드레인 전극 301: 반도체 기판
302: 드리프트 영역 303: 베이스 영역
304: 이미터 영역 305: 게이트 산화막
306: 게이트 전극 307: 절연막
308: 이미터 전극 310: 컬렉터 영역
311: 컬렉터 전극
[특허 문헌 1] 일본 특개2004-140101호 공보
[특허 문헌 2] 일본 특개2005-129652호 공보
[특허 문헌 3] 일본 특개2001-119023호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 반도체 기판의 세로 방향으로 대전류를 흘리는 반도체 장치 및 그 제조 방법에 관한 것이다.
종형 MOSFET는, 동일 표면 위에 소스 전극, 드레인 전극이 배열되는 횡형 MOSFET에 비하여, 전류의 취출 면적을 넓게 취할 수 있기 때문에, 대전류 소자로서 최적이다.
도 27은, 종래 기술에 따른 종형 MOS 트랜지스터의 일례의 단면도이다.
N+형의 반도체 기판(201) 위에 N-형의 에피택셜층(202)이 형성되고, 에피택셜층(202)의 표층에, P형의 채널층(203)이 형성되어 있다. 또한, 채널층(203)의 표층으로부터 에피택셜층(202)의 소정 깊이 위치까지 도달하는 트렌치 홈(204)이 형성되어 있고, 트렌치 홈(204) 내에 절연층(205)을 개재하여 폴리실리콘막으로 이루어지는 게이트 전극(206)이 형성되어 있다. 또한, 에피택셜층(202)의 표층에서, 또한 트렌치 홈(204)의 양측 벽부에서, 절연층(205)에 인접하는 N+형의 소스층(207)이 형성되어 있다. 또한, 인접하는 소스층(207) 사이에 걸치도록 P+형의 바디층(208)이 형성되어 있다. 그리고, 소스층(207)을 피복하도록, 반도체 기판(201)(에피택셜층(202)) 위에, 예를 들면 알루미늄 합금으로 이루어지는 소스 전극(209)이 구성되어 있다. 그리고, 게이트 전극(206) 위에, 소스 전극(207)과의 절연 분리를 하는 소자 분리막(210)이 형성되어 있다.
한편, 반도체 기판(201)의 이면측에, 진공 증착법에 의해 드레인 전극(212B)이 형성되어 이루어지는 반도체 장치가 구성되어 있다.
이러한 구성에서, 게이트 전극(206)에 소정의 전압이 인가되면, 게이트 전극(206)을 따라, 채널층(203)의 부분에 채널이 형성되고, 소스 전극(207)에 대하여 드레인 전극(212B)에 전압을 걸면, 전류가 드레인 전극(212B)으로부터 반도체 기판(201) 및 에피택셜층(202)을 통과하여, 채널층(203)을 거쳐 소스층(207), 소스 전극(209)에 흐른다.
또한, 절연 게이트 바이폴라 트랜지스터는, IGBT라고도 불리며, 기본 셀이 바이폴라 트랜지스터와 MOSFET가 복합화된 것으로, 전자의 저 온(ON) 전압 특성과 후자의 전압 구동 특성을 겸비한 반도체 장치이다.
도 28은, 종래 기술에 따른 NPT형의 IGBT의 일례를 도시한다.
N-형의 반도체 기판(301)의 표면측에는, MOS 구조가 형성되어 있다. 즉 N-형의 드리프트 영역(302)의 주표면에, P형의 베이스 영역(303)이 선택적으로 형성되어 있다. 또한, 베이스 영역(303)의 주표면에는, N+형의 이미터 영역(304)이 선택적으로 형성되어 있다. 그리고, 적어도 이미터 영역(304)과 드리프트 영역(302) 사이에 끼워진 개소에서의 베이스 영역(303)의 표면 위를 덮도록, 게이트 산화막(305)을 개재하여 게이트 전극(306)이 형성되어 있다. 또한, 게이트 전극(306)은 절연막(307)으로 둘러싸여 있으며, 절연막(307)을 덮고, 또한 이미터 영역(304)에 접속하도록 이미터 전극(308)이 형성되어 있다.
한편, 반도체 기판(301)의 이면측에는, 컬렉터 전극(311)이 형성되어 있고, 컬렉터 전극(311)에 접속되도록, P+형의 컬렉터 영역(310)이 형성되어 있다.
이상의 구성에서, 예를 들면, 600V 내압의 NPT형의 IGBT에서는, 드리프트 영역(302)이 90㎛, 컬렉터 영역(310)이 1㎛ 정도로 형성된다.
이러한 구성에서, 컬렉터 전극(310)에 정전압이 인가된 상태에서, 게이트 전극(306)에 정전압이 인가되면, 게이트 전극(306) 아래에 대응하는 베이스 영역(303)에 채널이 형성된다. 이 때문에, 전자가, 이 채널을 경유하여, 드리프트 영역(302)에 공급된다. 그리고, 이 전자가, 드리프트 영역(302)을 거쳐 컬렉터 영역(310)에 도달하면, 컬렉터 영역(310)으로부터 드리프트 영역(302)에 정공이 공급되므로, 저 온(ON) 저항이 실현된다.
한편, 전압 인가가 오프되면, NPT형 IGBT에서는, 드리프트 영역(302) 내에 주입되는 정공량이 적으므로, 소수 캐리어의 축적 효과가 작아, 드리프트 영역(302)에 축적된 정공은, 컬렉터 전극(310)을 통해서 신속하게 배출된다. 이 때문에, 이 반도체 장치는, 턴 오프 시간이 짧아, 고속 스위칭 소자 등에 이용되고 있다.
관련된 기술 문헌으로서는, 예를 들면 상기의 특허 문헌을 들 수 있다.
지금까지, 이들 반도체 장치에서는, 셀 밀도를 높여 온 저항을 낮추었지만, 셀 밀도의 미세화는 한계에 도달하고 있다.
이 때문에, 반도체 기판에는 박막화가 요구되어 왔다. 즉, 이들 반도체 장치에서의 전류 경로에서, 가장 저항 성분이 큰 것은 반도체 기판이며, 이 성분을 낮추는 수단으로서, 반도체 기판의 박막화가 선택되어 왔다.
그런데, 반도체 기판의 박막화에는, 기술적인 과제도 있어 곤란이 수반된다. 이하, NPT형 IGBT를 예로 들어 설명하지만, 이러한 과제는, 종형 MOS 트랜지스터에도 마찬가지로 적용된다.
NPT형 IBGT에서는, 온 저항의 최적화 외에, 내압도 고려되어, 드리프트 영역(302)의 막 두께가 설계된다. 예를 들면, 드리프트 영역(302)의 막 두께는, 600V 내압에 대해서는, 약 90㎛로 설계되고, 1200V 내압에 대해서는, 약 130㎛로 설계된다. 그리고, 드리프트 영역(302)은, 반도체 기판(301)의 이면측이 연마되어 막 두께가 조정되었다.
이하, 도 29 내지 도 32를 참조하여, 종래 기술에 따른 NPT형 IBGT의 제조 공정을 설명하여, 이 문제점을 구체적으로 설명한다.
우선, 도 29에 도시하는 바와 같이, N-형의 반도체 기판(301)을 준비하고, 그 표면측의 표면을 열 산화하여 산화막(305a)을 형성한다. 그리고, 산화막(305a) 위에, 폴리실리콘 등, 게이트 전극재(306a)를 퇴적한다.
다음으로, 도 30에 도시하는 바와 같이, 산화막(305a) 및 게이트 전극재(306a)에 대하여, 포토리소그래피 기술, 및 에칭 기술을 행하여, 게이트 산화막(305) 및 게이트 전극(306)을 형성한다. 그 후, 게이트 전극(306)을 마스크로 하여, 붕소 등, P형 불순물을 이온 주입하여, P형의 베이스 영역(303)을 형성한다. 또한, 베이스 영역(303) 위의 소정의 위치에 선택적으로 개구부를 갖는 포토레지스트 패턴을 형성한 후에, 인 등, N형 불순물을 고농도로 이온 주입하여, N+형의 이미터 영역(304)을 형성한다.
다음으로, 도 31에 도시하는 바와 같이, 반도체 기판(301)의 표면측을 덮도록 절연막을 형성한 후, 포토리소그래피 기술 및 에칭 기술을 행하여, 이미터 영역(304) 위에 대응하는 부분에 개구부를 가진 절연막(307)을 형성한다. 또한, 절연막(307)을 덮도록 Al 등을 매립하여, 이미터 영역(304)에 접속된 이미터 전극(308)을 형성한다.
다음으로, 도 32에 도시하는 바와 같이, 반도체 기판(301)을 이면측으로부터 연마하여, 예를 들면, 600V 내압에 대응하도록, 약 90㎛의 드리프트 영역(302)을 형성한다.
다음으로, 전술한 도 28과 같이, 막 두께가 얇아져, 강도가 약해진 상태에서, 반도체 기판(101)의 이면측으로부터 붕소 등, P형 불순물을 이온 주입하고, 또한 열 처리를 실시함으로써 P+형의 컬렉터 영역(310)을 형성한다. 그 후, 반도체 기판(301)의 이면측에, Al 등을 증착하여, 컬렉터 영역(310)에 접속된 컬렉터 전극(311)을 형성한다.
이 때, 반도체 기판(301)은, 박막화되어 있으므로 기계적 강도가 약해져 있어, 반도체 기판의 이면을 가공할 때에 열 처리가 수반되면, 반도체 기판(301)이 용이하게 휘어지게 된다.
이 점, 종래 기술에서는, 상기 문제를 해결하기 위해, 반도체 기판(301)의 표면측에 지지 기판 등을 부착시켜 강도를 유지하면서, 이면측의 연마를 행하고, 또한, 지지 기판을 부착시킨 채로, 반도체 기판의 이면을 가공하였다.
그러나, 상기의 방법을 채택하면, 지지 기판 자체도 필요로 함과 함께, 지지 기판의 접착 및, 박리 프로세스 등이 필요하게 되어, 코스트의 상승으로 이어졌다. 또한, 완성 후에도, 반도체 기판(1)의 강도가 약하므로, 컬렉터 전극과 반도체 기판과의 열 팽창 계수의 차에 기초하여, 반도체 기판이 용이하게 휘어지게 된다.
이상을 감안하여, 본 발명에 따른 반도체 장치는, 반도체 기판의 세로 방향으로 전류를 흘리는 반도체 장치로서, 상기 반도체 기판의 표면측에 형성된 MOS 구조와, 상기 반도체 기판의 이면측에 형성된 개구부와, 상기 개구부의 저부와 전기적으로 접속된 이면 전극을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 제1 도전형의 반도체 기판의 표면측에 MOS 구조를 형성하는 공정과, 상기 반도체 기판의 이면측에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 하여 에칭하여 개구부를 형성하는 공정과, 상기 개구부의 저부와 전기적으로 접속되도록 이면 전극을 형성하는 공정을 갖는 것을 특징으로 한다.
<실시예>
이하, 본 발명에 따른 반도체 장치 및 그 제조 방법에 대해서, 도면을 참조하면서 상세히 설명한다.
처음에, 도 1 내지 도 15를 참조하여, 본 발명을 종형 MOS 트랜지스터에 적용한 경우에 대해 구체적으로 설명한다.
도 1은, 본 발명에 따른 종형 MOS 트랜지스터를 도시하고, 도 1의 (a)는 평면도, 도 1의 (b)는 그 X-X선을 따라 취한 단면도이다.
N형의 반도체 기판(1) 위에 N-형의 에피택셜층(2)이 형성되고, 그 주표면에 P형의 채널층(3)이 형성되어 있다.
또한, 트렌치 홈(4)이 채널층(3)의 표층으로부터 에피택셜층(2)에 도달하도록 형성되어 있다. 그리고, 트렌치 홈(4) 내에 절연층(5)으로 둘러싸인 폴리실리콘막으로 이루어지는 도전층이 매설되어, 게이트 전극(6)이 구성된다.
또한, 에피택셜층(2)의 표층에는, 트렌치 홈(4)에 인접하도록 N+형의 소스층(7)이 형성되고, 인접하는 소스층(7) 사이에 걸치도록 P+형의 바디층(8)이 형성되어 있다. 그리고, 각 소스층(7)과 전기적으로 접속되도록, 예를 들면 Al로 이루 어지는 소스 전극(9)이 구성되어 있다.
한편, 반도체 기판의 이면에는, 개구부(11)가 형성되고, 개구부(11)에는, 예를 들면 Al 등으로 이루어지는 드레인 전극(12)이 형성된다.
본 실시예에서는, 반도체 기판에서의 전류 경로의 일부가, 개구부(11)에서의 드레인 전극(12)으로 치환되어 있다. 이 때문에, 본 발명에서는, 반도체 기판(1)을 박막화하지 않고, 실질적으로 동등한 저저항화가 실현된다.
계속해서, 본 발명에 따른 종형 MOS 트랜지스터의 제조 방법에 대해서 설명한다.
우선, 도 2에 도시하는 바와 같이, 예를 들면 200㎛의 반도체 기판(1)의 표면에, N-형의 에피택셜층(2)을, 예를 들면 10㎛ 성장시킨다.
다음으로, 도 3에 도시하는 바와 같이, 에피택셜층(2)에, B(붕소), BF2(2불화 붕소) 등을 이온 주입하여 열 처리를 행하여, 에피택셜층(2)의 주표면에 P형의 채널층(3)을 예를 들면, 1.5㎛의 두께로 형성한다. 또한, 이 열 처리에 의해, 산화막(13)이 채널층(3)의 표면에 형성된다.
다음으로, 도 4에 도시하는 바와 같이, 산화막(13) 위에 CVD에 의해 질화막이나 산화막 등의 복합막(13A)을 포토리소그래피 기술에 의해 패터닝한다. 그리고, 복합막(13A)을 마스크로 하여 에칭을 행하여, 예를 들면 개구경 0.4㎛의 트렌치(4)를 에피택셜층(2)에 도달하도록 형성한다.
다음으로, 도 5에 도시하는 바와 같이, 복합막(13A)을 에칭에 의해 제거한 후, 열 처리 등을 행하여, 트렌치(4)의 개구부 코너 및 저부 코너를 둥글게 한다.
다음으로, 도 6에 도시하는 바와 같이, 열 산화에 의해 트렌치(4)에 산화막(5)을 형성하고, 또한 CVD에 의해 폴리실리콘층(14)을 퇴적한다.
다음으로, 도 7에 도시하는 바와 같이, 폴리실리콘층(14)을 에치백하여 게이트 전극(6)을 형성한다. 이 때, 바람직하게는, 상기 게이트 전극(6)의 상단이 채널층(3)의 표면보다도, 수㎛ 내려간 위치로 될 때까지 행한다.
다음으로, 도 8에 도시하는 바와 같이, 게이트 전극(6) 위 및 산화막(5) 위에 CVD에 의해 산화막을 퇴적하고, 채널층(3)의 표면이 노출될 때까지 에치백한다. 이에 의해, 게이트 전극(6)의 상면측이, 산화막(5)과 일체적으로 덮여진 상태로 된다.
다음으로, 도 9에 도시하는 바와 같이, 레지스트막(15)을 형성한 후, 채널층(3)에 B(붕소), BF2(2불화 붕소) 등의 이온을 주입하고, 산소 분위기 혹은 질소 분위기에서의 열 처리를 행함으로써, P+형의 바디층(8)을 형성한다.
다음으로, 도 10에 도시하는 바와 같이, 레지스트막(16)을 형성한 후, 채널층(3)의 상층부에 대하여, As(비소) 등의 이온을 주입하고 열 처리를 행하여, N+형의 소스층(7)을 형성한다.
다음으로, 도 11에 도시하는 바와 같이, BPSG 등의 절연막을 기판 전체면에 피착하고, 소스층(7) 및 바디층(8)을 노출하도록 절연막을 패터닝하여, 소자 분리막(10)을 형성한다.
다음으로, 도 12에 도시하는 바와 같이, 스퍼터링 또는 증착법에 의해, 알루미늄 등의 금속 재료를 반도체 기판(1)의 표면에 피착하고, 포토에칭, 얼로이함으로써, 소스 전극(9)을 형성한다.
다음으로, 도 13에 도시하는 바와 같이, 반도체 기판(1)의 이면에 레지스트막(17)을 형성한 후, 레지스트막(17)을 마스크로 하여 반도체 기판(1)을 에칭하고, 예를 들면 25㎛∼30㎛의 개구경을 갖는 구멍 혹은 홈으로 이루어지는 개구부(11)를 형성한다. 또한, 바람직하게는, 개구부(11)는, 소스층(7)의 하부에 대응하는 위치에 형성되면 된다.
다음으로, 도 14에 도시하는 바와 같이, 반도체 기판의 이면에 배리어층(도시 생략) 및 시드층(도시 생략)을 형성한 후, 예를 들면 Cu층으로 이루어지는 드레인 전극(12)을 형성한다. 또한, 도 15에 도시하는 바와 같이, 드레인 전극(12A)은, 개구부(11)를 매립하지 않고, 개구부(11)를 따라 얇게 형성되어도 된다.
이상, 본 발명에서는, 온 저항은, 개구부(11)를 형성함으로써 저감되어 있으므로, 열 처리를 수반하는 공정을 거쳐도 반도체 기판(1)의 휘어짐이 억제된다.
계속해서, 도 16 내지 도 25를 참조하여, 본 발명을 NPT형의 IGBT에 적용한 경우에 대해서 구체적으로 설명한다.
도 16은, 본 발명에 따른 종형 MOS 트랜지스터의 단면도를 도시한다.
N-형의 반도체 기판(101)의 표면측에는, MOS 구조가 형성되어 있다. 즉, N-형의 드리프트 영역(102)의 주표면에는, P형의 베이스 영역(103)이 선택적으로 형성되어 있다. 또한, 베이스 영역(103)의 주표면에는, N+형의 이미터 영역(104)이 선택적으로 형성되어 있다. 또한, 표면측의 구조에만 주목하면, 이미터 영역(104)은, MOS 트랜지스터에서의 소스·드레인과 동등한 기능을 담당한다. 그리고, 적어도 이미터 영역(104)과 드리프트 영역(102) 사이에 끼워진 개소에 대응하는 베이스 영역(103)의 표면을 모두 덮도록, 게이트 산화막(105)을 개재하여 게이트 전극(106)이 형성되어 있다. 또한, 게이트 전극(106)은, 예를 들면, 폴리실리콘, 폴리사이드 등이 전극 재료로서 이용되고 있다. 또한, 게이트 전극(106)은, 절연막(107)으로 둘러싸여 있다. 여기서, 절연막(107)은, 게이트 전극(106)을 덮고, 또한 이미터 영역(104) 위에 개구부를 구비하고 있으면, 다른 어떠한 형상이어도 적용 가능하다. 그리고, 절연막(107)을 덮고, 또한 이미터 영역(104)에 접속하도록 이미터 전극(108)이 형성되어 있다. 또한, 이미터 전극(108)은, 예를 들면, Al, Cu 등으로 형성된다.
한편, 반도체 기판(101)의 이면측에는, 개구부(109)가 형성되어 있다. 여기서, 후술하는 바와 같이, 개구부(109)의 깊이는, 실질적인 드리프트 영역(102)의 깊이를 결정하는 것이다. 구체적으로는, NPT형의 IGBT에서, 저내압형으로 하는 경우에는, 드리프트 영역(102)의 실질적인 깊이를 얕게 할 필요가 있으므로, 개구부(109)를 깊게 할 필요가 있다. 예를 들면, 반도체 기판(101)의 막 두께가 150㎛로 하면, 600V 내압의 NPT형 IGBT에서는, 개구부(109)는, 60㎛ 정도의 깊이로 되도록 형성된다.
또한, 개구부(109)의 저부에는, P+형의 컬렉터 영역(110)이 형성되어 있다. 여기서, 컬렉터 영역(110)은, 반도체 장치가 온 상태일 때에는, 드리프트 영 역(102)에 정공을 공급하는 것이므로, 원하는 온 저항에 따라 불순물 농도가 설정된다. 구체적으로는, 컬렉터 영역(110)의 농도가 크게 설정되면, 많은 정공이, 드리프트 영역(102) 내에 공급되게 되므로, 온 저항이 작아진다. 단, 컬렉터 영역(110)의 농도가 과잉으로 크게 설정되면, 오프되었을 때에, 컬렉터 영역(110)에 축적된 전자가, 컬렉터 전극(110)으로부터 신속하게 배출될 때까지의 시간이 증가하게 된다. 즉, 이 경우에는, 턴 오프 시간이 증대하게 되므로, 스위칭 등에 부적합한 특성으로 된다.
그런데, 본 발명에 따른 반도체 장치에서는, 컬렉터 영역(110)은, 개구부(109)의 저부에만 형성되어 있다. 이 때문에, IGBT에 FWD를 내장할 수 있어, 모터 드라이버 등의 인버터에서, 공수(工數), 부품 점수가 삭감된다. 구체적으로 설명하면, 게이트 전극(106)이 온으로부터 오프로 이행할 때, 즉, 이미터 전극(108)과 컬렉터 전극(111) 사이에 컬렉터 전압이 인가된 상태에서, 이미터 전극(108)과 게이트 전극(106) 사이에 0V 또는 임계값을 하회하는 게이트 전압만 인가하도록 할 때, 채널 영역이 p형으로 되돌아가서, 이미터 전극(108)으로부터 드리프트층(102)에 전자가 주입되지 않게 된다. 이 때문에, 컬렉터층(110)으로부터 드리프트층(102)으로 정공이 주입되지 않아 드리프트 영역이 고저항으로 되므로, 컬렉터 전류가 흐르지 않게 된다. 그리고, 이러한 상태에서, 이미터 전극(108)과 컬렉터 전극(111) 사이에, 예를 들면 외부에 접속된 모터 부하에 의해 전압이 인가되면, 이미터 전극(108), 베이스 영역(103), 드리프트층(102), 개구부(109)의 주변, 및 컬렉터 전극(111)을 경유하여 순방향 전류가 흐른다. 즉, 이미터 전극(108)으로부터 컬렉터 전극(111)으로 흐르는 전류 경로에서, 컬렉터 영역(110)을 통하지 않는 전류 경로가 구비되어 있고, 이 전류 경로가 FWD로서 기능한다.
그리고, 개구부(109)에는, 컬렉터 영역(110)과 전기적으로 접속되도록, 컬렉터 전극(111)이 매립되어 있다. 컬렉터 전극(111)의 전극 재료로서, 예를 들면, Cu, Al, 폴리실리콘 등이 이용된다. 또한, 도 17에 도시하는 바와 같이, 컬렉터 전극(111)은, 절연막(113)을 개재하여 형성되어도 된다.
그런데, 개구부(109)는, 깊이 방향으로 단면적이 변화되지 않고, 깊이 방향으로 수직으로 되도록 형성되어 있었지만, 본 발명은 이에 한정되지 않는다. 예를 들면, 도 18에 도시하는 바와 같이, 개구부(109)가, 반도체 기판(101)의 이면측으로부터 컬렉터 영역(110)과의 접촉면을 향하여, 그 단면적이 작아지도록 형성되어도 된다. 이 경우, 컬렉터 영역(110)을 형성할 때에, 이온 주입에서 이온이 개구부의 측벽에 충돌하기 어렵게 된다.
또한, 도 19에 도시하는 바와 같이, 바람직하게는, 각 베이스 영역(103) 사이에 대응하도록, 컬렉터 영역(110)이 형성되면 전류 효율이 양호해진다. 즉, 온 시에, 반도체 기판(101)의 표면측에서, 전자는, 게이트 전극(106) 아래에 대응하는 개소의 베이스 영역(102)에 형성되는 채널을 통하여, 각 베이스 영역(103) 사이에 공급된다. 이 때문에, 전자는, 표면과 이면을 최단 거리로 흐르게 된다.
또한, 도 20의 (a)와 그 평면도인 도 20의 (b)에 도시하는 바와 같이, 1개의 소자에 개구부(109) 및 컬렉터 영역(110)이 1조만 형성되어도 된다. 이러한 형상이어도, 컬렉터 전극(111)을 둘러싸는 부분에 대응하는 반도체 기판(101)이 기계적 강도의 향상에 기여한다.
계속해서, 본 발명에 따른 NPT형 IGBT의 동작에 대해서 설명한다.
컬렉터 전극(111)에 정전압이 인가된 상태에서 게이트 전극(106)에 정전압이 인가되면, 게이트 전극(106) 아래에 대응하는 개소의 베이스 영역(102)에서, 채널이 형성된다. 여기서, 컬렉터 영역(110)은, 드리프트 영역(102)의 하단보다도, 이 채널에 가까운 위치에 형성되어 있다. 이 때문에, 이 채널로부터 드리프트 영역(102)에 전자가 공급되면, 이 전자는, 컬렉터 전극의 형상에 의하지 않고, 컬렉터 영역(110)에 집중하여 흐르기 쉽게 된다. 그러면, 컬렉터 영역(110)에 공급되는 전자 밀도가 증가하고, 이에 따라, 컬렉터 영역(110)으로부터, 드리프트 영역(102)에 공급되는 정공 밀도가 증가하여, 온 저항이 감소한다. 한편, 오프하면, 컬렉터 영역(110)에 축적된 전자는, 컬렉터 전극(111)에 도달하기 쉬워, 오프하고 나서 바로 컬렉터 전극(111)으로부터 배출된다.
이상, 본 발명에 따른 NPT형 IGBT는, 반도체 기판이 박막화되고 있지 않아도, 저 온(ON) 저항에서 턴 오프 시간이 짧아, 스위칭 소자 등에 바람직하다.
계속해서, 본 발명에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
우선, 도 21에 도시하는 바와 같이, N-형의 반도체 기판(101)을 준비한다. 그리고, 반도체 기판(101)의 표면측의 표면을 열 산화하여, 산화막(105a)을 형성한다. 또한, 산화막(105a) 위에, 게이트 전극재(106a)를 퇴적한다. 또한, 게이트 전극재(106a)는, 예를 들면, 폴리실리콘, 폴리사이드 등이 이용된다.
다음으로, 도 22에 도시하는 바와 같이, 산화막(105a) 및 게이트 전극 재(106a)에 대하여, 포토리소그래피 기술, 및 에칭 기술을 행하여, 게이트 산화막(105) 및 게이트 전극(106)을 형성한다. 그리고, 게이트 전극(106)을 마스크로 하여, 붕소 등, P형 불순물을 이온 주입하여, P형의 베이스 영역(103)을 형성한다. 또한, 베이스 영역(103) 위의 소정의 위치에 개구부를 갖는 포토레지스트막(114a)을 형성한 후에, 인 등, N형 불순물을 고농도로 이온 주입하여, 열 처리를 실시함으로써 N+형의 이미터 영역(104)을 형성한다. 또한, 열 처리를 실시함으로써, 인접하는 이미터 영역(104)끼리가 연결되게 되는 경우에는, 각 이미터 영역(104)을 분리하기 위해서, 분리하는 개소에 고농도의 P형 불순물을 이온 주입한다. 여기서, 반도체 기판(101)에서, 베이스 영역(103) 또는 상기 이미터 영역(104) 이외에 대응하는 영역에 대해서, 드리프트 영역(102)으로 정의한다.
다음으로, 도 23에 도시하는 바와 같이, 반도체 기판(101)의 표면측을 모두 덮도록 절연막을 형성하고, 그 후, 포토리소그래피 기술 및 에칭 기술을 행하여, 이미터 영역(104) 위에 대응하는 부분이 개구한 절연막(107)을 형성한다. 또한, 이미터 영역(104)에 접속되도록 Al 등의 이미터 전극 재료를 매립하여, 이미터 전극(108)을 형성한다.
다음으로, 도 24에 도시하는 바와 같이, 반도체 기판(101)의 이면측에 포토레지스트 패턴을 형성한 후, 이 포토레지스트 패턴을 마스크로 하여 에칭을 행하여, 개구부(109)를 형성한다. 여기서, 개구부(109)의 깊이는, 드리프트 영역(102)의 실질적인 두께를 결정한다. 즉, 후의 공정에서, 개구부(109)의 바닥에는, 컬렉터 영역(110)이 형성되므로, 온되었을 때에 형성되는 채널과 컬렉터 영역(110)과의 거리는, 개구부(109)의 깊이에 의해 결정된다. 예를 들면, 반도체 기판(1)의 막 두께가 약 150㎛로 하면, 600V 내압의 IGBT에서는, 실질적인 드리프트 영역의 두께가 90㎛로 되도록, 반도체 기판(1)의 이면을 약 60㎛ 에칭하여 개구부(109)를 형성한다.
여기서, 개구부(109)의 형상은, 원하는 기능에 따라 다양한 형상이 적용되며, 그에 따라, 다른 에칭 방법이 선택된다. 예를 들면, 개구부(109)가 깊이 방향으로 수직으로 되도록 하기 위해서는, 이방성 에칭이 선택되면 되고, 또한, 보쉬(Bosch) 프로세스가 선택되어도 된다. 여기서, 보쉬 프로세스란, 주로 SF6 가스를 이용한 플라즈마 에칭 공정과, 주로 C4F8 가스를 이용한 플라즈마 디포지션 공정을 교대로 반복함으로써, 기판을 수직으로 깊게 에칭할 수 있는 방법이다. 또한, 보쉬 프로세스에서는, 개구부(109)의 내벽면에 파상의 거친 형상이 발생하고, 이 형상이 후의 공정에서 문제를 유발하는 경우가 있다. 예를 들면, 개구부(109)의 바닥에 이온 주입하여 컬렉터 영역(110)을 형성하는 공정에서, 파상의 거친 형상이 이온 주입의 장해물로 되는 경우가 있다. 또한, 개구부(109)를 미세하게 형성하면, 파상의 거친 형상이 개구부(109) 내에 전극 재료를 매립할 때에 장해물로 되어, 개구부(109) 내에 전극 재료를 완전히 매립하는 것이 어렵게 된다. 따라서, 예를 들면, 보쉬 프로세스 후에 다시 드라이 에칭을 행하여, 개구부(109)의 내벽을 평탄화하면 된다. 또한, 각 개구부(109) 사이의 간격에 여유가 있는 경우에는 등방성 에칭이 선택되어도 된다.
다음으로, 도 25에 도시하는 바와 같이, 열 처리를 행하여, 개구부(109) 내에 얇은 보호 산화막(112)을 형성한다. 그 후, P형의 불순물을 수직 방향으로 이온 주입하여, 개구부(109)의 바닥에 P+형의 컬렉터 영역(110)을 형성한다. 이 이온 주입은, 예를 들면, 붕소를 농도 1×1013/㎠, 가속 에너지 50keV로 행한다. 그런데, 이온 주입에서는, 완전한 수직 방향으로 이온을 주입하는 것은 곤란하여, 일부는, 경사 방향으로 가속하게 된다. 이 점, 본 실시예에서는, 개구부(109) 내에 보호 산화막(112)이 형성되어 있으므로, 개구부(109)의 측벽에는, 이온이 주입되지 않는다. 한편, 개구부(109)의 바닥에도, 보호 산화막(112)이 형성되어 있지만, 이온은, 수직 방향으로는 충분히 가속되어 있으므로, 이 방향에 대해서는 충분히 이온이 주입된다.
다음으로, 도 16에 도시하는 바와 같이, 보호 산화막(112)을 제거한 후, 소정의 포토레지스트 패턴을 형성한 후에, 개구부(109) 내에 컬렉터 전극재를 매립하여, 컬렉터 영역에 접속되는 컬렉터 전극(111)을 형성한다. 이 컬렉터 전극재는, 예를 들면, Cu, Al이 이용된다. 또한, 컬렉터 전극재로서, 폴리실리콘이 이용되어도 되고, 이 경우에는 반도체 기판(101)과 열 팽창 계수의 차가 작으므로, 안정성이 향상된다.
이상, 본 발명에서는, 반도체 기판을 박막화하지 않아도, 반도체 기판의 실질적인 두께는 개구부의 깊이에 따라 얇아져, 반도체 기판의 휘어짐이 억제된다.
또한, 금회 개시된 실시예는, 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해 나타내어지고, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 실시예에서, 종형 MOS 트랜지스터에서는, 게이트 전극(6)은 트렌치 홈(4) 내에 형성되어 있고, NPT형 IGBT에서는, 게이트 전극(106)은 반도체 기판(101) 위에 형성되어 있었다. 그러나, 본 발명은 게이트 전극의 구조에 의해 한정되는 것은 아니다. 예를 들면, 종형 MOS 트랜지스터에서 게이트 전극이 반도체 기판 위에 형성되어도 되고, NPT형 IGBT에서 게이트 전극이 트렌치형이어도 된다.
또한, 도 15에 도시하는 바와 같이, 종형 MOS 트랜지스터에서, 드레인 전극(12)이 개구부(11)를 매립하지 않고, 개구부(11)를 따라 얇게 형성된 실시예에 대해서 설명했지만, NPT형 IGBT에서도, 컬렉터 전극(111)이 개구부(109)를 매립하지 않고, 개구부(109)를 따라 얇게 형성되어도 된다. 드레인 전극(12) 및 컬렉터 전극(111)이 이와 같이 얇게 형성되면, 저코스트화로 이어질 뿐만 아니라, 반도체 기판(1, 101)의 열 팽창 계수의 차에 기초하는 휘어짐이 저감된다.
또한, 종형 MOS 트랜지스터에서는, 반도체 기판(1) 위에 에피택셜층(2)이 형성되어 있고, NPT형 IGBT에서는, 반도체 기판(101) 위에 에피택셜층이 형성되어 있지 않았다. 그러나, 본 발명은, 에피택셜층의 유무에 상관없이 마찬가지로 적용된다.
또한, NPT형 IGBT의 실시예에서는, 도 20에 도시하는 바와 같이, 개구 부(109)가 반도체 기판(101)의 주변만을 제외하도록 형성되어 있었지만, 이러한 형태는 종형 MOS 트랜지스터에서도 마찬가지로 적용된다.
또한, 실시예의 설명에서는, 개구부(11, 111)는, 게이트 전극(6, 206)과 동등한 수만 형성되어 있었다. 그러나, 본 발명은 이에 한정되지 않고, 개구부(11, 111)는 게이트 전극(6, 206)보다도 현저하게 미세화되어 수많이 랜덤하게 형성되어도 된다. 이 경우, 개구부(11, 111)와 게이트 전극(6, 206)과의 위치 정합을 행하지 않아도, 전류 밀도의 집중화가 발생하기 어렵게 된다.
또한, 각 실시예의 설명에서, 개구부(11, 111)는, 모두, 동일한 형상으로 되도록 형성되어 있었다. 그러나, 본 발명은 이에 한정되지 않고, 개구부(11, 111)는, 예를 들면 직경 및 깊이가 서로 다르도록 형성되어도 된다.
예를 들면, 도 26의 (a)에 도시하는 종형 MOS 트랜지스터에서는, 표면측에 소스 전극(9), 게이트 단자(14), 및 드레인 단자(15)가 형성되어 있다. 여기서, 게이트 단자(14)는, 게이트 전극(6)과 도시하지 않은 연결 배선에 의해 전기적으로 접속된 단자이다. 또한, 드레인 단자(15)는, 드레인 전류가 드레인 전극으로부터 도출되기 위한 단자이다. 즉, 소스 전극(9), 게이트 단자(14), 및 드레인 단자(15)가 동일면에 형성되므로, 종형 MOS 트랜지스터는, 페이스다운으로 실장이 가능하게 된다.
이러한 구성에서, 드레인 단자(15)의 하부에 상당하는 위치에 형성된 개구부(11b)는, 소스 전극(9)의 하부에 상당하는 위치에 형성된 개구부(11a)보다도 깊게 형성된다. 즉, 드레인 단자(15)의 하부에 상당하는 위치에서는, 채널층(3)이 형성되어 있지 않지만, 드레인 전극(12)이 드레인 단자(15)의 근방까지 연장되어 있으므로 저항이 감소한다. 이에 의해, 드레인 전류는, 드레인 전극(12)으로부터 드레인 단자(15)에 용이하게 도출되게 된다.
또한, 게이트 단자(14)의 하부에 상당하는 위치에서는, 드레인 전류의 전류 경로가 형성되지 않으므로, 개구부(11)가 형성되지 않아도 된다.
그리고, 바람직하게는, 개구부(11b)가 개구부(11a)보다도 직경이 커지도록 구성되면, 이들은 한번의 에칭에 의해 동시에 형성할 수 있다.
즉, 도 26의 (b)에 도시하는 바와 같이, 반도체 기판(1)의 이면을 에칭할 때의 레지스트막(13)에 대해서, 개구부(11b)에 대응하는 위치(13b)가, 개구부(11a)에 대응하는 위치(13a)보다도 직경이 커지도록 패터닝되면, 이러한 레지스트막(13)을 마스크로 하여 에칭이 이루어지면, 한번의 에칭으로 개구부(11a 및 11b)가 동시에 형성된다. 예를 들면, 개구부(11a, 11b)의 개구경의 비는 1대 4 정도로 되도록 설계되고, 구체적으로는 개구부(11a)는, 개구경을 10㎛ 정도로 하고, 개구부(11b)는, 개구경을 40㎛ 정도로 하면 된다. 이는, 위치(13a, 13b)의 에칭 시에서의 마이크로 롤링 효과의 차이에 기초한다. 즉, 개구부(11)의 직경이 커지면, 에칭 가스가 들어가기 쉽게 되고, 또한, 에칭 시에 발생하는 잔류물이 방출되기 쉽게 되어, 에칭의 진행 속도가 빨라지게 되는 것에 의한다.
또한, 도 26의 (a)에서는, 개구부(11b)는, 에피택셜층(2)의 도중까지 개구되어 있었지만, 본 발명은 이에 한정되지 않고, 예를 들면 개구부(11b)는, 에피택셜층(2)을 관통하여, 드레인 단자(15)까지 도달하도록 형성되어도 된다. 이에 의해, 드레인 전류는, 보다 양호하게 드레인 전극(12)으로부터 드레인 단자(15)까지 도출된다.
그리고, 이들 개구부(11)의 형상에 차이를 설정하는 실시예에 대해서는, IGBT에 대해서도, 마찬가지로 적용된다.
본 발명에서는, 반도체 기판의 실질적인 두께는 개구부의 깊이에 따라 얇아져, 반도체 기판의 휘어짐이 억제된다.
또한, IGBT에서는, 컬렉터 영역은, 개구부를 따라 전체적으로 형성되는 것이 아니라, 개구부의 저부에만 형성된다. 이 때문에, 컬렉터 영역으로부터 드리프트 영역에 공급되는 정공의 양을 설계대로 제한할 수 있어, 턴 오프 시간의 조정이 용이하게 된다. 또한, IGBT에는, FWD가 내장된다.

Claims (19)

  1. 반도체 기판의 세로 방향으로 전류를 흘리는 반도체 장치로서,
    상기 반도체 기판의 표면측에 형성된 MOS 구조와,
    상기 반도체 기판의 이면측에 형성된 개구부와,
    상기 개구부의 저부와 전기적으로 접속된 이면 전극
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 기판은 제1 도전형이며,
    상기 MOS 구조는, 상기 반도체 기판의 표면측에 형성된 제2 도전형의 채널층과, 복수의 게이트 절연막 및 게이트 전극과, 상기 게이트 절연막에 인접하도록 형성된 제1 도전형의 소스층과, 상기 소스층과 전기적으로 접속되도록 형성된 소스 전극을 구비하고,
    상기 저부는 드레인으로서 기능하고, 상기 이면 전극은 드레인 전극인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 기판은 제1 도전형이며,
    상기 MOS 구조는, 상기 반도체 기판의 표면측에 형성된 제2 도전형의 베이스 영역과, 복수의 게이트 절연막 및 게이트 전극과, 상기 게이트 절연막에 인접하도록 형성된 제1 도전형의 이미터 영역과, 상기 이미터 영역과 전기적으로 접속되도록 형성된 이미터 전극을 구비하고,
    상기 저부에는 제2 도전형의 컬렉터 영역이 형성되어 있고, 상기 이면 전극은 컬렉터 전극인 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 개구부의 주변은, 상기 반도체 기판의 기계적 강도를 유지하는 기능을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제2항 또는 제3항에 있어서,
    상기 게이트 전극은, 트렌치형인 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 개구부는, 상기 소스층의 위치에 대응하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 개구부는, 상기 이미터 영역의 위치에 대응하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서,
    상기 개구부는, 상기 반도체 기판의 외주를 제외한 모든 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 개구부는, 상기 저부를 제외한 부분에서 절연막이 덮어져 있는 것을 특징으로 하는 반도체 장치.
  10. 제3항에 있어서,
    상기 개구부의 주변은, FWD의 전류 경로가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판의 표면에는, 상기 이면 전극으로부터 전류를 도출하기 위한 단자가 형성되어 있고,
    상기 개구부는, 상기 MOS 구조의 하부에 형성된 제1 개구부와, 상기 단자의 하부에 형성된 제2 개구부로 이루어지고,
    상기 제2 개구부는, 상기 제1 개구부보다도 깊게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제2 개구부는, 상기 제1 개구부보다도 직경이 큰 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 제2 개구부는, 상기 단자에까지 도달하는 것을 특징으로 하는 반도체 장치.
  14. 제1 도전형의 반도체 기판의 표면측에 MOS 구조를 형성하는 공정과,
    상기 반도체 기판의 이면측에 포토레지스트 패턴을 형성하는 공정과,
    상기 포토레지스트 패턴을 마스크로 하여 에칭하여 개구부를 형성하는 공정과,
    상기 개구부의 저부와 전기적으로 접속되도록 이면 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 개구부의 저부에 제2 도전형의 불순물을 주입하여 컬렉터 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 이면 전극은, 폴리실리콘에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제14항 또는 제15항에 있어서,
    상기 개구부는, 상기 반도체 기판의 주변을 제외한 부분에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제14항 또는 제15항에 있어서,
    상기 반도체 기판의 표면에는, 상기 이면 전극으로부터 전류를 도출하기 위한 단자가 형성되어 있고,
    상기 포토레지스트 패턴은, 상기 MOS 구조의 하부에 대응하는 위치보다도, 상기 단자의 하부에 대응하는 위치에서는, 넓게 개구되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 개구부는, 상기 단자에 도달하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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