KR20070088279A - 스마트 컷 분리 후 열처리 - Google Patents
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Abstract
본 발명은 도우너 웨이퍼로부터 반도체 재료중 선택된 층을 포함하는 구조를 형성하는 방법과 관련이 있다. 그 방법은 다음의 단계를 거친다:
(a) 도우너 웨이퍼내 제거될 층의 깊이에 근접하게 결점 영역을 형성하는 원자 종을 주입하는 과정;
(b) 호스트 웨이퍼에 도우너 웨이퍼를 본딩하는 과정;
(c) 결점 영역 레벨에 도우너 웨이퍼로부터 분리층을 분리하기 위해 에너지를 공급하는 과정;
(d) 제거된 층을 처리하는 과정;
단계(d)는 벗겨진 층이 여전히 남아 있는 도우너 웨이퍼의 부분과 접촉하고 있을 때 수행되는 벗겨진 층의 회복 작업을 포함한다. 그리고 상기 회복 작업은 도우너 웨이퍼가 남아있는 떨어진 층의 재점착 온도보다 낮은 온도에서 열처리에 의해 처리된다.
반도체, 스마트 컷, 열처리, 도우너 웨이퍼, 호스트 웨이퍼, 취약 영역, 반도체, 절연체상 반도체, 공동 주입, 퍼니스
Description
본 발명은 도우너 웨이퍼(donor wafer)로부터 분리된 반도체 재료의 레이층을 포함하는 구조를 형성하는 방법에 관한 것이다. 그 방법은 이하의 연속된 단계를 포함한다.:
(a) 도우너 웨이퍼 내 주어진 깊이에 취약 영역(weakness zone)을 형성하기 위해 원자 종(atomic species)을 주입(implanting)하는 단계;
(b) 호스트 웨이퍼(host wafer)에 도우너 웨이퍼를 본딩(bonding)하는 단계;
(c) 도우너 웨이퍼의 취약 영역(weakness zone)에서 층을 분리하기 위해 에너지를 공급하는 단계;
(d) 분리된 층을 처리(treating)하는 단계.
이러한 종류의 층을 분리하는 것은 Smart-Cut®이라 칭하고 이것은 당업자에게 공지되어 있다. 특히 상세한 사항은 이미 출간되어온 많은 문서상에서 알려져 있다. 예를 들면 "Kluwer Academic Publishers"에서 발간되고 "Jean-Pierre Colinge"가 저술한 "Silicon on Insulator technology : material tools VLSI, second edition"의 50에서 51페이지에서 추출할 수 있다.
(분리되는 층의)호스트 웨이퍼 본딩단계(b)는 SiO2와 같은 유전체 재료로 만들어진 본딩층을 이용하여, 주입(implantation) 과정을 수행하는 도우너 웨이퍼의 표면에서 주로 일어난다.
이러한 과정에서 절연체 상의 반도체(semiconductor-on-insulator) 구조가 형성된다. 예를 들면 SOI(실리콘으로 만들어진 분리층의 경우), SiGeOI(게르마늄 실리콘으로 만들어진 분리층의 경우), sSOI(변형된(strained) 실리콘으로 만들어진 분리층의 경우), SGOI(변형된 실리콘 위에 놓여진 릴랙스드(relaxed) SiGe를 포함하는 분리층의 경우), GeOI(게르마늄으로 만들어진 분리층의 경우) 등이 있다.
대체로, 에너지는 단계(c) 동안 열적 형태(thermal form)로, 적어도 부분적으로 제공된다. 다음으로, 제거될 층이 분리될 순간을 결정하기 위하여 열수지(열처리의 온도/기간 조합 - the temperature/duration combination of the heat treatment)가 고려되어야 한다.
분리층의 분리 후에, 분리층은 특히, 주입 및 분리 단계가 이전에 일어났다는 사실 때문에, 표면에 더 낮은 질의 결정 구조가 있을 뿐만 아니라 상당히 거친 표면을 가진 것을 볼 수 있다.
도 1을 참고하면, 그것의 반도체 부분(즉, 분리층(1))에서 결정 품질 감소된, 절연체 상의 반도체 구조체(30)(전기적 격리층(5)을 이용하여 분리층(1)에 의해 덮혀진 호스트 웨이퍼(20)로 구성됨)가 개략적으로 나타나있다.
분리층(1)은 결점 영역(1A)(defective zone)을 포함하고, 이 결점 영역(1A) 은 기존의 결정체의 결점(defect)과 표면 거칠기를 포함하는 것으로 보여진다.
결점 영역(1A)은 통상 약 150nm정도의 두께를 가진다.
더욱이, 주입단계는 분리될 층(1)에서 결정품질을 떨어뜨리는 역할을 한다.
특히 분리층 내에 존재하는 결점들 때문에, 결점 조직 영역은 분리(detachment) 후에 완전히 제거되어야만 한다. 따라서 분리 후에 수행되는 작업을 끝내는 동안 이러한 결점들을 완전히 제거하기 위해 더욱 중요한 두께로 층을 분리하는 것이 보통이다. 예를 들면, 500 옹스트롬의 두께를 가진 분리층을 구성하는 구조의 형태는 예를 들면 폴리싱, 선택적 에칭 또는 희생적(sacrificail) 산화에 의해 2000에서 2500 옹스트롬의 전이(transfer)와 1500-2000 옹스트롬의 제거를 필요로 한다.
따라서 분리층(1)의 처리 단계(d)는 전통적으로 결점영역(1A)을 제거하는 것을 수행하고, 그리하여 분리층(1)의 정상영역(1B)의 일부를 적어도 회복한다.
일반적으로 결점 영역(1A)의 산화가 먼저 사용되고, 다음으로 플루오르화수소(HF)를 사용하는 화학적 에칭으로 벗겨내고(희생적 산화라고 불리우는 과정을 만들어냈다), 그리고 예를 들면 기계적 광택이나 화학적-기계적 폴리싱같은 작업으로 마무리한다.
그러한 분리층(1)의 처리 단계(d)는 그 결과로 경제적 관점에서 보면 비싸고 복잡하다.
게다가, 이러한 처리수단의 사용은 제거될 층(1)의 표면에의 접근을 확보할 수 있기 위해, 도우너 웨이퍼의 원판(negative)이 조직적으로 제거될 것을 필요로 하며, 따라서 웨이퍼가 퍼니스(furnace)(단계(c)에서 열처리가 수행되는 곳인)로부터 제거될 필요가 있으며, 이는 시간의 낭비이고, 웨이퍼에 또 다른 조작을 해야 하고 적절한 기구의 사용을 필요로 하게 된다.
문서 FR 2,842,349는 SiGe로 만들어진 제거될 층 내, 잠재 결점 영역(1A)과 하부의 미래 정상 영역(1B)사이에, Si으로 만들어진 정지(stop)층을 포함함으로써 이러한 문제를 극복하려는 시도를 하였다. 이는 단계(d)에서의, 그것의 최대값(마루와 골-peak and valley)과 SiGe로 만들어진 정상 영역(1B)의 표면에서의 2차 값(옹스트롬으로, RMS단위)에 의존하여 결과적으로 측정된 거칠함을 감소시키는, 선택적인 두번의 에칭(결점 영역(1A)과 정지층)을 하는 마무리 작업을 증대시키기 위함이다.
그러나 선택적 에칭은 결코 완벽하진 않으며, 첫번째 화학적 에칭의 끝부분(edge)이 결점 영역(1A)와 정지층간의 경계면에 도달할 때, 거칠함은 남아있다. 따라서 이러한 화학적 에칭은 정지 층의 표면에 균일하지 않게 처리한다. 반면, 정지층은 보통 매우 두껍진 않아서, 첫번째 선택적인 에칭은 그것을 뚫고 지나갈 수 있고, 그 밑에 있는 정상 영역(1B)을 상당히 공격하기 시작한다. 동 문서에서 이러한 잠재적 문제를 없애는데 폴리싱을 선택적 에칭에 앞서 하는 것이 제안되기도 한다. 그러나 폴리싱과 선택적 에칭의 조합은 이러한 작업을 더 복잡하고 길게 만들어 반드시 이익이 되지 않는 경제적 비용을 수반하게 된다.
문서 FR 2,842,350에서 제거된 층(1)은 스트레인드(strained) Si로 만들어진 정상 영역(1B)와 SiGe로 만들어진 결점 영역(1A)로 구성되어 있다. 후자의 영역(결 점영역(1A))은 정상 영역(1B)에 대해 선택적으로 제거된다. 우리는 여기서 에칭의 끝부분이 정상 영역(1B)에 도달할 때, 이 영역은 표면에서 불균일하게 에칭된다는 이전의 문제와 유사한 문제점을 발견한다.
몇개의 원자 종을 주입함으로써(보통 헬륨과 수소를 주입한다) 주입 단계(a)를 수행하는 것이 또한 제안됨이 개시되어 있다. 이러한 종류의 주입과정은 이하 공동주입(co-implantation)이라는 용어로 지칭된다.
공동주입을 수행하는 것은 정말로 하나의 종을 주입할 때보다 전체 분량의 종의 공동주입이 덜 사용되는 것을 가능하게 한다. 이러한 공동주입에 있어 전체 분량은 보통 단일한 종의 주입 양의 1/3에 해당하게 된다. 그것은 특히 전체 주입된 양에서의 감소와 분리후 수행하는 마무리 작업을 간단히 하거나 감소시키는 결점 영역 두께의 감소의 결과이다.
그러나, 2004년 9월 21일 출원한 PCT출원 n°IB2004003300(미공개)에서 보여지듯이, 참조번호 IPCOM000083333D로 2005.3.1.에 IP.com사이트를 통해 공개되었다. 이것은 Si층내 공동주입, 어떤 결점을 형성하는 거칠함을 최소화하는 것을 도와주는 공동주입 파라미터 및 거칠함을 증가시키는 결점을 최소화하는 공동주입 파라미터와 관련이 있다.
다른 말로 하면, 거칠함과 결점형성간에 타협이 만들어져야 하고, 공동주입에 의지는 결점과 표면상의 거칠함의 존재와 관련된 상기한 문제를 만족할만하게 해결해 주지 않는다.
본 발명은 상기한 문제를 극복하기 위한 것으로 제1 측면에 따르면 도우너 웨이퍼로부터의 반도체 물질로부터 선택한 재료의 분리층을 포함하는 구조를 형성하는 방법으로서, 이하 단계를 포함한다.
(a) 도우너 웨이퍼 내 분리될 층의 두께에 인접한 깊이에 취약 영역을 형성하기 위해 원자 종을 주입하는 단계;
(b) 호스트 웨이퍼에 상기 도우너 웨이퍼를 본딩하는 단계;
(c) 취약 영역에서 상기 도우너 웨이퍼로부터 상기 분리층을 분리하기 위해 에너지를 공급하는 단계; 및
(d) 상기 분리층을 처리하는 단계;
단계(d)는 상기 분리된 층이 상기 도우너 웨이퍼의 남겨진 부분과 여전히 접촉하고 있는 동안에 사용되는 상기 분리층의 회복 동작을 포함하고, 상기 회복 동작은 상기 도우너 웨이퍼의 상기 남겨진 부분과 분리층의 재접착 온도보다 더 낮은 온도에서 열처리에 의해 처리된다.
상기 발명의 다른 특징으로는:
- 상기 재접착 온도가 대략 800℃이다;
- 단계(c)는 300℃에서 550℃사이의 온도에서 수행된다;
- 회복온도는 350℃에서 800℃이다;
- 회복온도는 550℃에서 800℃이다.
- 상기 회복동작은 Ar이나 N2와 같은 불활성 분위기 내에서 수행된다;
- 상기 회복동작은 산화성 분위기 내에서 수행된다;
- 상기 단계(d)의 회복동작은 같은 퍼니스(furnace) 내에서 단계(c)로부터 연속적으로 수행된다;
- 상기 단계(d)의 회복 동작은 상기 단계(c)의 분리 온도로부터 회복을 위해 선택된 온도로 단일한 온도변화를 가진다;
- 상기 단계(c)는 약 500℃에서 약 30분에서 약 2시간 사이에서 수행된다;
- 상기 단계(a)는 수소 또는 헬륨의 단순 주입으로 구성된다;
- 상기 단계(a)는 수소 또는 헬륨의 공동주입으로 구성된다;
- 상기 단계(d)의 회복 동작은 575℃에서 625℃사이에 실질적으로 포함되는 온도에서의 열처리에 의해 수행된다;
- 상기 도우너 웨이퍼 SiGe 층을 포함하고, 상기 단계(a)는 상기 SiGe 층내 취약 영역(embrittlement zone)을 형성하고, 헬륨 농도 극대치가 도우너 웨이퍼 두께에서 수소 확산 영역보다 더 깊고 상기 취약 영역보다 더 깊게 위치되도록 된, 주입 파라미터에 따라 수행된다;
- 상기 회복 열처리가 30분에서 4시간사이 범위의 일(one) 시간의 길이동안 실행된다;
- 도우너 웨이퍼의 나머지로부터 분리층의 접촉을 떼어버리게 하는 것을 가능하게 하는 단계가 상기 단계(d)의 상기 회복동작 이후 수행된다. 상기 단계(d)가 CMP, 화학적 에칭, 희생적 산화, 열 어닐링 중 적어도 하나를 더 포함하는;
- 분리층은 Si1 - xGex로 만들어졌다(0<x≤1);
- 상기 분리층은 Si1 - xGex와 선택적 에칭을 위한 작벽층을 포함하고, 단계(d)는 회복 동작 및 도우너 웨이퍼의 남은 부분으로부터 상기 분리층의 접촉을 떼어낸 이후에 수행되는 선택적인 에칭을 포함한다;
- 상기 도우너 웨이퍼는 벌크 Si 지지(support) 기판, SiGe 완충기 구조체 및 Si1 - xGex(x≠0)를 포함하는 상부 층을 포함한다;
- 상기 방법은 단계(b) 전에 도우너 웨이퍼 및/도는 상기 호스트 웨이퍼상에 본딩층을 형성하는 단계를 더 포함하며, 상기 본딩층은 예를 들어 SiO2, Si3N4, SixOyNz와 같은 전기적 절연 재료로 만들어진다.
제2 측면에 따르면, 상기 발명은 절연체상 반도체 구조체를 형성하는, 상기 구조 형성 방법의 적용을 응용한다.
제3 측면에 따르면, 상기 발명은 회복 동작후 절연체 상의 반도체 구조체를 제안하고, 도우너 웨이퍼의 남은 부분과 분리층의 접촉을 떼어낸 후 얻어지는 40 Å 미만의 표면 거칠기를 가지게 된다.
본 발명의 다른 특징, 목적 및 이점은 제한적 예로서 주어지고 첨부된 도면이 참고된 양호한 방법의 적용에 대한 다음의 상세한 설명을 읽음으로서 명확해질 것이다.
도 1은 기술의 상태에 따라 Smart-Cut®방법의 적용후에 얻어지는 절연체상의 반도체 구조체의 개략적인 단면도를 나타낸다.
도 2는 상기 발명의 방법의 적용후 얻어지는 절연체 상의 반도체 구조체의 TEM에 의해 얻어지는 단면도이다.
도 3a 에서 3f는 Smart-Cut®을 사용함으로써 얻어지는 층 구조를 형성하는 발명의 각각의 단계를 개략적으로 나타낸다.
도 4는 도 3a-3f에서 나타내는 방법에 따라, 분리 단계 및 분리층을 처리하는 단계동안에 사용되는 열처리온도의 제1 시간상 전개를 보여준다.
도 5는 도 3a-3f에서 나타내는 방법에 따라, 분리하는 단계 및 분리층을 처리하는 단계동안에 사용되는 열처리온도의 제2 시간상 전개를 보여준다.
도 6은 6a, 6b 및 6c는 He과 H 공동주입후의 Si 도우너 웨이퍼의 TEM에 의한 단면도를 나타낸다.
도 7, 8 및 9는 각각 Si와 SiGe로 구성된 분리층을 각각 포함하는 구조상의 현재 거칠기 측정값을 나타낸다.
도 10은 각각 Si와 SiGe를 포함하는 분리층을 포함하는 구조에 대한 결점 수량화(quwantification) 결과이다
본 발명의 제 1 목적은 Smart-Cut®을 사용하는 분리층을 위한 지속기간, 경제적 비용 및 처리수단의 수를 감축하는 것이다.
본 발명의 제 2 목적은 Smart-Cut®을 사용하는 분리층의 처리동안 제거되는 재료의 양을 감축하는 것이다.
본 발명의 제 3 목적은 기술의 상태에 비추어 분리층의 결정 품질을 개선하는 것으로 이루어져 있다.
본 발명의 제 4 목적은 Smart-Cut®을 사용하여 분리층을 처리하는 Smart-Cut® 분리 방법으로 통합하기(incorporate) 쉬운 간단한 방법을 제안하는 것이다.
본 발명의 제 5 목적은 비활성 기체 및 산성 기체 양쪽에서, 분리층의 특성을 실질적으로 바꾸지는 않고, 분리층에 대한 열처리를 회복하는데 사용하는 수단을 찾는 것이다.
본 발명의 제 6 목적은 결정의 높은 품질 및 매우 얇은 두께의 작업층을 갖는 절연체상의 반도체 구조체를 만드는 것이다.
본 발명의 제 7 목적은 반도체 부분으로 SiGe 또는 Ge으로 이루어진 절연체상의 반도체 구조체를 만드는 것이다.
본 발명의 제 8 목적은 결점 영역의 두께를 줄이게 하고, 결점의 존재를 제한하며, 표면 거칠함을 최소화하는 것을 동시에 가능하게 분리 파라미터 (주입, 에너지)를 결정하는 것이다.
우리는 IV족 재료 또는 합금, 특히 Si1 - xGex(x≠0)인 경우, Smart-Cut®을 사용한 분리층에 기초하여, 본 발명에 따른 용도 및 방법의 실시예를 보여줄 것이다.
도 3a 내지 3f를 참고하여, 본 발명에 따라 도우너 웨이퍼에서 Si1 - xGex(x≠0)인 층을 분리하여 호스트 웨이퍼로 전달하는 제 1 방법이 도시된다.
도 3a를 참고하여, 분리될 Si1 - xGex로 된 층(도시 없음)을 포함하는 도우너 웨이퍼(10)가 도시된다.
통상, Si1 - xGex를 포함하는 도우너 웨이퍼(10)는 상이한 층들로 구성된 SiGe인 버퍼 구조가 형성되는 고체 Si기판을 포함하여, 이 버퍼구조는 고체 Si기판 레벨에 0%에서 시작하여 Si1 - xGex로 만들어진 상위층의 인터페이스의 레벨에 100x%에 이르는, Ge성분의 두께에 있어 점진적인 변화를 가진다.
물론 도우너 웨이퍼(10)는 릴렉스드건 아니건 Si1 - xGex인 층이 상위 부분에 존재하게 되는 다른 구성을 가질 수 있다.
선택적으로 스트레인드 Si 층은 Si1 - xGex 층 상의 결정성장(예를 들면 CVD)에 의해 형성된다.
도 3b를 참고하면, 취약 영역(4)은 도우너 웨이퍼(10)의 Si1 - xGex로 구성된 상위 부분의 레벨에서 형성된다.
이러한 취약 영역(4)은 양호하게는 주입 깊이 및 허약(fragility) 레벨을 결정하도록 분량, 속성 그리고 에너지가 선택되는 원자 종의 주입에 의해 형성된다.
원자 종의 주입은 예를 들면 수소나 헬륨 또는 희가스의 주입과 같은, 간단한 주입(즉 원칙적으로 단일 원자형의 주입)일 수 있다.
원자 종의 주입은 예를 들면 수소의 주입 후에 헬륨의 주입이 있는(또는 반대로), 원자 종의 공동 주입(즉 주로 두가지 원자형의 주입)일 수 있다.
공동 주입의 경우, 출원자는 취약 영역(4)이 일반적으로 단일 주입의 경우보다는 얇다는 것을 관찰한다.
주입의 깊이는 분리될 층(1)의 소망된 두께에 가깝거나 더 크도록 선택된다.
그리하여 대략 6×1016/㎠의 수소를 20에서 60keV 사이의 에너지로 단일 주입하는 경우, 대략 300 내지 600 나노미터의 주입깊이를 얻을 수 있다.
그러므로 대략 0.9×1016/㎠의 헬륨을 50에서 90keV 사이의 에너지로 및 1016/㎠의 수소를 20에서 60keV 사이의 에너지로 공동 주입하는 경우, 대략 600 나노미터의 주입 깊이를 얻을 수 있다.
공동주입의 이점중 하나는 단일 종을 주입할 때 사용되는 양보다 적은 공동 주입된 종의 전체 양을 사용하여 얇은 층을 분리하는 것이 가능하다는 점이다. 그러므로, 공동 주입에서 전체량은 단일 주입량의 1/3을 나타낸다.
도 3c를 참고하면, 공동주입을 겪은 도우너 웨이퍼(10) 측과 호스트 웨이퍼(20)의 본딩 단계가 수행된다.
호스트 웨이퍼(20)는 고체 Si로 만들어졌다.
주입 단계전에, 본딩될 각각의 표면중의 하나 및/또는 다른것 위에 SiO2, Si3N4, SixOyNz를 포함하는 층와 같은 본딩 층이 형성될 수 있다.
이러한 SiO2로 이루어진 본딩 층의 경우, 그 층은 열 산화(thermal oxidation) 또는 SiO2 증착에 의해 형성될 수 있다.
호스트 웨이퍼(20)의 열 산화는 Si 산화의 대부분의 경우 보통 선호된다.
도우너 웨이퍼(10)의 열 산화는 Si1 - xGex의 분리될 층(1)의 레벨에서 수행될 수 있다.
호스트 웨이퍼(20)가 도우너 웨이퍼(10)와 접촉하기 전에 SC1, SC2 용액 및 오존화된 용액과 같은 공지된 세정 및 표면 처리 기술을 이용하여, 본딩될 표면이 처리될 수 있다.
본딩 자체는 첫째로 본딩될 두개의 표면 각각의 친수성을 고려하여 분자 점착에 의해 수행될 수 있다.
둘째로 하나 또는 그 이상의 본딩 층이 도우너 웨이퍼(10) 및 호스트 웨이퍼(20) 사이에 위치하는 경우, 열처리는 아마 후술될 특히 공유결합을 생성하여 본딩을 더욱 강하게 해주는 회복 조작 후에 수행될 것이다.
발명의 기술범위에서 사용될 본딩 기술상의 정보는 특히 문서 "Semiconductor Wafer Bonding Science and Technology"(QY Tong and U. Gsele, Wiley Interscience Pulication, Johnson Wiley and Sons, Inc)에서 발견된다.
도 3d에서 3e에서 참조하면, 분리층(1)의 각각의 분리(disuniting) 및 회복 단계가 설명된다.
도 3d를 참고하면, 분리 단계가 설명된다. 이는 취약 영역(4)에 약한 연결 부분을 파괴하기 충분한 도우너 웨이퍼의 나머지(10')로부터 분리층(1)을 분리시킨다. 열 에너지 및/또는 역학적 에너지를 제공함으로써 수행되어, 열에너지의 제공은 취약 영역(4) 레벨에서 기계적 개입을 필요로 하지 않고도 취약 링크를 파괴하도록 그 내부에 봉해진 가스 형상의 종에 대해 열적 효과를 초래하기에 충분하다.
분리는 온도가 낮은지(더 길다) 또는 높은지(더 짧다)에 의존하는 가변길이의 지속기간동안 약 300℃와 550℃ 사이의 온도에서 얻어진다. 일례로 Si1 - xGex로 만들어진 분리될 층에 대해, 15분 내지 30분에서 최고 2시간까지의 범위의 지속시간동안 약 500℃에서 열 처리를 사용할 수 있다.
도우너 웨이퍼의 나머지(10')로부터 분리층(1)을 분리하는 것은, 단지 열을 사용하여 수행되어질 때, 분리층(1)을 도우너 웨이퍼의 나머지(10')와 접촉을 깨뜨리지 않고 분열할 수 있도록 허용하는 것이다.
그리고 퍼니스(furnace)로부터 웨이퍼를 제거하는 것이 필요없고, 부가적인 조작을 필요로 하지 않고, 열처리 회복을 분열후 바로 수행하는 것이 가능하다.
게다가, 도우너 웨이퍼의 나머지(10')는 분리층(1)을 어떠한 가능한 오염물질, 산화물 또는 다른 약품에 대한 보호를 제공하여, 다양한 분위기에서 열처리의 재사용이 가능하도록 한다.
이러한 방법으로 본 발명의 방법의 범위내에 그리고 도 3e를 참고하면, 회복 작업은, 분리층(1)이 도우너 웨이퍼의 나머지부분(10')과 재접착(또는 다시 합쳐짐)하는 재접착 온도 이하에서 선택된 온도 T2에서 열처리에 의해 수행된다.
바람직하게는, 재접착 온도는 본 발명 범위 내에서 및 본 출원인의 경험을 바탕으로 고려하여 약 800℃로 간주된다.
이러한 분리층(1)에서 열처리 회복은 산화성이나 약산화성인 불활성 분위기(Ar이나 N2같은 분위기)하에서 수행된다.
선택적으로, 온도 T2는, 웨이퍼 10과 20이 분리될때 겪게되는 온도 T1보다 훨씬 더 크다.
온도 T2는 예를 들어 350℃와 800℃사이에서 위치하게 되고, 30분에서 4시간동안 유지된다.
온도 T2는 보다 특별하게는 550℃사이에서 800℃사이가 된다.
도 4 및 5를 참조로, 분리층(1)의 상 결함(joining phase) 및 회복 동안, 본 발명에 따른 온도 변이의 예가 제공된다.
그리하여 도 4를 참조하면, 마지막에 분리를 일으키기 위해 약 500℃의 제 1 평단지역(화살표(100)의 레벨)에 도달하여 약 30분정도로 유지되고, 약 600℃의 온도(평단지역(2000)의 온도 레벨)로 증가하여 본 발명에 따른 회복 작업을 수행한다. 이러한 회복 작업은 30분에서 2시간 정도동안 유지된다.
회복 온도는 예를 들어 30에서 60분사이 동안 수행된다.
도 5를 참조하면, 분리는 온도 평탄지역 동안은 발생하지 않지만, 온도 증가동안 발생하고(예를 들어 500℃온도에서, 도면의 화살표(1000)의 레벨에서), 600℃ 동안 회복동작온도 평탄지역(2000)에 달한다.
놀랍게도, 출원인은 그러한 분리층(1)에 대한 회복동작단계를 사용함으로써, 회복작업은 다음의 특성을 가짐을 관찰한다.
- 주입단계 동안(도 3b 참고) 및 분열단계 동안(도 3d 참고) 손상된 부분에서의 개선된 결정의 품질
- 특히, 고주파 거칠기(HF 거칠기)에서의 평활화된 표면
도 3f를 참고하면 도우너 웨이퍼의 남은 부분(10')과 회복된 분리층(1')사이의 접촉이 제거되어 결과적으로 Si1 - xGex로 만들어진 회복된 분리층(1')과 호스트 웨이퍼(20)를 포함하는 구조(30)을 얻게 된다. 이 구조(30)는 희생적인 산화작업에 대한 필요성과 분리층(1)의 부분의 중대한 손실없이, 개선된 결정 품질과 감소된 거칠기를 가진다.
CMP, 폴리싱 또는 화학적 에칭 등을 사용하는 마무리 단계가 분리층(1')의 표면에 있는 약간의 거칠함과 몇몇의 남은 결정 결점을 없애는데 사용될 수 있다.
선택적으로 Si층이 탄력성있게 스트레인드 되기 위해, Si1 - xGex층상에 에피택시(epitaxy)에 의해 추가될 수 있다.
본 발명의 특별한 하나의 실시예에서, 스트레인드 Si 층은 Si1 - xGex 층으로부터 분리되기 전에 형성된다. 구조(30)는 이러한 경우 Si1 - xGex 층에 놓여진 스트레인드 Si 층을 갖는, 분리층(1)을 포함한다.
최종 sSOI 구조를 마지막으로 얻기 위해, Si1 - xGex의 층은 제거(예를 들어 HF:H2O2:CH3COOH를 사용하는 선택적 에칭에 의함)될 수 있다.
본 발명의 또 다른 특별한 실시예에서, Si1 - xGex의 분리층은 Si1 - xGey(y∈[0;1]과 y≠x)의 층과 같은 하나 또는 그 이상의 정지층(분리되기전 분리될 층 내에서 형성됨)을 포함하며, 일례로 문서 FR 2,842,349와 FR 2,842,350에서 주로 알려진, 공지된 해결법을 사용하고 특히 효과적인 마무리 단계를 허용함으로써, 적어도 하나의 선택적 에칭(폴리싱과 결합하거나 아니함)을 유리하게 수행할 수 있다.
예를 들어 Si1 - xGey의 층이 인근 Si1 - xGex(y=0)에 의해 탄성적으로 스트레인드 될 수 있다.
사실, 분리층(1)의 표면 거칠기과 두께상의 불균일을 상당히 감소시키는 상기 이전 회복 동작과 함께, 현 기술상태와 거의 일치하나 존재하는(본 문서에서 상기 설명된) 불이익을 없앤, 선택적 에칭을 사용하는 것이 가능하다.
도 2를 참조하면, 600℃에서 분리 이후의 회복 열처리 전이를 수행하는 출원인에 의해 얻은 Ge가 20%인 SiGeOI 구조(30)(TEM에 의해 촬영된)는, 도 1의 절연체상의 반도체 구조체에 대해 아주 적은 결정 결점과 아주 적은 거칠함을 포함하는, 회복된 분리층(1')을 보여준다.
특히 도 1의 분리층(1)의 결점 영역(1A)의 두께 및 도 2의 남겨진 분리층(1')의 두께 사이의 불균형을 주목해야 한다.
유사하게 도 1과 도 2의 분리층(1)의 같은 두께에 대해, 정상 영역(1B)는 상기 기술상태에 따른 절연체상 반도체에서보다 본 발명에 따라 얻어지는 SGOI 에서 비율이 훨씬 크다.
취약 영역이 원자 종의 공동주입에 의해 형성되는 경우에, 결점 영역(1A)의 두께의 감소가 더욱 잘 관찰된다는 것은 주목되어져야 한다.
이것은 주로, 이미 앞에서 언급된 공동 주입되는 종의 전체 양은 단일 종이 주입될 때 주입되는 양에 비해 절대적으로 적다는 사실 때문에 그러하다고 볼 수 있다.
그리하여, 단일종의 주입에 비교해서, 공동주입은 분리 이후 수행되는 마무리 작업을 훨씬 감소 또는 간단하게 하여 결점영역의 두께를 줄이는 이점을 가진다.
출원인에 의해 수행된 20% Ge를 포함하는 SGOI와 같은 구조상에 만들어진 표면 거칠함 측정의 결과는 아래 표에 제시되어 있다. 이러한 측정은 단순 주입 또는 공동주입 후 500℃에서 30분간 분리 및 500℃ 또는 600℃에서 회복 처리 이후 만들어진다.
상기 거칠함은 10×10㎛2의 영역을 스위프(sweep)하는 AFM(Atomic Force Microscope)로 측정되었고, 단위는 RMS 또는 최고-최저(peak to valley ; PV)값으로 주어졌다.
본 출원인은 결과를 입증하기 위해 충분히 많은 측정을 수행했음을 주목해야 한다.
이 표에서, 모든 경우(단일 종의 주입, 여러 종의 공동주입)에서, 600℃에서의 회복 처리는 단일종 주입 이후 분리 온도(약 500℃)에서 수행되는 회복 작업에 대한 평균(RMS) 및 최대값(PV) 거칠기의 1/3만큼 감소하며, 거칠기는 40Å RMS 미만이고, 공동주입의 경우 35Å RMS미만이며 275Å PV 이하다.
출원인은 그리하여 분리층(1)이 회복 처리되는 때에 상당히 적은 거칠기를 가짐을 입증하였다.
이 표에서, 단일 주입의 경우보다는 공동 주입의 경우가 더 적은 거칠기를 갖는 것으로 관찰되고 있다.
상기 출원인에 의해 만들어진 sSI 구조상(20%의 Ge를 포함하는 SiGe 층상에 스트레인드 Si 층이 증착된 경우) 다른 거칠기 측정은 이하 제시된다. 이러한 결과는 더욱 특별히 어떤 분리 파라미터(parameter)와 연관되어 있고, 현저히 몇개의 공동주입 파라미터와 연관되어 있다.
Smart-Cut®형 분리작업에 따라 도우너 웨이퍼로부터 분리된 Si 층을 포함하는 구조를 형성할 때, 다른 문제들이 있다. 이러한 문제는 벌써 위에서 언급한 본 출원인의 PCT 출원에서 언급되었고, 참조번호 IPCOM000083333D를 2005년 3월 1일부 터 공개되었다.
공동 주입을 함으로써 의지는 인터페이스에서의 본딩 접착부에 블리스터(blister) 및 분리된 층의 두께내의 결점이 형성되게 된다.
본드될 하나 및/또는 다른 웨이퍼상에 존재하는 입자(particle) 또는 유기 물질은 본딩 인터페이스의 어떤 레벨에서 만족스러운 방식으로 본딩이 수행되는 것을 방해할 수 있다. 주입된 종은 약하게 본딩된 본딩 인터페이스 영역으로 확산되어, 본딩 인터페이스의 레벨에서 블리스터를 형성한다.
더욱이, 부분적으로 본딩 에너지는 도우너 웨이퍼의 분리에 충분하지 않다. 분리된 층의 어떤 영역은 호스트 웨이퍼상에서 전이되지 않는다(이러한 영역은 상호적으로 "전이되지 않은 지역"이나 ZNT라는 용어하에 지정됨).
게다가, 나노 캐비티형의 결점(직경이 수 나노미터)은, 분리된 층의 두께내 결점영역 바깥에서, 선택된 공동주입 조건하에 의존하여, 발견될 수 있다. 이러한 결점은 주입동안 치환된 실리콘이나 게르마늄 원자의 응집의 결과이다. 특히 헬륨이 수소와 비교하여 같은 깊이에서 현저히 주입될 때, 이러한 나노 캐비티형 결점(결점 영역밖에 존재하나, 결점이 결점 영역내에서 존재하는 보다 더욱 바람직하지 않음)이 분리층 두께내에서 관찰된다. 이러한 결점이 나타나는 것은 필요 이상으로 일정두께의 재료의 분리 이후의 제거를 필요로 하고, 더 두꺼워진 층의 분리를 필요로 한다.
TEM등에 의해 얻은 도 6a, 6b, 6c등을 참고하면, 열분리처리에 따른 층의 분리를 위한 Si 도우너 웨이퍼 내 헬륨과 수소의 공동주입이 도시되어 있다.
도 6a는 헬륨과 수소가 공동주입(화살표 참조)되는 Si 도우너 웨이퍼의 TEM 사진술에 의해 얻어진 도면이다. 도우너 웨이퍼의 두께에서의 상기 이러한 종의 분포는 이러한 도 6a상에서 감지될 수 있다(검은점 참조).
호스트 웨이퍼에 본딩한 후, 열처리는 취약지점(도 6b 참조)에서의 분리를 유도한다. 도 6c는 분리 후 호스트 웨이퍼상으로 전이된 분리층을 나타낸다(도 2와 비교하여 반대된 영상이다). 이러한 도 6c상에서 분리층의 두께에서의 결점의 존재(검은 점)뿐만 아니라 표면에 가까운 결점영역을 인지할 수 있다.
주입된 종 각각은, 상기 종들이 주로 집중되어 있는 범위내에서 확산 영역을 가지고 최대의 농도 최고값을 나타내는, 재분배(repartition) 특성(profile)에 따라 도우너 웨이퍼 두께내에서 흩어진다
더욱 자세히, 재분배은, 표준편차(예를 들어 주입된 종의 70%를 발견할 수 있는 종들이 주로 분포하고 있는 상기 확산 영역을 정의하는) 및 주로 주입에너지에 의존하는 최대 농도 최고값을 나타내는, 의사 가우시안(quasi-Gaussian) 특성을 가진다.
헬륨 원자는 수소 원자보다 Si 매트릭스내부에서 더 쉽게 확산된다. 그리하여, 만약 헬륨이 본딩 인터페이스에 근접하여 주입되면, 결점 영역밖에서 블리스터나 결정 결점이 형성되는 위험성은 증가한다. 이러한 문제점을 해결하는 방법은 수소보다 헬륨을 더 깊이 주입하여, 수소함유 영역이 헬륨의 확산을 막게 하는 것이다.
헬륨 최고값이 수소 확산 영역보다 더 깊이 존재하기 위해, 더욱 정밀하게 공동주입 파라미터를 제어하는 것의 문제이다.
그러나 분리후 거칠함은 같은 경향을 따르지 않고, 헬륨이 수소보다 더 깊게 주입되는 때 더욱 증가하는 경향이 있다는 것을 보여준다. 이것은 주입 조건(즉, 주입량과 에너지)이 각각 거칠함, 블리스터의 형성 그리고 결점 영역밖의 결정 결점을 제어하게 허락하는 것은 아니다. 그리하여 블리스터와 결점의 형성의 제한을 위한 최고의 파라미터 및 표면 거칠기의 제한을 위한 최고의 파라미터간의 타협을 필요로 한다.
이러한 문제를 극복하는 것을 가능하게 해주는 해결책은 이미 전에 언급했던 PCT출원상의 출원인에 의해 제안되었고, 2005년 3월 1일부터 공개되었다. 일반적으로 말해서, 이러한 해결책은 주입된 도우너 웨이퍼상의 수소와 헬륨의 최대값의 상대적 위치를 제어하는 것으로 구성되어 있고(헬륨 극대치가 취약지역의 레벨과, 수소확산지역보다 더 깊이 위치한다), 각각의 종의 분량을 공동으로 제어하는 것으로 구성되어 있다(전체량의 약 40%에서 60%을 차지하는 헬륨의 분량). 이러한 파라미터에 따른 공동주입에 의한 주입 단계를 수행함으로써, 만족할만한 타협은 거칠기와 결점의 형성 사이에서 발견될 수 있다.
Ge를 포함하는 층 레벨(전형적으로 Ge가 15% 이상을 포함하는 SiGe 층)에서 분리상의 출원인에 의해 수행되는 실험은 거칠기 및 블리스터와 결점 영역 밖의 결정 결점의 형성의 관점에서, 놀라운 결과로 이끈다.
본 발명에 따른 단계의 가능한 실시예는 다음과 같다:
- 헬륨과 수소의 농도 최대값을 이송하도록 하며, 특히 헬륨 최대값이 수소 확산 영역보다 더 깊은 곳에 위치하는 것 뿐만 아니라, 헬륨의 최대값이 취약 영역보다 더 깊이 위치하도록 된, 주입 파라미터에 따라 SiGe의 층에서 헬륨과 수소의 전형적인 공동 주입을 수행하는 것
- 그리고 약 600℃(+/- 25℃)의 온도에서 30분에서 4시간까지(예를 들면 1시간 동안) 지속되기 위해, 분할 후 회복 열처리를 수행하는 것
전형적으로, 주입 파라미터는 수소 극대치 깊이보다 헬륨 극대치 깊이가 약 1, 2배 더 깊은 곳에 "위치(to place)" 하게 된다. 예를 들면, 본 출원에 제시되어 있는 주입 분량 및 에너지의 조건에서, 헬륨 극대치가 수소 최대값보다 500 옹스트롬이상의 위치에 있다는 것을 의미한다.
헬륨 분량은 전체 분량(수소+헬륨)의 30%에서 70%사이에 놓여있고, 보다 양호하게는 전체 분량의 40%와 60%사이에 있는 경우이다. 제한적이지는 않지만, 전체 분량은 전형적으로 수 1016 atomes/cm2이다.
그러한 실시예는 거칠함을 현저히 줄이는 것이 가능하게 해주고(특히 고주파수의 거칠기), 헬륨 주입 깊이로부터 독립한 추가적인 적은 거칠함을 만든다. 그리하여 이러한 실시예의 틀(framework)내에서 수소보다 더 깊이 헬륨을 주입하는 것을 가능하게 하여, 분리된 층내 블리스터 및 결점영역밖의 결정 결점의 형성을 제한하는 것을 가능하게 하고, 전이된 층내 헬륨의 확산이 수소확산영역에 의해 차단되도록 한다.
결과적으로, 이러한 실시예는 블리스터형태의 결점의 수와 분리된 층 두께내 의에서 발견되는 결점의 수 및 분리후 거칠함을 동시에 최소화할 수 있다. 이것은 낮은 두께의 분리를 가능하게 하여, 분리후 마무리 작업(폴리싱, 선책적 에칭, 희생적 산화등)을 감소시키거나 적어도 간단히 하게 하는 것이 가능도록 한다. 특히 500 옹스트롬 두께의 분리층을 포함하는 구조를 형성하기 위해, 단지 1500옹스트롬의 두께를 분리하는 것이 가능하고, 결과적으로 제거될 영역의 두께를 약 1000옹스트롬까지 줄이는 것이 가능하다.
도 7에서 9는 SOI구조 및 SGOI구조(Ge가 20%인)상에서 분리후 거칠기를 측정한 것을 나타낸다. 이러한 측정은 단일 수소만의 주입(이 도면에서는 Honly라고 기재되어있다) 또는 수소와 헬륨의 공동주입(이 도면에서는 Col로 기재되어있다) 후 분리, 및 500℃ 또는 600℃에서 한시간 동안의 회복처리 이후 수행된 것이다.
더 자세히, 분리 및 회복 작업과 동시에 온도의 변화는 다음과 같다: 약 한시간동안 350℃ 단계의 유지, 그후 5℃/분 기울기에 따른 온도의 증가, 그리고 약 한시간동안 500℃ 및 600℃ 각각의 단계(회복 동작 수행)의 유지.
도 7 및 8은 AFM 현미경을 사용하여 표면넓이 2*2㎛2 및 표면넓이 10*10㎛2 각각을 스위프함으로써 수행되는 고주파상 거칠기를 측정을 나타낸다. 도 9는 Veeco Instrument Inc company의 Dektak® 툴(tool)을 사용하는 프로필로메트리(profilometry)에 의해 수행되는 저주파상 거칠기를 측정한 결과를 나타낸다.
도 7에서 9 각각에서, 평균값(RMS)은 왼쪽에, 최대값(statement)은 오른편에 표현된 거칠기 측정의 결과를 나타낸다.
이러한 도면상에 Si 층 및 SiGe 층 내에서 주입후 수행된 측정의 결과를 보여준다(도면 7을 보면 Si 및 SiGe 각각과 연관된 기둥을 명백히 구별할 수 있다).
Si와 관련된, 수소와 헬륨의 공동주입에 영향을 받는 두개의 웨이퍼를 연구해 보면, 공동 주입 파라미터는 다음과 같다:
H: 30 kev-1.1016/cm2
He: 52 또는 60 keV-1.01016/cm2
SiGe와 관련된, 다섯개의 웨이퍼를 연구해보면, 즉 수소만의 주입(H: 30 keV, 6.1016/cm2)에 영향을 받는 한 웨이퍼 및 다음의 파라미터에 따른 수소와 헬륨의 공동주입에 영향을 받는 네개의 웨이퍼이다.
H: 30 kev-1.1016/cm2
He: 48, 52, 56 또는 60 keV-1.016/cm2
도 7은 수소 단독인 경우와 비교하여 수소 및 헬륨 공동주입과 관련된 고주파 거칠기(이것은 500℃ 또는 600℃에서의 회복처리를 거친다)에 관한 아주 주목할만한 이득(profit)을 확신할 수 있다.
600℃의 고열처리에서 거칠기는 수소단독주입의 경우를 포함하여, 모든 경우에 있어 상당히 감소(전형적으로 절반이상)하는 것을 볼 수 있다. 그리고 이러한 거칠기 값은 공동주입을 수행한 때, 훨씬 낮다.
추가적으로 500℃ 열처리의 경우(Si에서 관찰되는 경우도 유사하다), 거칠기 는 헬륨 극대치가 취약 지역보다 더 깊이 위치할 때, 증가하는 경향을 보인다(전형적으로 헬륨 주입에너지는 56 keV보다 높다).
다른 한편으론, 600℃에서 고열처리의 틀(framework)내에서, 취약지역보다 더 깊게 헬륨을 주입할 때, 거칠함은 현저히 변경되지 않는다. 500℃의 SiGe 뿐만아니라 실리콘상에서 보여지는 것에 대항하여 여기서는 기대치 않은 행동을 볼 수 있다.
도 8 및 9에 나타나는 상기 결과는 이러한 관찰을 확신시킨다.
600℃ 열처리 동안 공동주입의 행동은, Si 층의 레벨상에 분리의 틀내에 출원인에 의해 여태까지 기록된 현상이 헬륨 주입 에너지가 증가되는 때(헬륨 극대치가 취약 영역보다 더 깊은 곳으로 이동한다) 거칠함에 있어 증가의 행동이라 하는 것이라는 한에 있어서는 놀랄만하다.
도 10을 참고하면, 출원인은 역시 다양한 전이 층에 존재하는 결점(ZNT형태, 블리스터)의 수를 기록하는 목적으로 측정을 수행한다.
현미경적 미세한 관찰(grazing light)은 ZNT형태 또는 블리스터의 결점을 탐지하는 것을 가능하게 한다. 여기서 이러한 결점의 합(ZNT+블리스터)을 주입과 관련되고 분리후에 관찰되는 특별한 결점을 표시하는 것으로 간주한다.
즉, 헬륨 분포 특성이 수소 특성과 중첩 또는 의사 중첩되는(헬륨 최대치는 수소 확산 영역의 내부에 존재) 대안에서 상당한 수의 결점이 주목된다. 반면에, 대안 He:48keV 및 52keV 즉, 상기 대안은 헬륨 극대치가 수소 확산 영역보다 더 깊히 위치해 있는 대안에서는 적은 수의 결점이 주목된다. 다른말로 하면, 블리스터 형의 결점은 헬륨이 깊게 주입될 때 최소화 된다(그리고 600℃의 회복 작업의 경우에 거칠함이 증가되는 것은 없다)
물론, 당업자라면 그가 다른 재료와 관련된 특성 및 물리적 특징을 인지하고 있음을 고려하면, 상술한 발명을 Si1 - xGex 외의 다른 재료로 용이하게 전환할 수 있을 것이다.
우리는 또한 같은 방법으로 본 발명에 따른 방법을 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 합금에서 다른 분리된 층에 적용할 수 있다.
우리는 또한 이러한 재료의 모든 것을 적은 양(약 5%정도)의 탄소 또는 도핑제(doping agent)를 포함하는 재료로 확대할 수 있다.
Claims (25)
- 도우너 웨이퍼로부터 반도체 재료중에서 선택된 분리된 층을 포함하는 구조를 형성하는 방법으로서,(a) 도우너 웨이퍼 내 분리될 층의 두께에 인접한 깊이에 취약 영역을 형성하기 위해 원자 종을 주입하는 단계;(b) 호스트 웨이퍼에 상기 도우너 웨이퍼를 본딩하는 단계;(c) 취약 영역에서 상기 도우너 웨이퍼로부터 상기 분리층을 분리하기 위해 에너지를 공급하는 단계; 및(d) 상기 분리층을 처리하는 단계를 연속으로 포함하되,상기 단계(d)는, 상기 분리된 층이 상기 도우너 웨이퍼의 남겨진 부분과 여전히 접촉하고 있는 동안에 사용되는 상기 분리층의 회복동작을 포함하고, 상기 회복동작은 상기 도우너 웨이퍼의 상기 남겨진 부분과 상기 분리층의 재접착(re-adhesion) 온도보다 더 낮은 온도에서의 열처리에 의해 수행된다.
- 청구항 1에 있어서, 상기 재접착 온도는 약 800℃인, 방법.
- 청구항 1 또는 2에 있어서, 상기 단계(c)는 300℃와 550℃사이를 포함하는 온도에서 수행되는, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 회복 온도는 350℃와 800℃사이인, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 회복 온도는 550℃와 800℃사이인, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 상기 회복 동작이 Ar이나 N2 분위기와 같은 불활성 분위기 내에서 수행되는, 방법.
- 청구항 1 내지 5중 어느 하나에 있어서, 상기 회복 동작이 산화성 분위기 내에서 수행되는, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 상기 단계(d)의 상기 회복 동작은 같은 퍼니스(furnace) 내에서 단계(c)로부터 연속적으로 수행되는, 방법.
- 청구항 8에 있어서, 상기 단계(d)의 상기 회복 동작은 상기 단계(c)의 분리 온도로부터 회복을 위해 선택된 온도로 단일한 온도변화를 포함하는, 방법.
- 청구항 9에 있어서, 상기 단계(c)가 약 500℃에서 30분에서 약 2시간까지 지 속될 수 있는 지속 기간동안 수행되는, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 상기 단계(a)는 수소 또는 헬륨의 단순 주입을 포함하는, 방법.
- 청구항 1 내지 11중 어느 한 항에 있어서, 상기 단계(a)는 수소 및 헬륨의 공동 주입을 포함하는, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 상기 단계(d)의 상기 회복 동작은 575℃와 625℃사이에 실질적으로 포함되는 온도에서의 열처리에 의해 수행되는, 방법.
- 청구항 12 또는 13에 있어서, 상기 도우너 웨이퍼는 SiGe 층을 포함하고, 상기 단계(a)는 상기 SiGe 층내 취약 영역(embrittlement zone)을 형성하고, 헬륨 농도 극대치가 도우너 웨이퍼 두께에서 수소 확산 영역보다 더 깊고 상기 취약 영역보다 더 깊게 위치되도록 된, 주입 파라미터에 따라 수행되는, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 상기 회복 열처리는 30분과 4시간 사이 범위의 일(one) 시간의 길이동안 실행되는, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 도우너 웨이퍼의 나머지(10')로부터 분리층(1)의 접촉을 떼어버리게 하는 것을 가능하게 하는 단계가 상기 단계(d)의 상기 회복동작 이후 수행되는, 방법.
- 청구항 16에 있어서, 상기 도우너 웨이퍼의 나머지(10')로부터 상기 분리층(1)의 접촉을 떼어버리게 한 후, 상기 단계(d)가 CMP, 화학적 에칭, 희생적 산화, 열적 어닐링(anealing) 중 적어도 하나를 더 포함하게 하는 방법.
- 이전 청구항들 중 어느 하나에 있어서, 상기 분리층(1)은 Si1 -xGex(0<x≤1)인, 방법.
- 청구항 1 내지 17중 어느 한 항에 있어서, 상기 분리층(1)은 스트레인드 Si 및 Si1 -xGex(0<x≤1)인, 방법.
- 청구항 19에 있어서, 상기 단계(d) 이후 Si1 - xGex층은 스트레인드 Si층에 대해 선택적으로 에칭되는, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 상기 분리층(1)은 Si1 - xGex(x≠0) 및 선택적 에칭에 대한 장벽층(barrier layre)을 포함하며, 상기 단계(d)는 회복 동작 및 도우너 웨이퍼의 남은 부분(10')으로부터 상기 분리층(1)의 접촉을 떼어낸 이후에 수행되는 선택적인 에칭을 포함하는, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 상기 도우너 웨이퍼(10)는 벌크 Si 지지 기판, SiGe 완충 구조체 및 Si1 - xGex(x≠0)로 이루어진 상부 층을 포함하고, 상기 호스트 웨이퍼(20)가 벌크 Si인, 방법.
- 이전 청구항들 중 어느 하나에 있어서, 단계(b)전에, 상기 도우너 웨이퍼(10) 및/또는 상기 호스트 웨이퍼(20)상에, 본딩 층을 형성하는 단계를 더 포함하며, 상기 본딩층은 예를 들어 SiO2, Si3N4 또는 SixOyNz와 같은 전기적 절연 재료로 만들어지는, 방법.
- 절연체 상의 반도체 구조체를 형성하는 이전 청구항의 방법에 따른 적용물.
- 청구항 1 내지 23중 어느 한 항에 따른, 상기 단계(d)의 회복 동작을 수행한 후, 도우너 웨이퍼의 남은 부분(10')과 분리층(1)의 접촉을 떼어낸 후 얻어지는 40Å RMS미만의 표면 거칠기를 가진, 절연체상의 반도체 구조체.
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Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6717213B2 (en) * | 2001-06-29 | 2004-04-06 | Intel Corporation | Creation of high mobility channels in thin-body SOI devices |
EP1652230A2 (fr) * | 2003-07-29 | 2006-05-03 | S.O.I.Tec Silicon on Insulator Technologies | Procede d' obtention d' une couche mince de qualite accrue par co-implantation et recuit thermique |
FR2858462B1 (fr) * | 2003-07-29 | 2005-12-09 | Soitec Silicon On Insulator | Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique |
AU2003297191A1 (en) * | 2003-12-16 | 2005-07-14 | International Business Machines Corporation | Contoured insulator layer of silicon-on-onsulator wafers and process of manufacture |
FR2898431B1 (fr) * | 2006-03-13 | 2008-07-25 | Soitec Silicon On Insulator | Procede de fabrication de film mince |
US20070281440A1 (en) * | 2006-05-31 | 2007-12-06 | Jeffrey Scott Cites | Producing SOI structure using ion shower |
FR2914495B1 (fr) | 2007-03-29 | 2009-10-02 | Soitec Silicon On Insulator | Amelioration de la qualite d'une couche mince par recuit thermique haute temperature. |
FR2923079B1 (fr) * | 2007-10-26 | 2017-10-27 | S O I Tec Silicon On Insulator Tech | Substrats soi avec couche fine isolante enterree |
US20100244185A1 (en) * | 2007-12-27 | 2010-09-30 | Sharp Kabushiki Kaisha | Semiconductor device, single-crystal semiconductor thin film-including substrate, and production methods thereof |
JP5303957B2 (ja) * | 2008-02-20 | 2013-10-02 | 株式会社デンソー | グラフェン基板及びその製造方法 |
US8133800B2 (en) * | 2008-08-29 | 2012-03-13 | Silicon Genesis Corporation | Free-standing thickness of single crystal material and method having carrier lifetimes |
JP5493343B2 (ja) | 2008-12-04 | 2014-05-14 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
US20110207306A1 (en) * | 2010-02-22 | 2011-08-25 | Sarko Cherekdjian | Semiconductor structure made using improved ion implantation process |
US8008175B1 (en) | 2010-11-19 | 2011-08-30 | Coring Incorporated | Semiconductor structure made using improved simultaneous multiple ion implantation process |
US8196546B1 (en) | 2010-11-19 | 2012-06-12 | Corning Incorporated | Semiconductor structure made using improved multiple ion implantation process |
US8558195B2 (en) | 2010-11-19 | 2013-10-15 | Corning Incorporated | Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process |
CN102184882A (zh) * | 2011-04-07 | 2011-09-14 | 中国科学院微电子研究所 | 一种形成复合功能材料结构的方法 |
FR2978604B1 (fr) * | 2011-07-28 | 2018-09-14 | Soitec | Procede de guerison de defauts dans une couche semi-conductrice |
FR2980916B1 (fr) | 2011-10-03 | 2014-03-28 | Soitec Silicon On Insulator | Procede de fabrication d'une structure de type silicium sur isolant |
FR2982071B1 (fr) * | 2011-10-27 | 2014-05-16 | Commissariat Energie Atomique | Procede de lissage d'une surface par traitement thermique |
CN103165511B (zh) * | 2011-12-14 | 2015-07-22 | 中国科学院上海微系统与信息技术研究所 | 一种制备goi的方法 |
CN103165512A (zh) * | 2011-12-14 | 2013-06-19 | 中国科学院上海微系统与信息技术研究所 | 一种超薄绝缘体上半导体材料及其制备方法 |
CN105140171B (zh) * | 2015-08-26 | 2018-06-29 | 中国科学院上海微系统与信息技术研究所 | 一种绝缘体上材料的制备方法 |
CN105957831A (zh) * | 2016-07-06 | 2016-09-21 | 中国科学院上海微系统与信息技术研究所 | 一种用于制造支撑衬底上的单晶材料薄层结构的方法 |
CN107195534B (zh) * | 2017-05-24 | 2021-04-13 | 中国科学院上海微系统与信息技术研究所 | Ge复合衬底、衬底外延结构及其制备方法 |
CN109427538B (zh) * | 2017-08-24 | 2021-04-02 | 中国科学院上海微系统与信息技术研究所 | 一种异质结构的制备方法 |
DE112019002290T5 (de) * | 2018-12-28 | 2021-04-08 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und verfahren zum herstellen |
CN111722321A (zh) * | 2020-01-19 | 2020-09-29 | 中国科学院上海微系统与信息技术研究所 | 一种光膜转换器及其制备方法 |
FR3108440A1 (fr) * | 2020-03-23 | 2021-09-24 | Soitec | Procédé de préparation d’une couche mince |
CN111834520B (zh) * | 2020-06-29 | 2021-08-27 | 中国科学院上海微系统与信息技术研究所 | 一种表面均匀性优化的压电单晶薄膜制备方法 |
Family Cites Families (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4462847A (en) * | 1982-06-21 | 1984-07-31 | Texas Instruments Incorporated | Fabrication of dielectrically isolated microelectronic semiconductor circuits utilizing selective growth by low pressure vapor deposition |
US4604304A (en) * | 1985-07-03 | 1986-08-05 | Rca Corporation | Process of producing thick layers of silicon dioxide |
US4722912A (en) * | 1986-04-28 | 1988-02-02 | Rca Corporation | Method of forming a semiconductor structure |
FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
JPH06318588A (ja) | 1993-03-11 | 1994-11-15 | Nec Corp | 半導体装置の製造方法 |
US5985742A (en) * | 1997-05-12 | 1999-11-16 | Silicon Genesis Corporation | Controlled cleavage process and device for patterned films |
US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
JP3412470B2 (ja) * | 1997-09-04 | 2003-06-03 | 三菱住友シリコン株式会社 | Soi基板の製造方法 |
FR2773261B1 (fr) * | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
JP3582566B2 (ja) * | 1997-12-22 | 2004-10-27 | 三菱住友シリコン株式会社 | Soi基板の製造方法 |
FR2774510B1 (fr) * | 1998-02-02 | 2001-10-26 | Soitec Silicon On Insulator | Procede de traitement de substrats, notamment semi-conducteurs |
CN1241803A (zh) * | 1998-05-15 | 2000-01-19 | 佳能株式会社 | 半导体衬底、半导体薄膜以及多层结构的制造工艺 |
JP3697106B2 (ja) * | 1998-05-15 | 2005-09-21 | キヤノン株式会社 | 半導体基板の作製方法及び半導体薄膜の作製方法 |
JP3358550B2 (ja) | 1998-07-07 | 2002-12-24 | 信越半導体株式会社 | Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ |
JP4379943B2 (ja) * | 1999-04-07 | 2009-12-09 | 株式会社デンソー | 半導体基板の製造方法および半導体基板製造装置 |
US6352942B1 (en) * | 1999-06-25 | 2002-03-05 | Massachusetts Institute Of Technology | Oxidation of silicon on germanium |
EP1939932A1 (en) * | 1999-08-10 | 2008-07-02 | Silicon Genesis Corporation | A substrate comprising a stressed silicon germanium cleave layer |
DE10031388A1 (de) * | 2000-07-03 | 2002-01-17 | Bundesdruckerei Gmbh | Handsensor für die Echtheitserkennung von Signets auf Dokumenten |
US6573126B2 (en) * | 2000-08-16 | 2003-06-03 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded epitaxial growth |
US6448152B1 (en) * | 2001-02-20 | 2002-09-10 | Silicon Genesis Corporation | Method and system for generating a plurality of donor wafers and handle wafers prior to an order being placed by a customer |
US6603156B2 (en) * | 2001-03-31 | 2003-08-05 | International Business Machines Corporation | Strained silicon on insulator structures |
US7238622B2 (en) * | 2001-04-17 | 2007-07-03 | California Institute Of Technology | Wafer bonded virtual substrate and method for forming the same |
US6593625B2 (en) * | 2001-06-12 | 2003-07-15 | International Business Machines Corporation | Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing |
US6717213B2 (en) * | 2001-06-29 | 2004-04-06 | Intel Corporation | Creation of high mobility channels in thin-body SOI devices |
US6649492B2 (en) * | 2002-02-11 | 2003-11-18 | International Business Machines Corporation | Strained Si based layer made by UHV-CVD, and devices therein |
US6562703B1 (en) * | 2002-03-13 | 2003-05-13 | Sharp Laboratories Of America, Inc. | Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content |
FR2839385B1 (fr) | 2002-05-02 | 2004-07-23 | Soitec Silicon On Insulator | Procede de decollement de couches de materiau |
US6995430B2 (en) * | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
US7307273B2 (en) * | 2002-06-07 | 2007-12-11 | Amberwave Systems Corporation | Control of strain in device layers by selective relaxation |
AU2003237473A1 (en) | 2002-06-07 | 2003-12-22 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
US20030227057A1 (en) * | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
US7335545B2 (en) * | 2002-06-07 | 2008-02-26 | Amberwave Systems Corporation | Control of strain in device layers by prevention of relaxation |
US7074623B2 (en) * | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
US7018910B2 (en) * | 2002-07-09 | 2006-03-28 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Transfer of a thin layer from a wafer comprising a buffer layer |
FR2842350B1 (fr) * | 2002-07-09 | 2005-05-13 | Procede de transfert d'une couche de materiau semiconducteur contraint | |
US6953736B2 (en) * | 2002-07-09 | 2005-10-11 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Process for transferring a layer of strained semiconductor material |
FR2842349B1 (fr) | 2002-07-09 | 2005-02-18 | Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon | |
WO2004009861A2 (en) | 2002-07-19 | 2004-01-29 | Asm America, Inc. | Method to form ultra high quality silicon-containing compound layers |
AU2003270040A1 (en) * | 2002-08-29 | 2004-03-19 | Massachusetts Institute Of Technology | Fabrication method for a monocrystalline semiconductor layer on a substrate |
FR2844634B1 (fr) * | 2002-09-18 | 2005-05-27 | Soitec Silicon On Insulator | Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon |
US6911379B2 (en) * | 2003-03-05 | 2005-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming strained silicon on insulator substrate |
US20060014363A1 (en) * | 2004-03-05 | 2006-01-19 | Nicolas Daval | Thermal treatment of a semiconductor layer |
JP6155276B2 (ja) * | 2011-12-07 | 2017-06-28 | コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. | エレベータ運動検出のための方法及び装置 |
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