KR20070050080A - 집적 회로 저항기 - Google Patents

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KR20070050080A KR1020077005711A KR20077005711A KR20070050080A KR 20070050080 A KR20070050080 A KR 20070050080A KR 1020077005711 A KR1020077005711 A KR 1020077005711A KR 20077005711 A KR20077005711 A KR 20077005711A KR 20070050080 A KR20070050080 A KR 20070050080A
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Abstract

전기 접촉부들(16 및 18) 사이에 메사(14)를 포함하는 집적 회로 저항기가 제공된다. 전기 접촉부들(16 및 18) 사이의 전기 저항은 메사(14) 내의 리세스(20 및 22)의 형성을 통해 선택적으로 증가된다. 리세스(20 및 22)의 크기를 이용하여 접촉부들(16 및 18) 사이의 전기 저항값을 조정할 수 있다.
집적 회로 디바이스, 에칭, 에칭 정지층, 접촉부, 리세스, 메사

Description

집적 회로 저항기{INTEGRATED CIRCUIT RESISTOR}
본 발명은 일반적으로 전자 디바이스에 관한 것이고, 보다 자세히는, 개선된 회로 저항기 및 그것을 형성하는 방법에 관한 것이다.
오늘날의 통합된 전자공학 시장에 대처하기 위해 요구되는 복합 시스템을 형성하기 위해서, 집적 회로는 공통 기판 위에 형성된 모든 능동 및 수동 소자들을 포함해야 한다. 일부 응용에서, 상대적으로 큰 저항값을 갖는 저항기들은 통합 디바이스들의 전체 크기를 줄이려는 시도에 있어서 제한 요소가 되어 왔다.
저항기들과 집적 회로들을 구성하는 전형적인 기법들은 반도체 기판의 외부 표면들 또는 외부층들 위에 반도체 막들을 피착시키거나 성장시키는 것을 수반한다. 이후에 막들에 접촉점들이 만들어지고, 막의 영역과 접촉부들의 간격을 이용하여 저항기의 저항값을 조정한다. 이러한 기법들은 수 옴(Ω)에서 수백 옴의, 상대적으로 낮은 저항값들을 갖는 저항기들을 만드는데 효과적으로 사용될 수 있다. 그러나, 특정 전자 회로가 수천 옴의 저항을 갖는 저항기를 필요로 한다면, 이러한 기법들은 이 저항기들을 형성하는데 기판 영역의 많은 부분을 제공해야 할 필요가 있을 것이다.
<발명의 개요>
따라서, 종래의 방법들 및 구조들과 연관된 문제들 및 단점들을 실질적으로 없애거나 감소시키는 집적 회로 저항기 구성의 새로운 접근 방법이 제공된다.
본 발명의 일 실시예에 따르면, 반도체 기판의 표면으로부터 바깥쪽으로 디바이스가 형성된다. 반도체 기판의 외부 표면에 반도체층이 형성된다. 반도체층에 제1 및 제2 접촉부가 소정의 거리만큼 이격되어 형성된다. 반도체층을 통한 제1 및 제2 접촉부들 사이의 전기 저항이 소정량 증가되도록, 반도체층의 일부가 반도체층의 외부 표면으로부터 제거되어, 이격된 제1 및 제2 접촉부들 사이에 리세스(recess)를 형성한다.
본 발명의 특정한 일 실시예에 따르면, 반도체층은 에피택셜(epitaxial)층의 일부분을 제거할 수 있게 하는 에칭 정지층을 포함하는 복수 층을 포함한다.
본 발명의 또 다른 실시예에 따르면, 제1 및 제2 접촉점 사이의 저항을 증가시키기 위한 반도체층의 일부의 제거는, 제1 및 제2 접촉부들 사이에서 에피택셜층에 적어도 2개의 리세스를 생성하는 적어도 2회의 에칭 단계들에서 달성된다. 이 방법으로, 제1 및 제2 리세스의 크기를 조정하여 제1 및 제2 접촉점 사이의 저항값을 아주 정확하게 조정하는 것이 가능하다.
본 발명과 본 발명의 장점에 대한 보다 완벽한 이해는, 유사한 참조 번호들이 유사한 특징들을 나타내는 첨부 도면들을 참조함으로써 달성될 수 있다.
도 1A 내지 도 1E는 본 발명의 일 실시예에 따른 집적 회로 저항기를 형성하 는 방법을 도시하는 일련의 연속적이고 매우 확장된, 횡단 입면도이다.
도 1A를 참조하면, 반도체 기판(10)이 도시된다. 기판(10)은 실리콘, 게르마늄, 갈륨 비소(gallium arsenide), 실리콘 게르마늄, 인듐 인화물(indium phosphide), 갈륨 질화물, 인듐 갈륨 인화물, 실리콘 탄화물(silicon carbide), 또는 그 밖의 적절한 재료일 수 있다. 반도체 재료의 에피택셜층(12)이 종래의 에피택셜 기법들을 사용하여 기판(10)의 외부 표면 위에 형성된다. 에피택셜층(12)은 상이한 재료들을 포함하는 임의의 수의 연속적으로 형성된 층을 포함할 수 있다. 여기서 논의되는 바와 같이, 에피택셜층(12)은 매우 정확하게 제어될 수 있는 에칭 깊이를 제공하기 위하여 이후의 에칭 프로세스에서 사용될 수 있는 격자 간의 에칭 정지층을 포함할 수 있다. 예를 들어, 에피택셜층(12)을 형성하는 한 가지 가능한 시퀀스는, 15Å(옹스트롬)의 갈륨 비소층과 200Å의 알루미늄 갈륨 비소층의 교대 시퀀스를 포함하는 제1 수퍼 격자(super-lattice) 버퍼층의 형성을 포함할 수 있다. 이 교대 시퀀스들은 10회 시행되어 약 2,150Å 두께의 수퍼 격자 버퍼층이 될 수 있다. 수퍼 격자 버퍼층의 외부 표면에는 이후에 적절한 하부 실리콘 펄스 도핑이 행해진다.
대략 50Å 두께의 알루미늄 갈륨 비소 스페이서층이 이후에 형성될 수 있다. 다음으로, 약 135Å 두께의 인듐 갈륨 비소 채널층이 형성될 수 있다. 이어서, 알루미늄 갈륨 비소의 추가적인 30Å 스페이서층이 제2 실리콘 펄스 도핑 단계 전에 형성될 수 있다. 다음으로, 알루미늄 갈륨 비소의 500Å 층이 3E17 cm-3의 농도로 N형 이온으로 에피택셜 성장된다. 다음으로, 갈륨 비소의 150Å 층이 동일한 3E17 cm-3의 농도로 N형 도핑으로 형성될 수 있다. 다음으로, 알루미늄 비소 에칭 정지층이 10 내지 20Å의 두께로 형성되고 1.2E18 cm-3의 농도로 N형 이온으로 도핑된다. 알루미늄 비소 정지층은, 이후의 에피택셜층(12)으로의 에칭 단계에서 에칭 정지층으로서 작용한다. 에피택셜층(12)은 3E17 cm-3의 농도로 N형 이온으로 도핑된 약 150Å 두께의 갈륨 비소층의 형성에 의해 완료될 수 있다. 최종적으로, 갈륨 비소의 500Å 층이 층(12)의 외부 표면 위에 형성되고, 3E18 cm-3의 농도로 N형 이온으로 도핑된다.
전술한 기법 및 이온 농도는, 단일 에칭 정지층을 사용하기 때문에, 여기서 논의되는 바와 같이 에피택셜층(12)으로의 단일 리세스의 형성을 가능하게 한다. 설명되는 바와 같이, 이후의 단계들에서, 에피택셜층(12)으로 리세스를 형성하는 것을 이용하여 높은 저항값을 가진 정확하게 제어된 저항기를 형성한다.
더욱 큰 저항 및 값 제어를 위하여 이중(dual) 리세스 에칭이 요구되는 경우에는, 상이한 방법이 2개의 에칭 정지층을 도입하는데 사용될 수 있다. 이러한 환경에서, 전술한 제2 실리콘 펄스 도핑 단계 후에, 3E17 cm-3의 농도로 N형 이온으로 도핑될 수 있는 약 220Å 두께의 알루미늄 갈륨 비소층의 형성을 시작으로 하여 상 이한 프로세스가 후속될 수 있다. 알루미늄 비소 또는 인듐 갈륨 인화물의 제1 에칭 정지층은 이후에 10 내지 20Å의 두께로 형성될 수 있다. 제1 에칭 정지층 후에, 약 430Å 두께의 알루미늄 갈륨 비소가 형성되고 그 다음에 3E17 cm-3의 농도로 N형 이온으로 도핑될 수 있다. 이후에 알루미늄 비소 또는 인듐 갈륨 인화물의 제2 에칭 정지층이 50Å의 두께로 형성될 수 있다. 층(12)의 구조는 이후에 3E18 cm-3의 농도로 N형 이온으로 도핑되는 550Å 두께의 갈륨 비소층의 형성에 의해 완료될 수 있다.
이러한 제2의 대안적인 프로세스를 이용하여, 2개의 에칭 정지층들을 이용하여 2개의 후속하는 에칭 단계를 이용한 이중 리세스 구조를 형성할 수 있다. 본 명세서에서는, 고품질, 높은 값 및 매우 정확한 값의 집적 회로 저항기들의 형성에서 이들 후속하는 에칭 단계의 사용이 논의될 것이다.
도 1B를 참조하면, 종래의 포토리소그래픽 및 에칭 기법들을 사용하여 층(12)으로부터 메사(mesa) 영역(14)을 형성한다. 대안적으로, 주변 영역을 역으로 주입함에 의해 도핑된 반도체의 격리된 영역들이 생성될 수 있다. 도전성 물질층은 이후에 메사(14)로부터 바깥쪽으로 피착되고 종래의 포토리소그래픽 기법들을 이용하여 패턴화되고 에칭되어 제1 접촉부(16) 및 제2 접촉부(18)를 형성한다. 접촉부들(16 및 18)은 고도핑된(highly doped) 반도체 재료 또는 알루미늄, 구리 또는 금과 같은 적절한 금속 재료를 포함할 수 있다. 접촉부들(16 및 18)은 층(12), 및 특히 메사(14)와 함께 낮은 저항의 오믹(ohmic) 접촉을 형성한다.
도 1C를 참조하면, 메사(14)의 외부 표면의 선택 영역을 제외한 외부 표면 전부를 마스크하기 위해 포토리소그래픽 방법을 이용하여 제1 에칭 프로세스가 수행된다. 이 에칭 프로세스에 의해 일반적으로 도 1C의 20으로 표시되는 제1 리세스 영역이 형성된다. 전술한 층(12)의 예시적인 형성을 이용하여, 리세스(20)의 형성은 전술한 가장 외부에 위치한 에칭 정지층까지 에칭하는 것을 포함할 수 있다. 이 에칭 프로세스는, 예를 들어, 불화수소산(hydrofluoric acid) 또는 염화수소산(hydrochloric acid)과 같은 적절한 활성 에칭 용액을 이용할 수 있다. 리세스(20)는 500-550Å의 깊이일 수 있다.
도 1D를 참조하면, 유사한 포토리소그래픽 프로세스들을 사용하여 전술한 제1 리세스 영역(20) 내에 제2 리세스 영역(22)을 형성한다. 제2 리세스 영역(22)은 대략 추가의 430-440Å의 깊이를 갖고, 이전에 리세스(20)를 구성하는데 사용된 것과 동일한 화학 조성 및 기법들을 이용하여 구성될 수 있다.
접촉부(16)와 접촉부(18) 사이의 도전성 경로는 메사(14)를 통과한다. 전술한 리세스들(20 및 22)의 형성을 통하여 선택적으로 재료를 제거함으로써, 접촉부(16)와 접촉부(18) 사이의 경로의 전기 저항값이 증가된다. 리세스들(20 및 22)의 크기 및 깊이를 조정함에 의해, 접촉부(16)와 접촉부(18) 사이의 경로의 전체 저항은 매우 정확하게 제어될 수 있다. 에칭 정지층을 이용하여, 리세스들(20 및 22)의 깊이는 수 Å 내에서 제어될 수 있다. 리세스들의 측면 방향으로의 크기는 종래의 포토리소그래픽 마스크들을 사용하여 쉽게 제어된다. 중요한 것은, 저항값이 메사(14) 내의 리세스들(20 및 22)의 정확한 포지셔닝보다 제거된 재료의 양에 더 밀접하게 관련되어 있기 때문에, 접촉부들(16 및 18) 사이의 리세스들(20 및 22)의 정확한 배치는 그렇게 중요하지 않다는 것이다.
본 발명이 다양한 층들을 형성하는데 사용될 수 있는 특정 재료들을 참조하여 설명되었지만, 본 발명은 적절한 구조들을 얻기 위하여 그 밖의 유형의 재료들을 사용할 수도 있다. 예를 들어, 디바이스들은 갈륨 비소, 실리콘, 게르마늄, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 인화물, 실리콘 탄화물, 알루미늄 갈륨 비소, 실리콘 게르마늄, 인듐 알루미늄 비소, 또는 갈륨 질화물의 층들을 포함할 수 있다.
본 발명의 교시들이 2개의 에칭 정지층, 및 저항값을 조정하기 위한 2개의 리세스 영역의 형성을 포함하는 구조를 참조하여 설명되었지만, 본 발명의 교시들은 이 구조 또는 임의의 특정 구조에 한정되어서는 안된다. 예를 들어, 에칭 정지층들이 메사(14)로부터 재료들을 정밀하게 제거할 필요는 없다. 예를 들어, 엄밀하게 시간을 맞춰 시행되는 에칭 또는 기계적 또는 플라즈마 에칭 기법들이 물질의 특정량을 정확하게 제거하기 위해 사용될 수 있다. 또한, 2개의 리세스들을 형성하는 것이 도시되었지만, 본 발명의 특정 실시예들을 구현하기 위하여 임의의 개수의 리세스들이 사용될 수 있다. 예를 들어, 1개의 리세스 또는 2개 이상의 리세스들이 또한 동일하게 작용할 수 있다.
도 1E를 참조하면, 본 실시예에 따라 구성된 집적 회로 저항기의 최종 구조가 도시되어 있다. 격리 절연층(24)이 접촉부들(16 및 18)과 메사(14)로부터 바깥쪽으로 피착된다. 이후에 도전성 접촉부들(26 및 28)이 형성되어 이전에 형성된 접촉부들(16 및 18)과 접촉하는 것을 가능하게 한다. 격리 절연층(24)은, 예를 들어, 적절한 산화물층 또는 질화물층을 포함할 수 있다. 접촉부들(26 및 28)은, 예를 들어, 알루미늄, 금, 또는 구리와 같은 적절한 금속 재료를 포함할 수 있다.
부가적으로, 기술된 실시예들의 교시들은 에피택셜층으로부터만 물질을 제거하는 것을 언급하고 있으나, 본 발명의 교시들은 이러한 기법에 제한되지 않는다. 예를 들어, 물질을 외부층을 통하여 주 기판층까지 제거하는 에칭 기법들 또한 접촉점들 사이의 저항에 영향을 줄 것이다. 본 발명이 도시된 실시예를 참조하여 상세히 설명되었지만, 이 실시예 또는 임의의 특정 실시예에 한정되어서는 않되고 첨부된 특허청구범위에 의해서만 제한되어야 한다.
또한, 본 명세서에서 설명된 에칭 프로세스들의 제어는 에칭 정지층들의 사용을 통하여 달성된다. 그러나, 본 발명의 교시들은 이러한 에칭 제어 또는 임의의 에칭 제어 기법에 한정되지 않는다. 제한적이지 않은 예로서, 에칭의 깊이가 에칭 프로세스의 정확한 시간 제어에 의하여 제어될 수 있는 에칭 프로세스가 적절히 유효하게 사용될 수도 있다.

Claims (19)

  1. 집적 회로 디바이스로서,
    제1 외부 표면을 포함하는 반도체 기판;
    상기 제1 외부 표면으로부터 바깥쪽으로 형성되고 제2 외부 표면을 포함하며 상기 제2 외부 표면에 리세스(recess)를 정의하는 반도체층; 및
    상기 제2 외부 표면으로부터 바깥쪽으로 형성되고 그 사이에 저항성 영역을 정의하는 제1 및 제2 접촉부들 - 상기 저항성 영역의 전기적 저항은 상기 반도체층의 선택적인 부분의 제거를 통한 상기 리세스의 형성을 통해 증가됨 -
    을 포함하는 집적 회로 디바이스.
  2. 제1항에 있어서,
    상기 반도체층은 제1 에칭 정지층을 포함하는 집적 회로 디바이스.
  3. 제2항에 있어서,
    상기 반도체층은, 상기 반도체층 내에 있고 상기 제1 에칭 정지층과 평행하며 상기 제1 에칭 정지층으로부터 이격되어 있는 제2 에칭 정지층을 포함하는 집적 회로 디바이스.
  4. 제1항에 있어서,
    상기 저항성 영역의 저항값은 상기 반도체 기판의 일부를 제거함으로써 더 증가되는 집적 회로 디바이스.
  5. 제1항에 있어서,
    상기 반도체 기판은 갈륨 비소(gallium arsenide)를 포함하는 집적 회로 디바이스.
  6. 제1항에 있어서,
    상기 반도체층은 갈륨 비소를 포함하는 집적 회로 디바이스.
  7. 집적 회로 디바이스를 형성하는 방법으로서,
    반도체 기판의 외부 표면 위에 반도체층을 형성하는 단계;
    상기 반도체층의 외부 표면 위에 전기 접촉부들을 서로 이격하여 형성하고 상기 접촉부들 사이에 저항성 영역을 정의하는 단계; 및
    상기 전기 접촉부들 사이의 전기 저항을 상기 저항성 영역을 통해 증가시키기 위하여 상기 저항성 영역 내의 상기 반도체층의 선택된 부분을 제거함으로써 상기 반도체층의 외부 표면 내에 리세스를 형성하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 반도체층의 선택된 부분들을 제거하는 단계는 상기 반도체층 내의 에칭 정지층에 도달할 때까지 상기 반도체층을 선택적으로 에칭하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    제2 에칭 단계에서, 제2 에칭 정지층에 도달할 때까지 상기 반도체층의 추가 부분을 에칭하는 단계를 더 포함하는 방법.
  10. 제7항에 있어서,
    상기 반도체 기판의 부분들을 제거함으로써 상기 전기 접촉점들 사이의 상기 전기 저항을 추가로 증가시키는 단계를 더 포함하는 방법.
  11. 제7항에 있어서,
    반도체층을 형성하는 상기 단계는, 적어도 일부가 부분적으로 반도체 재료들을 포함하는 복수의 이종층(disparate layer)들을 포함하는 층을 형성하는 단계를 포함하고, 상기 복수의 층들은 에피택셜(epitaxial) 프로세스들을 사용하여 형성되는 방법.
  12. 제7항에 있어서,
    전기 접촉부들을 형성하는 상기 단계는 고도핑된(highly-doped) 반도체 재 료, 구리, 금, 및 알루미늄으로 이루어진 그룹으로부터 선택된 재료를 포함하는 바디 쌍을 형성하는 단계를 포함하는 방법.
  13. 제7항에 기재된 방법에 의해 제조된 집적 회로 디바이스.
  14. 집적 회로 디바이스를 형성하는 방법으로서,
    반도체 기판의 외부 표면 위에, 제1 및 제2 에칭 정지층을 포함하는 반도체층을 형성하는 단계;
    상기 반도체층의 외부 표면 위에 전기 접촉부들을 서로 이격시켜 형성하고 상기 접촉부들 사이에 저항성 영역을 정의하는 단계;
    상기 저항성 영역을 통하여 상기 전기 접촉부들 사이의 전기 저항을 증가시키기 위하여 상기 저항성 영역 내에 상기 제2 에칭 정지층으로부터 바깥쪽으로 배치된 상기 반도체층의 부분들을 에칭함으로써 상기 반도체층의 외부 표면에 제1 리세스를 형성하는 단계; 및
    상기 저항성 영역을 통하여 상기 전기 접촉부들 사이의 전기 저항을 더욱 증가시키기 위하여 상기 제1 리세스 내의 상기 저항성 영역의 상기 제1 에칭 정지층으로부터 바깥쪽으로 배치된 상기 반도체층의 부분들을 에칭함으로써 상기 반도체층의 외부 표면에 제2 리세스를 형성하는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 반도체 기판의 부분들을 제거함으로써 상기 전기 접촉점들 사이의 저항을 추가로 증가시키는 단계를 더 포함하는 방법.
  16. 제14항에 있어서,
    반도체층을 형성하는 상기 단계는 갈륨 비소를 포함하는 층을 형성하는 단계를 포함하는 방법.
  17. 제14항에 있어서,
    반도체층을 형성하는 상기 단계는, 적어도 일부는 부분적으로 반도체 재료들을 포함하는 복수의 이종층들을 포함하는 층을 형성하는 단계를 포함하고, 상기 복수의 층들은 에피택셜 프로세스들을 사용하여 형성되는 방법.
  18. 제14항에 있어서,
    전기 접촉부들을 형성하는 상기 단계는 고도핑 반도체 재료, 구리, 금, 및 알루미늄으로 이루어진 그룹으로부터 선택된 재료를 포함하는 바디 쌍을 형성하는 단계를 포함하는 방법.
  19. 제14항에 기재된 방법에 의해 제조된 집적 회로 디바이스.
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