KR101050867B1 - 표준 편차가 낮은 고 저항값 분할 폴리 ｐ-저항 - Google Patents

표준 편차가 낮은 고 저항값 분할 폴리 ｐ-저항 Download PDF

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Abstract

2층의 폴리실리콘으로 구성되는 저항 구조가 개시된다. 고유 디바이스는, 전용 피착이거나 또는 BiCMOS 흐름에서 기본 에피택셜(epi) 성장 등 기존 공정 단계의 일부로서 형성되는 상부층을 이용하여 제조된다. 이러한 폴리층은 임플란트량을 적절히 스케일링하거나 또는 인시투 도핑 방법들에 의해 상당히 높은(스퀘어 당 2000 오옴 이상) 시트 저항으로 이루어질 수 있다. 본 발명에서 이러한 층은 약 1000A 이하의 두께로 배치된다. 이러한 두께를 갖는 저항은 더 두꺼운 층으로 이루어진 저항들에 비해 저항값의 표준 편차가 더 우수한 것으로 나타났다. 또한, 가늘고 긴 형태로 이루어진 실제 저항들은 그 형태에 5개의 굴곡이 있는 경우 우수한 표준 편차를 나타낸다. 저항 종단들은 이미 공정 시퀀스의 일부인 피착에 자기 정렬된 방식으로 바닥 폴리층을 추가하는 것에 의해 형성된다. 궁극적인 결과는 고유 저항 본체가 단일 폴리층으로 형성되는 한편 종단들은 2층으로 생성된다는 것이다. 이들 종단은 표준 실리사이드 및 콘택트 에칭 공정이 특별한 주의를 요하지 않고도 구조에 추가되기에 충분히 두껍다는 것이다. 또한, 전용 또는 이미 사용가능한 임플란트들이 저항 종단들에 통합되어 폴리실리콘으로부터 실리사이드로의 오믹 콘택트들을 확보하거나 또는 콘택트 금속이 달성된다. 이들 단계는 지속적이고, 저항값이 낮으며, 오믹 종단 콘택트를 갖고, 고유 저항값이 스퀘어 당 2000 오옴 이상인 저항 구조를 용이하게 제조할 수 있게 한다.
반도체 웨이퍼, 고 저항값 저항, 산화물층, 폴리실리콘층, 유전체, 금속 콘택트

Description

표준 편차가 낮은 고 저항값 분할 폴리 ｐ-저항{HIGH VALUE SPLIT POLY P-RESISTOR WITH LOW STANDARD DEVIATION}
본 발명은 반도체 기판 상에 폴리실리콘 저항을 형성하기 위한 구조 및 공정에 관한 것으로서, 특히 이중층 폴리실리콘 고 저항값 저항 구조(dual layer polysilicon high value resistor structure)에 관한 것이다.
다른 회로 소자와 함께 동일한 웨이퍼 상에 고 저항값 폴리실리콘 저항을 형성하는 것은 어려운 작업이다. 한가지 이유는, 다른 장치들의 요구 특성에 의해 폴리실리콘 층 또는 층들의 두께가 결정되기 때문이다. 예컨대, 피착된 폴리실리콘은 능동 소자의 게이트 및/또는 에미터, 보다 낮은 저항값 저항 및 커패시터 플레이트를 형성해야 한다. 이로 인해 통상적으로 200nm를 넘는 두께가 요구된다.
도 1에 도시된 바와 같이, 폴리실리콘 비저항은 도핑에 대한 비선형 함수인데, 도핑 농도가 증가함에 따라 비저항은 급격히 감소한다. 주입 도펀트 농도 제어(implant dopant concentration control)는 0.060 ohm-cm를 넘는 비저항의 달성을 어렵게 한다. 도핑 농도가 감소함에 따라(도 1의 a 지점과 b 지점 비교) 도핑 농도에 대한 비저항의 변화율이 급격히 증가하므로, 비저항을 제어하여 저항을 제조하는 것이 어렵게 된다. 이러한 두 가지의 제약은 실질적인 시트 저항(sheet resistance)을 제한하여 시트 저항이 2000ohms/스퀘어(square)를 초과하지 않도록 한다. 따라서, 메가-ohm 단위의 저항은 많은 공간을 소비하고, 다이(die) 크기를 매우 증가시킬 것이다.
고 저항값 폴리실리콘 저항을 형성하기 위한 시도로서 이온 주입을 사용하여, 제한적으로 폴리실리콘의 두께를 감소시키는데 성공하였다. 다른 구조로서는 폴리실리콘의 다중층을 사용하였다. 그러나, 이러한 구조들은, 동일한 웨이퍼 상의 핵심 소자들에 대해 요구되는 것 이상으로 많은 부가적인 단계 및 공정을 필요로 하고, 그 결과로 저항은 소자 및 공정 제어에 대한 제약을 갖게 된다.
이러한 시도 중의 한 가지가 Dah-Chin Lin 등에게 허여된 미국특허 제6,211,031호에 기재되어 있다. 상기 발명은 두 개의 층을 사용하는 분할 또는 이중 값 폴리실리콘 공정(split or dual value polysilicon process)에 대해 기술하고 있다. 제1 층이 피착 및 패터닝되어 하부의 유전체 기판을 노출시킨다. 상기 제1 층 및 유전체 위에 제2 폴리실리콘층을 피착한다. 이중 평행 저항(dual parallel resistor)이 형성된다. 폴리실리콘 저항이 너무 높으면, 저항 종단 콘택트 구조는 정류 저항기(rectifying resistor)를 형성한다. 저저항 종단 구조를 제공하기 위한 공정에 대한 어떠한 제시 또는 개시도 존재하지 않는다. 또한, 얇은 폴리 층 상에서 종료되지만, 이를 관통하지 않는 콘택트 구멍을 에칭하는 공정도 어렵다.
Yu-Ming Tsui 등에게 허여된 미국특허 제6,054,359에 다른 접근법이 개시되어 있다. 상기 특허는 보다 얇은 층 위에 보다 두꺼운 폴리실리콘 층이 중첩된 얇 은 폴리실리콘 층에 대해 기술하고 있다. 얇은 층은 적절히 도핑되고, 보다 두꺼운 층은 도핑되지 않는다. 이들 두 층의 조합으로 저항을 형성한다. 이러한 특정 발명은, 형성된 저항의 종단 구조의 일부를 형성하는 도핑되지 않은 층으로 인해 특히 문제가 발생한다. 그 결과로, 저항에 대해 상대적으로 높은 저항을 갖는 종단 콘택트가 형성된다.
종래 기술은, 실리사이드 또는 금속 콘택트를 얇은 폴리실리콘 저항에 통합하는 기술적 문제를 해결하지 못한다. 실리사이드의 경우에, 형성 반응은 얇은 폴리층의 전부는 아니지만, 많은 부분을 소비한다. 콘택트 에칭에 대해, 요구되는 오버 리치(over-reach)가 폴리층에 완전히 매립될 수도 있다. 이러한 문제로 인해 저항이 기능하지 않거나 신뢰할 수 없게 될 수도 있다. 이러한 이유로 인해, 종래 기술에 의하면, 고 임피던스 종단 구조 또는 비-저항 접속을 수용하도록 강제된다.
따라서, 기존 처리 호환성을 가지며; 추가되는 처리 단계가, 있더라도, 거의 없고; 금속화층에 대해 상대적으로 오믹 저항값이 낮은 잘 제어된 저항 종단 구조를 갖는 고 저항값 폴리실리콘 집적 회로 저항을 제공할 필요가 있다.
본 발명의 목적은, 전형적인 CMOS, 바이폴라 또는 BiCMOS 공정에 부가적인 단일 마스크 단계를 필요로 하는 고 저항값 폴리실리콘 저항을 제공하는 것이다. 특정 실시예에 있어서, 다른 목적은 폴리실리콘 저항을 크게 증가시키면서, 저항값의 제어를 향상시키는 것이다.
위에서 참조로서 언급된 Steven Leibiger의 관련 출원에서, 실리콘 기판 상에 형성된 필드 산화물 상에 상대적으로 두꺼운 폴리실리콘층이 피착된다. 이러한 상대적으로 두꺼운 층은 궁극적으로 보다 높은 저항값을 갖는 저항의 종단을 형성하는데 사용될 수 있으며, 제2 폴리실리콘층과 함께 게이트, 에미터, 보다 낮은 저항값을 갖는 저항 및 커패시터 플레이트를 형성하는데 사용될 수도 있다.
Leibiger의 출원에서, 상기 발명의 제2 목적은, 저항의 종단이 두 개의 자기 정렬 적층된 층으로부터 형성되는 반면 고유 저항(intrinsic resistor)은 오직 하나의 층으로부터 형성되는 방식으로 두 개의 개별 피착된 폴리실리콘층으로부터 고 저항값을 갖는 저항을 구성하는 것이다. 이로 인해, 고유 저항은 (스퀘어 당 2000 오옴을 넘는) 높은 시트 저항 값을 얻기 위해, 보다 얇고, 보다 저농도로 도핑될 수 있는 반면, 콘택트 에칭, 실리사이드 형성 또는 다른 단계들과 같은 정상적인 공정을 충분히 견딜 수 있을 정도로 종단 폴리실리콘 적층을 두껍게 할 수 있다. 또한, 종단을 저항기 몸체보다 고농도로 주입하거나 도핑하여, 폴리층과 실리사이드 또는 콘택트 금속 사이의 저항성 접속을 달성할 수 있다.
Leibeiger 출원에서 저항의 저항값을 주로 결정하는 제2 폴리실리콘층의 두께를 1000 옹스트롬 미만으로 감소시킴으로써, 예상한 바와 같이 저항이 증가하지만, 보다 얇은 층은 또한 저항의 표준 편차를 크게 감소시킨다는 사실을 발견했다. 또한, 제2 층의 폭을 감소시킴으로써, 예상한 바와 같이 저항이 증가하고, 저항의 표준 편차도 증가한다는 사실을 발견하였다. 그러나, 제2 층의 폭을 감소시키더라도, 보다 얇은 두께는 저항의 표준 편차를 여전히 감소시킨다.
보다 얇은 폴리실리콘 저항을 구현하는데 있어서 편차의 감소 이유는 기하학적 균형과 재료 특성에 관련된다. 폴리실리콘 저항의 저항값은 아래와 같이 표현된다.
R = (ρ* L)/A
여기서, R은 구조의 저항값이고, ρ는 비저항(재료 특성)이고, L은 저항의 길이이며, A는 저항의 단면적이다. 단면적(A)은 저항의 두께와 폭의 곱이다. 상술된 바와 같이, 구조의 비저항은 도펀트 농도를 변경하는 것에 의해 증가될 수 있다. 그러나, 도핑 농도가 감소됨에 따라, 도핑 농도에 의한 비저항 변경율은 급격하게 증가하여 비저항(및 이에 따른 저항값)의 제어를 어렵게 한다. 구조의 두께를 감소시킴으로서, 저항값은 도펀트 농도와는 독립적으로 증가될 수 있다(위 식에서 A값의 감소). 이상적인 주입량을 위해, 얇은 POLY는 보다 높은 도핑 농도를 갖는다(도펀트 종류/단위 체적). 이와 같이, 층의 비저항은 보다 두꺼운 POLY 보다 낮다. 이러한 보다 낮은 비저항 재료로 생성되는 구조는 비저항 기울기 감소로 인한 및 저항 본체와 종단과의 사이에 농도 유도된 확산이 감소되는 사실에 기인한 변동이 훨씬 적다.
이하 상세한 설명은 예시적인 실시예, 도면 및 사용 방법 등을 참조하여 진행될 것이지만, 본 발명이 이러한 실시예 및 사용 방법 등에 제한되는 것은 아니라는 것을 당업자라면 이해할 것이다. 오히려, 본 발명은 광범위한 것으로 첨부되는 특허청구범위에 개시되는 것에 의해서만 제한되어야 할 것이다.
도 1은 표면 비저항 대 도핑 농도의 곡선이다.
도 2는 상부층이 폴리실리콘인 층 스택으로 피복되는 웨이퍼 영역의 단면도이다.
도 3은 도 1의 구조에서 하부 필드 산화물이 노출되어 폴리실리콘이 에칭되는 도면이다.
도 4는 도 3의 구조에서 폴리실리콘의 제2 층이 스택 상에 피착된 도면이다. 이러한 층은 인시투(insitu) 또는 이온 주입 기술을 사용하여 도핑될 수도 도핑되지 않을 수도 있다.
도 5는 도 4의 구조에서 폴리실리콘 층들 양자 모두가 에칭되어 패터닝된 도면이다.
도 6은 도 5의 구조에서 저항의 종단 콘택트들이 선택적으로 주입되거나 또는 도핑된 도면이다.
도 7은 도 6의 구조에서 이중 폴리 실리콘 종단 구조 상에 실리사이드 층들이 형성된 도면이다.
도 8은 도 7의 구조에서 유전체 및 금속 접속이 적용되어 최종 저항을 형성하는 도면이다.
도 9는 종단부(22) 및 5군데의 굴곡을 포함하는 가늘고 긴 본체를 갖는 저항의 기하학적 도면이다.
표면 비저항이 2K 오옴/스퀘어에서 23K 오옴/스퀘어 사이인 고 저항값 저항은 Leibiger의 출원에 따라 구현되었다. 그 중 일부는 3700 옹스트롬(A) 두께의 비저항을 결정하는, 이하 논의 참조, 폴리층으로 구현되었고, 나머지는 1000A 두께의 층으로 구현되었다. 보다 두꺼운 폴리실리콘 레그는 300A a-Si이고, 3400A 폴리실리콘은 3700A 두께를 구성한다.
1000A 또는 3700A 층들에서 저항에 대한 다른 예외적인 부분이 관측되었다. 저항이 2 마이크로미터의 폭과 100 마이크로미터의 길이로 50 스퀘어 형성되면, 5군데의 굴곡을 갖는 저항은 굴곡이 전혀 없거나 또는 10군데의 굴곡을 갖는 이상적인 저항에 비해 저항의 표준 편차가 지속적으로 낮았다.
12K 오옴/스퀘어 저항은 표면 저항의 표준 편차가 약 4%로 나타나는 1000A 층으로 구현되었다. 6K 오옴/스퀘어 저항에 비하여 3700A 층이 11% 내지 43% 정도 범위의 표준 편차를 갖는다는 것을 제외하고는 동일하다. 3700A 층을 갖는 0.3M 오음 저항은 +/- 121% 표준 편차를 갖는데 비하여, 1M 오옴 정도의 저항은 1000A 층으로 +/- 5% 표준 편차를 갖는다. 이들 저항은 굴곡이 없는 상술된(2 X 100 마이크로미터와 동일한 폼 팩터이다.
1000A 층의 12K 오옴 저항은 -2700ppm의 저항값 온도 계수(TCR; temperature coefficients of resistance)를 갖는다. 그러나, 저항값 증가에 따른 변경율은 3700A 층에 비하여 1000A 층이 낮다.
도 2는 공정 흐름으로부터 필드 산화물(8)의 상부에 아이솔레이션 필드 산화물(4)과 피착 폴리실리콘층(6)을 포함하는 스택(2)을 나타낸다. 도 2의 경우는 아니지만, 폴리실리콘 하부에는 한 층 이상의 산화물이 존재할 수 있다. 이러한 폴리실리콘층은 형성되는 고 저항값 저항의 최종 단부 콘택트 구조의 바닥부일 것이 고, 이 층은 또한 CMOS 트랜지스터의 게이트 또는 NPN 트랜지스터의 에미터 등 다른 구조에 사용될 수 있다. 또한 이 층을 에피택셜(epi) 피착의 일부로서 형성할 수 있다.
도 3은 도 2의 구조에서 에칭 또는 패터닝되어 하부 산화물층(10)이 노출된 것을 나타낸다. 이러한 패터닝은 포토레지스트에 의해 구조의 일부를 마스킹하고, 포토레지스트의 일부를 사진 노광하여, 보호되지 않은 폴리실리콘 영역을 에칭으로 제거하는 것을 포함한다. 이러한 재료 및 포토-프로세스(예를 들어, 단계 및 반복 등)는 업계에 잘 알려져 있다. 이 단계에서 이러한 에칭 공청이 공정 흐름에서 사용될 수 있거나, 또는 고 저항값 저항 형성 전용일 수 있다. 예를 들어, 바이폴라 디바이스 액티브 영역들을 개방하여 단결정 베이스 영역들에 에피택셜(epi) 성장을 가능하게 하는 것과 동일한 공정 시퀀스일 수 있다. 이 경우, 추가적인 처리가 필요하지 않다.
도 4는 도 3의 구조에서 상부 폴리실리콘층(14)의 피착 이후를 나타낸다. 이 층은 노출된 산화물 모두 뿐만 아니라 제1 폴리실리콘층의 수평 및 수직 면들을 피복한다. 이러한 제2 폴리실리콘층은 제1 층보다 상당히 얇을 것이고, 1000A 이하의 두께에서 궁극적인 저항의 저항값의 표준 편차가, 상술된 바와 같이, 예상하지 못한 개선된 값을 나타낸다. 표준 폴리실리콘 시스템에서 피착될 수 있고, 또는 에피택셜 성장 단계의 일부로서 대응될 수 있다. 게르마늄은 이러한 처리 시퀀스 동안 사용될 수도 사용되지 않을 수도 있다. 제2 층이 피착 공정 중에 인시투(instu) 도핑되지 않으면, 이러한 제2 폴리실리콘층은 이온 주입 단계에 의해 도핑 될 수 있다. 이온 주입은 전체 웨이퍼에 대하여 선택적으로 적용되거나 또는 총괄적으로 적용될 수 있다. 총괄 적용은 패터닝을 요구하지 않는다. 도핑 방법에 상관없이, 두께 및 불순물 농도는 제2 폴리실리콘층의 최종 시트 저항이 스퀘어 당 2000 오옴을 초과하도록 될 것이다.
도 4의 구조는 도 5에 도시된 바와 같이 마스킹되어 패터닝된다. 폴리실리콘 정도 및 여기에 사용되는 에칭 단계는 저항이 사용되지 않더라도 처리 흐름에 존재하는 부분이므로, 복잡도를 증가시키지 않는다. 2개의 폴리 저항 종단 및 단일 폴리 고유 저항(14)이 도 5에 보여진다. 저항에 대한 콘택트 포인트가 되는 종단 구조는, 종단 구조(12A 및 12B)가 마스킹되어 이전 공정에서 사용되었던 것과 동일한 n 또는 p 타입 재료의 더 많은 량이 주입된 이후 도 6에 보여진다. 이러한 주입 단계는 필요하지 않을 수도 있으며, 또한 CMOS 소스 및 드레인 주입 등의 기존 공정 단계와 동일할 수 있다.
도 7은 저항 종단 구조에 형성될 수 있는 선택적으로 패터닝된 실리사이드층(16 및 17)을 나타낸다. 실리사이드층은 선택적인 것으로, 전체 이중 폴리실리콘층에 중첩하거나 또는 도시된 바와 같이 일부에만 중첩할 수 있다. 중요한 것은, 사용되는 경우 실리사이드층은 폴리의 이중층보다 상대적으로(종래 기술에 비하여) 두껍게 구현된다는 것이다. 이는 얇은 폴리층 위에 바로 있는 실리사이드층과 관련된 문제점들을 해결한다. 이러한 실리사이드층은 티타늄, 텅스텐, 코발트, 플라티늄 또는 다른 재료를 이용하여 실리콘 처리 기술에 친숙한 사람들에게 잘 이해되는 방법을 사용해서 이루어질 수 있다.
도 8은 저항 종단부를 칩 회로의 나머지 부분에 상호접속하는 금속(22)에 상호접속시키는 선택적으로 배치된 금속화된 웰(20)과 유전성 절연체층(18)을 갖는 완전한 저항 구조를 나타낸다. 콘택트는 단일 폴리실리콘 고유 저항 보다는 오히려 이중 폴리실리콘 저항 종단 위에 에칭된다는 점에 주목하자. 이는 기존 콘택트 에칭 공정 단계들이 수정되지 않고도 충분한 처리 마진을 두고 이 구조에 사용될 수 있게 한다. 웰들은 텅스텐, 구리, 알루미늄 또는 티타늄 또는 이들의 조합 또는 업계에 공지된 다른 재료 등으로 채워질 수 있다.
도 9는 상부면으로부터의 저항으로 5군데의 굴곡(24)을 가지거나 또는 그 길이를 따라 종단에서 종단(22)으로 방향을 전환한다.
상술된 실시예들은 본 명세서에서 예시적인 것으로 개시된 것으로, 이에 대한 다양한 변경 및 대안들이 가능하다는 점이 이해될 것이다. 따라서, 본 발명은 이하 첨부된 특허청구범위에 의해서만 제한되는 것으로서 광범위하게 해석되어야 한다.

Claims (21)

  1. 반도체 웨이퍼 상에 형성되는 고 저항값 폴리실리콘 저항기로서,
    적어도 하나의 산화물층;
    상기 적어도 하나의 산화물층 상에 제조되며, 패터닝 및 에칭되어 상기 적어도 하나의 산화물층을 노출시키는 개구를 구비하는 제1 폴리실리콘층 - 상기 에칭된 개구 외면은 수직 엣지를 정의함 -;
    상기 제1 폴리실리콘층, 상기 수직 엣지 및 상기 에칭된 개구에서의 임의의 노출된 산화물의 표면을 전부 피복하도록 피착되는 약 1000A(옹스트롬) 두께의 제2 폴리실리콘층 - 상기 노출된 산화물 및 상기 수직 엣지 상의 상기 제2 폴리실리콘층은 패터닝 및 에칭되어 상기 고 저항값 저항기의 외부 엣지 및 길이를 정의하고, 상기 제1 폴리실리콘층 상의 상기 제2 폴리실리콘층은 패터닝 및 에칭되어 상기 고 저항값 저항기의 종단부들을 정의함 -;
    상기 고 저항값 저항기 및 상기 종단부들을 피복하는 유전체; 및
    상기 유전체를 통해 상기 종단부들의 각각에 도달하여 상기 고 저항값 저항기에 대한 전기 접속을 이루는 금속 콘택트들
    을 포함하는 고 저항값 폴리실리콘 저항기.
  2. 제1항에 있어서,
    상기 제2 폴리실리콘층으로의 임플란트를 더 포함하고, 상기 제2 폴리실리콘층만의 전기적 시트 저항은 스퀘어(square) 당 2000 오옴(ohms)을 초과하는 고 저항값 폴리실리콘 저항기.
  3. 제1항에 있어서,
    상기 제2 폴리실리콘층은 에피택셜(epi) 피착 공정 동안 인시투(insitu) 도핑된 도핑층을 포함하고, 상기 도핑된 제2 폴리실리콘층의 전기적 시트 저항은 스퀘어 당 2000 오옴을 초과하는 고 저항값 폴리실리콘 저항기.
  4. 제1항에 있어서,
    상기 고 저항값 저항기의 종단부들에서의 불순물 도핑 레벨을 증가시키기 위한, 상기 종단부들로의 임플란트를 더 포함하는 고 저항값 폴리실리콘 저항기.
  5. 제1항에 있어서,
    상기 종단부들 중 적어도 하나 상에 제조되는 자기 정렬 실리사이드층을 더 포함하는 고 저항값 폴리실리콘 저항기.
  6. 제5항에 있어서,
    상기 실리사이드층은 티타늄, 텅스텐, 코발트, 또는 플라티늄을 포함하는 그룹으로부터 선택되는 재료로 이루어지는 고 저항값 폴리실리콘 저항기.
  7. 제1항에 있어서,
    상기 금속 콘택트들은 금속 플러그들인 고 저항값 폴리실리콘 저항기.
  8. 제7항에 있어서,
    상기 금속 플러그들은 텅스텐, 구리, 알루미늄 또는 티타늄, 또는 이들의 조합인 고 저항값 폴리실리콘 저항기.
  9. 제1항에 있어서,
    상기 저항기는, 그 저항기의 길이를 따라 적어도 하나의 굴곡을 갖는 가늘고 긴 형태로서 배치되는 고 저항값 폴리실리콘 저항기.
  10. 제1항에 있어서,
    상기 제2 폴리실리콘층의 두께는 1000A 미만인 고 저항값 폴리실리콘 저항기.
  11. 반도체 웨이퍼 상에 고 저항값 폴리실리콘 저항기를 제조하는 방법으로서,
    적어도 하나의 산화물층을 형성하는 단계;
    상기 적어도 하나의 산화물층 상에 제1 폴리실리콘층을 제조하는 단계;
    상기 제1 폴리실리콘층에 상기 적어도 하나의 산화물층을 노출하는 개구를 패터닝 및 에칭하는 단계- 상기 개구는 수직 엣지를 정의하는 외면을 구비함 -;
    상기 제1 폴리실리콘층, 상기 수직 엣지 및 상기 에칭된 개구에서의 임의의 노출된 산화물의 표면을 전부 피복하는 약 1000A 두께의 제2 폴리실리콘층을 제조하는 단계;
    상기 노출된 산화물 및 상기 수직 엣지 상의 상기 제2 폴리실리콘층을 패터닝 및 에칭하여 상기 고 저항값 저항기의 외부 엣지 및 길이를 정의하는 단계;
    상기 제1 폴리실리콘층 상의 상기 제2 폴리실리콘층을 패터닝 및 에칭하여 상기 고 저항값 저항기의 종단부들을 정의하는 단계;
    상기 고 저항값 저항기 및 상기 종단부들을 유전체로 피복하는 단계; 및
    상기 유전체를 통해 상기 종단부들의 각각에 도달하여 상기 고 저항값 저항기에 대한 전기 접속을 이루는 금속 콘택트들을 형성하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 저항기를, 그 저항기의 길이를 따라 적어도 하나의 굴곡을 갖는 가늘고 긴 형태로서 형성하는 단계를 더 포함하는 방법.
  13. 제11항에 있어서,
    상기 제2 폴리실리콘층에 임플란트하는 단계를 더 포함하고,
    상기 제2 폴리실리콘층만의 전기적 시트 저항은 스퀘어 당 2000 오옴을 초과하는 방법.
  14. 제11항에 있어서,
    에피택셜(epi) 피착 공정 동안 상기 제2 폴리실리콘층을 인시투(insitu) 도핑하는 단계를 더 포함하여, 스퀘어 당 2000 오옴을 초과하는 도핑된 제2 폴리실리콘층 시트 저항성을 형성하는 방법.
  15. 제11항에 있어서,
    상기 제1 폴리실리콘층의 제조는 에피택셜(epi) 기반 BiCMOS 공정의 일부이고, 상기 제1 폴리실리콘층은 CMOS 및 기타 액티브 또는 패시브 전기 디바이스 구조들에 대한 보호층을 형성하는 방법.
  16. 제11항에 있어서,
    상기 종단부들에서의 불순물 도핑 레벨을 증가시키기 위해 상기 고 저항값 저항기의 종단부들에 임플란트하는 단계를 더 포함하는 방법.
  17. 제11항에 있어서,
    상기 종단부들 중 적어도 하나 상에 자기 정렬 실리사이드층을 제조하는 단계를 더 포함하는 방법.
  18. 제17항에 있어서,
    상기 실리사이드층은 티타늄, 텅스텐, 코발트, 또는 플라티늄을 포함하는 그룹으로부터 선택되는 재료로 이루어지는 방법.
  19. 제11항에 있어서,
    상기 금속 콘택트들은 금속 플러그들인 방법.
  20. 제19항에 있어서,
    상기 금속 플러그들은 텅스텐, 구리, 알루미늄 또는 티타늄, 또는 이들의 조합인 방법.
  21. 제11항에 있어서,
    상기 제2 폴리실리콘층의 두께는 1000A 미만인 방법.
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