KR20010015136A - 저온 계수 저항기를 갖는 개선된 비씨모스 공정 - Google Patents

저온 계수 저항기를 갖는 개선된 비씨모스 공정 Download PDF

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Abstract

본 발명의 저온 계수 저항기(TCRL)는 복구되지 않는 이온 주입 손상부를 가진다. 손상된 부분은 저항을 증가시키며, 저항기로 하여금 작동 온도 변화에 덜 민감해 질 수 있도록 한다. 폴리실리콘 박막 저온 계수 저항기와 그 저항기의 제조 공정에 대한 방법은 종래 기술의 저항 계수 문제를 극복하면서, 동시에 BiCMOS 제조 공정으로 부터 단계를 줄이고, 바이폴라 설계 트레이드오프를 최적화시키며, 그리고, 수동 소자 격리를 개선시킨다. 본 발명의 방법에서는 전형적으로는 이산화실리콘 또는 질화실리콘인 절연층 상에 TCRL 이 형성되고, 그 층은 상대적으로 하나 또는 그 이상의 종류의 높은 도펀트 농도를 갖는 폴리실리콘을 포함한다. 상당한 양의 어닐링되지 않는 임플랜트 손상을 구비한다. 어닐링 공정은, 저항기 내에 의도한 어닐링되지 않은 손상부가를 남겨둔채, 통상적인 종래 기술의 임플랜트된 저항기들 보다 짧은 임플랜트된 저항기에 이용된다. 그 손상부는 그 저항 계수를 증가시키는 일이 없이 더 높은 저항의 TCRL 을 초래한다. 따라서, 온도가 증가하는 경우에도, 저항의 상대치는 그대로 유지된다. 본 저항기 제조공정은 몇가지 스페이서 산화 증착물을 결합하고, 서로 다른 확산 계수를 갖는 메몰(buried) 층을 제공하며, 연마 스탑처럼 이중 유전체 트렌치 측벽을 결합하고, 정밀하게 에미터-베이스 크기를 제어하는 스페이서 구조를 공급하며, 그리고 바이폴라 및 CMOS 소자를 둘 중 어느 하나에 부시해도 좋을 절충물과 집적시키는데 이용된다.

Description

저온 계수 저항기를 갖는 개선된 비씨모스 공정 {IMPROVED BICMOS PROCESS WITH LOW TEMPERATURE COEFFICIENT RESISTOR(TCRL)}
진보된 무선 통신 제품들은, 고성능, 고집적, 저전력 및 저비용의 집적회로 기술을 요구한다. 수 기가 헬츠(GHZ) 까지의 무선 장비들에 대해서는, 실리콘 BiCMOS 기술이 상기와 같은 요구들을 충족시키기에 특히 적합하다. RF 설계에 대한 극도의 중요성 중에는, 고 품질 수동 부품들의 이용 가능성을 들 수 있다. 특히, 저온 저항 계수(low temperature coefficient of resistance; TCRL)를 가지는 박막 저항기들(thin film resistors)을 형성하는 것이 바람직하다.
불행하게도, 폴리실리콘 박막 저항기들을 위한 기존의 기술들로는, 상대적으로 고온의 저항 계수를 가지는 박막 저항기들이 생산될 수 밖에 없는 문제가 있다.
도 1 내지 도 19 는 BiCMOS 과정에서 TCRL 의 형성을 위한 순차적인 단계들을 각각 나타낸 단면도이다.
도 20 내지 도 25 는 상기 TCRL 에 대한 실험 결과를 각각 나타낸 그래프이다.
도 26은 본 발명의 BiCMOS 과정에서 형성된 NpN 바이폴라 소자의 보다 세밀한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판
11: 에피택셜 영역
12.1, 12.2: N+ 매몰 층 영역
20: 트렌치 포토 레지스트 마스크
21: 트렌치
22: P+ 채널 스탑
50: 전이 영역
51: 패드 산화물 층
52: N+ 싱커
63: 임플랜트
70.1, 70.2: 측벽 스페이서
90: CMOS 질화 보호층
본 발명은 폴리실리콘 박막 저온 계수 저항기와 종래 기술의 저항 계수 문제를 극복하는 그 저항기의 제조 방법을 제공하며, 동시에 BiCMOS 제조 공정으로 부터 단계를 줄이고, 바이폴라 설계 트레이드오프를 최적화시킥며, 그리고, 수동 소자 격리를 개선시킨다. 본 발명의 방법에서는 전형적으로는 이산화실리콘 또는 질화실리콘인 절연층 상에 TCRL 이 형성된다. 그 층은 상대적으로 하나 또는 그 이상의 종류의 높은 도펀트 농도와 상당한 양의 어닐링되지 않는 임플랜트 손상을 구비한다. 폴리실리콘은 하나 이상의 종류의 이온들로 주입된다. 그러나, 종래 기술의 방법과는 반대로, 본 발명의 임플랜트된 저항기는 통상적인 종래 방식의 임플랜트된 저항기들 보다 적게 어닐링(annealing)되어 저항기 내에 일부 의도한 어닐링되지 않은 손상부가 남게 된다. 그 손상부는 그 저항 계수를 증가시키는 일이 없이 더 높은 저항의 TCRL 을 초래한다. 따라서, 온도가 증가하는 경우에도, 저항의 상대치는 그대로 유지된다. 그와 같이, 본 발명의 저항기는 현재 사용하는 방법으로 생산된 다른 것보다 더욱 정밀하여, 고 품질 RF 소자들을 위한 정밀 조건에 적합한 곳에 사용될 수 있다. 본 저항기 제조공정은 몇가지 스페이서 산화 증착물을 결합하고, 서로 다른 확산 계수를 갖는 메몰(buried) 층을 제공하며, 연마 스탑처럼 이중 유전체 트렌치 측벽을 결합하고, 정밀하게 에미터-베이스 크기를 제어하는 스페이서 구조를 공급하며, 그리고 바이폴라 및 CMOS 소자를 둘 중 어느 하나에 부시해도 좋을 절충물과 집적시키는데 이용된다.
이하, 본 발명을 첨부 도면을 참조하여 실시예에 의해 설명하기로 한다.
모든 도면은 CMOS 영역(100), 바이폴라 NPN 영역(200), 및 CMOS와 바이폴라 영역사이의 전이 영역(150)의 기판의 영역의 측면 분할을 도시한다. 영역 분할은 점선으로 도시한다.
도 1에 있어서, P-형 기판의 상면은 포토 레지스트, 열-성장 산화물, 또는 증착 산화물과 같은 적절한 이온 주입 마스크에 의해 덮여진다. 상기 레지스트 마스크에는 개구들이 형성되어, N+ 매몰 층 영역(12.1, 12.2)를 형성한다. 그 영역들에는 비소와 같은 N-형 주입물들이 주입된다. 그리고 나서 그 임플랜테이션 마스크는 제거된다.
그리고 나서 기판은 증착된 산화물, 열성장된 산화물 또는 포토레지스트와 같은 제 2의 적절한 이온 임플랜테이션 마스크로 커버된다. 다른 메몰층 영역을 정의하기 위해 마스크에 개구가 만들어 지며, 제 1 보다는 매우 다른 확산 계수를 갖는 제 2 N-형 도펀트가 주입된다. 두개의 서로 다른 메몰층 도펀트는 다양한 컬렉터 프로파일을 갖는 트레지스터 제조를 가능하게 해 주며, RF 소자에 있어서 어드레스 속도 대 항복 전압 트레이드오프에 맞게 되어 있다. 선택적으로 주입된 컬렉터의 사용으로 연결된 두개의 서로 다른 컬렉터 프로파일은 네 개의 NPN 소자를 갖는 직접회로를 규정한다.
N+ 매몰 층(12.1 및 12.2)에는 적절한 어닐링(annealing) 처리가 행해지고, N-형 에피택셜 층(epitaxial layer)이 기판(10)의 최상부에 성장된다. 그 결과, 기판(10)은 CMOS 영역(100)으로 패터닝되는 데, 그 영역은 전이 영역(150)에 의해 바이폴라 NPN 영역(200)으로부터 분리되어 있다. N-형 매몰 층들은 P-형 웰들(wells)을 수용할 수 있는 영역 아래에 형성된다. N-형 웰을 위해서는 아무런 매몰층이 필요하지 않다.
도 2 에는, 초기 트렌치 형성 단계가 도시되었다. 격리 트렌치들(isolation trenches)은 개선된 측면 격리에 필요한 다른 영역에서 뿐만아니라 전이 영역(150)과 NPN 트랜지스터 영역사이에 형성된다. 트렌치 포토 레지스트 마스크(20)가, 기판(10) 상에 균일하게 도포된 후 패턴 형성된다. 포토 레지스트는 트렌치 영역들(21)을 노출시키도록 현상된다. 적절한 습식 또는 건식 식각(etching)에 의해, N+ 매몰층(12.1, 12.2) 아래의 높이 까지 트렌치들(21)이 식각된다. 그리고 나서, 트렌치들의 바닥에는 적절한 P+ 채널 스탑(channel stop; 22)이 주입된다.
도 3 에 도시된 바와 같이, 그 다음의 단계는, 트렌치 측벽 상에 열산화를 수행하는 포토 레지스트(20)을 제거하고, 질화 산화 샌드위치돠 같은 측벽 유전체 층(23)을 증착 및 패터닝하는 단계를 포함한다. 산화물 층(23)은 치밀화되고, 평탄화를 위한 연마 스탑을 제공한다. 그 층에 있어서 질화물은 실리콘의 열 특성을 거의 정합하는 특징이 있다. 그 층은 트렌치 공동의 임의의 돌출을 충분히 막을 수 있는 얇은 두께로 형성되고, 이로인해 순차적인 증착 단계시 완벽한 트렌치 채움을 허용한다. 산화층(23)은 또한 후 단계에서 LOCOS를 위한 패드 산화물을 제공한다. 열산화, 산화물 증착, 그리고 산화물 치밀의 조합은 트렌치 측벽이 실리콘 기판의 열 확장 비를 정합하게 해 준다.
교번 실시예는 그런식으로 측벽 유전체 층을 증착시키기 때문에, 실리콘 기판의 표면아래에 있는 트렌칭에서 공간을 형성하기 위한 순차적인 트렌치 채움이 일어난다. 이런 특징은 응력 완화를 주며, 트렌치에 인접한 그 실리콘에서 실리콘 결함 발생을 제거한다.
그리고 나서 기판(10)에 대해 폴리 실리콘 증착 단계가 수행되어, 기판(10) 및 에피택셜 층 상에 폴리 실리콘 층(24)을 증착하고 트렌치들(22)을 채우게 된다. 도핑되지 않은 폴리실리콘 채움은 반 절연 물질이고, 이것은 RF 와류 커패시턴스에 대한 바람직한 전기 특성을 제공한다.
도 4 에는 완성된 트렌치들이 도시되었다. 기판(10) 및 에피택셜 층(11)은 상기 트렌치들의 상부를 제외하고는 모든 영역에서, 기판(10)의 표면으로부터 열 산화물 층(23) 및 폴리실리콘 층(24)을 제거하여 평탄화된다. 그러한 평탄화는 종래의 화학적 기계적 연마(polishing) 작업에 의해 성취된다. 폴리실리콘아래의 질화물은 연마 작업시 하드 스탑으로서 작용하며, 아래에 놓인 산화물 및 실리콘이 손상하는 것으로 부터 보호한다. 질화 산화물의 얇음 또한 연마된 트렌치 폴리시리콘 표면이 원래의 실리콘 표면과의 정밀한 정합을 확실하게 재 준다.
CMOS 소자들을 형성하는 동안, NPN 영역(200)을 덮고 트렌치(21)들을 보호하는 것은 중요하다. 마찬가지로, 가능한 한 많은 CMOS 와 바이폴라 처리 단계들을 결합하는 것이 그 처리 과정의 목표이다. 따라서, 도 5 를 참조하면, 트렌치들은 초기에, 후속되는 CMOS 처리 단계들로 부터 보호된다. 그러한 보호는 트렌치들 위에 패드 산화물 층(51)을 형성하는 것을 포함한다. 패드 산화물 층(51) 다음 단계에서는, N+ 싱커 포토 레지스트 증착, 패터닝, 그리고 주입하여, 나중에 NPN 트렌지스터(200)의 컬렉터(collector)가 되는 N+ 싱커(52)를 형성한다. 다음에, 질화 실리콘 층(54)이 기판(10) 및 에피택셜 층(11)의 표면 상의 패드 산화물 층(51) 위로 증착된다. 질화 실리콘은 초기에 패터닝되어 국부 산화(local oxidation; LOCOS) 영역(50)을 노출시킨다. 그와 같은 LOCOS 패터닝에 이어서, 종래의 LOCOS 처리에 의해 LOCOS 영역(50)을 형성하는 데, 그 영역은 NMOS 및 PMOS 장치들(100)의 측방향 표면 격리를 가능하게 하며, 또한 싱커 디퓨젼(52)을 나머지 NPN 트랜지스터(200)으로부터 분리시킨다. 질화 실리콘은, 트랜치(22)의 상부 지역을 제외하고는, 기판(10)의 나머지 표면으로부터 제거된다.
LOCOS 작업시, 이산화 실리콘의 스킨층이 질화물 산화 마스크의 표면에 형성한다. 그 스킨층은 트렌치 영역사에 남아 있으면서 종래의 포토레지스트 및 습식 식각을 이용하여 패턴된다. 포토페지스트 제거후, 질화물은 트렌치(21)상의 영역에 대한 것을 제외하고 적절한 습식 식각으로 제거된다. 이 산화물 층의 이용은 동시에 트렌치 공간의 보호와 질화물의 제거를 아래놓인 패드 산화와 실리콘 기판 영역에 완전한 양성인 식으로. 추가 응력-발생 열 산화로 부터 이런 영역을 보호하는 것은 낮은(shallow) 트랜지스터 구조의 성공적인 제조에 중요하는데, 미국 특허 제 5,892,264호에 개시되어 있다.
그리고 나서, 패드 산화 층이 에피택셜 영역(11) 및 기판(10)의 표면으로부터 제거되어, 후속되는 형성 공정을 위한 표면을 노출시킨다.
그 다음 단계에서는, 도 6 에 도시된 바와 같이, 에피택셜 층(11)의 표면에서 희생적 산화(sacrificial oxidation)가 이루어 진다. 그러한 산화는, CMOS 장치(100)를 위한 P-웰들과 N-웰들의 형성에 있어서 통상적인 첫 번째 단계이다. 적절한 포토 레지스트 마스크들과 임플랜트들(62)은 CMOS 장치 용의 P-웰들과 N-웰들을 제공한다. 더 무거운 P-형 임플랜트는 PMOS 와 NMOS 장치들을 분리시키는 접합 격리를 제공한다. 희생적 산화물의 제거에 이어, 게이트 산화물 층(65)은 대개, 에피택셜 층(11)의 표면에서 성장한 열 산화물 층이다. 그 단계 후에는 폴리실리콘 층(66)의 균일한 증착이 후속되며, 그 다음에 그 층은 패터닝되고 도핑되어(doped), 폴리실리콘 게이트들(66)을 형성한다.
CMOS 트랜지스터의 제조에 있어서 그 다음 단계가 도 7 에 도시되었다. 다음에, NMOS 및 PMOS 드레인들은, N-형 경량-도핑된(lightly-doped) 드레인 영역들과 P-형 경량-도핑된 드레인 영역들을 형성할 수 있도록, 전형적으로 경량-도핑된 드레인 임플랜트 (72; N) 또는 (74; P)(P-형 임플랜트는 여기에 도시되지 않음)를 각각 수용한다. 어닐링(annealing) 단계에서는, 게이트들의 측벽 보다 약간 아래에서, 경량 도핑된 드레인 영역들이 구동된다. 경량 도핑된 드레인 영역들은 게이트의 측벽들을 마스크들로서 이용한다. 그 영역들은 마스크들로서 게이트를 이용하는 종래의 방법으로 자가 정열되며, 적절한 P-형 및 N-형 임플랜트들이 후속된다. 그러한 단계에 이어서, 도면에는 도시되지 않은 영역에서, 통상적인 P+ 저항기가, 적절한 포토 레지스트 및 임플랜트를 사용하여 N-형 에피택셜 영역(11) 내에 형성된다. NPN 보호 스페이서 산화물 층(78)이 에피택셜 층(11) 위에 균일하게 증착된다. 스페이서 산화물 층(78)은 층(11)의 NPN 영역(200)과 전이 영역(150)을 덮는다. 이 스페이서 산화물 덮개가 없으면, 후속되는 CMOS 처리 단계들은 NPN 트랜지스터의 형성을 방해할 것이다. 게이트(66) 상부의 스페이서 산화물 층은 패터닝된 후 제거되어, 게이트(66)의 모서리 부분에 측벽 스페이서(70.1, 70.2)를 남기게 된다.
스페이서 산화물 층(78)은 CMOS 장치들을 위한 측벽 스페이서들을 제공할 뿐 아니라, NPN 트랜지스터의 능동 부재들을 위한 표면 격리 및 하드 마스크(hard mask)를 제공한다. 그 증착 단계를 과정 중에 일찍 수행함으로써, 나중의 과정 중에 하나 이상의 증착 및 마스킹 과정이 절감된다. 그 결과, 스페이서 산화물 층(78)은, CMOS 장치들의 자가 정열식 소스들 및 드레인들을 위한 마스크와, 컬렉터(collector) 및 에미터(emitter) 개구들(126, 127)을 위한 마스크, 각각을 형성한다. 이런 후 공정 효과에 대한 도 12를 참조하십시오.
이어지는 CMOS 처리 단계가 도 8 에 도시되었다. 스크린 산화물 층(screen oxide layer; 80)이 증착되고 패터닝되어, CMOS 장치의 경량 도핑된 소스 및 드레인 영역들을 덮도록 한다. 그 다음에, 그 영역들에는 P+ 또는 N+ 이온들이 주입되어 소스(81)들 및 드레인(82)들을 형성한다. 그리고 나서, 각각의 P-형 및 N-형 소스들 및 드레인들에는, 디퓨젼 시간이 소스들 및 드레인들의 깊이를 조정할 수 있도록 설정된 어닐링 처리가 행하여진다. 도면은 단지 하나의 MOS 소자를 도시하고 있는 반면에, 여기에 개시된 공정은 다수의 NMOS, PMOS, 및 바이폴라 소자를 포함하여 다중 트랜지스터를 형성하기 위해 이용된다.
CMOS 트랜지스터들의 형성이 완료된 후의 과정에서는, CMOS 트랜지스터가 보호되면서 NPN 트랜지스터들이 제조된다. 첫 번째 단계로서, 도 9 에 도시된 바와 같이, CMOS 질화 보호층(90)이 에피택셜 층(11) 위에 균일하게 증착된다. 질화 보호층의 최상부 위에, CMOS 산화 보호층(92)이 증착된다. 두 보호층들이 서로에 대해서 선택적으로 식각될 수 있기 때문에, 두 개의 연속되는 단계들에서의 질화물과 증착된 산화물 층들의 조합은, 그 두 층들을 서로 다른 에치 스탑으로서 사용함으로써, 실질적인 숫자의 후속 처리 단계들을 절감시킨다.
포토 레지스트 층(94)이 증착된 후 패터닝되어, 전이층(150)으로부터 CMOS 영역(100) 내로 연장하는 LOCOS 영역의 적어도 일부와 CMOS 장치들을 덮도록 한다. CMOS 산화 보호층(92)과 질화물 보호층(90)은, 적절한 습식 식각을 이용하여 노출된 NPN 영역(200)으로부터 제거된다. 연속적인 식각 처리들의 결과로서, 스페이서 산화물 층(78)이 도 10 에 도시된 바와 같이 노출된다.
도 11 을 참조하면, 열 산화 포토 레지스트 층(110)이 스페이서 산화물 층(78) 위에 균일하게 증착된 후 패터닝되어 NPN 구간(200) 내에 개구들(112, 114)이 형성된다. 포토 레지스트 층(110)이 자리 잡았을 때, 노출된 영역(112, 114)의 스페이서 산화물은 싱커 디퓨젼(52)의 표면과 후속되는 NPN 트랜지스터(200)의 표면을 노출 시킨기 위하여 제거된다.
NPN 트랜지스터의 형성 과정에 있어서는, 외인성 베이스(extrinsic base)가 먼저 형성되고, 다음에 진성 베이스(intrinsic base), 그리고 최종적으로 에미터가 형성된다. 외인성 베이스는 에피택셜 층(11) 상에 증착된 겹겹의 층들을 포함한다. 도 12 를 참조하면, 그 층들은 도핑된 폴리실리콘 층(120), 텅스텐 실리사이드 층(tungsten silicide layer; 121), 폴리실리콘 캡 층(polysilicon cap layer; 122), 인터-폴리 산화물 층(inter-poly oxide layer; 123), 및 질화 티타늄 반사-방지 피복층(titanium nitride anti-reflective coating; 124)을 포함한다. 폴리실리콘 층(120), WSi 층(121) 및 폴리실리콘 캡 층이 증착된 후에는, 이어서 외인성 베이스(222)에 대한 도핑을 형성하는 붕소의 주입이 수반된다. 폴리실리콘 캡층은 붕소 도핑이 폴리/WSi 층의 상에서 심하게 분리되고, 외인성 베이스를 형성하기 위해 그 실리콘으로 벅당히 확산하지 않도록 막기 위해 포함된다. 그것은 또한 붕소 주입시 WSI 층의 불시의 스퍼터링을 막지만, 잠재적으로 주입 도구를 중금속으로 오염시킬 수 있다.
상기와 같이 쌓인 층들의 다발은 적절히 패터닝되어 에미터 개구(127)를 형성한다. 열 처리의 결과로서, 층(120)으로부터의 도펀트들은 외인성 베이스(222)를 형성한다. 에미터 개구를 통한 추가적인 붕소를 주입함으로써 진성 베이스(220)를 형성한다. 또한, 그 다발에 대한 패터링 마스크가 여전히 위치해 있으면서, SIC(선택적으로 주입된 컬렉터) 주입(224)이 진성 베이스(220)와 에미터 개구(127)를 통하여 이루어 진다. 다발 패턴 마스크는 높은 에너지 SIC 주입을 마스크하는데 도움이 되고, 그 SIC의 완벽한 자가 정열을 트랜지스터에 형성한다. SIC 주입은 N+메몰층과 접촉한다. SIC 주입(224)은 어닐링되며, 에미터 표면은 산화되고, 그리고 P-형 주입은 진성 베이스를 형성한다.
도 13 을 참조하면, 베이스 스페이서 산화물 층(130)은 베이스 영역을 마스크하도록 증착된다. 질화물 스페이서 층(131)은 증착된 후 식각되어 에미터 영역을 개방시킨다. 스페이서 산화물은 적절한 불화수소 산에 의해 식각된다. 합성 스페이서의 구조는 에미터 대 외인성 베이스 스페이싱을 허용하고, 그러므로 속도 대 항복 소자 트레이드오프는 질화물 스페이서 증착 두께, 베이스 스페이서 산화를 식각 시간, 또는 둘 다 변환시킴으로서 쉽게 다양화 된다. 그런 다음에, 에미터 폴리실리콘 층(132)이 증착된후 식각되어, 에미터 접촉부(emitter contact; 134)와 컬렉터 접촉부(133)을 형성한다. 후속되는 어닐링 처리에 있어서(도 17 참고), 에미터 폴리 실리콘 층(132)로부터의 N-형 도펀트들은 에피택셜 층(11)의 표면 내로 확산되어, NPN 트랜지스터(200)의 컬렉터 표면 접촉과 에미터를 형성한다.
도 14 및 도 15 는, 상대적으로 저온의 저항 계수(low temperature coefficient of resistance; 이하 TCRL 이라 함) 저항기(141)를 구비하는 폴리 실리콘 저항기의 형성 과정을 보여 준다. 그 첫번 째 단계로서, 보호 산화물 층(140)이 에미터 폴리실리콘 층(132) 위에 증착된다. 그 산화물의 층은, TCRL 영역들이 형성될 때 식각으로 부터 모든 노출된 에미터 실리콘 층(132)을 보호한다. 폴리실리콘 층(142)이 개구 내에 증착된다. 다음에, 상기 폴리실리콘 층에는 BF2임플랜트(143)가 주입된다. 마지막으로, TCRL 층(141)이 포토레지스트로 피복된 후 적절한 크기로 식각된다. 그 다음에, 도 15 에 도시된 바와 같이, TCRL 층(141)은 보호 산화물 층(144)로 덮여진다. 상기 산화물 층은, 그 아래의 TCRL 층(141)의 부분을 보호할 수 있도록, 저항기의 접촉 영역을 노출시키면서 적절히 패터닝되고 마스킹된다. TCRL 폴리 층은 공정에서 나중에 증착된다. 그와 같이, 비벙형 실리콘 막을 증착시키고 나서 도펀트를 추가함으로써, 그 저항율을 조정하는 것이 가능하다.
상기 제조 과정에 의하여, 750 Ω/?의 저항과 100 파트 퍼 밀리언(parts per million; ppm) 미만의 온도 저항 계수를 가지는 TCRL 저항기(141)를 형성한다. 상기 저항기는 비 선택적 BF2임플랜트를 이용하여 폴리실리콘 층을 도핑함으로써 형성된다. 900℃ 급속 열 어닐링(rapid thermal annealing; RTA) 단계에서는, 저항기 임플랜트가 활성화되고, 바이폴라 및 MOS 장치들(200, 100)을 위한 최종 도핑 프로파일들이 설정된다. TCRL 다중 층은 그 후의 과정 중에 증착됨을 알 수 있을 것이다. 본 발명의 공정은 비정형 실리콘 막을 증착하고 도펀트들을 첨가함으로써 그 막의 저항을 조정한다. 비 선택적 BF2임플랜트는 막을 도핑하는 데 이용된다. 모든 접촉 영역으로부터 산화물을 제거하기 위해 마스크가 이용되며, 900℃ RTA 단계에서는 저항기 임플랜트들이 활성화되어 최종 도핑을 수행한다. 따라서, 저항기 접촉들(resistor contacts)은 최종 백 엔드 처리(back end processing) 전에 규소 화합물화 된다.
TCRL 저항기(141)는 온도 감응성과는 무관한 저항을 가진다. 종래 기술에 있어서, 저항이 클수록 더 큰 온도 감응성을 가지는 것으로 알려져 왔다. 그러나, 우리는 750 Ω/? 까지의 저항을 가지도록 조정되어 도핑된 상대적으로 얇은 막을 제공함으로써, 그러한 두가지 특성을 분리시키리 위한 시도를 하였다. 그 결과, BF2임플랜트가 높은 수준(level)에 접근할수록, 기대하지 않았던 기존의 인식에 반대되는 저항의 증가가 일어남이 관찰되었다. 상기와 같은 현상은, 상기 막을 도핑하는 데 단지 붕소만이 이용되었을 때는 관찰되지 않았다. 일반적으로는, 임플랜트 수준이 높을 수록 저항은 증가되지 않고 감소될 것이라고 알려져 있다. 본 출원의 발명자의 견해로는, 고도의 도즈(dose; 주입등의 방법으로 반도체에 불순물을 주입하는 것)에서의 더 무거운 이온(BF2)은 폴리실리콘 막에 많은 양의 손상을 발생시키며, 그러한 손상은 임플랜트들을 활성화시키기 위한 상대적으로 저온이며 짧은 열 어닐링(RTA)에 의해서는 치유되지 않는다는 것으로 나타난다. 상기 임플랜트 손상은, 더 높은 임플랜트 도즈에서의 증가된 저항을 초래하는 캐리어들을 위한 부가적인 트래핑 영역(trapping site)을 분명히 생성한다. 다른 이온들의 상호 주입에 의하여 비슷한 결과가 초래되는데, 그 결과에 따르면, MOS 장치들의 소스들과 드레인들 또는 NPN 들을 위한 저 저항 외인성 베이스들을 위한 에미터들 또는 PNP 들을 위한 에미터들 뿐 아니라, 심지어 더 높은 값의 저항기들을 생성할 수 있도록, 동일하게 높은 도즈의 붕소 임플랜트를 이용하는 것이 가능해 진다. 본 발명의 바람직한 실시예에서는, 폴리실리콘 층(142)은 70 나노미터(nm)의 두께를 가지는 데, 그 두께의 범위는 65 nm 로 부터 75 nm 까지일 수 있다. 붕소 이온들(142)의 임플랜트 농도는 1.3 ×1016이며, 9 ×1015으로 부터 1.5 ×1016까지의 범위 내에 들 수 있다.
본 발명의 현상의 초기에, 평가를 위해 중간 붕소 도즈를 가지는 세개의 막 두께들이 선택되었다. 표 1 에 나타낸 바와 같이, 가장 얇은 막이 우리의 목표인 750 Ω/?에 가장 가까운 것으로 나타났다. 그러나, 모든 셀들의 TCR 들은 100 ppm 의 목표 이상으로 나타났다. 실험의 두 번째 세트에서는, 막 두께를 얇은 세팅에 유지한 채로, 도즈들이 높을 수록 더 낮은 박편 저항(sheet resistance) 및 더 낮은 TCR 들을 나타낼 것이라는 기대를 가진 채, 열 개 이상의 임플랜트 도즈가 변화되었다.
두께 별 Rs 및 TCR
두께 Rs TCR
얇은 경우 650 228
중간 경우 532 238
두꺼운 경우 431 292
처음에, 도 20 에 지시된 바와 같이, 도즈를 증가시켜도 박편 저항 및 TCR 에 있어서 변화가 거의 없다. 그러나, 임플랜트 수준이 최고의 수준에 접근함에 따라, 저항에 있어 기대하지 않은 증가가 관찰되며, 그 동안 TCR 들은 최고의 도즈에서 음성(negative)으로 될 때 까지 급격한 감소를 경험하게 된다.
1993 년 8 월에 IEEE TED 에 의해 출간된 야마구치등의 "급속 열 처리에 의한 BF2-주입 베이스를 이용하는 30-기가 헬츠 피트 서브마이크로미터 더블 폴리-Si 바이폴라 기술을 위한 방법 및 장치 특성(Process and Device Characterization for a 30-GHz ft Submicrometer Double Poly-Si Bipolar Technology Using BF2-Implanted Base with Rapid Thermal Process)"에 의하면, 야마구치등은 TCR 및 박편 사이의 동일한 관계를 관찰하였다. 그들의 연구에 의하면, 150 nm 비정형 층을 가지도록 제조된 붕소-도핑된 P-형 폴리실리콘 저항기들의 TCR 은 600 내지 800 Ω/?의 박편 저항에서 제로에 접근한다. 그러나, 그 인용된 조사에서 도즈들의 범위내에서, 저항은 붕소 도즈들의 증가에 따라 감소한다.
TCR 을 감소시킬 목적의 병열 실험에서, 붕소 및 붕소 플러스 다른 인자(BF2) 들은 중간 두께의 막 내로 주입된다. 상기 임플랜트 인자들은 인자들의 다른 범위들을 보상하도록 조정된다. 다시 한번, 그 결과는 전혀 기대치 않은 것이었다: 붕소 그 자체의 평균 저항은 BF2저항기들의 값이 각각 525 및 221 이면서 445 ppm 의 TCR 일 때 200 Ω/?이었다.
그러한 결과에 기초해 볼 때, 더 무거운 이온 및 극히 고도의 도즈들이, 상대적으로 짧은 900℃ RTA 에 의해 치유될 수 없을 정도로 폴리실리콘 막 내에 많은 양의 손상을 일으키는 것으로 추정된다. 그러한 손상은 캐리어들에 대한 부가적인 트래핑 영역들을 생성하고, 그 결과 더 높은 임플랜트 도즈들에서 증가된 저항의 증가를 가져오게 된다. 따라서, 다른 이온들의 상호 주입에 의하여 비슷한 결과가 초래되고, 그 결과에 따르면, MOS 장치들의 소스들과 드레인들 또는 NPN 들을 위한 저 저항 외인성 베이스들을 위한 에미터들 또는 PNP 들을 위한 에미터들 뿐 아니라, 심지어 더 높은 값의 저항기들을 생성할 수 있도록, 동일하게 높은 도즈의 붕소 임플랜트를 이용하는 것이 가능해 지는 것으로 믿어진다.
표 2 는 임플랜트 도즈의 기능으로서 TCR 및 박편 저항에 대한 RTA 온도의 효과를 나타낸다. 다시 한번, 더 낮은 온도에 의해 얻어지는 더 높은 박편 저항들은, 저항이 763 이고 TCR 이 168 인 더 낮은 도즈에서의 경우를 제외하고 TCR 의 감소를 야기한다.
그것은 앞에서 관찰된 TCR 거동의 주된 부분이 손상이라는 이론에 대한 지지를 제공한다. RTA 온도가 낮아질 수록, 캐리어의 활성화가 억제되고, 박편이 고도화된다. 동시에, 임플랜트 손상의 어닐링이 감소한다. 그러나, 낮은 도즈에서는, 온도 변화에 덜 민감하게 되는 지점까지의 캐리어 거동을 열악화할 정도로 불 충분한 임플랜트 손상이 있게 된다.
도즈 별 Rs, TCR, 및 RTA 온도
도즈(Dose) Rs TCR RTA
저 637 293 900C
저 763 168 800C
중 628 271 900C
중 849 76 800C
고 726 90 900C
고 832 22 800C
특성 결과치들(CHARACTERIZATION RESULTS)
도 21 은 최저 측정점으로서 50℃가 선정된 경우의 박편 저항에 대한 TCR 의 관계를 나타내는 30 ×30 마이크론 저항기의 산포도(scatter plot)이다. TCR 은 25°의 간격으로 50 내지 125℃의 범위에서 측정된 값에 대해 하나의 선을 일치시킴(선정함)으로써 계산된다. 점선은 본 제조 과정을 위하여 설정된 목표들을 나타낸다.
두개의 서로 다른 진행들에 의한 부분들이 묶여져서, -50℃ 로 부터 150℃ 까지 측정된다. 도 22 는 그러한 온도 범위에서 측정된 아홉개 부분들에 대한 박편 저항에서의 평균 변화를 나타내며, 도 23 은 측정치들의 그러한 세트에 대하여 계산된 TCR 들의 선도를 나타낸다. 점선은 다항의 선정(polynomial fit)을 나타내는 반면에, 실선은 직선형 선정(linear fit)을 나타낸다. 저온에서 관찰되는 상향의 "만곡부(hook)"는 확산 저항기(diffused resistor)들의 경우에는 통상적인 것이다.
아날로그 및 혼합 신호 설계자들에게는 매칭이 특히 관심사이기 때문에, 도 24 는 저항기의 고정된 폭에 대한 길이의 함수로서 미스매치(mismatch) 백분율을 나타내며, 그리고 도 25 는 고정된 길이에 대한 폭의 함수로서 동일한 변수를 나타낸다. 기대한 바 대로, 데이타는 칫수의 증가에 따른 매칭(matching)의 개선을 보여 준다.
낮은 TCR 을 가지는 고 수치(high value) 폴리실리콘 저항기를 제조할 수 있는 가능성이 증명되었다. 본 연구는 이온 종류들(ion species), 박편 저항 그리고 TCR 사이의 관계에 대한 비밀을 해제하였으며, 그로 인해 제조 과정의 복잡성이 감소될 수 있다. 800℃ 는 본 발명의 바이폴라 제조 과정에 있어서 양호한 온도이므로, 장치의 전기적 변수들을 설정할 수 있도록 사용되는 RTA 로 부터 저항기 활성화 단계를 분리시키는 것이 바람직하다면 그것도 가능하다.
바이폴라 및 TCRL 부품이 이 포인트에 처리되면서, 이제 췌이퍼의 CMOS 부분으로 부터 보호층을 제거하기에 적절하므로, 남아 있는 금속피복 작업이 모든 소자상에 수행된다. 다음에 도 16 을 참조하면, TCRL 저항기(141) 및 NPN 트랜지스터 영역(200)은 포토레지스트 층(160)에 의해 보호된다. 포토레지스트는 패터닝되어 CMOS 장치(100)의 상부 영역을 개방시킨다. 다음에, 보호 산화물 층(92; 도 15 참조)이 제거된다.
도 17을 참고해 보면, 포토레지스트 층(160)이 제거되고, 이어서 보호 질화물 층(90)이 제거된다. 그 경우, 에미터 및 저항기(141)에는 RTA 단계가 적용된다. 그 단계는 약 900℃ 에서 0.5 분 동안 수행되고, 이미 도 13에 도시된 단계에서 먼저 준비된 에미터 제조를 완성한다.
그리고 나서, CMOS 소자의 경도핑 소스 및 드레인 영역위의 스크린 산화물 층(80)은 제거되며, 저항기(141)의 노출된 폴리실리콘 영역들, 게이트(66), 그리고 에미터 및 컬렉터 접촉부(134, 133)는 플라티늄(180)에 의해 규질화되어, 노출된 폴리실리콘 상에 규화 플라티늄(platinum silicide) 층을 형성한다. 도 19 에 도시된 바와 같이, 측벽 스페이서 산화물(190)은 에미터 및 컬렉터 접촉부(131, 133)의 측벽들에 도포된다. 스페이서 산화물의 나머지는 식각되어 제거된다. 그 다음에, 기판에는 적절한 금속화 층들이 형성되는데, 그 층들에는, 적절한 절연층들에 의해 서로로 부터 분리되는 세개의 금속 층들과, 전도성 물질로 채워지는 비어들(vias)의 형성에 의하여 서로에 대해 선택적으로 연결되는 별도의 층들이 포함된다. 금속화를 수행한 후에, 전체 소자는 대개 질화 실리콘인 불활성 층(passivation layer)으로 덮여지며, 기판과 그 위에 형성된 집적 회로 및 소자들에는, 시험과 조립을 위한 후속 처리가 이루어진다.
저온 계수 저항기(TCRL)는 복구되지 않는 이온 주입 손상 부분을 가진다. 그 손상 부분은 저항을 증가시키고, 저항기가 작동 온도 변화에 덜 민감해 질 수 있도록 한다. 폴리실리콘 박막 저온 계수 저항기와 그 저항기의 제조 공정에 대한 방법은 종래 기술의 저항 계수 문제를 극복하면서, 동시에 BiCMOS 제조 공정으로 부터 단계를 줄이고, 바이폴라 설계 트레이드오프를 최적화시키며, 그리고, 수동 소자 격리를 개선시킨다. 본 발명의 방법에서는 전형적으로는 이산화실리콘 또는 질화실리콘인 절연층 상에 TCRL 이 형성되고, 그 층은 상대적으로 하나 또는 그 이상의 종류의 높은 도펀트 농도를 갖는 폴리실리콘을 포함한다. 상당한 양의 어닐링되지 않는 임플랜트 손상을 구비한다. 어닐링 공정은, 저항기 내에 의도한 어닐링되지 않은 손상부가를 남겨둔채, 통상적인측벽술의 임플랜트된 저항기들 보다 짧은 임플랜트된 저항기에 이용된다. 그 손상부는 그 저항 계수를 증가시키는 일이 없이 더 높은 저항의 TCRL 을 초래한다. 따라서, 온도가 증가하는 경우에도, 저항의 상대치는 그대로 유지된다. 본 저항기 제조공정은 몇가지 스페이서 산화 증착물을 결합하고, 서로 다른 확산 계수를 갖는 메몰(buried) 층을 제공하며, 연마 스탑처럼 이중 유전체 트렌치 측벽을 결합하고, 정밀하게 에미터-베이스 크기를 제어하는 스페이서 구조를 공급하며, 그리고 바이폴라 및 CMOS 소자를 둘 중 어느 하나에 부시해도 좋을 절충물과 집적시키는데 이용된다.

Claims (22)

  1. 집적 회로 내에 폴리실리콘 정밀 저항기를 제조하는 방법에 있어서,
    상기 집적 회로 상에 절연층을 증착하는 단계;
    상기 절연층 상에 폴리실리콘 층을 증착하는 단계;
    상기 폴리실리콘 층에 이온들을 주입하여, 상기 폴리실리콘 층의 저항을 변화시키고 상기 폴리실리콘 층을 손상하는 단계;
    상기 폴리실리콘 층의 어닐링을 조절하여 상기 폴리실리콘 저항기의 온도 저항 계수를 감소시키는 단계를 포함하며, 상기 어닐링의 온도는 900℃ 로부터 800℃ 까지의 범위 내인 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 이온들의 임플랜트 에너지는 10 KeV 으로부터 5 KeV 까지의 범위 내인 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘 층의 두께는 65 nm 로부터 75 nm 까지의 범위 내인 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 두개 또는 그 이상의 종류의 이온들이 상기 폴리실리콘 층 내로 주입되는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 붕소가 상기 이온들의 종류 중 하나인 것을 특징으로 하는 방법.
  6. 반도체 기판 내에 MOS 및 바이폴라 소자들을 가지는 집적 회로를 형성하는 방법에 있어서,
    기판에 트렌치를 형성하여 MOS 영역들로부터 바이폴라 소자를 분리하는 단계;
    반도체의 표면에 하나 이상의 부분 산화 영역들을 형성하여, PMOS 소자들로부터 NMOS 를 표면 격리시키고 또한 에미터 및 베이스 영역들로부터 컬렉터 영역들을 표면 격리시키는 단계;
    상기 기판 상에 산화물 층을 증착하는 단계;
    증착된 상기 산화물 층을 마스킹하고 패터닝하여, MOS 소자들의 게이트들의 모서리들에 측벽 스페이서들을 형성하고, MOS 소자들의 형성 과정 동안 손상으로부터 바이폴라 영역을 보호하는 단계를 포함하며, MOS 소자들의 형성이 실질적으로 완료된 후에, 남아 있는 스페이서 산화물 층을 패터닝하여 컬렉터 접촉부를 위한 개구와 베이스 및 에미터 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법
  7. 제 6 항에 있어서, MOS 소자들의 소스들 및 드레인들을 주입하는 단계와 상기 게이트의 상기 모서리에 있는 상기 측벽 스페이서들을 이용하여 상기 소스들 및 상기 드레인들을 자가 정렬시키는 것을 특징으로 하는 방법.
  8. 반도체 기판 내에 MOS 소자 영역들과 바이폴라 소자 영역들을 가지는 집적 회로를 형성하는 방법에 있어서,
    기판에 트렌치를 형성하여 MOS 영역들로부터 바이폴라 소자를 분리하는 단계;
    반도체의 표면에 하나 이상의 부분 산화 영역들을 형성하여, PMOS 소자들로부터 NMOS 를 표면 격리시키고 또한 에미터 및 베이스 영역들로부터 컬렉터 영역들을 표면 격리시키는 단계;
    MOS 소자들의 형성을 실질적으로 완료하는 단계;
    상기 기판을 질화 실리콘 층으로 덮는 단계;
    상기 질화 실리콘 층을 증착된 산화물층으로 덮는 단계;
    CMOS 소자 영역들 위로 질화 실리콘 층 및 증착된 산화물 층의 일체성을 유지하고, 상기 바이폴라 소자 영역 위로 질화 실리콘 층 및 증착된 산화물 층의 하나 이상의 부분을 선택적으로 제거하면서, 바이폴라 소자들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 반도체 기판 내에 MOS 소자 및 바이폴라 소자들을 가지는 집적 회로를 형성하는 방법에 있어서,
    마스크로 제 1 매몰층을 형성하는 단계;
    MOS 혹은 바이폴라 소자의 다른 부분 아래에 있는 제 2 확산 계수를 갖는 제 2 불순물로 제 2 매몰 층을 형성하는 단계;
    하나 이상의 바이폴라 소자를 갖는 집적 회로를 서로 다른 도핑 프로파일로 제공하기 위해, 바이폴라 소자의 하나 이상의 컬렉터를 선택적으로 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 이중 매몰층은 N-형으로서 도프되거나, P-형으로 도프되는 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서, 하나 이상의 바이폴라 소자가 NPN으로서 만들어지는 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서, 하나 이상의 바이폴라 소자가 PNP로서 만들어지는 것을 특징으로 하는 방법.
  13. 반도체 기판 내에 MOS 소자 및 바이폴라 소자들을 가지는 집적 회로를 형성하는 방법에 있어서,
    반도체 기판 표면 상에 트렌치 마스크 패턴을 증착하는 단계;
    반도체 기판 표면에 트렌치 패턴을 식각하는 단계;
    트렌치의 측벽상에 제 1 유전체 물질을 증착하는 단계, 상기 제 1 유전체 물질은 반도체 물질의 열 팽창 계수와 가까운 열 팽창 계수를 가지며;
    제 1 유전체 물질상에 제2 유전체 물질을 증착하는 단계; 및 상기 트렌치 구조를 폴리실리콘으로 채우는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 트렌치 구조 위에 트렌치 보호 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서, 상기 반도체 물질은 실리콘, 제 1 유전체 물질은 질화실리콘, 제 2 유전체 물질은 이산화실리콘인것을 특징으로 하는 방법.
  16. 제 13 항에 있어서, 표면을 연마하고 질화 실리콘이 노출되었을 때 연마를 멈추는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 13 항에 있어서, 제 2 유전체 물질은 반도체 웨이퍼의 표면 상에 증착되고 산화물 패드를 포함하며, 산화물 패드를 패터닝하고 반도체 웨이퍼의 표면을 부분적으로 산화시키는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  18. 제 13 항에 있어서, 응력 완화 및 실리콘 결함 발생을 줄이기 위해, 하나 이상의 보이드가 상기 트렌치를 채우는 폴리실리콘에 채워지지 않은 채로 남아 있는 것을 특징으로 하는 방법.
  19. 제 13 항에 있어서, 습식 질화 식각을 위해, 상기 트렌치 보호 영역이 패턴된 하드 마스크로서 실리콘 스킨 산화물의 부분 산화를 이용해 형성되는 것을 특징으로 하는 방법.
  20. 반도체 기판 내에 MOS 및 바이폴라 소자들을 가지는 집적 회로를 형성하는 방법에 있어서,
    각각의 MOS 소자 위로 게이트를 형성하기 위해, 게이트 층을 패터닝 증착하는 단계;
    전체 기판 위에 스페이서 산화물 층을 형성하는 단계;
    MOS 소자 처리 동안 바이폴라 소자를 보호하기 위해 MOS 소자 위로부터 그 층을 제거하는 단계;
    MOS 소자의 게이트 측 상에 측벽 스페이서를 두기 위해 노출된 스페이서 층을 식각하는 단계;
    상기 MOS 소자의 자가 정렬 소스 및 드레인을 형성하기 위해 측벽 스페이서에 인접한 MOS 소자 영역을 주입하는 단계;
    바이폴라 소자 위로 컬렉터 및 에미터 마스크를 증착하는 단계;
    컬렉터 및 에미터 영역을 노출시키기 위해 스페이서 층을 식각하는 단계;
    남아있는 스페이서 층을 마스크로서 이용하여, 바이폴라 소자용 컬렉터 및 에미터를 형성하기 위해, 노출된 컬렉터 및 에미터 영역을 도핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제 20 항에 있어서, 상기 바이폴라 소자를 위한 외부 베이스를 형성하는 단계;
    상기 바이폴라 트랜지스터를 위한 스페이서 구조를 형성하여, 임계 에미터 및 베이스 치수를 제어하는 단계;
    에미터 폴리실리콘 층을 형성하여, 상기 에미터를 위한 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 20 항에 있어서, 상기 외부 베이스를 형성하는 단계는 도프된 폴리실리콘 층, 텅스텐 규화물층, 폴리실리콘 캡 층, 인터폴리 산화물 층 및 반사-방지 피복층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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