JPS58106855A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58106855A JPS58106855A JP20561481A JP20561481A JPS58106855A JP S58106855 A JPS58106855 A JP S58106855A JP 20561481 A JP20561481 A JP 20561481A JP 20561481 A JP20561481 A JP 20561481A JP S58106855 A JPS58106855 A JP S58106855A
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Classifications
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/3215—Doping the layers
- H01L21/32155—Doping polycristalline - or amorphous silicon layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法のうち、特に多結晶シリ
コン（ポリシリコン）の抵抗体形成方法に関する。
コン（ポリシリコン）の抵抗体形成方法に関する。
（２） 技術の背景
半導体集積回路（１０）は、トフンジスタの他に抵抗体
やコンデンサなどの受動素子も形成されて、電子回路を
構成していることは良く知られている通りである。その
内、抵抗体は低抵抗素子であると、半導体基板内に形成
されることも多いが、数Ｏω／口〕ないし１０（ＫＡ／
口〕の高い抵抗素子となれば、多結晶シリコンを半導体
基板上に絶縁膜を介して被着し、これをパターンユング
して形成している。これは半導体基板よシ更に不純物の
含有量を減少させて形成する必要があるためで、例えば
インバータ回路の負荷抵抗素子はこのような多結晶シリ
コンから作成される。
やコンデンサなどの受動素子も形成されて、電子回路を
構成していることは良く知られている通りである。その
内、抵抗体は低抵抗素子であると、半導体基板内に形成
されることも多いが、数Ｏω／口〕ないし１０（ＫＡ／
口〕の高い抵抗素子となれば、多結晶シリコンを半導体
基板上に絶縁膜を介して被着し、これをパターンユング
して形成している。これは半導体基板よシ更に不純物の
含有量を減少させて形成する必要があるためで、例えば
インバータ回路の負荷抵抗素子はこのような多結晶シリ
コンから作成される。
（５） 従来技術と問題点
仁のような多結晶シリコンの抵抗素子は、例えば二酸化
ｙｙコン（８１０，）膜上に、膜厚数１０００ｄ） 、
巾２〜４ Ｃｓｍ’３ 、 ｌｋｉ数１ｏ〜Ｉｋ１０
０（ｕｓ）の長方体に形成されるが、被着形成は化学気
相成長（ＯＶＩ））法を用い、半導体基板を反応ガスの
分解温度に加熱して、基板ｉ１に被着させておシ、モノ
Ｖフン←１１Ｈ４）を反応ガスとすれば、基板は約６０
０ ＣＣｊ〕に加熱される。しかし、多結晶体は加熱温
度によってその結晶粒の大きさが異なシ、高温になるに
従って結晶粒が大きくなる傾肉にある。
ｙｙコン（８１０，）膜上に、膜厚数１０００ｄ） 、
巾２〜４ Ｃｓｍ’３ 、 ｌｋｉ数１ｏ〜Ｉｋ１０
０（ｕｓ）の長方体に形成されるが、被着形成は化学気
相成長（ＯＶＩ））法を用い、半導体基板を反応ガスの
分解温度に加熱して、基板ｉ１に被着させておシ、モノ
Ｖフン←１１Ｈ４）を反応ガスとすれば、基板は約６０
０ ＣＣｊ〕に加熱される。しかし、多結晶体は加熱温
度によってその結晶粒の大きさが異なシ、高温になるに
従って結晶粒が大きくなる傾肉にある。
一方、シリコンのような半導体材料は温度によって、そ
の電気抵抗が変化し、高温になるはど抵抗が低くなる所
謂負の温度係数をもっている。しかも、単結晶からなる
基板と灸結晶体の抵抗素子とでは、温度による抵抗変化
率、換言すれば抵抗の温度係数に差があシ、抵抗素子の
方が、大きなａ度係数（変化率が大きい）を示す。しか
し、抵抗素子の温度係数が大きいと回路の動作時、特に
温度が上昇しやすいスタテック回路の動作時に、消費電
力が多くなる欠点がある。
の電気抵抗が変化し、高温になるはど抵抗が低くなる所
謂負の温度係数をもっている。しかも、単結晶からなる
基板と灸結晶体の抵抗素子とでは、温度による抵抗変化
率、換言すれば抵抗の温度係数に差があシ、抵抗素子の
方が、大きなａ度係数（変化率が大きい）を示す。しか
し、抵抗素子の温度係数が大きいと回路の動作時、特に
温度が上昇しやすいスタテック回路の動作時に、消費電
力が多くなる欠点がある。
（４）発明の目的
一般に、多結晶シリコンは被着した後に、高温度で熱処
理（アニーリング）されて、結晶粒は大きくなシ、シた
がって温度係数も小さくなるが、必ずしも結晶粒の粗大
化に伴っ九温度係数の減少はなされていない。
理（アニーリング）されて、結晶粒は大きくなシ、シた
がって温度係数も小さくなるが、必ずしも結晶粒の粗大
化に伴っ九温度係数の減少はなされていない。
本発明はかような問題を解決し、多結晶ｙｙコンからな
る抵抗素子の温度係数を一層小さくすることを目的とし
た製造方法を提供する４のである。
る抵抗素子の温度係数を一層小さくすることを目的とし
た製造方法を提供する４のである。
（５） 発明の構成
それは、半導体基板を７００ ＣＣ）以上の温度に加熱
して、多結晶Ｖリコン膜を被着形成する製造方法を採れ
ば、達成されるもので、以下実施例を参照にして詳細に
説明する。
して、多結晶Ｖリコン膜を被着形成する製造方法を採れ
ば、達成されるもので、以下実施例を参照にして詳細に
説明する。
（６）発明の実施例
第１図は多結晶シリコンを被着するＯＶＤ装置の概要で
ある。半導体基板１は石英反応管２内に配置され加熱炉
３によって６００〜７５０℃に加熱される。管内は排気
口４よシ真空吸引されて、流入口５よ、り８１Ｈ，ガス
を流入せしめ、その減圧度を０、２ （Ｔｏｒｒ ）程
度として半導体基板１上Ｋｓｉｎ。
ある。半導体基板１は石英反応管２内に配置され加熱炉
３によって６００〜７５０℃に加熱される。管内は排気
口４よシ真空吸引されて、流入口５よ、り８１Ｈ，ガス
を流入せしめ、その減圧度を０、２ （Ｔｏｒｒ ）程
度として半導体基板１上Ｋｓｉｎ。
を分解させて、多結晶Ｖリコン膜を成長する。
第２図は多結晶シリコン膜を成長させた半導体基板１の
新掌を示す。同図において、１０はシリコン板、１１は
Ｓ４０！膜、１２は多結晶シリコン膜（膜厚数１ｏｏｏ
（１，））である。しかし、この１１では多結晶Ｖリコ
ン膜は不純物を含まない高抵抗であるから、その上面よ
シネ鈍物例えば燐イオンを注入して、その濃度を１０１
０〜１０”／ｉとし、（但し、非常に高い抵抗が必要な
ときはイオン注入しないこともある）、次いで約ｔｏｏ
ｏ℃で熱処理し燐を活性化して所要の抵抗値をもった多
結晶シリコン膜とし、これをフォトプロセスによってバ
ターンニングし、第３図の断面図のように電極１３を設
けて抵抗素子に形成する。
新掌を示す。同図において、１０はシリコン板、１１は
Ｓ４０！膜、１２は多結晶シリコン膜（膜厚数１ｏｏｏ
（１，））である。しかし、この１１では多結晶Ｖリコ
ン膜は不純物を含まない高抵抗であるから、その上面よ
シネ鈍物例えば燐イオンを注入して、その濃度を１０１
０〜１０”／ｉとし、（但し、非常に高い抵抗が必要な
ときはイオン注入しないこともある）、次いで約ｔｏｏ
ｏ℃で熱処理し燐を活性化して所要の抵抗値をもった多
結晶シリコン膜とし、これをフォトプロセスによってバ
ターンニングし、第３図の断面図のように電極１３を設
けて抵抗素子に形成する。
上記方法で形成した抵抗素子の温度変化率とＯＶＤ装置
の基板加熱温度との関係を求めた実験データを第４図に
示す。実験用抵抗素子は、膜厚４ｏｏｏｄ）、 長５２
００〔＃ｍ、＋、 巾２０Ｃｓｍ〕ｔｖ形状にパターン
ニングし、次いで１０５０（”Ｏ）の熱処理工程が加え
られた後のデータで、抵抗値測定は５〔ｖ〕の電圧を印
加して得られたものである。図表は縦軸が抵抗値、横軸
が測定温度で、基板加熱温度を５８０，６２０，６６０
，７００，７４０（”（りに変え喪データを図示してお
如、基板加熱温度の上昇と共に抵抗値は低下し、温度係
数も低下す°ることが示されている。温度係数はデータ
値の傾斜度であシ、７００（’Ｃ）、７４０（”Ｏ）の
基板加熱温度でのデータ値の傾斜度はｔｌぼ同一で、最
も小さく、その温度係数が小さいことを意味する。
の基板加熱温度との関係を求めた実験データを第４図に
示す。実験用抵抗素子は、膜厚４ｏｏｏｄ）、 長５２
００〔＃ｍ、＋、 巾２０Ｃｓｍ〕ｔｖ形状にパターン
ニングし、次いで１０５０（”Ｏ）の熱処理工程が加え
られた後のデータで、抵抗値測定は５〔ｖ〕の電圧を印
加して得られたものである。図表は縦軸が抵抗値、横軸
が測定温度で、基板加熱温度を５８０，６２０，６６０
，７００，７４０（”（りに変え喪データを図示してお
如、基板加熱温度の上昇と共に抵抗値は低下し、温度係
数も低下す°ることが示されている。温度係数はデータ
値の傾斜度であシ、７００（’Ｃ）、７４０（”Ｏ）の
基板加熱温度でのデータ値の傾斜度はｔｌぼ同一で、最
も小さく、その温度係数が小さいことを意味する。
し九がって、多結晶シリコン成長時の基板加熱温度は、
その抵抗値と温度係数とに大きく影響し、九とえ壷結晶
Ｖリコン膜被着後、熱処理を所定温度に保持しても（結
晶粒の大きさを一定にしても）、基板加熱温度が変われ
ば、変動することが判る。
その抵抗値と温度係数とに大きく影響し、九とえ壷結晶
Ｖリコン膜被着後、熱処理を所定温度に保持しても（結
晶粒の大きさを一定にしても）、基板加熱温度が変われ
ば、変動することが判る。
その理由は定かではないが、成長時に結晶粒が大きいと
、キャリヤのトラップセンタが減少しておプ、熱処理し
て結晶粒を大キくシても、成長時の結晶粒の大きさが絶
えず影響するものと考えられる。
、キャリヤのトラップセンタが減少しておプ、熱処理し
て結晶粒を大キくシても、成長時の結晶粒の大きさが絶
えず影響するものと考えられる。
ところで、上記の抵抗値と温度係数とのうち、抵抗値は
基板加熱温度、熱処理一度など形成工程を一定にすれば
所要の抵抗値をもった抵抗素子に形成でちる。しかし、
温度係数はできるだけ小さい方が、集積回路の消費電力
を少なくできる丸めｋｍましく、シたがって第４図に示
すデータ図表より、ＯＶＤ法における基板加熱温度を７
００℃以上にして温度係数を最も小さくした形成方法を
提喝するｔのである。
基板加熱温度、熱処理一度など形成工程を一定にすれば
所要の抵抗値をもった抵抗素子に形成でちる。しかし、
温度係数はできるだけ小さい方が、集積回路の消費電力
を少なくできる丸めｋｍましく、シたがって第４図に示
すデータ図表より、ＯＶＤ法における基板加熱温度を７
００℃以上にして温度係数を最も小さくした形成方法を
提喝するｔのである。
■ 発明の効果
以上の説明から判るように１本発明によれば、ＯＶＤ決
の基板加熱温度を高くすると、多結晶シリコンからなる
抵抗素子の温度係数を小さくできるから、回路の消費電
力、特にスタテック回路の消費電力を減少できると共に
回路特性の温度変動４小さくなって、集積回路の特性向
上、高品質化にも普しく役立つ。
の基板加熱温度を高くすると、多結晶シリコンからなる
抵抗素子の温度係数を小さくできるから、回路の消費電
力、特にスタテック回路の消費電力を減少できると共に
回路特性の温度変動４小さくなって、集積回路の特性向
上、高品質化にも普しく役立つ。
第１図は気相成長装置の概要図、第２図は多結晶シリコ
ンを成長した半導体基板の断面図、第３図は抵抗素子に
形成し先生導体基板の断面図、第４図は基板加熱温度の
差による抵抗（Ω）の温度変化率を示す図表である。図
中、１は半導体基板。 ２は反応管、３は加熱炉、１０はＶリコン板、１１は酸
化シリコン膜、１２は多結晶Ｖリコン膜を示す。 第１図 第２図 第３図
ンを成長した半導体基板の断面図、第３図は抵抗素子に
形成し先生導体基板の断面図、第４図は基板加熱温度の
差による抵抗（Ω）の温度変化率を示す図表である。図
中、１は半導体基板。 ２は反応管、３は加熱炉、１０はＶリコン板、１１は酸
化シリコン膜、１２は多結晶Ｖリコン膜を示す。 第１図 第２図 第３図
Claims (1)
- 多結晶シリコンからなる抵抗素子を形成するに際し、半
導体基板を７００ （”Ｃ）以上の温度に加熱して、多
結晶シリコン膜を被着形成する工程が含まれてなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20561481A JPS58106855A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20561481A JPS58106855A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106855A true JPS58106855A (ja) | 1983-06-25 |
Family
ID=16509788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20561481A Pending JPS58106855A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229456A (ja) * | 1990-02-05 | 1991-10-11 | Rohm Co Ltd | 半導体装置製造方法 |
| EP1065715A2 (en) * | 1999-07-01 | 2001-01-03 | Intersil Corporation | Bicmos process with low temperature coefficient resistor (TCRL) |
-
1981
- 1981-12-18 JP JP20561481A patent/JPS58106855A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229456A (ja) * | 1990-02-05 | 1991-10-11 | Rohm Co Ltd | 半導体装置製造方法 |
| EP1065715A2 (en) * | 1999-07-01 | 2001-01-03 | Intersil Corporation | Bicmos process with low temperature coefficient resistor (TCRL) |
| EP1065704A2 (en) * | 1999-07-01 | 2001-01-03 | Intersil Corporation | Low temperature coefficient resistor (TCRL) |
| EP1065715A3 (en) * | 1999-07-01 | 2005-01-05 | Intersil Corporation | Bicmos process with low temperature coefficient resistor (TCRL) |
| EP1065704A3 (en) * | 1999-07-01 | 2005-01-12 | Intersil Corporation | Low temperature coefficient resistor (TCRL) |
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