JPH0555520A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0555520A JPH0555520A JP3213532A JP21353291A JPH0555520A JP H0555520 A JPH0555520 A JP H0555520A JP 3213532 A JP3213532 A JP 3213532A JP 21353291 A JP21353291 A JP 21353291A JP H0555520 A JPH0555520 A JP H0555520A
- Authority
- JP
- Japan
- Prior art keywords
- high resistance
- layer
- polycrystalline
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 52
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 8
- 238000001259 photo etching Methods 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 抵抗部の薄い多結晶シリコン膜を電極用コン
タクト部形成時のエッチング条件と関係なく薄くできる
ようにすること。 【構成】 配線領域で金属配線と電極用コンタクト部５
を介して接続しうる低抵抗用の、不純物が高濃度に添加
された膜厚の厚い多結晶シリコン膜２を第１絶縁膜上に
成長させた後、高抵抗部領域の厚い多結晶シリコン膜を
エッチングして第１絶縁膜１に至る高抵抗部用開口１０
を形成し、開口を含む上記第１絶縁膜及び厚い多結晶シ
リコン膜上の全面に新たに高抵抗用の、不純物が添加さ
れないか、不純物が低濃度に添加された薄い多結晶シリ
コン膜３を成長させ、薄い多結晶シリコン膜上の全面に
第２絶縁膜４を形成し、第２絶縁膜に電極用コンタクト
部５を形成するようにする。 【効果】 電極コンタクトエッチング条件と関係無しに
薄い多結晶Ｓｉによる高抵抗を形成でき低消費電力のＳ
ＲＡＭが作成できる。
タクト部形成時のエッチング条件と関係なく薄くできる
ようにすること。 【構成】 配線領域で金属配線と電極用コンタクト部５
を介して接続しうる低抵抗用の、不純物が高濃度に添加
された膜厚の厚い多結晶シリコン膜２を第１絶縁膜上に
成長させた後、高抵抗部領域の厚い多結晶シリコン膜を
エッチングして第１絶縁膜１に至る高抵抗部用開口１０
を形成し、開口を含む上記第１絶縁膜及び厚い多結晶シ
リコン膜上の全面に新たに高抵抗用の、不純物が添加さ
れないか、不純物が低濃度に添加された薄い多結晶シリ
コン膜３を成長させ、薄い多結晶シリコン膜上の全面に
第２絶縁膜４を形成し、第２絶縁膜に電極用コンタクト
部５を形成するようにする。 【効果】 電極コンタクトエッチング条件と関係無しに
薄い多結晶Ｓｉによる高抵抗を形成でき低消費電力のＳ
ＲＡＭが作成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しくは、多結晶シリコンからなる高抵抗
を負荷としたスタティックＲＡＭ（Static Randam Acce
ss Memory ：ＳＲＡＭ）において、低消費電力特性を得
るのに好適な技術に関するものである。
に関し、更に詳しくは、多結晶シリコンからなる高抵抗
を負荷としたスタティックＲＡＭ（Static Randam Acce
ss Memory ：ＳＲＡＭ）において、低消費電力特性を得
るのに好適な技術に関するものである。
【０００２】
【従来の技術】一般に、集積度が高いＳＲＡＭにおいて
は、多結晶シリコンからなる高抵抗を負荷とした、いわ
ゆる高抵抗多結晶Ｓｉ負荷型が主流となっている。図７
に示すように、この高抵抗多結晶Ｓｉ負荷型ＳＲＡＭ
（以下、負荷型ＳＲＡＭという）のメモリセルは、高抵
抗多結晶Ｓｉの抵抗Ｒ1 とＭＩＳＦＥＴＱ1 とからなる
インバータ及び高抵抗多結晶Ｓｉの抵抗Ｒ2 とＭＩＳＦ
ＥＴＱ2 とからなるインバータとを備え、さらに、一方
の出力を他方の入力に接続したフリップフロップ（図示
せず）と、メモリセル外とのデータのやりとりのための
スイッチ用ＭＩＳＦＥＴＱ3 ，Ｑ4 とからなる。なお、
符号ＷＬはワード線、符号ＤＬ、ＤＬはデータ線であ
る。また、Ｖccは電源電圧を示す。そして、負荷型ＳＲ
ＡＭにおける高抵抗多結晶Ｓｉの抵抗Ｒ1 、Ｒ2 は、待
機時（スタンバイ時）に、消費電流の大きさを決定する
ため、その抵抗値を高い値にすることが重要である。一
般に、高抵抗多結晶Ｓｉの抵抗Ｒは、多結晶Ｓｉの抵抗
率ρ、膜厚ｔ、抵抗体の長さＬ、抵抗体の巾Ｗによって その抵抗値を高い値にするには膜厚ｔを小さくすること
が必要になる。
は、多結晶シリコンからなる高抵抗を負荷とした、いわ
ゆる高抵抗多結晶Ｓｉ負荷型が主流となっている。図７
に示すように、この高抵抗多結晶Ｓｉ負荷型ＳＲＡＭ
（以下、負荷型ＳＲＡＭという）のメモリセルは、高抵
抗多結晶Ｓｉの抵抗Ｒ1 とＭＩＳＦＥＴＱ1 とからなる
インバータ及び高抵抗多結晶Ｓｉの抵抗Ｒ2 とＭＩＳＦ
ＥＴＱ2 とからなるインバータとを備え、さらに、一方
の出力を他方の入力に接続したフリップフロップ（図示
せず）と、メモリセル外とのデータのやりとりのための
スイッチ用ＭＩＳＦＥＴＱ3 ，Ｑ4 とからなる。なお、
符号ＷＬはワード線、符号ＤＬ、ＤＬはデータ線であ
る。また、Ｖccは電源電圧を示す。そして、負荷型ＳＲ
ＡＭにおける高抵抗多結晶Ｓｉの抵抗Ｒ1 、Ｒ2 は、待
機時（スタンバイ時）に、消費電流の大きさを決定する
ため、その抵抗値を高い値にすることが重要である。一
般に、高抵抗多結晶Ｓｉの抵抗Ｒは、多結晶Ｓｉの抵抗
率ρ、膜厚ｔ、抵抗体の長さＬ、抵抗体の巾Ｗによって その抵抗値を高い値にするには膜厚ｔを小さくすること
が必要になる。
【０００３】
【発明が解決しようとする課題】しかしながら、多結晶
Ｓｉ膜の膜厚を薄くして薄い多結晶Ｓｉ膜を形成し、そ
の薄い多結晶Ｓｉ膜上にＳｉＯ2 膜を積層し、ＳｉＯ2
膜のエッチングを行ってＳｉＯ2 膜に電極用コンタクト
部を形成する際にＳｉＯ2 と多結晶Ｓｉのエッチング選
択比が充分に取れない場合にはこのエッチング時に、Ｓ
ｉＯ2 膜の下にある薄い多結晶Ｓｉもエッチングされて
しまい、そのため電極用コンタクト部を介して多結晶Ｓ
ｉと、電極用コンタクト部に設けられる金属配線とが繋
がらなくなるので多結晶Ｓｉの膜厚を薄くすることに限
界がある。
Ｓｉ膜の膜厚を薄くして薄い多結晶Ｓｉ膜を形成し、そ
の薄い多結晶Ｓｉ膜上にＳｉＯ2 膜を積層し、ＳｉＯ2
膜のエッチングを行ってＳｉＯ2 膜に電極用コンタクト
部を形成する際にＳｉＯ2 と多結晶Ｓｉのエッチング選
択比が充分に取れない場合にはこのエッチング時に、Ｓ
ｉＯ2 膜の下にある薄い多結晶Ｓｉもエッチングされて
しまい、そのため電極用コンタクト部を介して多結晶Ｓ
ｉと、電極用コンタクト部に設けられる金属配線とが繋
がらなくなるので多結晶Ｓｉの膜厚を薄くすることに限
界がある。
【０００４】
【課題を解決するための手段及び作用】この発明は、半
導体素子を有する半導体基板上に第１絶縁膜を形成した
後、配線領域で金属配線と電極用コンタクト部を介して
接続しうる低抵抗化用の、不純物が高濃度に添加された
膜厚の厚い多結晶シリコン膜を第１絶縁膜上に形成した
後、高抵抗部領域の上記厚い多結晶シリコン膜をエッチ
ングして第１絶縁膜に至る高抵抗部用開口を形成し、そ
の開口を含む半導体基板上の全面に新たに高抵抗用の、
不純物が添加されないか、又は不純物が低濃度にしか添
加されていない膜厚の薄い多結晶シリコン膜及び第２絶
縁膜を順次形成し、配線領域に第２絶縁膜から上記厚い
多結晶シリコン膜に至る電極用コンタクト部を形成し、
その電極用コンタクト部に半導体素子に通じる配線部を
形成するとともに、高抵抗部領域に薄い多結晶シリコン
膜の高抵抗層を形成することからなる半導体装置の製造
方法である。すなわち、本発明は、配線領域では電極用
コンタクト部が厚い多結晶シリコン膜にまで到達するよ
う形成されるが、高抵抗部領域では高抵抗部用開口内に
薄い多結晶シリコン膜を残すようにすることによって、
高抵抗部領域に残ったその薄い多結晶シリコン膜で抵抗
部は膜厚に逆比例して抵抗を上昇できる。上記方法によ
り抵抗部の薄い多結晶シリコン膜3 は配線領域Ｍにおい
て電極用コンタクト部を形成する際のエッチング条件と
関係なくその膜厚を薄くしてもエッチングされることは
無いので高抵抗を作り出す事が可能となる。この発明に
おける厚い多結晶シリコン膜の膜厚としては数千Å以
上、具体的には４０００Åが好ましい。また、その不純
物濃度は１０20〜１０21 ｃｍ-3の高濃度に設定される
のが好ましい。この発明における薄い多結晶シリコン膜
としては数百Å以下、具体的には５００Åが好ましい。
また、不純物が添加されないか、又は不純物が低濃度に
しか添加されない高抵抗率のもので、例えばその抵抗率
が１〜１０メガオーム・ｃｍの高抵抗を有するのが好ま
しい。この発明における第１絶縁膜としては、ＳｉＯ2
膜等の通常よく使用される絶縁膜が挙げられる。この発
明における第２絶縁膜としては、積層膜が好ましく、Ｎ
ＳＧ膜及びＢＰＳＧ膜を順次積層してなる絶縁膜が挙げ
られる。
導体素子を有する半導体基板上に第１絶縁膜を形成した
後、配線領域で金属配線と電極用コンタクト部を介して
接続しうる低抵抗化用の、不純物が高濃度に添加された
膜厚の厚い多結晶シリコン膜を第１絶縁膜上に形成した
後、高抵抗部領域の上記厚い多結晶シリコン膜をエッチ
ングして第１絶縁膜に至る高抵抗部用開口を形成し、そ
の開口を含む半導体基板上の全面に新たに高抵抗用の、
不純物が添加されないか、又は不純物が低濃度にしか添
加されていない膜厚の薄い多結晶シリコン膜及び第２絶
縁膜を順次形成し、配線領域に第２絶縁膜から上記厚い
多結晶シリコン膜に至る電極用コンタクト部を形成し、
その電極用コンタクト部に半導体素子に通じる配線部を
形成するとともに、高抵抗部領域に薄い多結晶シリコン
膜の高抵抗層を形成することからなる半導体装置の製造
方法である。すなわち、本発明は、配線領域では電極用
コンタクト部が厚い多結晶シリコン膜にまで到達するよ
う形成されるが、高抵抗部領域では高抵抗部用開口内に
薄い多結晶シリコン膜を残すようにすることによって、
高抵抗部領域に残ったその薄い多結晶シリコン膜で抵抗
部は膜厚に逆比例して抵抗を上昇できる。上記方法によ
り抵抗部の薄い多結晶シリコン膜3 は配線領域Ｍにおい
て電極用コンタクト部を形成する際のエッチング条件と
関係なくその膜厚を薄くしてもエッチングされることは
無いので高抵抗を作り出す事が可能となる。この発明に
おける厚い多結晶シリコン膜の膜厚としては数千Å以
上、具体的には４０００Åが好ましい。また、その不純
物濃度は１０20〜１０21 ｃｍ-3の高濃度に設定される
のが好ましい。この発明における薄い多結晶シリコン膜
としては数百Å以下、具体的には５００Åが好ましい。
また、不純物が添加されないか、又は不純物が低濃度に
しか添加されない高抵抗率のもので、例えばその抵抗率
が１〜１０メガオーム・ｃｍの高抵抗を有するのが好ま
しい。この発明における第１絶縁膜としては、ＳｉＯ2
膜等の通常よく使用される絶縁膜が挙げられる。この発
明における第２絶縁膜としては、積層膜が好ましく、Ｎ
ＳＧ膜及びＢＰＳＧ膜を順次積層してなる絶縁膜が挙げ
られる。
【０００５】
【実施例】以下、この発明の実施例について説明する。
なお、それによってこの発明は限定を受けるものではな
い。まず、図１において、ゲート及び不純物拡散層から
なるＩＣ素子を有するＳｉ基板（図示せず）上のＳｉＯ
2 膜（第１絶縁膜）1 上に膜厚Ａが４０００Åの厚い多
結晶Ｓｉ層2 を形成する。この際、多結晶Ｓｉ層2 は配
線にも使われるため低抵抗化を行う必要があり、高濃度
にＡｓ等の不純物を添加する。その濃度は１０20〜１０
21 ｃｍ-3が好ましい。次に、多結晶Ｓｉ層2 における
配線領域以外の領域の高抵抗部領域Ｈのみ多結晶Ｓｉ層
2 をエッチング除去して高抵抗部用開口１０を形成する
（図２参照）。続いて、高抵抗部用開口１０を含むＳｉ
基板上の全面に、不純物が添加されていない、例えば、
抵抗率が１〜１０メガオーム・ｃｍで膜厚Ｂが５００Å
と薄い高抵抗層の多結晶Ｓｉ層3 を形成する( 図３参
照）。続いて、高抵抗部用開口１０を含む多結晶Ｓｉ層
3 上の全面に、膜厚Ｃが６０００ÅのＮＳＧ及びＢＰＳ
Ｇよりなる第２絶縁膜4 を形成する（図４参照）。さら
に、電極取出しのため、配線領域Ｍの第２絶縁膜４をフ
ォトエッチングして電極用コンタクト部１１を形成する
（図４参照）。この際、多結晶Ｓｉ層2 の膜厚Ａを４０
００Åと充分厚く形成したので、第２絶縁膜4 のエッチ
ング時にオーバエッチングして配線領域Ｍの多結晶Ｓｉ
層2 がエッチングされてもオーバエッチング領域直下の
多結晶Ｓｉ層2 が無くなることは無い。また、多結晶Ｓ
ｉ層2 の膜厚Ａが４０００Åと大きな高さを有するから
高抵抗部領域Ｈでも第２絶縁膜4 さらには多結晶Ｓｉ層
3 が上記オーバエッチングで無くなることは無い。最後
に電極用コンタクト部１１にメタル層5 を形成する事に
よりＩＣ素子上に薄い多結晶Ｓｉ層３による高抵抗が作
成される（図５及び図６参照）。このように本実施例で
は、抵抗部の薄い多結晶シリコン膜3 は配線領域Ｍにお
いて電極用コンタクト部を形成する際のエッチング条件
と関係なくその膜厚を薄くしてもエッチングされること
は無いので高抵抗を作り出す事が可能となる。すなわ
ち、高抵抗部領域Ｈに残った薄い多結晶シリコン膜3 で
抵抗部は膜厚に逆比例して抵抗を上昇できる。
なお、それによってこの発明は限定を受けるものではな
い。まず、図１において、ゲート及び不純物拡散層から
なるＩＣ素子を有するＳｉ基板（図示せず）上のＳｉＯ
2 膜（第１絶縁膜）1 上に膜厚Ａが４０００Åの厚い多
結晶Ｓｉ層2 を形成する。この際、多結晶Ｓｉ層2 は配
線にも使われるため低抵抗化を行う必要があり、高濃度
にＡｓ等の不純物を添加する。その濃度は１０20〜１０
21 ｃｍ-3が好ましい。次に、多結晶Ｓｉ層2 における
配線領域以外の領域の高抵抗部領域Ｈのみ多結晶Ｓｉ層
2 をエッチング除去して高抵抗部用開口１０を形成する
（図２参照）。続いて、高抵抗部用開口１０を含むＳｉ
基板上の全面に、不純物が添加されていない、例えば、
抵抗率が１〜１０メガオーム・ｃｍで膜厚Ｂが５００Å
と薄い高抵抗層の多結晶Ｓｉ層3 を形成する( 図３参
照）。続いて、高抵抗部用開口１０を含む多結晶Ｓｉ層
3 上の全面に、膜厚Ｃが６０００ÅのＮＳＧ及びＢＰＳ
Ｇよりなる第２絶縁膜4 を形成する（図４参照）。さら
に、電極取出しのため、配線領域Ｍの第２絶縁膜４をフ
ォトエッチングして電極用コンタクト部１１を形成する
（図４参照）。この際、多結晶Ｓｉ層2 の膜厚Ａを４０
００Åと充分厚く形成したので、第２絶縁膜4 のエッチ
ング時にオーバエッチングして配線領域Ｍの多結晶Ｓｉ
層2 がエッチングされてもオーバエッチング領域直下の
多結晶Ｓｉ層2 が無くなることは無い。また、多結晶Ｓ
ｉ層2 の膜厚Ａが４０００Åと大きな高さを有するから
高抵抗部領域Ｈでも第２絶縁膜4 さらには多結晶Ｓｉ層
3 が上記オーバエッチングで無くなることは無い。最後
に電極用コンタクト部１１にメタル層5 を形成する事に
よりＩＣ素子上に薄い多結晶Ｓｉ層３による高抵抗が作
成される（図５及び図６参照）。このように本実施例で
は、抵抗部の薄い多結晶シリコン膜3 は配線領域Ｍにお
いて電極用コンタクト部を形成する際のエッチング条件
と関係なくその膜厚を薄くしてもエッチングされること
は無いので高抵抗を作り出す事が可能となる。すなわ
ち、高抵抗部領域Ｈに残った薄い多結晶シリコン膜3 で
抵抗部は膜厚に逆比例して抵抗を上昇できる。
【０００６】
【発明の効果】本発明によれば、電極コンタクトエッチ
ング条件と関係無しに薄い多結晶Ｓｉによる高抵抗を形
成でき低消費電力のＳＲＡＭが作成できる効果がある。
ング条件と関係無しに薄い多結晶Ｓｉによる高抵抗を形
成でき低消費電力のＳＲＡＭが作成できる効果がある。
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図５】上記実施例における製造工程の第５ステップを
示す構成説明図である。
示す構成説明図である。
【図６】上記実施例における製造工程の第６ステップを
示す構成説明図である。
示す構成説明図である。
【図７】メモリセルの等価回路図である。
１ ＳｉＯ2 層（第１絶縁膜） ２ 厚いポリシリコン層 ３ 薄いポリシリコン層 ４ ＢＰＳＧ／ＮＳＧ膜（第２絶縁膜） ５ 配線 １０ 高抵抗部用開口 １１ 電極用コンタクト部 Ｈ 高抵抗部領域 Ｍ 配線領域
Claims (1)
- 【請求項１】 半導体素子を有する半導体基板上に第１
絶縁膜を形成した後、配線領域で金属配線と電極用コン
タクト部を介して接続しうる低抵抗化用の、不純物が高
濃度に添加された膜厚の厚い多結晶シリコン膜を第１絶
縁膜上に形成した後、高抵抗部領域の上記厚い多結晶シ
リコン膜をエッチングして第１絶縁膜に至る高抵抗部用
開口を形成し、その開口を含む半導体基板上の全面に新
たに高抵抗用の、不純物が添加されないか、又は不純物
が低濃度にしか添加されていない膜厚の薄い多結晶シリ
コン膜及び第２絶縁膜を順次形成し、配線領域に第２絶
縁膜から上記厚い多結晶シリコン膜に至る電極用コンタ
クト部を形成し、その電極用コンタクト部に半導体素子
に通じる配線部を形成するとともに、高抵抗部領域に薄
い多結晶シリコン膜の高抵抗層を形成することからなる
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213532A JPH0555520A (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213532A JPH0555520A (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555520A true JPH0555520A (ja) | 1993-03-05 |
Family
ID=16640751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3213532A Pending JPH0555520A (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555520A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765281B2 (en) | 2002-11-27 | 2004-07-20 | Ricoh Company, Ltd. | Semiconductor apparatus with a stable contact resistance and a method of making the semiconductor apparatus |
| JP2006515466A (ja) * | 2003-01-31 | 2006-05-25 | フェアチャイルド セミコンダクター コーポレイション | 低標準偏差の高抵抗値分割ポリｐ抵抗器 |
| JP2008060446A (ja) * | 2006-09-01 | 2008-03-13 | Kawasaki Microelectronics Kk | 半導体装置の製造方法及び半導体装置 |
-
1991
- 1991-08-26 JP JP3213532A patent/JPH0555520A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765281B2 (en) | 2002-11-27 | 2004-07-20 | Ricoh Company, Ltd. | Semiconductor apparatus with a stable contact resistance and a method of making the semiconductor apparatus |
| US7026206B2 (en) | 2002-11-27 | 2006-04-11 | Ricoh Company, Ltd. | Method of making resistive element having a stable contact resistance |
| JP2006515466A (ja) * | 2003-01-31 | 2006-05-25 | フェアチャイルド セミコンダクター コーポレイション | 低標準偏差の高抵抗値分割ポリｐ抵抗器 |
| JP2008060446A (ja) * | 2006-09-01 | 2008-03-13 | Kawasaki Microelectronics Kk | 半導体装置の製造方法及び半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58169960A (ja) | 容量素子を含む集積回路 | |
| EP0501884A2 (en) | Semiconductor memory device having thin film transistor and method of producing the same | |
| JPH0818011A (ja) | 半導体装置及びその製造方法 | |
| JPH0555520A (ja) | 半導体装置の製造方法 | |
| US5327003A (en) | Semiconductor static RAM having thin film transistor gate connection | |
| US5594267A (en) | Semiconductor memory device having thin film transistor and method of producing the same | |
| JP3405603B2 (ja) | 半導体記憶装置 | |
| JP3039425B2 (ja) | 容量素子及びその製造方法 | |
| JPS6342164A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0563197A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3045414B2 (ja) | 半導体装置およびその製法 | |
| JP2923699B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH08172168A (ja) | 強誘電体不揮発性記憶装置 | |
| JP3289415B2 (ja) | 隣接コンタクトを有する半導体装置の製造方法 | |
| JP3045417B2 (ja) | 半導体装置およびその製法 | |
| JPS632375A (ja) | 半導体記憶装置の製造方法 | |
| JP3045416B2 (ja) | 半導体装置およびその製法 | |
| JP2546297B2 (ja) | 半導体記憶装置 | |
| JPH05283651A (ja) | 半導体装置 | |
| JPS5825261A (ja) | 半導体集積回路装置の製造方法 | |
| JPS60170966A (ja) | 半導体メモリ | |
| JP2754555B2 (ja) | 半導体装置の製造方法 | |
| JPS6157709B2 (ja) | ||
| JPH05175464A (ja) | 半導体メモリ素子 | |
| JPH0247868A (ja) | 不揮発性半導体記憶装置 |