JP6962866B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6962866B2
JP6962866B2 JP2018106644A JP2018106644A JP6962866B2 JP 6962866 B2 JP6962866 B2 JP 6962866B2 JP 2018106644 A JP2018106644 A JP 2018106644A JP 2018106644 A JP2018106644 A JP 2018106644A JP 6962866 B2 JP6962866 B2 JP 6962866B2
Authority
JP
Japan
Prior art keywords
layer
resistance layer
concentration
boron
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018106644A
Other languages
English (en)
Other versions
JP2019212724A (ja
JP2019212724A5 (ja
Inventor
栄介 児玉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018106644A priority Critical patent/JP6962866B2/ja
Priority to US16/407,916 priority patent/US10818747B2/en
Publication of JP2019212724A publication Critical patent/JP2019212724A/ja
Publication of JP2019212724A5 publication Critical patent/JP2019212724A5/ja
Application granted granted Critical
Publication of JP6962866B2 publication Critical patent/JP6962866B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/447—Indexing scheme relating to amplifiers the amplifier being protected to temperature influence

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置およびその製造方法に関するものである。
多結晶シリコンよりなる抵抗層は、たとえば特開２００１−１９６５４１号公報（特許文献１）、特開２００３−７８０１９号公報（特許文献２）などに記載されている。
特許文献１には、ノンドープの多結晶シリコン膜に所定のドーズ量でボロンをイオン注入することにより、ゼロまたは小さな抵抗温度係数を有する薄膜ポリシリコン抵抗体と、高抵抗の薄膜ポリシリコン抵抗体とを同一プロセスで形成することが開示されている。
特許文献２には、ポリシリコン膜に所望の注入条件下で不純物を注入することで、温度係数が負と正との間となる抵抗素子を形成することが開示されている。
特開２００１−１９６５４１号公報 特開２００３−７８０１９号公報
しかしながら上記特許文献１および２に記載の多結晶シリコン抵抗層では、ボロンドーズ量をあげると、温度係数は０に近づくが、同時にシート抵抗値（ρｓ値）も低くなってしまう。シート抵抗値が低くなると抵抗素子面積が大きくなり、チップサイズが拡大し原価が高くなるとともに、回路の高集積化が阻害される。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、第１導電層と、第２導電層と、抵抗層とを備えている。抵抗層は、第１端部と第２端部とを有し、第１端部にて第１導電層に接続され、第２端部にて第２導電層に接続されている。抵抗層は不純物を含む多結晶シリコンよりなり、かつ不純物はボロンを含む。抵抗層の厚み方向におけるボロンの濃度分布は、濃度ピークと、その濃度ピークにおけるボロンの濃度よりも２桁以上低いボロンの濃度を有する低濃度部分とを含む。
一実施の形態の半導体装置の製造方法は、以下の工程を備える。
第１端部と第２端部とを有し、かつ不純物を含む多結晶シリコンよりなる抵抗層が形成される。第１端部にて抵抗層に接続する第１導電層と、第２端部にて抵抗層に接続する第２導電層とが形成される。不純物を含む抵抗層を形成する工程は、抵抗層を成膜する工程と、抵抗層にボロンを導入する工程と、抵抗層に導入されたボロンを活性化させるために抵抗層をアニールする工程とを含む。アニールされた抵抗層の厚み方向におけるボロンの濃度分布は、濃度ピークと、濃度ピークにおけるボロンの濃度よりも２桁以上低いボロンの濃度を有する低濃度部分とを含む。
前記実施の形態によれば、温度係数を低くできるとともに、シート抵抗値（ρｓ値）を高くすることができる半導体装置およびその製造方法を実現することができる。
実施の形態１における半導体装置が適用されるオペアンプの入力部の回路図である。 実施の形態１における半導体装置の構成を示す平面図である。 図２のＩＩＩ−ＩＩＩ線に沿う断面図である。 実施の形態における半導体装置に適用される抵抗層の結晶状態を示す断面図である。 実施の形態１における半導体装置に適用される抵抗層内の厚み方向におけるボロンの濃度分布を示す図である。 実施の形態１における半導体装置の製造方法の第１工程を示す平面図（Ａ）および断面図（Ｂ）である。 実施の形態１における半導体装置の製造方法の第２工程を示す平面図（Ａ）および断面図（Ｂ）である。 実施の形態１における半導体装置の製造方法の第３工程を示す平面図（Ａ）および断面図（Ｂ）である。 実施の形態１における半導体装置の製造方法の第４工程を示す平面図（Ａ）および断面図（Ｂ）である。 実施の形態１における半導体装置の製造方法の第５工程を示す平面図（Ａ）および断面図（Ｂ）である。 実施の形態１における半導体装置の製造方法の第６工程を示す平面図（Ａ）および断面図（Ｂ）である。 図８に示す工程にて抵抗層となる多結晶シリコンにボロンを注入した直後の厚み方向におけるボロンの濃度分布を示す図である。 比較例において抵抗層となる多結晶シリコンにボロンを注入した直後の厚み方向におけるボロンの濃度分布を示す図である。 比較例において半導体装置完成後の抵抗層内の厚み方向におけるボロンの濃度分布を示す図である。 抵抗層へのボロンの注入エネルギーを１０ＫｅＶおよび３０ＫｅＶとした場合の抵抗層のシート抵抗と温度係数との関係を示す図である。 抵抗層を薄く形成した場合に、コンタクトホールが抵抗層を突き抜けることを説明するための断面図である。 実施の形態２における半導体装置に適用される抵抗層の結晶状態を示す断面図である。 実施の形態２における半導体装置に適用される抵抗層内の厚み方向におけるボロンの濃度分布を示す図である。 実施の形態４における半導体装置の製造方法の第１工程を示す平面図（Ａ）および断面図（Ｂ）である。 実施の形態４における半導体装置の製造方法の第２工程を示す平面図（Ａ）および断面図（Ｂ）である。 実施の形態４における半導体装置の製造方法の第３工程を示す平面図（Ａ）および断面図（Ｂ）である。
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１に示されるように、本実施の形態における半導体装置は、たとえば基準電流を作るバイアス回路に用いられる。本実施の形態に用いられる抵抗層は、このバイアス回路図においてたとえば記号Ａで示す箇所に用いられる。またｎＭＯＳ（Metal Oxide Semiconductor）トランジスタは、このバイアス回路においてたとえば記号Ｂで示す箇所に用いられる。
図２および図３に示されるように、本実施の形態の半導体装置は、たとえばｎＭＯＳトランジスタＴＲと、抵抗層ＲＬとを有している。ｎＭＯＳトランジスタＴＲは、ｎ型ソース領域ＳＲと、ｎ型ドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有している。
半導体基板ＳＵＢは、主表面ＭＳを有している。半導体基板ＳＵＢは、基板領域ＳＢと、ｐ-ウエル領域ＷＬとを有している。ｐ-ウエル領域ＷＬは、基板領域ＳＢの主表面ＭＳ側に配置されている。
半導体基板ＳＵＢの主表面ＭＳは、素子分離絶縁膜ＩＩにより電気的に分離されている。素子分離絶縁膜ＩＩは、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）である。また素子分離絶縁膜ＩＩは、たとえばＳＴＩ（Shallow Trench Isolation）であってもよい。
素子分離絶縁膜ＩＩにより電気的に分離された半導体基板ＳＵＢの主表面ＭＳに、上記ｎＭＯＳトランジスタＴＲが配置されている。このｎＭＯＳトランジスタＴＲのｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲは、半導体基板ＳＵＢの主表面ＭＳに互いに間隔を開けて配置されている。ｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲの各々は、たとえばＬＤＤ（Lightly Doped Drain）構造を有している。
ゲート電極層ＧＥは、ｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲに挟まれる半導体基板ＳＵＢの主表面ＭＳ上にゲート絶縁膜ＧＩを介在して配置されている。ゲート絶縁膜ＧＩは、たとえば酸化シリコン（ＳｉＯ2）よりなっている。ゲート電極層ＧＥは、たとえば不純物がドープされた多結晶シリコン（以下、「ドープドポリシリコン」と称する）よりなっている。
ゲート電極層ＧＥの上には、シリサイド層ＳＣ１が配置されている。このシリサイド層ＳＣ１は、たとえばタングステンシリサイド（ＷＳｉ）よりなっている。ゲート電極層ＧＥとシリサイド層ＳＣ１との側壁を覆うようにサイドウォール絶縁膜ＳＷが配置されている。サイドウォール絶縁膜ＳＷは、たとえば酸化シリコンよりなっている。
半導体基板ＳＵＢの主表面ＭＳには、ｐ型不純物領域ＩＲが配置されている。このｐ型不純物領域ＩＲは、素子分離絶縁膜ＩＩによって、ｎＭＯＳトランジスタＴＲとは電気的に分離されている。ｐ型不純物領域ＩＲは、たとえば半導体基板ＳＵＢの電位をとるためのものである。
ｎ型ソース領域ＳＲ、ｎ型ドレイン領域ＤＲおよびｐ型不純物領域ＩＲの各々の表面には、シリサイド層ＳＣ２が配置されている。シリサイド層ＳＣ２は、たとえばチタンシリサイド（ＴｉＳｉ）よりなっている。
半導体基板ＳＵＢの主表面ＭＳ上には、層間絶縁膜ＩＬ１が配置されている。層間絶縁膜ＩＬ１は、ｎＭＯＳトランジスタＴＲおよびｐ型不純物領域ＩＲの上を覆っている。層間絶縁膜ＩＬ１は、たとえば酸化シリコンよりなっている。
層間絶縁膜ＩＬ１上には、抵抗層ＲＬが配置されている。抵抗層ＲＬは、ボロン（Ｂ）がドープされたドープドポリシリコンよりなっている。この抵抗層ＲＬの厚みは、たとえば２５０ｎｍである。
抵抗層ＲＬを覆うように、層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２〜ＩＬ５が順に積層されている。層間絶縁膜ＩＬ２はたとえば酸化シリコンよりなっており、層間絶縁膜ＩＬ３はたとえば窒化シリコン（ＳＩ3Ｎ4）よりなっている。層間絶縁膜ＩＬ４はたとえば酸化シリコンよりなっており、層間絶縁膜ＩＬ５はたとえばプラズマを用いて形成された酸化シリコンよりなっている。
層間絶縁膜ＩＬ５の上面からｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲの各々の上に位置するシリサイド層ＳＣ２に達するコンタクトホールＣＨ１が設けられている。また層間絶縁膜ＩＬ５の上面からｐ型不純物領域ＩＲの上に位置するシリサイド層ＳＣ２に達するコンタクトホールＣＨ２が設けられている。
また層間絶縁膜ＩＬ５の上面から抵抗層ＲＬに達する、たとえば２つのコンタクトホールＣＨ３が設けられている。抵抗層ＲＬは長手方向の一方端側に第１端部を有し、かつ他方端側に第２端部を有している。上記２つのコンタクトホールＣＨ３のうち第１コンタクトホールＣＨ３ａは抵抗層ＲＬの第１端部に達している。上記２つのコンタクトホールＣＨ３のうち第２コンタクトホールＣＨ３ｂは抵抗層ＲＬの第２端部に達している。
コンタクトホールＣＨ１〜ＣＨ３の各々の内部には、コンタクトプラグ導電層ＰＬ１が配置されている。コンタクトプラグ導電層ＰＬ１は、たとえばバリアメタルとタングステンとを含んでいる。
特に上記第１コンタクトホールＣＨ３ａ内に配置されるコンタクトプラグ導電層ＰＬ１ａ（第１導電層）は抵抗層ＲＬの第１端部に接続されている。また上記第２コンタクトホールＣＨ３ｂ内に配置されるコンタクトプラグ導電層ＰＬ１ｂ（第２導電層）は抵抗層ＲＬの第２端部に接続されている。
層間絶縁膜ＩＬ５の上面には、配線層ＩＮＴ１が配置されている。配線層ＩＮＴ１の各々は、コンタクトプラグ導電層ＰＬ１と接している。配線層ＩＮＴ１は、たとえばバリアメタル、アルミニウムおよびバリアメタルの積層構造よりなっている。
配線層ＩＮＴ１を覆うように、層間絶縁膜ＩＬ５上には、層間絶縁膜ＩＬ６と層間絶縁膜ＩＬ７が順に積層されている。層間絶縁膜ＩＬ６および層間絶縁膜ＩＬ７の各々は、たとえば酸化シリコンよりなっている。
層間絶縁膜ＩＬ７の上面から配線層ＩＮＴ１に達するビアホールＶＨ１が設けられている。ビアホールＶＨ１の内部には、ビアプラグ導電層ＰＬ２が配置されている。ビアプラグ導電層ＰＬ２は、たとえばバリアメタルとタングステンとを含んでいる。
層間絶縁膜ＩＬ７の上面には、配線層ＩＮＴ２が配置されている。配線層ＩＮＴ２は、ビアプラグ導電層ＰＬ２と接している。配線層ＩＮＴ２は、たとえばバリアメタル、アルミニウムおよびバリアメタルの積層構造よりなっている。
配線層ＩＮＴ２を覆うように、層間絶縁膜ＩＬ７上には、層間絶縁膜ＩＬ８と層間絶縁膜ＩＬ９が順に積層されている。層間絶縁膜ＩＬ８および層間絶縁膜ＩＬ９の各々は、たとえば酸化シリコンよりなっている。
層間絶縁膜ＩＬ９の上面から配線層ＩＮＴ２に達するビアホールＶＨ２が設けられている。ビアホールＶＨ２の内部には、ビアプラグ導電層ＰＬ３が配置されている。ビアプラグ導電層ＰＬ３は、たとえばバリアメタルとタングステンとを含んでいる。
層間絶縁膜ＩＬ９の上面には、配線層ＩＮＴ３が配置されている。配線層ＩＮＴ３は、ビアプラグ導電層ＰＬ３と接している。配線層ＩＮＴ３は、たとえばバリアメタル、アルミニウムおよびバリアメタルの積層構造よりなっている。
配線層ＩＮＴ３を覆うように、層間絶縁膜ＩＬ９上には、カバー絶縁膜ＩＬ１０、カバー絶縁膜ＩＬ１１およびパッシベーション膜ＰＳＶが順に積層されている。カバー絶縁膜ＩＬ１０はたとえば酸化シリコンよりなっており、カバー絶縁膜ＩＬ１１はたとえば窒化シリコンよりなっている。パッシベーション膜ＰＳＶは、たとえばポリイミドよりなっている。
カバー絶縁膜ＩＬ１０、カバー絶縁膜ＩＬ１１およびパッシベーション膜ＰＳＶには、開口ＯＰが設けられている。開口ＯＰは、パッシベーション膜ＰＳＶの上面から配線層ＩＮＴ３に達している。これにより開口ＯＰから配線層ＩＮＴ３が露出している。
図４に示されるように、上記抵抗層ＲＬは、ボロンがドープされたドープドポリシリコンよりなっている。このため抵抗層ＲＬの内部には、複数個のシリコンの結晶粒ＣＲが含まれている。
図５は、上記抵抗層ＲＬ内の厚み方向におけるボロンの濃度分布を示している。図５において、記号Ｄは抵抗層ＲＬの上面の位置を示している。また記号Ｅは抵抗層ＲＬの下面（図３において層間絶縁膜ＩＬ１と接する面）の位置を示している。抵抗層ＲＬの下面と上面とは、抵抗層ＲＬの厚み方向に互いに対向している。
図５に示されるように、抵抗層ＲＬ内の厚み方向におけるボロンの濃度分布は、濃度ピークＰＣと、その濃度ピークＰＣにおけるボロンの濃度よりも２桁以上低いボロンの濃度を有する低濃度部分ＬＣとを含んでいる。濃度ピークＰＣにおけるボロンの濃度は、たとえば１×１０19〜１×１０21ｃｍ-3の範囲である。
濃度ピークＰＣは、抵抗層ＲＬの上面Ｄから下面Ｅに向かって抵抗層ＲＬの厚みＴｒｌのたとえば１／３の範囲内に位置している。また濃度ピークＰＣよりもボロンの濃度が２桁低い部分ＬＣ１は、抵抗層ＲＬの上面Ｄから下面Ｅに向かって抵抗層ＲＬの厚みＴｒｌのたとえば４／５の範囲内に位置している。
次に、本実施の形態における半導体装置の製造方法について図６（Ａ）、（Ｂ）〜図１２（Ａ）、（Ｂ）を用いて説明する。
図６（Ａ）、（Ｂ）に示されるように、基板領域ＳＢを有する半導体基板ＳＵＢの主表面ＭＳに、シリコン酸化膜（図示せず）およびシリコン窒化膜（図示せず）が成長される。この後、シリコン窒化膜上にフォトレジストが塗布され、露光・現像処理によりパターニングされる。パターニングされたフォトレジストをマスクとして、シリコン酸化膜およびシリコン窒化膜がドライエッチングされる。これによりシリコン酸化膜およびシリコン窒化膜のうちＬＯＣＯＳが形成される部分のみが除去される。この後、フォトレジストが除去される。
上記シリコン窒化膜およびシリコン酸化膜を残した状態で、ＬＯＣＯＳ酸化膜を形成するための熱酸化処理が行われる。これにより、たとえばＬＯＣＯＳよりなる素子分離絶縁膜ＩＩが半導体基板ＳＵＢの主表面ＭＳに形成される。この後、上記シリコン窒化膜が除去される。
この後、ｐ型不純物が半導体基板ＳＵＢに注入される。これにより、半導体基板ＳＵＢの主表面ＭＳにｐ-ウエル領域ＷＬが形成される。この工程はｎＭＯＳトランジスタのチャネル濃度調整も兼ねる。なお、ｎＭＯＳトランジスタ以外の他の素子も混載される場合には、フォトレジストの塗布、露光、現像処理により選択的にｐ型不純物が半導体基板ＳＵＢに注入される。
活性領域上の上記シリコン酸化膜がウェットエッチングにより除去される。これにより半導体基板ＳＵＢの活性領域の主表面ＭＳが露出する。その後、露出した半導体基板ＳＵＢの主表面ＭＳにゲート絶縁膜ＧＩが形成される。このゲート絶縁膜ＧＩは、たとえば酸化シリコンであり、熱酸化により形成される。
半導体基板ＳＵＢの表面全面に、多結晶シリコンＧＥが形成される。この多結晶シリコンＧＥにリン拡散が施される。これによりリンがドープされたドープドポリシリコンＧＥが形成される。このドープドポリシリコンＧＥの上部に、たとえばタングステンシリサイドよりなるシリサイド層ＳＣ１が形成される。
この後、シリサイド層ＳＣ１上にフォトレジストが塗布され、露光・現像処理によりパターニングされる。パターニングされたフォトレジストをマスクとして、シリサイド層ＳＣ１およびドープドポリシリコンＧＥがドライエッチングされる。これによりシリサイド層ＳＣ１およびドープドポリシリコンＧＥがパターニングされ、ドープドポリシリコンよりなるゲート電極層ＧＥが形成される。またゲート電極層ＧＥの真上にのみシリサイド層ＳＣ１が残存される。この後、フォトレジストが除去される。
ゲート電極層ＧＥをマスクとして、半導体基板ＳＵＢの主表面ＭＳにｎ型不純物としてたとえばリンが注入される。このｎ型不純物は、素子分離絶縁膜ＩＩの真下には注入されない注入エネルギーで注入される。これによりＬＤＤ構造を有するｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲの各々の低濃度領域が形成される。またｐ型不純物領域ＩＲが形成される領域にも低濃度領域が形成される。
この後、半導体基板ＳＵＢの全面上にフォトレジストが塗布され、露光・現像処理によりパターニングされる。パターニングされたフォトレジストをマスクとして、ｐ型不純物領域ＩＲの低濃度領域が形成された領域にフッ化ボロン（ＢＦ2）が注入される。これによりｐ型不純物領域ＩＲが形成される領域に、ｐ-領域が形成される。この後、フォトレジストが除去される。
シリサイド層ＳＣ１の上面を覆うように、半導体基板ＳＵＢの全面上にシリコン酸化膜が形成される。この後、シリサイド層ＳＣ１の上面が露出するまで、シリコン酸化膜の全面にドライエッチングが行われる。これによりシリコン酸化膜がゲート電極層ＧＥおよびシリサイド層ＳＣ１の側壁に残存されて、酸化シリコンよりなるサイドウォール絶縁膜ＳＷが形成される。なお上記ドライエッチングにより、ゲート電極層ＧＥ，サイドウォール絶縁膜ＳＷおよび素子分離絶縁膜ＩＩが形成された部分以外の半導体基板ＳＵＢの主表面ＭＳが露出する。
上記露出した半導体基板ＳＵＢの主表面ＭＳを覆うように、シリコン酸化膜が形成される。この後、半導体基板ＳＵＢの全面上にフォトレジストが塗布され、露光・現像処理によりパターニングされる。パターニングされたフォトレジストなどをマスクとして、ｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲが形成される領域にヒ素（Ａｓ）が注入される。これによりＬＤＤ構造を有するｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲの各々の高濃度領域が形成される。これにより上記低濃度領域と高濃度領域とを有するＬＤＤ構造のｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲが形成される。またｎ型ソース領域ＳＲ、ｎ型ドレイン領域ＤＲ、ゲート絶縁膜ＧＩおよびゲート電極層ＧＥを有するｎＭＯＳトランジスタＴＲが形成される。この後、フォトレジストが除去される。
この後、半導体基板ＳＵＢの全面上にフォトレジストが塗布され、露光・現像処理によりパターニングされる。パターニングされたフォトレジストをマスクとして、ｐ型不純物領域ＩＲのｐ-領域が形成された領域にボロン（Ｂ）が注入される。これによりｐ型不純物領域ＩＲが形成される。この後、フォトレジストが除去される。
この後、サイドウォール絶縁膜ＳＷおよび素子分離絶縁膜ＩＩを残しながら、ｎ型ソース領域ＳＲ、ｎ型ドレイン領域ＤＲおよびｐ型不純物領域ＩＲ上のシリコン酸化膜が除去される。
この後、チタン（Ｔｉ）がスパッタにより成膜され、熱処理が施される。この熱処理によりチタンと半導体基板ＳＵＢの主表面ＭＳにおけるシリコンとが反応する。この反応により、ｎ型ソース領域ＳＲ、ｎ型ドレイン領域ＤＲおよびｐ型不純物領域ＩＲ上にシリサイド層ＳＣ２が形成される。
図７（Ａ）、（Ｂ）に示されるように、たとえば酸化シリコンよりなる層間絶縁膜ＩＬ１が１５０ｎｍの厚みで形成される。この層間絶縁膜ＩＬ１上に多結晶シリコンＰＳがたとえば２５０ｎｍの厚みで形成される。この多結晶シリコンＰＳが後に抵抗層ＲＬとなる。この多結晶シリコンＰＳに対してボロンが注入される。このボロンの注入条件は、たとえば注入エネルギー１０ＫｅＶ、ドーズ量５．０×１０15ｃｍ-2である。
図８（Ａ）、（Ｂ）に示されるように、上記のボロンのドープにより、多結晶シリコンＰＳは、ボロンを注入されてドープドポリシリコンＤＰＳとなる。
ボロン注入直後におけるドープドポリシリコンＤＰＳ内の厚み方向のボロン濃度分布は、たとえば図１２に示す状態となる。図１２に示されるように、ボロン注入直後においては、ドープドポリシリコンＤＰＳの上面Ｄからたとえば約０．０４μｍの深さにボロンの濃度ピークＰＣが位置する。また濃度ピークＰＣにおけるボロン濃度より１桁低いボロン濃度の部分は、ドープドポリシリコンＤＰＳの上面Ｄからたとえば約０．０９μｍの深さに位置する。
この後、ドープドポリシリコンＤＰＳ上にフォトレジストが塗布され、露光・現像処理によりパターニングされる。パターニングされたフォトレジストをマスクとして、ドープドポリシリコンＤＰＳにドライエッチングが行われる。この後、フォトレジストが除去される。
図９（Ａ）、（Ｂ）に示されるように、上記のドライエッチングにより、ドープドポリシリコンＤＰＳはパターニングされて抵抗層ＲＬとなる。上記のドライエッチングの際にｎＭＯＳトランジスタ部などを保護するために、層間絶縁膜ＩＬ１が形成されている。この抵抗層ＲＬは、図１２に示されるボロンの濃度分布を有する。
図１０（Ａ）、（Ｂ）に示されるように、層間絶縁膜ＩＬ２がたとえば１００ｎｍの厚みで形成される。層間絶縁膜ＩＬ２はたとえば酸化シリコンである。この層間絶縁膜ＩＬ２の上に、層間絶縁膜ＩＬ３がたとえば２５ｎｍの厚みで形成される。層間絶縁膜ＩＬ３はたとえば窒化シリコンである。
この層間絶縁膜ＩＬ３の上に、層間絶縁膜ＩＬ４がたとえば１０００ｎｍの厚みで形成される。層間絶縁膜ＩＬ２はたとえば酸化シリコンである。この後、たとえば温度８１０℃、時間３０秒のアニールが行われる。このアニールにより抵抗層ＲＬ内のボロンが活性化する。
このアニール後における抵抗層ＲＬ内の厚み方向におけるボロンの濃度分布は、図５に示す状態となる。具体的には、抵抗層ＲＬ内の厚み方向におけるボロンの濃度分布は、濃度ピークＰＣと、その濃度ピークＰＣにおけるボロンの濃度よりも２桁以上低いボロンの濃度を有する低濃度部分ＬＣとを含む。濃度ピークＰＣにおけるボロンの濃度は、たとえば１×１０19〜１×１０21ｃｍ-3の範囲となる。
濃度ピークＰＣは、抵抗層ＲＬの上面Ｄから下面Ｅに向かって抵抗層ＲＬの厚みＴｒｌのたとえば１／３の範囲内に位置する。また濃度ピークＰＣにおけるボロンの濃度よりも２桁低いボロンの濃度を有する部分ＬＣ１は、抵抗層ＲＬの上面Ｄから下面Ｅに向かって抵抗層ＲＬの厚みＴｒｌのたとえば４／５の範囲内に位置する。
この後、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより層間絶縁膜ＩＬ４がたとえば５００ｎｍ研磨され、層間絶縁膜ＩＬ４の上面が平坦化される。
この層間絶縁膜ＩＬ４の上に、層間絶縁膜ＩＬ５がたとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により１５０ｎｍの厚みで形成される。層間絶縁膜ＩＬ５はたとえば酸化シリコンである。
この後、層間絶縁膜ＩＬ５上にフォトレジストが塗布され、露光・現像処理によりパターニングされる。パターニングされたフォトレジストをマスクとして、層間絶縁膜ＩＬ１〜ＩＬ５にドライエッチングが行われる。この後、フォトレジストが除去される。
図１１（Ａ）、（Ｂ）に示されるように、上記のドライエッチングによりコンタクトホールＣＨ１〜ＣＨ３が同時に形成される。
コンタクトホールＣＨ１は層間絶縁膜ＩＬ５の上面からｎ型ソース領域ＳＲおよびｎ型ドレイン領域ＤＲの各々の上に位置するシリサイド層ＳＣ２に達するように形成される。コンタクトホールＣＨ２は、層間絶縁膜ＩＬ５の上面からｐ型不純物領域ＩＲの上に位置するシリサイド層ＳＣ２に達するように形成される。
コンタクトホールＣＨ３は、層間絶縁膜ＩＬ５の上面から抵抗層ＲＬに達するように形成される。このコンタクトホールＣＨ３は、第１コンタクトホールＣＨ３ａおよび第２コンタクトホールＣＨ３ｂを有するように形成される。第１コンタクトホールＣＨ３ａは抵抗層ＲＬの第１端部に達するように形成され、第２コンタクトホールＣＨ３ｂは抵抗層ＲＬの第２端部に達するように形成される。
図３に示されるように、コンタクトホールＣＨ１〜ＣＨ３を埋め込むように層間絶縁膜ＩＬ５上に、たとえばバリアメタル、タングステンおよびバリアメタルが順に成膜される。その後に、層間絶縁膜ＩＬ５の上面が露出するまでＣＭＰにてバリアメタル、タングステンおよびバリアメタルが除去される。これによりコンタクトホールＣＨ１〜ＣＨ３の各々がバリアメタルおよびタングステンで埋め込まれることにより、コンタクトホールＣＨ１〜ＣＨ３内にコンタクトプラグ導電層ＰＬ１が形成される。
特に上記第１コンタクトホールＣＨ３ａ内に配置されるコンタクトプラグ導電層ＰＬ１ａ（第１導電層）は抵抗層ＲＬの第１端部に接続するように形成される。また上記第２コンタクトホールＣＨ３ｂ内に配置されるコンタクトプラグ導電層ＰＬ１ｂ（第２導電層）は抵抗層ＲＬの第２端部に接続するように形成される。
層間絶縁膜ＩＬ５上に、たとえばバリアメタル、アルミニウムおよびバリアメタルが順に成膜される。この後、通常の写真製版技術およびエッチング技術によりバリアメタル、アルミニウムおよびバリアメタルがパターニングされる。このパターニングされたバリアメタル、アルミニウムおよびバリアメタルにより配線層ＩＮＴ１が形成される。
配線層ＩＮＴ１を覆うように層間絶縁膜ＩＬ５上に層間絶縁膜ＩＬ６が形成される。層間絶縁膜ＩＬ６はたとえばシリコン酸化膜である。この後、ＣＭＰプロセスにより層間絶縁膜ＩＬ６の上面が平坦化される。この層間絶縁膜ＩＬ６の上に、層間絶縁膜ＩＬ７が形成される。層間絶縁膜ＩＬ７はたとえば酸化シリコンである。
この後、層間絶縁膜ＩＬ６、ＩＬ７に、通常の写真製版技術およびエッチング技術によりビアホールＶＨ１が形成される。ビアホールＶＨ１は層間絶縁膜ＩＬ７の上面から配線層ＩＮＴ１に達するように形成される。
ビアホールＶＨ１内にビアプラグ導電層ＰＬ２が形成される。ビアプラグ導電層ＰＬ２は、たとえばコンタクトプラグ導電層ＰＬ１と同様の方法で形成される。層間絶縁膜ＩＬ７上に配線層ＩＮＴ２が形成される。配線層ＩＮＴ２は、たとえば配線層ＩＮＴ１と同様の方法で形成される。
配線層ＩＮＴ２を覆うように層間絶縁膜ＩＬ７上に層間絶縁膜ＩＬ８が形成される。層間絶縁膜ＩＬ８はたとえばシリコン酸化膜である。この後、ＣＭＰプロセスにより層間絶縁膜ＩＬ８の上面が平坦化される。この層間絶縁膜ＩＬ８の上に、層間絶縁膜ＩＬ９が形成される。層間絶縁膜ＩＬ９はたとえば酸化シリコンである。
この後、層間絶縁膜ＩＬ８、ＩＬ９に、通常の写真製版技術およびエッチング技術によりビアホールＶＨ２が形成される。ビアホールＶＨ２は層間絶縁膜ＩＬ９の上面から配線層ＩＮＴ２に達するように形成される。
ビアホールＶＨ２内にビアプラグ導電層ＰＬ３が形成される。ビアプラグ導電層ＰＬ３は、たとえばコンタクトプラグ導電層ＰＬ１と同様の方法で形成される。層間絶縁膜ＩＬ９上に配線層ＩＮＴ３が形成される。配線層ＩＮＴ３は、たとえば配線層ＩＮＴ１と同様の方法で形成される。
配線層ＩＮＴ３を覆うように層間絶縁膜ＩＬ９上にカバー絶縁膜ＩＬ１０が形成される。カバー絶縁膜ＩＬ１０はたとえばシリコン酸化膜である。カバー絶縁膜ＩＬ１０上にカバー絶縁膜ＩＬ１１が形成される。カバー絶縁膜ＩＬ１１はたとえばシリコン窒化膜である。この後、通常の写真製版技術およびエッチング技術によりカバー絶縁膜ＩＬ１０、ＩＬ１１に開口ＯＰが形成される。この開口ＯＰは、カバー絶縁膜ＩＬ１１の上面から配線層ＩＮＴ３に達するように形成される。
カバー絶縁膜ＩＬ１１上にパッシベーション膜ＰＳＶが形成される。パッシベーション膜ＰＳＶは、たとえばポリイミドである。たとえば現像処理により、パッシベーション膜ＰＳＶの開口ＯＰと同じ部分が開口される。
以上のようにして本実施の形態の半導体装置が製造される。
次に、本実施の形態の効果について比較例と対比して説明する。
まず比較例として、図７（Ａ）、（Ｂ）に示される工程において、多結晶シリコンＰＳに対してボロンを、注入エネルギー３０ＫｅＶ、ドーズ量２．５×１０15ｃｍ-2の条件で注入した場合について説明する。
上記条件でボロンを多結晶シリコンＰＳに注入した場合、ボロン注入直後における多結晶シリコンＰＳ内のボロンの濃度分布は図１３に示す状態となる。またこの図１３の状態から図１０（Ａ）、（Ｂ）に示される工程におけるアニール後の抵抗層ＲＬ内のボロンの濃度分布は図１４に示す状態となる。
図１３から明らかなように、上記の注入条件においてはボロン注入直後において濃度ピークＰＣにおけるボロンの濃度よりも２桁以上低いボロンの濃度を有する部分は存在しない。また濃度ピークＰＣは抵抗層ＲＬの厚みのほぼ中央に位置している。また図１４から明らかなように、上記アニール後においてはボロンの濃度分布は図１３よりもなだらかになる。具体的には、濃度ピークＰＣにおけるボロンの濃度よりも１桁以上低いボロンの濃度を有する部分は存在しない。
次に、本発明者は多結晶シリコンへのボロン注入時における注入エネルギーを１０ＫｅＶと３０ＫｅＶとしてドーズ量を変えたときのシート抵抗（ρｓ）と温度係数との関係を調べた。その結果を図１５に示す。
なお図１５におけるシート抵抗値は、以下のように算出される。
まず抵抗層ＲＬの線幅Ｗと第１および第２コンタクトプラグ導電層ＰＬ１ａ、ＰＬ１ｂ間の距離Ｌとを様々に変えた抵抗層ＲＬに対応するＴＥＧ（Test Element Group）が複数個形成される。複数個のＴＥＧの各々には同条件でイオン注入が行われる。これらの各ＴＥＧについて、第１および第２コンタクトプラグ導電層ＰＬ１ａ、ＰＬ１ｂの各々と抵抗層ＲＬとの接触抵抗Ｒｃを含む抵抗層ＲＬの抵抗Ｒは、下の式（１）において表される。なお以下の式（１）においてΔＷは、加工によるＷの変動量を示す。
Ｒ＝｛Ｌ／（Ｗ−２ΔＷ）｝×ρｓ＋２Ｒｃ ・・・（１）
複数個のＴＥＧにおいてシート抵抗値が同じであるという前提で、上の式（１）からシート抵抗値が算出される。
また図１５における温度係数に関しては、−４０℃、０℃、２５℃、７５℃、１５０℃の各温度にて上記のようにシート抵抗値を算出し、算出されたシート抵抗値（ｙ）を上記温度（ｘ）の２次関数（ｙ＝ａｘ2＋ｂｘ＋ｃ）で表わしたときの１次係数（ｂ）を温度係数とした。
図１５に示される結果から、比較例のように注入エネルギーを３０ＫｅＶとした場合、ドーズ量を２．５×１０15ｃｍ-2から上げることで温度係数は０に近づくが、同時にシート抵抗値（ρｓ値）も低下していることが分かる。この結果から、注入エネルギーが３０ＫｅＶの場合には、温度係数が−１００ｐｐｍ／℃以上０ｐｐｍ／℃以下でシート抵抗値（ρｓ値）が５００Ω／□以上の抵抗素子が得られないことが分かる。
一方、本実施の形態のように注入エネルギーを１０ＫｅＶとした場合、温度係数とシート抵抗値（ρｓ値）の依存線は、比較例と対比して高ρｓ側にシフトしていることが分かる。たとえばドーズ量が５．０×１０15ｃｍ-2のポイントを見ると、温度係数１００ｐｐｍ／℃でシート抵抗値（ρｓ値）が５７５Ω／□と比較例では得られなかった低温度係数と高シート抵抗とを同時に得ることができることが分かる。
これは注入エネルギーを１０ＫｅＶとすることにより、図１２に示されるようなボロンの濃度分布が得られることに起因している。つまり図１２に示されるように、ボロンの濃度ピークＰＣが注入直後で多結晶シリコンＰＳ表面から約４０ｎｍ（多結晶シリコンＰＳの上面から厚みの１／３の範囲内）に位置し、かつ濃度ピークＰＣからそのテール(濃度ピークＰＣから１桁落ち)までの距離が４０〜５０ｎｍと比較例よりも狭くなる。
これにより、その後のアニール処理で多結晶シリコンＰＳ内でボロンが拡散した後でも、図５に示されるように、抵抗層ＲＬ内のボロン濃度分布が濃度ピークＰＣにおけるボロンの濃度よりも２桁以上低いボロンの濃度を有することとなる。つまり抵抗層ＲＬの上層はボロンの濃度が高い領域であり、抵抗層ＲＬの下層はボロンの濃度が低い領域である。抵抗層ＲＬに電流が流れる際には、抵抗層ＲＬの上層に優先的に電流が流れ、下層には電流がほとんど流れない。このため抵抗層ＲＬは、擬似的に上層と下層との２層を有するとみなすことができる。
抵抗層ＲＬの上層は下層よりもボロンの濃度が高いため、低温度係数および低シート抵抗値を有している。また抵抗層ＲＬの下層は上層よりもボロンの濃度が低いため、高温度係数および高シート抵抗を有している。抵抗層ＲＬは上記上層と下層との２つの抵抗が並列に接続されたような特性となるため、結果的に、低温度係数と高シート抵抗値とを有する抵抗層ＲＬを得ることができる。
より具体的には、上記のとおり抵抗層ＲＬに電流が流れる際には、抵抗層ＲＬの上層に優先的に電流が流れ、下層には電流がほとんど流れない。電流が流れる上層は下層よりも高いボロン濃度を有しているため、低温度係数を得ることができると考えられる。また電流が流れる上層の断面積は抵抗層ＲＬの全体の断面積よりも小さくなる。よって本実施の形態においては比較例と対比してシート抵抗値（ρｓ値）が大きくなったと考えられる。
以上説明したように本実施の形態においては、図５に示されるように、抵抗層ＲＬは、濃度ピークＰＣ付近の高濃度領域と、濃度ピークＰＣにおけるボロンの濃度よりも２桁以上低いボロンの濃度を有する低濃度領域とを有している。このため、低温度係数と高シート抵抗値とを得ることができる。
また本実施の形態においては、図５に示されるように、抵抗層ＲＬの濃度ピークＰＣは、上面Ｄから抵抗層ＲＬの厚みの１／３の範囲内に位置している。これにより抵抗層ＲＬ内の高濃度領域と低濃度領域とを明確に分けることが可能となる。
また本実施の形態においては、図５に示されるように、濃度ピークＰＣにおけるボロンの濃度よりも２桁低いボロンの濃度を有する部分ＬＣ１は、上面Ｄから抵抗層ＲＬの厚みの４／５の範囲内に位置している。これにより抵抗層ＲＬを高濃度領域の上層と、低濃度領域の下層とに明確に分けることが可能となる。
なお抵抗層ＲＬの厚みを単純に薄くすることで、温度係数を０に近付けるとともに、シート抵抗を大きくすることも考えられる。しかしこの場合、図１１に示されるようにコンタクトホールＣＨ１〜ＣＨ３を同時に形成しようとすると、図１６に示されるようにコンタクトホールＣＨ３が抵抗層ＲＬを突き抜ける可能性が生じる。なぜならコンタクトホールＣＨ３はコンタクトホールＣＨ１、ＣＨ２よりも浅いため、上記ドライエッチング時おけるコンタクトホールＣＨ３のオーバエッチング量はコンタクトホールＣＨ１、ＣＨ２のオーバーエッチング量よりも多くなるためである。
コンタクトホールＣＨ３が抵抗層ＲＬを突き抜けると、コンタクトプラグ導電層ＰＬ１と抵抗層ＲＬとの接触面積が、薄い抵抗層ＲＬの側壁のみとなり、接触抵抗が大きくなるという問題がある。このため抵抗層ＲＬの膜厚は容易に変更できない。
なお図１５において温度係数が−１００ｐｐｍ／℃以上０ｐｐｍ／℃以下でシート抵抗値（ρｓ値）が５００Ω／□以上の抵抗層ＲＬを得るためには、注入エネルギーが１２ＫｅＶ以下で、ドーズ量が４．５×１０15ｃｍ-2以上であることが好ましく、一例として注入エネルギーが１０ＫｅＶで、ドーズ量が４．５×１０15ｃｍ-2以上５．５×１０15ｃｍ-2以下である。
（実施の形態２）
本実施の形態の半導体装置の構成について図１７および図１８を用いて説明する。
図１７に示されるように、本実施の形態の半導体装置の構成は、実施の形態１の構成と比較して、抵抗層ＲＬの構成において異なっている。本実施の形態における抵抗層ＲＬは、第１層ＲＬＡと、第２層ＲＬＢとを有している。第１層ＲＬＡは、抵抗層ＲＬの下面に位置している。第２層ＲＬＢは、抵抗層ＲＬの上面に位置しており、かつ第１層ＲＬＡの上面側の面に接している。
第１層ＲＬＡにおける複数の結晶粒ＣＲ１と第２層ＲＬＢにおける複数の結晶粒ＣＲ２とは、第１層ＲＬＡと第２層ＲＬＢとの境界において互いに分断されている。第１層ＲＬＡにおける結晶粒ＣＲ１と第２層ＲＬＢにおける結晶粒ＣＲ２との間にはシリコン酸化膜が存在していてもよい。第１層ＲＬＡと第２層ＲＬＢとの間のシリコン酸化膜は、第１層ＲＬＡと第２層ＲＬＢとの電気的な接続を妨げるものではない。このシリコン酸化膜は、第１層ＲＬＡにおける結晶粒ＣＲ１と第２層ＲＬＢにおける結晶粒ＣＲ２との間の全体に位置していてもよく、また一部に位置していてもよい。シリコン酸化膜が第１層ＲＬＡと第２層ＲＬＢとの間の一部に位置している場合には、第１層ＲＬＡにおける結晶粒ＣＲ１と第２層ＲＬＢにおける結晶粒ＣＲ２とが直接接していてもよい。
図１８に示されるように、本実施の形態における抵抗層ＲＬ内の厚み方向におけるボロンの濃度分布は、濃度ピークＰＣと、その濃度ピークＰＣにおけるボロンの濃度よりも２桁以上低いボロンの濃度を有する低濃度部分ＬＣとを含んでいる。濃度ピークＰＣにおけるボロンの濃度は、たとえば１×１０19〜１×１０21ｃｍ-3の範囲である。
濃度ピークＰＣは、抵抗層ＲＬの上面Ｄから下面Ｅに向かって抵抗層ＲＬの厚みＴｒｌのたとえば１／３の範囲内に位置している。濃度ピークＰＣは、第２層ＲＬＢ内に位置している。また濃度ピークＰＣにおけるボロン濃度よりも２桁低いボロンの濃度を有する部分ＬＣ１は、抵抗層ＲＬの上面Ｄから下面Ｅに向かって抵抗層ＲＬの厚みＴｒｌのたとえば４／５の範囲内に位置している。
また抵抗層ＲＬの第１層ＲＬＡと第２層ＲＬＢとの境界Ｈを境にして、第１層ＲＬＡにおけるボロン濃度の勾配は、第２層ＲＬＢにおけるボロン濃度の勾配よりも急峻になっている。
なお上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態における抵抗層ＲＬは、たとえば図７（Ａ）、（Ｂ）に示す多結晶シリコンの成膜の途中でＯ2リーク法と呼ばれる方法により、〜数Å以下のシリコン酸化膜を堆積することにより形成される。このＯ2リーク法は、第１層ＲＬＡと第２層ＲＬＢとの間を絶縁するものではない。このシリコン酸化膜を境に、第１層ＲＬＡの結晶粒ＣＲ１と第２層ＲＬＢの結晶粒ＣＲ２とが互いに分断される。
この第１層ＲＬＡと第２層ＲＬＢとを有する多結晶シリコンにボロンが注入される。このボロンの注入においては、ボロンの濃度ピークＰＣが第２層ＲＬＢ内に位置するようにボロンが注入される。より具体的には、多結晶シリコンの上面Ｄからたとえば４０ｎｍの位置にボロンの濃度ピークがくるようにボロンが注入される。その後のアニールで拡散するボロンの進行は、第１層ＲＬＡと第２層ＲＬＢとの境界Ｈで一旦止まる。このため図１８に示されるように、上記境界Ｈを境にして、第１層ＲＬＡにおけるボロン濃度の勾配は、第２層ＲＬＢにおけるボロン濃度の勾配よりも急峻になる。
上記以外の本実施の形態の製造方法については、実施の形態１の製造方法とほぼ同じであるため、その説明を繰り返さない。
本実施の形態においては、上記境界Ｈを境にして、第１層ＲＬＡにおけるボロン濃度の勾配が、第２層ＲＬＢにおけるボロン濃度の勾配よりも急峻になる。このため、上記境界Ｈを境にして、特性（温度係数、シート抵抗）がより異なった下層（第１層ＲＬＡ）と上層（第２層ＲＬＢ）とを作ることができる。よって実施の形態１よりも低い温度係数と高いシート抵抗とを両立することが可能となる。
またＯ2リーク法により境界Ｈの位置の設定が容易となる。これにより抵抗層ＲＬ内のボロン濃度の高い範囲と低い範囲との設定が容易となり、特性（温度係数、シート抵抗）の制御が容易となる。
たとえば、上記Ｏ2リークによる境界Ｈが抵抗層ＲＬの上面から１２０ｎｍに位置しているときの特性より、もう少し高い温度係数かつ少し低いシート抵抗でよい場合には、境界Ｈの位置が少し低い位置（たとえば抵抗層ＲＬの上面から１５０ｎｍ）にされればよい。
（実施の形態３）
実施の形態１、２においては多結晶シリコンに注入されるドーパントがボロンである場合について説明したが、このドーパントはフッ化ボロン（ＢＦ2）であってもよい。フッ化ボロンをボロンと同じ濃度ピーク位置にするためには、フッ化ボロンの注入エネルギーはボロンの注入エネルギーよりも高くなる。このためフッ化ボロンの方がボロンよりも、濃度ピーク位置を多結晶シリコンの上面に近い位置にすることが容易である。
たとえば、ボロンの注入エネルギー１０ＫｅＶとフッ化ボロンの注入エネルギー４４．５ＫｅＶとで双方の濃度ピーク位置が同じとなる。このため、製造上はフッ化ボロンの注入エネルギー４４．５ＫｅＶのほうが安定している。
（実施の形態４）
図２１（Ａ）、（Ｂ）に示されるように、本実施の形態においては、実施の形態１の低温度係数、高シート抵抗の第１抵抗層ＲＬ１に追加して、特に低温度係数を必要としないさらに高シート抵抗の第２抵抗層ＲＬ２が第１抵抗層ＲＬ１と同時に形成されてもよい。以下、本実施の形態として、上記第１抵抗層ＲＬ１と第２抵抗層ＲＬ２とを形成する方法について説明する。
本実施の形態の製造方法は、まず図６（Ａ）、（Ｂ）〜図７（Ａ）、（Ｂ）に示される工程を経る。この後、多結晶シリコンＰＳに、ボロンがたとえば注入エネルギー３０ＫｅＶ、ドーズ量８．０×１０14ｃｍ-2の条件で注入される。
図１９（Ａ）、（Ｂ）に示されるように、上記ボロンの注入により多結晶シリコンＰＳは、ボロンがドープされたドープドポリシリコンＤＰＳとなる。
図２０（Ａ）、（Ｂ）に示されるように、ドープドポリシリコンＤＰＳ上にフォトレジストＰＲが塗布され、露光・現像処理によりパターニングされる。パターニングされたフォトレジストＰＲをマスクとして、ドープドポリシリコンＤＰＳに選択的にボロンがたとえば注入エネルギー１０ＫｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件で注入される。これによりボロンが２回注入された第１領域ＲＬ１と、ボロンが１回のみ注入された第２領域ＲＬ２とがドープドポリシリコンＤＰＳに形成される。この後、フォトレジストＰＲが除去される。
次に、通常の写真製版技術およびエッチング技術によりドープドポリシリコンＤＰＳがパターニングされる。
図２１（Ａ）、（Ｂ）に示されるように、上記パターニングにより上記第１領域ＲＬ１からなる第１抵抗層ＲＬ１と、第２領域ＲＬ２からなる第２抵抗層ＲＬ２とが互いに分離して形成される。
この後、図１０（Ａ）、（Ｂ）〜図１１（Ａ）、（Ｂ）に示される実施の形態１と同様の工程を経ることにより、本実施の形態の半導体装置が製造される。
本実施の形態によれば、第２抵抗層ＲＬ２は高温度係数であるが第１抵抗層ＲＬ１よりさらに高シート抵抗（ρｓが約２ｋΩ／□）となる。第１抵抗層ＲＬ１においては、３０ＫｅＶ、８．０×１０14ｃｍ-2の条件でボロンが注入されている分、図５に示す濃度分布よりも濃度勾配は緩やかになるが、低温度係数で高シート抵抗（ρｓがたとえば４００ｐｐｍ／℃、１３０Ω／□)の特性を得ることができる。
なお本実施の形態における第１抵抗層ＲＬ１および第２抵抗層ＲＬ２の各々が実施の形態２で説明したように上層と下層とで結晶粒が分断された構成を有していてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＨ１〜ＣＨ３ コンタクトホール、ＣＨ３ａ 第１コンタクトホール、ＣＨ３ｂ 第２コンタクトホール、ＣＲ，ＣＲ１，ＣＲ２ 結晶粒、Ｄ 上面、ＤＰＳ ドープドポリシリコン、ＤＲ ｎ型ドレイン領域、Ｅ 下面、ＧＥ ゲート電極層、ＧＩ ゲート絶縁膜、Ｈ 境界、ＩＩ 素子分離絶縁膜、ＩＬ１〜ＩＬ９ 層間絶縁膜、ＩＬ１０，ＩＬ１１ カバー絶縁膜、ＩＮＴ１，ＩＮＴ２，ＩＮＴ３ 配線層、ＩＲ ｐ型不純物領域、ＬＣ 低濃度部分、ＬＣ１ 部分、ＭＳ 主表面、ＯＰ 開口、ＰＣ 濃度ピーク、ＰＬ１ コンタクトプラグ導電層、ＰＬ１ａ 第１コンタクトプラグ導電層、ＰＬ１ｂ 第２コンタクトプラグ導電層、ＰＬ２，ＰＬ３ ビアプラグ導電層、ＰＲ フォトレジスト、ＰＳ 多結晶シリコン、ＰＳＶ パッシベーション膜、ＲＬ 抵抗層、ＲＬ１ 第１抵抗層、ＲＬ２ 第２抵抗層、ＲＬＡ 第１層、ＲＬＢ 第２層、ＳＢ 基板領域、ＳＣ１，ＳＣ２ シリサイド層、ＳＲ ｎ型ソース領域、ＳＵＢ 半導体基板、ＳＷ サイドウォール絶縁膜、ＴＲ ｎＭＯＳトランジスタ、ＶＨ１，ＶＨ２ ビアホール、ＷＬ ウエル領域。

Claims (7)

  1. 第１導電層と、
    第２導電層と、
    第１端部と第２端部とを有し、前記第１端部にて前記第１導電層に接続され、前記第２端部にて前記第２導電層に接続された抵抗層とを備え、
    前記抵抗層はｎ型不純物を含まず、かつｐ型不純物を含む多結晶シリコンよりなり、
    前記抵抗層の厚み方向における前記ｐ型不純物の濃度分布は、濃度ピークと、前記濃度ピークにおける前記ｐ型不純物の濃度よりも２桁以上低い前記ｐ型不純物の濃度を有する低濃度部分とを含み、
    前記濃度ピークおよび前記低濃度部分は、前記第１端部および前記第２端部の間において、前記抵抗層の中央部に位置し、
    前記抵抗層は、下面と、前記下面に対して前記厚み方向に対向する上面とを有し、
    前記抵抗層は、第１層と、前記第１層の前記上面側の面に接する第２層とを有し、
    前記第１層における複数の結晶粒と前記第２層における複数の結晶粒とは、前記第１層と前記第２層との境界において互いに分断されている、半導体装置。
  2. 前記濃度ピークは、前記第２層内に位置する、請求項１に記載の半導体装置。
  3. 前記ｐ型不純物はボロンを含む、請求項１に記載の半導体装置。
  4. 第１端部と第２端部とを有し、ｎ型不純物を含まず、かつｐ型不純物を含む多結晶シリコンよりなる抵抗層を形成する工程と、
    前記第１端部にて前記抵抗層に接続する第１導電層と、前記第２端部にて前記抵抗層に接続する第２導電層とを形成する工程とを備え、
    前記ｐ型不純物を含む前記抵抗層を形成する工程は、
    前記抵抗層を成膜する工程と、
    前記抵抗層にｐ型不純物を導入する工程と、
    前記抵抗層に導入された前記ｐ型不純物を活性化させるために前記抵抗層をアニールする工程とを含み、
    前記アニールされた前記抵抗層の厚み方向における前記ｐ型不純物の濃度分布は、濃度ピークと、前記濃度ピークにおける前記ｐ型不純物の濃度よりも２桁以上低い前記ｐ型不純物の濃度を有する低濃度部分とを含み、
    前記濃度ピークおよび前記低濃度部分は、前記第１端部および前記第２端部の間において、前記抵抗層の中央部に位置し、
    前記抵抗層は、下面と、前記下面に対して前記厚み方向に対向する上面とを有し、
    前記抵抗層を成膜する工程は、第１層を形成する工程と、前記第１層の前記上面側の面に接する第２層を形成する工程とを有し、
    前記第１層における複数の結晶粒と前記第２層における複数の結晶粒とは、前記第１層と前記第２層との境界において互いに分断されるように前記第１層および前記第２層が形成される、半導体装置の製造方法。
  5. 前記抵抗層に前記ｐ型不純物を導入する工程は、前記濃度ピークが前記第２層内に位置するように行われる、請求項４に記載の半導体装置の製造方法。
  6. 前記ｐ型不純物はボロンを含む、請求項５に記載の半導体装置の製造方法。
  7. 前記抵抗層に前記ｐ型不純物を導入する工程において、前記抵抗層にフッ化ボロンを注入することにより前記抵抗層に前記ｐ型不純物が導入される、請求項６に記載の半導体装置の製造方法。
JP2018106644A 2018-06-04 2018-06-04 半導体装置およびその製造方法 Active JP6962866B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018106644A JP6962866B2 (ja) 2018-06-04 2018-06-04 半導体装置およびその製造方法
US16/407,916 US10818747B2 (en) 2018-06-04 2019-05-09 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018106644A JP6962866B2 (ja) 2018-06-04 2018-06-04 半導体装置およびその製造方法

Publications (3)

Publication Number Publication Date
JP2019212724A JP2019212724A (ja) 2019-12-12
JP2019212724A5 JP2019212724A5 (ja) 2020-11-26
JP6962866B2 true JP6962866B2 (ja) 2021-11-05

Family

ID=68692799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018106644A Active JP6962866B2 (ja) 2018-06-04 2018-06-04 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US10818747B2 (ja)
JP (1) JP6962866B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7461373B2 (ja) 2019-11-25 2024-04-03 株式会社Ｎｔｔドコモ 端末及び通信方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242314B1 (en) * 1998-09-28 2001-06-05 Taiwan Semiconductor Manufacturing Company Method for fabricating a on-chip temperature controller by co-implant polysilicon resistor
JP4547753B2 (ja) 2000-01-14 2010-09-22 富士電機システムズ株式会社 半導体装置の製造方法
JP2003078019A (ja) 2001-09-05 2003-03-14 Sanyo Electric Co Ltd 半導体装置
US6885280B2 (en) * 2003-01-31 2005-04-26 Fairchild Semiconductor Corporation High value split poly p-resistor with low standard deviation

Also Published As

Publication number Publication date
US20190371881A1 (en) 2019-12-05
JP2019212724A (ja) 2019-12-12
US10818747B2 (en) 2020-10-27

Similar Documents

Publication Publication Date Title
US7843013B2 (en) Semiconductor device and method for fabricating the same
JP6083930B2 (ja) 光電変換装置および撮像システム、光電変換装置の製造方法
US8294231B2 (en) Optical sensing device including visible and UV sensors
US10084033B2 (en) Semiconductor device and method for forming same
JP2015109343A (ja) 半導体装置の製造方法
JP2008538454A (ja) マスクなし多重シートポリシリコン抵抗器
US20090017625A1 (en) Methods For Removing Gate Sidewall Spacers In CMOS Semiconductor Fabrication Processes
US20180070041A1 (en) Solid-state image sensor, method of manufacturing the same, and camera
TWI613816B (zh) 半導體裝置及其製造方法
US10777596B2 (en) Imaging apparatus, method of manufacturing the same, and device
US9379176B2 (en) Well resistors and polysilicon resistors
US8748988B2 (en) Semiconductor device having resistor formed of a polycrystalline silicon film
US10916574B2 (en) Imaging device, method of manufacturing the same, and apparatus
US7592216B2 (en) Fabrication process of a semiconductor device having a capacitor
JP6962866B2 (ja) 半導体装置およびその製造方法
TW495921B (en) Improved BiCMOS process with low temperature coefficient resistor (TCRL)
JP2006216857A (ja) 半導体装置の製造方法
JP6362121B2 (ja) 光電変換装置および撮像システム、光電変換装置の製造方法
JP2009071035A (ja) 半導体装置の製造方法
US20170358501A1 (en) High gain transistor for analog applications
JP2019029376A (ja) 半導体装置及び半導体装置の製造方法
JP2019161216A (ja) 撮像装置およびその製造方法ならびに機器
JP2007214503A (ja) 半導体装置の製造方法
JP2006186012A (ja) 半導体装置の製造方法
JP2003037175A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201009

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201009

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210720

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210826

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210921

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211014

R150 Certificate of patent or registration of utility model

Ref document number: 6962866

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150