JPS6320837A - アンダーカット・マスク構造の形成方法 - Google Patents

アンダーカット・マスク構造の形成方法

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JPS6320837A
JPS6320837A JP62132005A JP13200587A JPS6320837A JP S6320837 A JPS6320837 A JP S6320837A JP 62132005 A JP62132005 A JP 62132005A JP 13200587 A JP13200587 A JP 13200587A JP S6320837 A JPS6320837 A JP S6320837A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はプラズマＣＶＤを用いて窒化膜を製造する方法
に関する。
本発明は半導体製造に使用されるアンダーカット構造の
製造及びこれを用いた電界効果トランジスタの製造に適
用できる。たとえば、３つの重要なデバイス部分、すな
わち、注入された接点領域、抵抗用メタライゼーション
およびゲート用メタライゼーションの相互間の自己整合
を可能にする。
Ｂ、従来技術 集積回路の使用は最近の１０年間に急激に増大し、その
結果、−暦車さなデバイス寸法に対する需要が増大して
きた。集積回路の集積密度を増大させるための幾つかの
方法が知られている。これまで使用されていた光照射の
代りに電子照射法およびＸ線照射法を用いることにより
、−層高い解像度に向かって進歩を遂げた。さらに、電
子リングラフィおよびＸ線リソグラフィといったコスト
のかかる手法を避けて、従来のりソグラフィ処理を拡張
することにより１μｍおよびそれ以下の範囲の非常に狭
い線幅に到達するための努力がなされた。金属、半導体
および誘電体をエツチングするためのプラズマ・エツチ
ングまたは反応性イオン・エツチングの手法により、非
常に狭い線幅に向かって、従って、デバイス性能の改善
に向かってさらに開発が行なわれた。
サブミクロン級の解像度を達成することができる１つの
手法は、後続の処理工程でマスクとして働くアンダーカ
ット構造を得るため、アンダー工ソチング手法を使用す
るものである。これらのアンダーカット構造はしばしば
丁字形をしており、非常に小さな、サブミクロン級の横
方向装置寸法を画定するために使用される。横方向のア
ンダーカット寸法は、基本的に、丁字形プロファイルの
「頭部」を投射するには異方性処理を用い、丁字形の「
脚部」を投射するには等方性処理を用いることにより、
下側にある半導体表面に転写される。
そのようなアンダーカット構造を形成するため。
非常に多種類の材料および方法が使用または提案されて
きた。最も一般的には、丁字形の「頭部」と「脚部」に
別の材料が使用される。しばしば記載されている材料の
組合せは、窒化ケイ素（Ｓｉ、Ｎ４）−二酸化ケイ素（
ＳｉＯ２）である。
多層フォトレジスト構造、すなわち、異なるレジストか
ら成る層も文献、たとえば、論文「高速ＧａＡｓ　ＩＣ
用のｎ十層に対する自己整合注入技法（Ｓｅｌｆ−Ａｌ
ｉｇｎ　Ｉｍｐｌａｎｔａｔｉｏｎ　ｆｏｒ　ｎ＋−１
ａｙｅｒｔｅｃｈｎｏｌｏｇｙ　（Ｓ　Ａ　Ｉ　Ｎ　Ｔ
　）　ｆｏｒ　Ｈｉｇｈ−３ｐｅｅｄ　ＧａＡｓＩＣ５
）　Ｊ　、エレクトロニクス・レターズ（Ｅｌｅｃｔｒ
ｏｎｉｃｓ　Ｌｅｔｔｅｒｓ）　、　１９８２年２月、
第１８巻、第３号、ページ１１９−１２１に提案されて
いる。同様な手法が論文「自己整合置換形オミノタ法を
用いたＧ　ａ　Ａｓ　／　ＣＧ　、：ｌ　Ａ　Ｑ　）　
Ａ　ｓ異種接合バイポーラ・トランジスタ（ＧａＡｓ／
（Ｇ　ａ　Ａ　Ｑ　）　Ａ　ｓ　１ｌｅｔｅｒｏｊｕｎ
ｃｔｉｏｎ　Ｂｉｐｏｌａｒｒｒａｎｓｉｓｔｏｒｓ　
Ｌｌｓｉｎｇａ　Ｓｅｌｆ−ＡｌｉｇｎｅｄＳｕｂｓｔ
ｉｔｕｔｉｏｎａＬ　Ｅｍｉｔｔｅｒ　Ｐｒｏｃｅｓｓ
）　Ｊ　、　　■Ｅ　Ｅ　Ｅエレクトロン・デバイス・
レターズ（ＥｌｅｃｔｒｏｎＤｃｎｉｃｅ　Ｌｅｔｔｅ
ｒｓ）　、第ＥＤＬ−７巻、第１号、１９８６年１月）
にも記載されている。
しかし、これらのフオトレジス１−法は、得られるアン
ダーカット構造が半４体製造工程中の後続のアニール・
ステップまたは合金化ステップの際の高温で安定でない
という欠点がある。
アンダーカット構造を製造するために必要なステップ数
の減少を目ざした手法の提案も行なわれている。これら
の提案では、単一材料のエツチング速度を付増中に変化
させ、または、他の材料を隣接させてそれに影響を与え
ている。そのような単一材料は、以下の論文に記載され
ている。
論文ｒＰＥＣＶＤ膜のエツチング速度に影響を及ぼす方
法とこの方法の応用（Ｍｅｔｈｏｄ　ｏｆＩｎｆｌｕｅ
ｎｃｉｎｇ　ｔｈｅ　Ｅｔｃｈ−Ｒａｔｅ　ｏｆ　ＰＥ
ＣＶＤ　Ｆｉｌｍｓ　ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ
　ｏｆ　ｔｈｅ　Ｍｅｔｈｏｄ）　Ｊ　、　　Ｉ　Ｂ　
Ｍテクニカル・ディスクロージャ・プルテン、第２４巻
、第１１Ｂ号、１９８２年４月、ページ６０９４゜この
論文に記載された方法によれば、水素含有化合物から形
成されたＰＥＣＶＤ膜のエツチング速度は、イオン照射
により減少する。この方法を使って、選択的照射により
、マスクを使用せずに、パターンづけされたフィルムを
形成できることが示唆されている。
論文「高温リフト・オフ構ａ　（ＨｉｇｈＴｅｍｐｅｒ
ａｔｕｒｅ　Ｌｉｆｔ−ｏｆｆ　５ｔｒｕｃｔｕｒｅ）
　Ｊ　、　　Ｉ　Ｂ　Ｍテクニカル・ディスクロージャ
・プルテン、第２６巻、第１２号、１９８４年５月、ペ
ージ６５０６−６５０７゜ここでは、Ｆ１厚全体に渡っ
て窒化ケイ素の組成を変化させることにより等方性プラ
ズマ・エツチング速度が変化し、反復的リフト・オフ・
プロファイルが得られる。組成の変化は、付着工程中に
温度を変化させることにより達成される。
論文ｒＳｉ、Ｎ４乾式エツチング処理を特性化するため
の方法（Ｍｅｔｈｏｄ　ｆｏｒ　Ｃｈａｒａｃｔｅｒｉ
ｚｉｎｇ　ｔｈｅＳｉ３Ｎ４Ｄｒｙ　Ｅｔｃｈ　Ｐｒｏ
ｃｅｓｓ）　Ｊ　Ｉ　Ｂ　Ｍテクニカル・ディスクロー
ジャ・プルテン、第２１巻、第９号、１９７９年２月、
ページ３６５４゜この論文に記載された方法は、付着さ
れた１番上のＳｉ、Ｎ、層のすぐ近くでは５ｉｎ２のエ
ツチング速度が増大するが、離れたＳｉＯ２中ではエツ
チング速度が影響を受けないままであるという発見にも
とづく。
３というエツチング速度比が報告されている。
米国特許第３６３９１８６号は、高Ｍ像パターンを製造
するための方法を開示している。記載された例の場合の
ように、その上にパターンを形成すべき基板材料となり
得るＳｉの近傍でＳｉＯ２のエツチング速度が増大する
という効果を用いて、ＳｉＯ２層中でアンダーカットが
得られる。
これらの単一材料法は、複数材料のマスク・ブロファイ
ルに必要な工程段階よりも少ないステップしか要らない
ものの、（選択的イオン照射を用いる）複雑な手段を必
要とし、（温度を変化させる場合）時間がかかり、また
は（「近傍」効果を利用する場合）使用できる材料に関
して厳しい制限が課されるので１問題がある。
上記に引用した参照文献が、アンダーカット手法におけ
る技術の現状を表わすものである。それらの参照文献は
、アンダーカット・プロファイルを形成するための、広
範な方法を開示しているが、本発明の基礎をなす基本概
念、すなわち、異なるエツチング速度を得るために異な
るプラズマ励起周波数を使用することは開示も示唆もさ
れていない。
アンダーカット構造を形成するのに適用しろる本発明の
新規な方法は、完全に自己整合性を有する電界効果トラ
ンジスタ（ＥＦＴ）（その構造も本明細書で説明する。
）を製造するための新しい方法の前提条件である。
種々のＦＥＴ構造とそれらを製造するための方法が既に
提案されてきたが、とりわけ、Ｇ　ａ　Ａ　ｓを用いた
金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の
ＦＥＴ構造とその製造方法がある。
基本的には、自己整合ＧａＡｓ　　ＭＥＳＦＥＴを製造
する方法には２つのタイプがある。一方のタイプの方法
は、オーム性接点領域を注入するために耐火性ゲート金
属をマスクとして使用するもので、他方のタイプの方法
は接点領域注入のために「擬似」ゲートをマスクとして
使用し、オーム性接点金属の蒸着および合金化の後で擬
似ゲートをショットキー・ゲートで置き換えるものであ
る。
耐火性ゲート構造およびその工程は、工程が簡単である
という利点をもつ。これを使うと、比較的少数のリング
ラフィ・ステップで簡単なＦＥＴ構造の製造が可能にな
る。しかし、この方法の主な問題は、アニール時の金属
−半導体界面の安定性である。ゲートの蒸着はオーム性
接点領域の注入に先立って行なわれるので、ゲートチャ
ネル界面のショットキー障壁が、注入された材料を電気
的に活性化し、オーム性接点を合金化するために必要な
高温サイクルにさらされる。これらの高温処理中に、金
属−半導体界面は相互拡散、横方向拡散、応力、収縮等
により変化する。このことがショットキー障壁の高さと
トランジスタの閾値電圧に影響を及ぼす。
擬似ゲート構造およびその工程は、に、ヤマサキ等の論
文「ｎ中層に対する自己整合注入技法（Ｓ　Ａ　Ｉ　Ｎ
Ｔ）によるＧａＡｓ　　ＬＳＩ向けＭＥＳ　Ｆ　Ｅ　Ｔ
　（ＧａＡｓ　ＬＳＩ−Ｄｉｒｅｃｔｅｄ　ＭＥＳＦＥ
Ｔ　’　ｓ　ｗｉｔｈＳｅｌｆ−Ａｌｉｇｎｅｄ　Ｉｍ
ｐｌａｎｔａｔｉｏｎ　ｆｏｒ　ｎ＋−ＬａｙｅｒＴｅ
ｃｈｎｏｌｏｇｙ　（Ｓ　Ａ　Ｉ　ＮＴ）　Ｊ　Ｉ　Ｅ
　Ｅ　Ｅ紀要（ＩＥＥ　Ｅ　Ｔｒａｎｓ）　、　Ｅ　Ｄ
＝　２９．１７７２　（１９８２）および「高速ＧａＡ
ｓ　　ＩＣ用のｎ中層に対する自己整合注入技法（Ｓ　
Ａ　Ｉ　Ｎ　Ｔ　）　　（Ｓｅｌｆ−ＡｌｉｇｎＩｍｐ
ｌａｎｔａｔｉｏｎ　ｆｏｒ　ｎ＋　−Ｌａｙｅｒ　Ｔ
ｅｃｈｎｏｌｏｇｙ　（Ｓ　ＡＩ　Ｎ　Ｔ）　ｆｏｒ　
ｌ（ｉｇｈ−５ｐｅｅｄ　ＧａＡｓ　ＩＣ５）　Ｊ　、
　ｘレクトロニクス・レターズ、１８．１１９　（１９
８２）で提案されている１Ｍ似ゲートを使用すると１Ｍ
ＥＳＦＥＴの製造工程が耐火性ゲート工程よりも複雑に
なるが、以下のような幾つかの利点がある。
・実際のゲート金属の蒸着は接点領域の注入アニール処
理の後に行なわれるので、金属−半導体界面は高温サイ
クルにさらされず、従って、歪むことがない。
・ゲート材料の選択がより自由になる。要件はチップ装
着、実装等の最終工程段階によって決まり、高温注入ア
ニールの場合よりも厳格さはずっと緩い。
・この工程段階の順序だと、ゲート金属の蒸着に先立っ
てＦＥＴチャネルの測定（オーム性接点間）と特性づけ
が可能である。すなわち、チャネル閾値の最終調節は、
たとえば、チャネル埋設によりデバイスの完成前に行な
うことができ、したがって歩留まりが上がる。
・ゲート金属を第ルベルの配線として使用することがで
きる。
上記のＳ　Ａ　Ｉ　Ｎ　Ｔ法では、異なるフォトレジス
トから成る多層擬似ゲート・マスクを使用する。
フォトレジスト・マスクはｎ十接点領域の注入用マスク
として働くことができるが、ｍ　％ｖ’２のア二一ル・
ステップの高温には酎えることができない。
その結果、ゲート用メタライゼーションおよび抵抗用メ
タライゼーションが、注入された接点領域に対して自己
整合されない。しがし、真に自己整合されたメタライゼ
ーションが、寄生効果、特にｎ土層の直列抵抗を小さく
保つために非常に望ましい。
完全に自己整合されたＭＥＳＦＥＴの製造方法は、同時
係属中のヨーロッパ特許出願８５．１１５５７２．１に
記載されている。その方法では、ｎ十注入、抵抗用メタ
ライゼーションおよびゲート用メタライゼーションに多
層「逆Ｔ字形」プロファイルが使用される。逆Ｔ字形の
上部は、擬似ゲートであり、オーム性接点金属の蒸着後
にショク１−キー・ゲートで置き換えられる。ソースと
ゲートの間およびドレインとゲートの間の分離は、逆Ｔ
字形の上部と下部の幅の差によって決まる。
この方法に関する主な問題は複雑なことであり、特に、
ゲートの画定のためのヴアイア・ホールを開けることが
サブミクロン級のデバイス寸法にとって非常に重要とな
る。
Ｃ０発明が解決しようとする問題点 以上説明した如く、半導体を製造するのに有用なアンダ
ーカット構造を形成する方法は複雑でありまた制御も容
易でなかった。
したがって、本発明は、この問題を解決することを目的
としている。
Ｄ０問題点を解決するための手段 この目的を達成するため、本発明の方法は、プラズマＣ
ＶＤを用いて窒化膜を製造する方法であって、第１のプ
ラズマ励起周波数で第１の窒化物層を形成し該第１のプ
ラズマ励起周波数と異なる第２のプラズマ励起周波数で
第２の窒化物層を形成するようにしたことを特徴として
いる。
Ｅ、実施例 本発明はこのような方法で窒化膜を形成すれば第１及び
第２の窒化物層のエッチ速度がそれぞれ異なるという作
用に基づくものである。
これを利用して、以下に説明するようにアンダーカット
構造を容易に形成することができる。
本発明の概念に基づく窒化膜製造方法によれば、このよ
うなアンダーカット構造に限らず、プラズマ励起周波数
の相違による窒化物層のエッチ速度の相違を利用して様
々な構造を形成することができる。
以下、本発明に基づく例示的な実施例を説明する。
Ｄ、実施例 本実施例の主な目的は、アンダーエツチング手法を用い
てアンダーカット・マスク・プロファイルを製造するこ
とにより、従来のりソグラフィ法の使用をサブミクロン
級の寸法にまで拡張することである。
別の目的は、従来の制御し易い工程段階を用いて得るこ
とができる温度安定性を有するアンダーカット・マスク
・プロファイルを製造するための方法を提供することに
ある。
他の目的は、重要なデバイス部分、すなわち。
ゲート用メタライゼーションおよび抵抗用メタライゼー
ション、および注入された接点領域の相互間の自己整合
が可能な、電界効果トランジスタの製造方法を提供する
ことにある。
本実施例は、上記の目的を満足し、これまで知られてい
た方法で見られた欠点を取り除くよう意図されている。
本実施例は、窒化物構造をアンダーエツチングすること
により得られる温度安定性のアンダーカット・マスク構
造を提供し、この構造では、窒化物構造を成長させるた
めに使用するＰＥＣＶＤ処理のプラズマ励起周波数を変
更することにより、１：２０程度のエツチング速度の変
化が得られる。本実施例はまた、完全に自己整合された
ＦＥＴデバイスの製造が複雑だという問題を解決し１本
発明を利用して得られる温度安定性マスクは、その上に
ＦＥＴデバイスを形成すべき半導体表面へのマスク・プ
ロファイルの転写が簡単である。
本実施例の方法によってもたらされる利点は主として、
必要な臨界的工程段階が少ないということである。既知
の最良の方法と同じ解像度と再現性が得られると仮定す
ると、この新しい方法は処理の複雑さ、設備の必要性お
よび処理時間が大幅に減少し、コストがかなり節減でき
る。
Ｄ０問題点を解決するための手段 そこでまず、１つの実施例である。半導体の製造に使用
される温度安定性アンダーカット・プロファイルを製造
するための方法について説明する。
この方法は、互いの頂部に付着されるＲＦ−ＰＥＣＶＤ
成長窒化ケイ素膜（１２Ｇ）とＬＦ−ＰＥＣＶＤ成長窒
化ケイ素膜（１３Ｇ）の間の高いエッチ速度選択性の現
象に基く、膜パラメータおよび処理パラメータを適当に
選ぶことにより、これらのＰＥＣＶＤ窒化物構造が応力
を受けないようにすることができる。すなわち、ＲＦ膜
（１２Ｇ）の引張応力がＬＦ膜（１３Ｇ）の圧縮応力を
補償する。
さらに、後で、完全に自己整合された「擬似」ゲートを
・用いたサブミクロン級のＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔを製
造するための方法における、新しい処理法で製造される
丁字形構造（１５）の適用例を示す。
本実施例のアンダーエッチ法は、プラズマ増強化学蒸、
１７　（ＰＥＣＶＤ）設備中で低いプラズマ励起用波数
（Ｌ　Ｆ）で蒸着されたケイ素窒化物（ＳｉＮｘおよび
ＳｉＯｘＮｙ等）が、湿式化学エッチ処理または乾式プ
ラズマ・エッチ処理の際に、より高い励起周波数（ＲＦ
）で蒸着された窒化物よりもエッチ速度がずっと遅いと
いう現象を利用したものである。これによると１＝２０
のエッチ速度比が得られた。
通常のＲＦ蒸着条件のもとで蒸着されたＳｉＮｘ膜は高
い引張応力を受けるが、ＬＦで蒸着されたＳｉＮｘ膜は
圧縮応力を受けることも判明している。互いの頂部に付
着されるＳｉＮｘ膜の厚さを調節することにより、ある
い゛は、周波数、流量、エネルギー等の処理パラメータ
を変えることにより、応力を受けない膜を得ることがで
きる。
高温の工程段階を含む製造工程でＳ　ｉ　’Ｎ　ｘを使
用する場合、このことは重要である。
これらの現象に対する正確な物理的説明は得られていな
いが、エッチ速度および応力の変化が同じ効果に関係す
るものと仮定することは妥当である。膜に取り込まれた
水素等の汚染物の量が多分原因である。従って、高濃度
の水素を含む他の材料でもＲＦ−ＰＥＣＶＤ法で蒸着す
ると、同じ効果を得ることができ、周波数を下げると水
素濃度が減少することが予想される。窒化ホウ素（ＢＮ
Ｘ）等の他の窒化物がそれに該当し、おそらく、多結晶
および非結晶のケイ素（Ｓｉ）、ケイ化タングステン（
ＷＳｉｘ）、炭化ケイ素（ＳｉＣｘ）等もあてはまると
思われる。
これらの材料および工程の特性が、本実施例の基礎とな
る。窒化物アンダーカット・プロファイルは、温度安定
性をもつ。従ってサブミクロン級の寸法を正確に制御す
ることができ、そのプロファイルが応力を受けないよう
にすることができる。
実用的な見地からは、単にある周波数発生器から別の周
波数発生器に、たとえば、ＲＦからＬＦに切り換えるこ
とにより、また同時に、たとえば、ガス流量を制御する
弁を回してガスの組成を変えることにより、選択的エッ
チ速度を有する２つの窒化物層の製造が同一のＰＥＣＶ
Ｄ設備中で非常に簡単に実現される。
次に、図面の第１Ａ図ないし第１Ｃ図を参照すると１本
実施例に従ってアンダーカット・マスク・プロファイル
を製造するために使用される工程の連続ステップが示さ
れている。選ばれた例では、丁字形プロファイル１５（
第１Ｃ図）が得られる。
この工程は、その上にマスク・プロファイルを形成すべ
き半導体基板１１から開始される（第１Ａ図）、最初の
ステップでは、１３ＭＨｚの第１のプラズマ励起周波数
ＲＦを用いたＰＥＣＶＤ法を使って、第１の窒化物層１
２が蒸着される。基板温度３００℃、圧力約０．ＩＰａ
、ｆｆｉカフ５Ｗおよびガス組成ＮＨ３：　Ｎ２：　５
ｉＨ４（１８：　３０００：５５）（７）場合、Ｓｉ、
Ｎ、層から２０ないし３０ｎｍ／分の速度で蒸着される
。層１２の厚さは４’ＯＯｎｍに選ばれる。
次のステップでは、基板温度または圧力を変えずに、同
じＰＥＣＶＤ手段を用いて第２の窒化物Ｐａ１３が蒸着
される。プラズマ励起周波数はＲＦ（１３ＭＨｚ）から
ＬＦ（この例では、５０　Ｋ’Ｈ２）に切り換えられる
。同時にアンモニア（ＮＨｌ）の供給が遮断され、Ｎ２
およびＳ　ｉ　Ｈ４の流量はそれぞれ３，０００から４
，０００および５５から５０にわずかに変化する。やは
り２０ないし３０ｎｍ／分の速度でこのとき蒸着される
Ｓ　ｉ　Ｎ４膜は、３００ｎｍの厚さにする。このＬＦ
層１３の蒸着後に、第１Ａ図に示す構造が得られる。そ
の第２のＳｉ、Ｎ、層１３のエッチ速度は、第１のＳｉ
３Ｎ、層のエッチ速度の１７２０である。
第１Ｂ図に示す次のステップでは、層１２および１３を
パターンづけすることにより構造１４が得られる。フォ
トレジスト・リソグラフィとその後の反応性イオン・エ
ッチ（ＲＩＥ）等の適当な異方性処理法が使用できる。
続いて、第１Ｃ図に示す丁字形アンダーカット・プロフ
ァイル１５が湿式化学エッチ処理で得られる。ＲＦ層１
２Ｇのエッチ速度はＬＦ層１３Ｇよのアンダーカットが
得られる。アンダーカットはエッチ時間に比例し、第３
図のグラフから明らかになるように、高い精度で容易に
制御される。７字構造１５を高精度で製造する際には、
構造１４をパターンづけする際のいわゆる「エッチ・バ
イアス」を見込んで、非常に小さいが、無視できないＮ
１１３Ｇのエツチング（ｄＬＦ）を考慮に入れなければ
ならないことがある。
第２図のグラフは、上述の工程について、プラズマ励起
周波数とその結果生じるＳｉ３Ｎ４に対するエッチ速度
との関係を示す０曲線２１は測定値（小円で示す）から
描いたものである。低（ＬＰ）周波数で蒸着されたＳｉ
、Ｎ、のエッチ速度は、ＲＦ周波数で蒸着された材料の
エッチ速度よりもずっと（１／２０）低い。１０”Ｈｚ
以上の周波数でのエッチ速度は測定しなかったが、鎖線
で示す曲線２１の延長部分で承れるように、周波数が高
くなると減少することが予想される。このグラフから、
１００ＫＨｚよりも低いＬＦ周波数と１ないし１００　
Ｍ　Ｈｚの範囲のＲＦ周波数を使用することにより、エ
ッチ速度の所期の差異を得ることができる。
第３図のグラフは、やはり上述の工程について、エッチ
速度とその結果生じるＳｉ３Ｎ４に対するエッチ深度の
間の直線的関係を示す、ＲＦおよびＬＦのＳｉ、Ｎ、層
に対する直線３１および３２は、緩衝弗化水素酸（Ｂ　
ＨＦ）による湿式化学エッチ処理で測定された値から描
いたものである。このグラフは、１単位時間当りのエッ
チ深度の差が大きく、かつエッチ速度が時間に、直線的
に依存するために、高い精度で簡単に制御することがで
きる方法がもたらされることを示している。
第４図に、上述のアンダーエッチ工程を用いて製造され
る金属−半導体ＦＥＴ　（ＭＥＳＦＥＴ）の実施例を示
す。Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　４０が、半絶縁性ＧａＡ
ｓ基板４１上に形成される。自己整合されたデバイス４
０は、比較的浅いチャネル４３Ｇを含み、そのドーピン
グ濃度（ｎ−チャネルまたはｎチャネルのいずれかをも
たらす）は閾電圧の所期の値、すなわち、エンハンスメ
ント形（Ｅ）のデバイスが必要なのか、それともデプレ
ッション形（Ｄ）のデバイスが必要なのかによって決ま
る。
チャネル４３Ｇの上には、ゲート・チャネル界面でショ
ットキー障壁を形成する金属ゲート電極４６Ｇが配置さ
れる。チャネル４３Ｇの両側には、ゲート電極４６Ｇか
ら分離されて、強くドープされたｎ＋ＧａＡｓ接点領域
４４Ｓおよび４４Ｄが配置され、それぞれソース領域お
よびドレイン領域を形成する。ソース電極およびドレイ
ン電極４５Ｓ、４５Ｄが、それぞれのｎ十接点領域の上
に蒸着され、それらの領域とのオーム性接点を形成する
。
第５Ａ図ないし第５Ｍ図に、第４図のＭＥＳＦＥＴ４０
を製造するために使用される工程の連続ステップを詳細
に示す。これらのステップを、各ステップと図面の対応
関係を示す表■にリストする。
退」− ステップ番号　　工程ステップの説明　　　ス１　パッ
シベーション層（４２）の蒸ｆｌ　　５Ａ２　パッシベ
ーション層（４２）を通し　５Ｂてのチャネル（４３）
の注入 ３　　ＲＦ−ＰＥＣＶＤ　（５３）および　　５ＣＬＦ
−ＰＥＣＶＤ　（５４）窒化 ケイ素層の蒸着 ４　擬似ゲート構造（５５）のパターン　５Ｄづけ ５　丁字形アンダーカット・プロファイ　５Ｅル（５６
）の形成 ６　接点領域（４４Ｓ、４４Ｄ）を形成　５Ｆするため
のｎ◆注入 ７　イオン注入アニール ８　オーム性接点用のヴアイア・ホール　５Ｇ（６０８
，６０Ｄ）の形成 ９　オーム性接点用メタライゼーション　５Ｈ（４５）
の蒸着、リフト・オフおよび 合金化 １０　　流動可能電体（６１）の埋設および　５工平坦
化 １１　　丁字形アンダーカット・プロファイ　５捻ル（
５６）の除去およびゲート接点 用ヴアイア・ホール（６２）の形成 １２　　ゲート用メタライゼーション（４６）５Ｌの蒸
着 １３　　ＭＥＳＦＥＴ構造を得るための残り　５Ｍのマ
スク部分（６１）の除去 以下の説明は主として、第４図に示すＭＥＳＦＥＴ構造
の製造に関するが、この説明は例示的なものである。厚
さおよびその他の寸法、使用した材料およびここで示し
た処理パラメータは、説明をわかりやすくするために選
んだものであり、限定的な意味に解釈してはならない、
蒸着、注入、エツチング、パターンづけを行なうために
使用される個々の方法の大部分は周知であり、通常の装
置および手法を用いて実行することができる。従って、
それらの方法については、詳細には説明しない。
次に第５Ａ図を参照すると、基板４１を表わす半絶縁性
ＧａＡｓウェハから製造工程が開始される。工程ステッ
プ１で、基板表面がパッシベーション層４２で覆われる
。パッシベーション層４２は、たとえば、５０　Ｋ　Ｈ
ｚのプラズマ励起周波数（ＬＦ）　でＰＥｃＶＤ法によ
って蒸着された厚さ８０ｎｍの窒化ケイ素（Ｓ１３Ｎ４
）から成る。この誘電体層（その使用は任意選択である
）は、下側にある半導体基板４１へのイオンの貫通注入
を可能にする。
次に、第５Ｂ図に示すように、フォトレジスト５１が塗
布され、パターンづけされて、チャネル４３を形成すべ
き基板表面域を画定する。続いて（ステップ２）、ウェ
ハがイオン・ビーム（矢印５２）により照射される。イ
オンは、パッシベーション層４２を通過して、基板４１
に注入され。
ｎ（またはｎ−）チャネル４３を形成する。この例では
、Ｓｉ　（２９）は８０Ｋｖで注入され、その量は、Ｄ
形デバイスを製造するが、それともＥ形デバイスを製造
するのか、それともＥ形デバイスを製造するのかに応じ
て、３ないし６　Ｘ　１０”ａ＋１−”の範囲にある。
フォトレジスト５１の除去後、第５Ｃ図（ステップ３）
に示すように、さらに２つの窒化物層５３および５４が
パッシベーション層４２の頂部に蒸着される。２つの層
５３および５４は、ＰＥＣＶＤ手法を用いて蒸着される
。下部層５３は１３ＭＨｚのプラズマ励起周波数で、上
部層５４は５０ＫＨｚの周波数で蒸着される。この工程
は、第１Ａ図と関連して説明した工程と同じである。す
なわち１層５３は４００ｎｍの厚さに、層５４は３００
ｎｍの厚さにされる。上段でより詳細に説明したように
、Ｓｉ、Ｎ４層のエッチの速度は大幅に異なる。この効
果は、丁字形アンダーカット・プロファイルを製造する
ため、後の工程（ステップ５）で使用される。
次に第５Ｄ図を参照すると、次のステップ４で、フォト
レジスト・リソグラフィおよび反応性イオン・エツチン
グ（ＲＩＥ）法を用いて１層５３Ｄおよび５４Ｄから成
る擬似ゲート構造５５が層５３および５４からパターン
づけされる。（ＰＥＣＶＤ処理で低い励、超周波数で蒸
着されたため）エッチ速度の低いＳ−ｉ、Ｎ４パツシベ
一シヨン層４２は、エッチ・ストップとして働く。
続いて、ステップ５で１丁字形アンダーカット・プロフ
ァイル５６がＢＨＦ湿式エッチ法で得られる。ＲＦ−Ｐ
ＥＣＶＤ　　Ｓ　ｉ、Ｎ、膜５３Ｄ（７）−７一ソチ速
度はＬＦ−ＰＥＣＶＤ　　Ｓｉ３Ｎ、膜５４Ｄよりも約
２０倍速いので、第５Ｅ図に示すようなアンダーカット
・プロファイル５６が形成される。
エッチ時間が６分で、０．２５μｍのアンダーカットが
得られる。
第５Ｆ図はステップ６、すなわち、ソース接点領域４４
Ｓおよびドレイン接点領域４４Ｄを形成するためのｎ＋
イオンの注入（矢印５８）を示す。
フォトレジスト５７を塗布し、パターンづけした後、Ｓ
ｉ、Ｎ４パツシベ一シヨン層４２を介してＳｉ　　（２
９）の注入が再び行なわれ、注入量は１３０ＫＶで５　
Ｘ　１０１３■−２である。チャネル領域４３Ｇは丁字
形擬似ゲート構造５６によってシールドされ、注入はこ
の擬似ゲート構造５６に対して自己整合される。
続いて、ステップ７で、フォトレジスト５７がアセトン
を用いて除去され、注入イオンは８５０℃で２０分間、
形成ガス（Ｎ２／Ｈ２）中でアニールされる。アニール
は、基板表面をＳｉ、Ｎ４パツシベ一シヨン層４２によ
って保護した状態で、かつゲート用メタライゼーション
に先立って行なわれる。
次のステップ８で、ｎ十接点領域４４Ｓおよび４４Ｄと
のオーム性接点を形成するソース電極およびドレイン電
極を蒸着すべき基板表面域６０Ｓおよび６０Ｄが画定さ
れる。最初に、第５Ｇ図に示すように、フォトレジスト
５９が塗布され、パターンづけされる。その後で、オー
ム性接点用のヴアイア・ホールがＳｉ、Ｎ、パッシベー
ション層４２、パターンづけされたフォトレジスタ５９
゜マスクとして働く丁字形構造５６内にエッチされる。
ＲＩＥ　（ＣＦ４）法がこのために使用される。
残りのフォトレジスト５９が次に除去される。
工程ステップ９では、この例では厚さ８０ｎｍのＡｕＧ
ＱＮｉＡｕＭから成るオーム性メタライゼーションが、
第５Ｈ図には示さないフォトレジスト・マスクを用いて
蒸着される。このメタライゼーションはプレーナ表面に
蒸着されて、部分４５５．４５Ｇ、４５Ｄおよび図示し
ない１つの層をフォトレジスト上に形成する。接点４５
Ｓおよび４５Ｄは擬似ゲート５６に対して自己整合され
る。
フォトレジストの除去後、接点が４３０’Ｃで３０秒間
合金化される。
次のステップ１０では、これまでに得られた構造がスピ
ン・オン・ポリイミド６１に埋設され、ポリイミド６１
は次に２００℃に加熱される。リフロー平担化により、
ポリイミドは第５工図に示す形を取る。
この次にステップ１１が続き、ステップ１１では、丁字
形擬似ゲート５６が２段階で除去される。
最初に、構造５６の頂部にあるポリイミド６１と丁字形
構造（７）ＬＦ−ＰＥＣＶＤ　　Ｓｉ、Ｎ、ｒ頂部」５
４ＧがＲＩＥ法でエッチされ、エツチングはＲＦ−ＰＥ
ＣＶＤ　　Ｓ　ｉ、Ｎ４膜５３Ｇで停止される。
次に、ＣＦ４雰囲気中でプラズマ・エツチングを用いて
Ｓｉ、Ｎ４膜５３Ｇおよび４２Ｇ（パッシベーション層
４２のゲート部分）をエッチすることにより、ゲート接
点用のヴアイア・ホール６２が開けられる。その結果得
られる構造を第５零図に示す。
次に、ステップ１２で、この例では厚さ１１００ｎのチ
タン−プラチナ−金（ＴｉｐｔＡｕ）層４６から成るゲ
ート用メタライゼーションが蒸着される。
メタライゼーションはゲート接点４６Ｇを形成し、第５
を図に示すように、残りのポリイミド層６１を覆う、ゲ
ート接点４６Ｇはオーム性接点４５Ｓおよび４５Ｄとｎ
十接点領域４４Ｓおよび４４Ｄの両方に対して自己整合
される。
最終ステップ１３では１．残りのポリイミド層６１およ
びその頂部にあるメタライゼーション５６がリフト・オ
フ法で除去される。この結果、第５し 轡図のＭＥＳＦＥＴ構造が得られ、このＭＥ　Ｓ　ＦＥ
Ｔ構造は、それぞれソース電極４５Ｓおよびドレイン電
極４５Ｄからゲート電極４６Ｇを分離する薄いＳｉ、Ｎ
、絶縁４２Ｓおよび４２Ｄを除いて、第４図のＭＥＳＦ
ＥＴ構造に一致する。これらは、集積回路構造を完成す
る前、すなわち、その他の絶縁およびメタライゼーショ
ンを付加する前に、除去しても、または除去しなくても
よい。
上記の工程についての説明から１丁字形アンダーカット
・プロファイルの重要性は明らかである。
Ｔの「頂部」５４Ｇは、接点領域４４Ｓおよび４４Ｄを
形成するｎ＋注入とオーム性接点５４Ｓおよび４５Ｄ用
のマスクとして使用され、Ｔの脚部、すなわち、ヴアイ
ア・ホール６２がゲート接点４６Ｇの区域を画定する。
このアンダーカットが。
ゲート電極と、ｎ÷接点領域とソース電極およびドレイ
ン電極の両方との間の臨界的横方向距離を決定する。ア
ンダーカットは本発明の方法で正確に制御することがで
きるので、臨界距離は、高性能ＭＥＳＦＥＴデバイスに
とっての前提条件であるサブミクロン級の範囲でも正確
に制御することができる。
上記に開示したＭＥＳＦＥＴの製造方法は、簡単である
上に、ＭＥＳＦＥＴの重要な部分、すなわち、接点注入
、オーム゛性接点の付着およびゲート用メタライゼーシ
ョンの全てが自己整合されるという重要な利点をもたら
す。このため、上記の擬似ゲート法を用いて得られるサ
ブミクロン級の寸法と共に、ＶＬＳ　Ｉ等の現代のＩＣ
技術に十分適した高密度、超高速の半導体デバイスの製
造が可能になる。
Ｅ０発明の効果 本発明によれば、アンダーカット構造を容易に形成する
ことができ、また、異なるエッチ速度の層の設は方によ
ってさらに様々な構造を形成しうろことが明らかである
。
【図面の簡単な説明】
第１Ａ図ないし第１Ｃ図は、丁字形アンダーカット・マ
スク・プロファイルを製造するために使用される本発明
の実施例による工程段階の説明図。 第２図は、アンダーエツチング処理についてＰＥＣＶＤ
プラズマ励起周波数とその結果得られる窒化物エツチン
グ速度との関係を示す図。 第３図は、アンダーエツチング処理についてエッチ時間
とその結果得られるエツチング深度またはアンダーカッ
トの間の直線的関係を示す図。 第４図はアンダーエツチング処理を使って製造されるサ
ブミクロン級のＦＥＴの横断面図。 第５Ａ図ないし第５−１ｗ＆図は、第４図に示す構造を
製造するために使用される工程段階の説明図である。 １１・・・・半導体基板、１２・・・・第１の窒化物層
、１３・・・・第２の窒化物層、１５・・・・丁字形ア
ンダーカット・プロファイル。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 置３６巾］

Claims (1)

    【特許請求の範囲】
  1. プラズマＣＶＤを用いて窒化膜を製造する方法であって
    、第１のプラズマ励起周波数で第１の窒化物層を形成し
    、該第１のプラズマ励起周波数と異なる第２のプラズマ
    励起周波数で第２の窒化物層を形成するようにしたこと
    を特徴とする窒化膜製造方法。
JP62132005A 1986-07-11 1987-05-29 アンダーカット・マスク構造の形成方法 Expired - Lifetime JPH0754810B2 (ja)

Applications Claiming Priority (2)

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EP86109500A EP0252179B1 (en) 1986-07-11 1986-07-11 Process for producing undercut mask profiles
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