JP2008015510A - 薄膜トランジスタアレイ基板及びこれの製造方法 - Google Patents
薄膜トランジスタアレイ基板及びこれの製造方法 Download PDFInfo
- Publication number
- JP2008015510A JP2008015510A JP2007163971A JP2007163971A JP2008015510A JP 2008015510 A JP2008015510 A JP 2008015510A JP 2007163971 A JP2007163971 A JP 2007163971A JP 2007163971 A JP2007163971 A JP 2007163971A JP 2008015510 A JP2008015510 A JP 2008015510A
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- gate
- etching
- region
- transistor array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 157
- 239000010409 thin film Substances 0.000 title claims abstract description 135
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 103
- 239000010408 film Substances 0.000 claims abstract description 354
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 239000004020 conductor Substances 0.000 claims abstract description 26
- 230000001681 protective effect Effects 0.000 claims description 242
- 238000005530 etching Methods 0.000 claims description 135
- 238000000034 method Methods 0.000 claims description 111
- 229920002120 photoresistant polymer Polymers 0.000 claims description 97
- 230000015572 biosynthetic process Effects 0.000 claims description 50
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000002161 passivation Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 83
- 229910021417 amorphous silicon Inorganic materials 0.000 description 22
- 239000007789 gas Substances 0.000 description 21
- 239000000463 material Substances 0.000 description 8
- 238000004380 ashing Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 239000010949 copper Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 239000000956 alloy Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WGCNASOHLSPBMP-UHFFFAOYSA-N hydroxyacetaldehyde Natural products OCC=O WGCNASOHLSPBMP-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000016507 interphase Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Mathematical Physics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
【課題】駆動マージンが増加し、コンタクト部で導電物質間十分なコンタクト面積が確保された薄膜トランジスタアレイ基板及びその製造方法を提供する。
【解決手段】絶縁基板１０上に形成されたゲートライン２２及びゲート電極２４を含むゲート配線と、ゲート配線を覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成された半導体層４４と、半導体層４４上に形成されたデータライン６２、ソース電極６５及びドレーン電極６６を含むデータ配線と、データ配線上に形成され、ドレーン電極の一部を露出する第１の保護膜７２と、第１の保護膜７２上に形成され、その外側壁が第１の保護膜７２の外側壁の内側に設けられた第２の保護膜８２、及びドレーン電極６６と電気的に連結された画素電極９２を含む。
【選択図】図２Ａ
【解決手段】絶縁基板１０上に形成されたゲートライン２２及びゲート電極２４を含むゲート配線と、ゲート配線を覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成された半導体層４４と、半導体層４４上に形成されたデータライン６２、ソース電極６５及びドレーン電極６６を含むデータ配線と、データ配線上に形成され、ドレーン電極の一部を露出する第１の保護膜７２と、第１の保護膜７２上に形成され、その外側壁が第１の保護膜７２の外側壁の内側に設けられた第２の保護膜８２、及びドレーン電極６６と電気的に連結された画素電極９２を含む。
【選択図】図２Ａ
Description
本発明は薄膜トランジスタアレイ基板及びこれの製造方法に係り、さらに詳細には、駆動マージンが増加し、コンタクト部で導電物質間十分なコンタクト面積が確保された薄膜トランジスタアレイ基板及びこれの製造方法に関する。
液晶表示装置は、互いに対向する２枚の表示板と２枚の表示板の間に介在されている液晶層を含んでなる。各表示板は、支持基板として透明な絶縁基板が採用される。絶縁基板上には、多数個の薄膜パターンが形成される。薄膜パターンを形成する代表的な方法は、構成物質を積層し、マスク工程を通じてパターニングする方法がある。しかしながら、写真エッチング工程は、フォトレジスト塗布、マスク整列、露光、ベーク、現像などの工程が、洗浄などの工程が随伴されるので工程時間の増加と製品コスト上昇の原因になる。
このようなマスク工程の数を減少させる方法としてはリフトオフ法が研究されている。具体的な例を挙げて説明すれば、薄膜トランジスタアレイ基板の保護膜及び画素電極を形成するとき、先ずフォトレジストパターンを用いて保護膜をパターニングし、基板全面に導電物質を積層した後、フォトレジストストリッパーを用いてフォトレジストパターン及び上部の導電物質を同時に除去して画素電極パターンを形成する。
ところで、上面が導電物質に覆われたフォトレジストパターンを除去するためには、フォトレジストパターンの側面又は下面側にフォトレジストストリッパーを接触させなければならない。この時、フォトレジストパターンの残留によるパターン不良を防止するためにはフォトレジストストリッパーに接触するフォトレジストパターンの接触面積を十分に広くしなければならない。すなわち、フォトレジストパターンの下に設けられる保護膜はフォトレジストパターンの内側に十分なアンダーカットを形成しなければならない。
しかしながら、十分なアンダーカットを形成するために保護膜を過エッチングする場合、維持電極の上部の絶縁膜が過エッチングされて厚さが不均一になり、それによって駆動マージンが減少されてしまうという問題があった。
また、過エッチングによってデータ配線が損傷され、特にコンタクト領域でデータ配線がエッチングされてしまいコンタクト不良を惹起されるという問題があった。
特開第２００１−１０９０１４号公報
本発明が解決しようとする技術的課題は、駆動マージンが増加し、コンタクト部で導電物質間充分なコンタクト面積が確保された薄膜トランジスタアレイ基板を提供することにある。
本発明が解決しようとする他の技術的課題は、容易なリフトオフが可能であり、ゲート絶縁膜の過エッチングが保護され、データ配線の損傷が防止された薄膜トランジスタアレイ基板を提供することにある。
本発明の技術的課題は以上で言及した技術的課題で制限されないし、言及されないまた他の技術的課題は以下の記載から当業者に明確に理解されることができることである。
前記技術的課題を達成するための本発明による薄膜トランジスタアレイ基板は、絶縁基板上に形成されたゲートライン及びゲート電極を含むゲート配線と、前記ゲート配線を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたデータライン、ソース電極及びドレーン電極を含むデータ配線と、前記データ配線上に形成され、前記ドレーン電極の一部を露出する第１の保護膜と、前記第１の保護膜上に形成され、外側壁が前記第１の保護膜の外側壁の内側に設けられる第２の保護膜、及び前記ドレーン電極と電気的に連結された画素電極を含む。
前記他の技術的課題を達成するための本発明による薄膜トランジスタアレイ基板の製造方法は、絶縁基板上にゲートライン及びゲート電極を含むゲート配線を形成する段階と、前記ゲート配線上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に半導体層と、データライン、ソース電極、及びドレーン電極を含むデータ配線を形成する段階と、前記データ配線上に第１の保護膜及び第２の保護膜を順次に形成する段階と、前記第２の保護膜及び第１の保護膜をエッチングして、前記第２の保護膜の外側壁を前記第１の保護膜の外側壁の内側に設置させ、ドレーン電極−画素電極コンタクト部のドレーン電極を露出する段階、及び前記ドレーン電極と電気的に連結された画素電極を形成する段階を含む。
本発明による薄膜トランジスタアレイ基板及びこれの製造方法によれば、フォトレジストパターン下部で十分な幅のアンダーカットが確保されるため優秀なリフトオフマージンを有する。また、維持電極と画素電極の間に介在される絶縁膜の厚さが均一になるため駆動マージンが増加する。あわせて、ドレーン電極、データパッドなどの損傷が防止されてコンタクト部で導電物質間十分なコンタクト面積が確保できる。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。図面で層及び領域の大きさ及び相対的な大きさは、説明の明瞭性のため誇張されたことでありうる。
素子又は層が他の素子又は層の“上方”又は“上”に指称されることは、他の素子又は層の真上だけではなく、中間に他の層又は他の素子を介在した場合を全て含む。反面、素子が“直接上”又は“真上”に指称されることは、中間に他の素子又は層を介在しないことを示す。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。“及び／又は”は、言及されたアイテムのそれぞれ及び一つ以上の全ての組合を含む。
空間的に相対的な用語である“下”、“下方”、“下部”、“上”、“上部”などは図面に示すように一つの素子又は構成要素と他の素子又は構成要素との相間関係を容易に記述するため使用している。空間的に相対的な用語は、図面に示す方向に加えて使用時又は動作時素子の相異なる方向をも含むものとして理解されなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
本明細書で記述する実施形態は、本発明の理想的な概略図である平面図及び断面図を参照して説明されることである。従って、製造技術及び／又は許容誤差などによって例示図の形成が変形できる。これにより、本発明の実施形態は示す特定形態で制限されることではなく、製造工程によって生成する形態の変化も含むことである。従って、図面で例示された領域は概略的な属性を有し、図面で例示された領域の形は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
以下、添付した図面を参照して本発明の実施形態による薄膜トランジスタアレイ基板について詳細に説明する。
図１は、本発明の一実施形態による薄膜トランジスタアレイ基板のレイアウト図である。図２Ａ、図２Ｂ、及び図２Ｃはそれぞれ図１のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に沿って切った断面図である。
本発明の一実施形態による薄膜トランジスタアレイ基板は、絶縁基板上に形成された薄膜トランジスタ、薄膜トランジスタを覆う第１の保護膜、及び第１の保護膜上に形成された第２の保護膜を含む。薄膜トランジスタは制御端子、入力端子、及び出力端子を含む三端子として、ゲート電極、ソース電極及びドレーン電極と半導体層を含んでなる。ゲート電極は、薄膜トランジスタの制御端子を形成し、ソース電極は入力端子を形成し、ドレーン電極は出力端子を形成する。半導体層は、薄膜トランジスタのチャネル領域を形成する。
図１及び図２Ａ〜図２Ｃを参照して、本発明の一実施形態による薄膜トランジスタアレイ基板についてさらに詳細に説明すれば、絶縁基板１０は薄膜トランジスタを支持し、例えば透明なガラス又はプラスチックからなる。絶縁基板１０上には、ゲートライン２２、ゲートパッド２７、及びゲート電極２４が形成されている。
ゲートライン２２は、絶縁基板１０上に多数本が備えられる。それぞれのゲートライン２２は互いに離隔されており、例えば図１の横方向のような第１の方向に平行に延長されていることができる。各ゲートライン２２の一側末端には幅が拡張されているゲートパッド２７が形成されている。そのほか、図示しないが、変形例としてゲートパッド２７がゲートライン２２の両側末端に形成されてもよい。
ゲート電極２４は、ゲートライン２２と連結されている。一つのゲートライン２２には、多数個のゲート電極２４が連結される。各ゲート電極２４は、ゲートライン２２から拡張されて形成されている。
このようなゲート電極２４、ゲートライン２２及びゲートパッド２７は絶縁基板１０の真上に形成されている。本明細書ではゲート電極２４、ゲートライン２２及びゲートパッド２７は、説明の便宜上これらを統合して‘ゲート配線’と称する。
また、絶縁基板１０の真上にはゲート配線２２、２４、２７と同一な物質からなった維持電極２８が形成されている。維持電極２８は、ゲートライン２２と隣接して平行に延長されている。図面に示さないが、維持電極２８の少なくとも一側末端にゲートパッド２７と類似した維持電極パッドを形成することができる。維持電極２８の形状は多様に変形でき、場合によっては省略されてもよい。
ゲート配線２２、２４、２７及び維持電極２８は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）又はこれらの合金などからなった単一膜、又はこれらの金属や合金からなった多重膜であることができるが、本発明は、これら例示に制限されることではない。
ゲート配線２２、２４、２７及び維持電極２８は、ゲートパッド２７が補助ゲートパッド９６とコンタクトするゲートコンタクト部７６形成領域を除いて、窒化珪素（ＳｉＮｘ）などになったゲート絶縁膜３２により覆われている。ゲート絶縁膜３２は、ゲート配線２２、２４、２７及び後述するデータ配線が形成された領域の絶縁基板１０とオーバーラップされるが、画素電極９２が形成される画素領域の絶縁基板１０上に形成されず絶縁基板１０を露出する。
ゲート絶縁膜３２上には、水素化非晶質珪素などになった半導体層４４及びシリサイド又はｎ型不純物が高濃度でドーピングされたｎ＋水素化非晶質珪素などになったオーミックコンタクト層５２、５５、５６が形成されている。半導体層４４はチャネル領域を除外して後述するデータ配線と実質的に同一なパターンとして形成される。
薄膜トランジスタのチャネル領域はゲート電極２４とオーバーラップされている半導体層４４によって形成される。オーミックコンタクト層５２、５５、５６はチャネル領域で分離されていることを含んで、上部のデータ配線６２、６５、６６と実質的に同一なパターンを有する。
半導体層４４及び上部のオーミックコンタクト層５２、５５、５６上には、データライン６２、データパッド６７、ソース電極６５、及びドレーン電極６６が形成されている。
データライン６２は、オーミックコンタクト層上に多数本が備えられている。それぞれのデータライン６２は互いに離隔されており、例えば図１の縦方向のような第２の方向に平行に延長されてゲートライン２２と交差できる。各データライン６２の一側末端には幅が拡張されているデータパッド６７が形成されている。データパッド６７は、データライン６２の両側末端にそれぞれ形成されてもよい。
ソース電極６５は、データライン６２と連結されている。一つのデータライン６２には、多数個のソース電極６５が連結できる。それぞれのソース電極６５はそれと離隔されているドレーン電極６６に対向する。ソース電極６５とドレーン電極６６の離隔空間では半導体層４４が露出される。本明細書でデータライン６２、データパッド６７、ソース電極６５、及びドレーン電極６６は説明の便宜上これらを統合して‘データ配線’と称する。
データ配線６２、６５、６６、６７は、これに制限されることではないが、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）又はこれらの合金などからなった単一膜又はこれらの金属又は合金からなった多重膜でありうる。
データ配線６２、６５、６６、６７上には第１の保護膜７２が形成されている。第１の保護膜７２は、ドレーン電極−画素電極コンタクト部１０１及びデータパッド６７が補助データパッド９７とコンタクトするデータコンタクト部７７形成領域を除外した大部分のデータ配線６２、６５、６６、６７及びチャネル領域の露出された半導体層４４上に設けられる。
また、第１の保護膜７２はゲートコンタクト部７６形成領域以外のゲート配線２２、２４、２７ともオーバーラップされる。ここで、ゲート配線２２、２４、２７がデータ配線６２、６５、６６、６７とオーバーラップされない領域で第１の保護膜７２はゲート配線２２、２４、２７上のゲート絶縁膜３２上に形成される。データ配線６２、６５、６６、６７とオーバーラップされた領域であるゲートライン２２−データライン６２交差領域や、ゲート電極２４とオーバーラップされているソース電極６５及びドレーン電極６６形成領域で第１の保護膜７２はそれぞれに該当するデータ配線６２、６５、６６、６７上に形成される。ゲート電極２４とオーバーラップされたソース電極６５とドレーン電極６６の離隔空間で第１の保護膜７２は半導体層上に形成される。第１の保護膜７２は、図２Ｂに示すように維持電極２８上には設けられない。しかしながら、それに制限されず、図示しないが、本実施形態の変形例として第１の保護膜７２が維持電極２８上に設けられるようにしてもよい。
第１の保護膜７２の構成物質は、例えば酸化珪素（ＳｉＯｘ）又は酸窒化珪素（ＳｉＯｘＮｙ）などでありうる。第１の保護膜７２の厚さは、例えば５０Å〜５００Åであることができ、好ましくは１００Å〜３００Åでありうる。第１の保護膜７２の厚さが例えば５０Å以上であれば、ゲート絶縁膜３２の加増エッチングとデータ配線への損傷を効果的に防止しうる。一方、第１の保護膜７２の厚さが例えば５００Å以下であれば第１の保護膜７２を形成する際のエッチング時間があまり長くならずにすむ。もちろんこれらの値に限定されるものではなく、製作する装置構造や特性に応じて適宜変更可能である。
第１の保護膜７２上には、第２の保護膜８２が形成されている。第２の保護膜８２は、第１の保護膜７２上に第１の保護膜８２と完全にオーバーラップされるように形成される。すなわち、薄膜トランジスタアレイ基板の全ての領域で第２の保護膜８２は、第１の保護膜７２の上に設けられ、第２の保護膜８２は第１の保護膜７２の内側方向に縮小されている。言い換えれば、第２の保護膜８２の外側壁は第１の保護膜７２の外側壁の内側に設けられる。第２の保護膜８２を基準にすれば、第１の保護膜７２は外側に突出されている。図示しないが、本実施形態の変形例として、第１の保護膜７２が維持電極２８上に設けられる場合もありうる。このような場合には、第２の保護膜８２は維持電極２８上に設けられていてもよく、設けられなくてもよい。
一方、ゲートライン２２とデータライン６２が形成された領域でゲート絶縁膜３２は、画素領域の絶縁基板１０を露出するようにパターニングされている。ここで第２の保護膜８２は、その外側壁がゲート絶縁膜３２の外側壁よりも内側となるように設けられている。
また、第１の保護膜７２の外側壁はゲート絶縁膜３２を基準にゲート絶縁膜３２の内側に設けられるか、或いは外側壁に実質的に整列した同じ位置となるようにしてもよい。図示しないが、本実施形態の変形例としては第１の保護膜７２の外側壁はゲート絶縁膜３２の外側壁より外側に設けられてもよい。すなわち、第１の保護膜７２がゲート絶縁膜３２より突出されていてもよい。
第２の保護膜８２の構成物質は、例えば窒化珪素でありうる。第２の保護膜８２は、第１の保護膜７２より厚く形成でき、例えば１０００Å〜３０００Å、好ましくは１５００Å〜２５００Åの厚さを有することができる。第２の保護膜８２を例えば１０００Å以上とすることで、リフトオフマージンを確保することができる。一方、第２の保護膜８２を例えば３０００Å以下とすることで、第２の保護膜８２を形成する際のエッチング時間があまり長くならずにすむ。もちろんこれらの値に限定されるものではなく、製作する装置構造や特性に応じて適宜変更可能である。
このような第１の保護膜７２と第２の保護膜８２は、データ配線６２、６５、６６、６７、半導体層４４やゲート配線２２、２４、２７などのような下部構造物を保護するパッシベーション膜となる。
一方、ゲートパッド２７形成領域では、ゲート絶縁膜３２、第１の保護膜７２及び第２の保護膜８２を貫通するゲートコンタクト部７６が形成されており、データパッド６７形成領域では第１の保護膜７２及び第２の保護膜８２を貫通するデータコンタクト部７７が形成されている。
画素領域の露出された絶縁基板１０上には、ＩＴＯやＩＺＯなどのような透明な導電物質又は銅や銀のような反射性導電物質からなった画素電極９２が形成されている。画素電極９２は、ドレーン電極−画素電極コンタクト部１０１にまで拡張されており、ここでドレーン電極６６と電気的に連結される。第１の保護膜７２と第２の保護膜８２は画素電極９２とオーバーラップされない。但し、維持電極２８形成領域で画素電極９２はゲート絶縁膜３２にオーバーラップされ、本実施形態の変形例で維持電極形成領域上に第１の保護膜７２及び／又は第２の保護膜８２が形成された場合、この領域で画素電極９２が第１の保護膜７２及び／又は第２の保護膜８２ともオーバーラップできる。このような維持電極２８と画素電極９２との間に介在されるゲート絶縁膜３２、第１の保護膜７２及び／又は第２の保護膜８２は厚さが均一で優秀な駆動マージンを提供できる。
また、ゲートパッド２７形成領域及びゲートパッド２７と電気的に連結された補助ゲートパッド９６が形成されており、データパッド６７形成領域ではデータパッド６７と電気的に連結された補助データパッド９７が形成されている。補助ゲートパッド９６及び補助データパッド９７は画素電極９２と同一な物質からなることができる。
以下、前記のような薄膜トランジスタアレイ基板を製造する方法について説明する。
図３Ａ〜図１１Ｃは、本発明の一実施形態による薄膜トランジスタアレイ基板の製造方法の工程段階別断面図である。具体的には、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ及び図１１Ａは、図２Ａに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図であり、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ及び図１１Ｂは、図２Ｂに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図であり、 図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ及び図１１Ｃは、図２Ｃに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図である。
先ず、図３Ａ〜図３Ｃを参照すれば、絶縁基板１０上にゲート配線２２、２４、２７及び維持電極２８を形成する。具体的には、絶縁基板１０上にゲート導電層を例えばスパッタリングなどを用いて積層した後、これを写真エッチングしてゲートライン２２、ゲートパッド２７、ゲート電極２４及び維持電極２８を形成する。
続いて、図４Ａ〜図４Ｃを参照すれば、図３Ａ〜図３Ｃの結果物上にゲート絶縁膜３２、水素化非晶質珪素（ｈｙｄｒｏｇｅｎａｔｅｄ ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）などよりなった第１の非晶質珪素（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）４０、及びシリサイド又はｎ型不純物が高濃度でドーピングされたｎ＋水素化非晶質珪素などよりなった第２の非晶質珪素層５０を積層する。
ゲート絶縁膜３２、第１の非晶質珪素層４０及び第２の非晶質珪素層５０の積層は、例えば化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）により形成することができる。
次に、第２の非晶質珪素層５０上に例えばスパッタリングなどを用いてデータ導電層６０を積層する。
その次に、図５Ａ〜図５Ｃを参照すれば、データ導電層６０上にフォトレジストパターン２０１、２０２を形成する。フォトレジストパターンは、第１の領域２０１及び第１の領域２０１より厚さが薄い第２の領域２０２を含む。第１の領域２０１は、図２Ａ〜図２Ｃに示されているデータライン６２、データパッド６７、ソース電極６５及びドレーン電極６６形成領域を覆い、第２の領域２０２はソース電極６５とドレーン電極６６の離隔空間を覆う。
この時、各領域のフォトレジストパターン２０１、２０２のサイズは後属するエッチング工程及びアッシング工程時ダウンサイジングされることを勘案して所定のマージンを有するようにする。前記のような領域別に異なる厚さを有するフォトレジストパターンはスリットマスク又はハーフトーンマスクを用いて形成でき、これは後述する他のフォトレジストパターンの場合にも同一に適用できることは自明である。
続いて、図６Ａ〜図６Ｃを参照すれば、図５Ａ〜図５Ｃに示すフォトレジストパターン２０１、２０２をエッチングマスクとして用いて露出されたデータ導電層６０をエッチングする。データ導電層６０のエッチングは、データ導電層６０の種類、厚さなどによって異なるが、好適な一例として、湿式エッチングで進行できる。その結果、データライン６２、及びデータパッド６７のパターンが完成される。一方、チャネル領域のソース電極６５及びドレーン電極６６のパターンは完成されず、この領域でデータ導電層６４は分離されずやはり一体型に残留する。
データ導電層６０がエッチングされれば、下部の第２の非晶質珪素層５０が露出され、露出され続けた第２の非晶質珪素層５０及びその下部の第１の非晶質珪素層４０をエッチングする。第２の非晶質珪素層５０及び第１の非晶質珪素層４０のエッチングは例えば、乾式エッチングで進行できる。第１の非晶質珪素層４０のエッチングの結果、半導体層４４が完成される。第１の非晶質珪素層４０がエッチングされた領域では、ゲート絶縁膜３２が露出される。本段階では、エッチングマスクであるフォトレジストパターンも一部エッチングされてダウンサイジングされる。エッチングされた第２の非晶質珪素層５２、５４及び完成された半導体層４４のパターンは上部のデータライン６２、データパッド６７及びチャネル領域の分離されないデータ導電層６４と実質的に同一である。
続いて、図７Ａ〜図７Ｃを参照すれば、フォトレジストパターン２０１、２０２の第２の領域２０２を除去して下部のデータ導電層６４を露出する。第２の領域２０２の除去はＯ２を用いるアッシング工程で進行できる。この時、フォトレジストパターンの第１の領域２１１もダウンサイジングされて大きさが小さくなる。一方、前記エッチング段階において、フォトレジストパターンの第２の領域が既に除去されていてもよく、この場合アッシング工程は省略できる。
次に、図８Ａ〜図８Ｃを参照すれば、ダウンサイジングされたフォトレジストパターンの第１の領域２１１をエッチングマスクとして用いて露出されているチャネル領域のデータ導電層６４をエッチングする。その結果ソース電極６５及びドレーン電極６６のパターンが完成され、ソース電極６５とドレーン電極６６の離隔空間の間に第２の非晶質珪素層５４が露出される。露出され続けた第２の非晶質珪素層５４をエッチングして分離する。その結果、オーミックコンタクト層５２、５５、５６が完成される。第２の非晶質珪素層５４がエッチングされた領域では半導体層４４が露出される。
その次に、図９Ａ〜図９Ｃを参照すれば、図８Ａ〜図８Ｃの結果物上に例えばＣＶＤを用いて第１の保護膜７０及び第２の保護膜８０を順次に積層する。
続いて、第２の保護膜８０上にフォトレジストパターン３０１、３０２を形成する。フォトレジストパターンは、第１の領域３０１及び第１の領域３０１より厚さが薄い第２の領域３０２を含む。第１の領域３０１は、図１及び図２Ａ〜図２Ｃに示すゲート配線２２、２４形成領域、データ配線６２、６５、６６、６７形成領域及び半導体層４４形成領域を覆う。但し、ドレーン電極−画素電極コンタクト部１０１及びゲートパッド２７形成領域及びデータパッド６７形成領域の第２の保護膜８０は露出する。第２の領域３０２は維持電極２８形成領域を覆う。
次に、図１０Ａ〜図１０Ｃを参照すれば、フォトレジストパターン３０１をエッチングマスクとして用いて露出された第２の保護膜８０及びその下部の第１の保護膜７０をエッチングする。第２の保護膜８０及び第１の保護膜７０のエッチングは乾式エッチングで進行される。この時、前記エッチングは異方性エッチングで進行されてもよいが、アンダーカットによるリフトオフマージンを確保するため等方性エッチングで進行できる。
第２の保護膜８０及び第１の保護膜７０のエッチングには、第２の保護膜８０及び第１の保護膜７０についてエッチング選択比が大きいエッチングガスが好ましく用いられる。具体的には、エッチングマスクは第１の保護膜７０に対するエッチング率より第２の保護膜８０に対するエッチング率が高いことが好ましい。例えば、第１の保護膜７０に対するエッチング率と第２の保護膜８０に対するエッチング率が１：５〜１：２０であるエッチングガスが使用できる。このようなエッチングガスは、例えばＣＦ４、ＳＦ６、ＣＨＦ３、Ｏ２、又はこれらのガスを適宜調合したものであってもよい。このようなエッチングガスの構成要素の組成や組成比を調節することによってエッチング率を制御できる。また、より具体的なエッチングガスの一例として、ＳＦ６及びＯ２の組成比が２：１であるエッチングガスが使用できる。例示したエッチングガスは本発明を制限するものではない。
前記のように、第１の保護膜７０に対するエッチング率より第２の保護膜８０に対するエッチング率が高いエッチングガスを使用することで、第２の保護膜８０のエッチング後、下部の第１の保護膜７０に対するエッチング時間が増加するようになる。従って、下部の第１の保護膜７０をエッチングする間第２の保護膜８２はフォトレジストパターン３０１の内側方向に十分に過エッチングされて十分な幅のアンダーカットが確保できる。
第２の保護膜８２の過エッチングが行われる間、データパッド６７、ドレーン電極６６などの構造物は第１の保護膜７２に覆われて保護される。従って、データ配線６２、６５、６６、６７として例えば、モリブデンなどのように乾式エッチングに脆弱な物質を使用しても、本段階でエッチングされず保護される。従って、データパッド６７及びドレーン電極６６が過度に除去されないので、ドレーン電極−画素電極コンタクト部１０１及びデータコンタクト部７７で導電物質間十分なコンタクト面積が確保できる。また、第２の保護膜８２の過エッチングが行われる間半導体層４４も第１の保護膜７０によって保護されるので、半導体層４４のアンダーカットが防止できる。
一方、第１の保護膜７０はエッチング率が低いのでフォトレジストパターン３０１、３０２のマスク形状によってパターニングされ、アンダーカットの発生は微微である。従って、第１の保護膜７２のエッチング結果、第１の保護膜７２の側壁は第２の保護膜８２の側壁より突出するようになる。
第１の保護膜７２がエッチングされれば、続けて下部のゲート絶縁膜３２をエッチングする。本段階でも第２の保護膜８２は、内側にさらに過エッチングされ、アンダーカットの幅はさらに広くなる。例えば、本段階で第２の保護膜８２によって形成されたアンダーカットの幅は４μｍ〜３０μｍでありうる。
一方、ゲート絶縁膜３０が第２の保護膜８２と同一な物質又はエッチング率が類似した物質からなった場合、ゲート絶縁膜３０のエッチング率は上部の第１の保護膜７２のエッチング率より高くなる。ここで、このようなエッチング率の差によって第１の保護膜７２の内側にゲート絶縁膜３２によるアンダーカットが形成されて第１の保護膜７２がゲート絶縁膜３２から外側に一部突出されてもよいが、この場合にもゲート絶縁膜３２は第２の保護膜８２よりエッチングガスに露出される時間が短いので過エッチングされる程度が小さい。従って、第２の保護膜８２に対する第１の保護膜７２の突出程度がゲート絶縁膜３２に対する第１の保護膜７２の突出程度よりは大きい。言い換えれば、第２の保護膜８２の外側壁はゲート絶縁膜３２の外側壁の内側に設けられるようになる。
ゲート絶縁膜３２と第１の保護膜７２間の位置関係は、工程条件によって異なることができる。すなわち、エッチングガスの組成、エッチングガスの濃度、各構造物の厚さ、エッチング工程時間などを制御するようになれば、ゲート絶縁膜３２に対する第１の保護膜７２の突出程度を最小化するか、或いはこれらの側壁を同一なライン上に整列させてもよい。ひいて、前記エッチング条件の制御と一緒にゲート絶縁膜３２のエッチング時に、そのエッチング方法を異方性エッチングに変えて進行するようにして、第１の保護膜７２の外側壁をゲート絶縁膜３２の内側となるよに設置させてもよい。
前記エッチングの結果、ドレーン電極６６が露出され、画素領域の絶縁基板１０が露出される。また、ゲートパッド２７及びデータパッド６７が露出されてゲートコンタクト部７６及びデータコンタクト部７７が形成される。
一方、フォトレジストパターン３０１、３０２が覆われない第２の保護膜８２、第１の保護膜７２及びゲート絶縁膜３２のエッチングのうちフォトレジストパターン３０１、３０２またダウンサイジングされる。フォトレジストパターンの第２の領域３０２の厚さを薄くするか、フォトレジストパターン３０１、３０２に対するエッチング率が高いエッチングガスを使用するようになれば、前記エッチング段階でフォトレジストパターンの第２の領域３０２を除去し、ダウンサイジングされた第１の領域３１１のみを残留させることができる。この時、第２の領域３０２下に設けられる絶縁膜３０、７０、８０の残留要否もフォトレジストパターンの第２の領域３０２の厚さ及び／又はフォトレジストパターン３０１、３０２に対するエッチング率によって調節できる。
例えば、フォトレジストパターンの第２の領域３０２の厚さが第１の厚さであり、フォトレジストパターン３０１、３０２に対するエッチング率が第１のエッチング率である場合、フォトレジストパターンの第２の領域３０２のみが選択的に除去され、下部の絶縁膜３０、７０、８０は全て残留されると仮定すれば、下部の絶縁膜のうち第２の絶縁膜８０を除去し、第１の絶縁膜７０以下を残留させるためには、第２の領域３０２の厚さを第１の厚さより厚い第２の厚さにするか、或いはフォトレジストパターン３０１、３０２に対して第１のエッチング率より高い第２のエッチング率を有するエッチングガスを用いて進行できる。下部絶縁膜のうち第２の絶縁膜８０及び第１の絶縁膜７０を除去し、ゲート絶縁膜３０のみを残留させるためには、第２の領域３０２の厚さを第２の厚さより厚い第３の厚さにするか、或いはフォトレジストパターン３０１、３０２に対して第２のエッチング率より高い第３のエッチング率を有するエッチングガスを用いて進行できる。
図１０Ｂでは、維持電極２８の維持容量を増加させるための好適な一例として第２の領域３０２下部の絶縁膜のうちゲート絶縁膜３０のみが残留された場合が示されている。図１０Ｂの例示でゲート絶縁膜３２はエッチング工程が完了されるときまで第１の保護膜７２によって覆われて保護される時間が増加するのでゲート絶縁膜３２の不均一なエッチングが防止できる。従って、均一な維持容量が確保できるので駆動マージンが向上できる。同様に、維持電極２８上にゲート絶縁膜３０及び第１の絶縁膜７０を残留させる場合にも不均一なエッチングが防止されて均一な維持容量が確保できるものは勿論である。
続いて、図１１Ａ〜図１１Ｃを参照すれば、図１０Ａ〜図１０Ｃの結果物の全面に例えば、スパッタリングなどを用いて画素電極用導電物質９０を積層する。画素電極用導電物質９０の一部はダウンサイジングされたフォトレジストパターンの第１の領域３１１上に、残りは露出された構造物上に直ちに積層される。
次に、再び図２Ａ〜図２Ｃを参照すれば、リフトオフ法を用いてダウンサイジングされたフォトレジストパターンの第１の領域３１１及びその上部に存在する画素電極用導電物質９０を除去する。具体的には、例えばアミン系、グリコール系などを含むフォトレジストストリッパーを噴射方式又はディップ方式などによってフォトレジストパターン３１１に接触させれば、フォトレジストストリッパーがフォトレジストパターン３１１を溶解させて第２の保護膜８２からフォトレジストパターン３１１を剥離し、同時にフォトレジストパターン３１１上に存在する画素電極用導電物質９０も除去する。ここで、フォトレジストパターン３１１及び上部の画素電極用導電物質９０の除去率はフォトレジストパターン３１１とフォトレジストストリッパーの接触時間及び接触面積に関係される。本段階では、前述したようにフォトレジストパターンの第１の領域３１１の下で第１の保護膜７２によって形成されたアンダーカットの幅が広いので、フォトレジストパターンの第１の領域３１１とフォトレジストストリッパーとの接触面積が増加するようになる。従って、フォトレジストパターン３１１及び上部の画素電極用導電物質９０の除去率が優秀なことを容易に理解できる。フォトレジストパターンの第１の領域３１１及びその上部の画素電極用導電物質９０の除去結果、画素電極９２、補助ゲートパッド９６及び補助データパッド９７のパターンが完成される。
以下、本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法について説明する。以下では、図３Ａ〜図１１Ｃ及び図２Ａ〜図２Ｃを参照して説明した本発明の一実施形態と同一な構造、構成及び方法については、その説明を省略するか、簡略化し、差異点を中心に説明する。図１２Ａ〜図１５Ｃは、本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法の工程段階別断面図である。ここで、図１２Ａ、図１３Ａ、図１４Ａ、及び図１５Ａは、図２Ａに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図であり、図１２Ｂ、図１３Ｂ、図１４Ｂ、及び図１５Ｂは、図２Ｂに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図であり、図１２Ｃ、図１３Ｃ、図１４Ｃ、及び図１５Ｃは、図２Ｃに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図である。
本実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース電極６５及びドレーン電極６６のパターンとオーミックコンタクト層５２、５５、５６を形成し、半導体層４４を露出させる段階までは、本発明の一実施形態と実質的に同一である。図１２Ａ〜図１２Ｃを参照すれば、前記段階の結果物上に例えばＣＶＤを用いて第１の保護膜７０及び第２の保護膜８０を順次に積層する。
続いて、第２の保護膜８０上にフォトレジストパターン４０１、４０２を形成する。フォトレジストパターンは、第１の領域４０１及び第１の領域４０１より厚さが薄い第２の領域４０２を含む。ここで、第１の領域４０１はゲート配線２２、２４、２７、データ配線６２、６５、６６形成領域及び半導体層４４形成領域を覆い、ゲートパッド２７形成領域の第２の保護膜８０は、露出する点は本発明の一実施形態と同一である。しかしながら、ドレーン電極−画素電極コンタクト部１０１及びデータパッド６７形成領域は、第２の領域４０２によって覆われている点が本発明の一実施形態でと差異がある。また、第２の領域４０２は後属する第２の保護膜８０、第１の保護膜７０及びゲート絶縁膜３０のエッチングのうちに除去されなくてもよいので、本発明の一実施形態よりさらに厚くすることができる。
次に、図１３Ａ〜図１３Ｃを参照すれば、フォトレジストパターンをエッチングマスクとして用いて露出された第２の保護膜８２及びその下部の第１の保護膜７２、ゲート絶縁膜３２を順次に１次エッチングする。本エッチングは、本発明の一実施形態での第２の保護膜８０、第１の保護膜７０及びゲート絶縁膜３０のエッチングと実質的に同一である。従って、第１の保護膜７２及びゲート絶縁膜３２は第２の保護膜８２より外側に突出され、第１の保護膜７２の外側壁はゲート絶縁膜３２の内側に設けられるか、或いは外側壁に実質的に整列でき、ゲート絶縁膜３２の外側壁に設けられてもよい。但し、本段階でドレーン電極−画素電極コンタクト部１０１とデータパッド６７形成領域がフォトレジストパターンの第２の領域４０２によって保護される差異からドレーン電極６６及びデータパッド６７の損傷がさらに防止できる。また、半導体層４４が第２の保護膜８２によって保護されるので、半導体層４４のアンダーカットが防止できる。本段階で、エッチングマスクであるフォトレジストパターン４０１、４０２も一部エッチングされてダウンサイジングされる。
その次に、図１４Ａ〜図１４Ｃを参照すれば、フォトレジストパターンの第２の領域４０２を除去してドレーン電極−画素電極コンタクト部１０１、データパッド６７領域及び維持電極２８上の第２の保護膜８２を露出する。第２の領域４０２の除去は、Ｏ２を用いるアッシング工程で進行できる。この時、フォトレジストパターンの第１の領域４１１もダウンサイジングされて大きさが小さくなる。一方、前記１次エッチング段階でフォトレジストパターンの第２の領域４０２が既に除去されてもよく、この場合アッシング工程は省略できる。
続いて、図１５Ａ〜図１５Ｃを参照すれば、ダウンサイジングされたフォトレジストパターンの第１の領域４１１をエッチングマスクとして用いてドレーン電極−画素電極コンタクト部１０１、データパッド６７形成領域と維持電極２８形成領域の第２の保護膜８２及び第１の保護膜７２を２次エッチングする。前記２次エッチングにドレーン電極−画素電極コンタクト部１０１上のドレーン電極６６、データパッド６７、及び維持電極２８上のゲート絶縁膜３２が露出する。この時、第１の保護膜７０のエッチング率は第２の保護膜８０のエッチング率より低いので、第１の保護膜７０のエッチングのうち、第２の保護膜８２のアンダーカットの幅はさらに増加するようになる。
一方、２次エッチングは全面エッチングとなるように進行される１次エッチングとは違って、ゲート絶縁膜３２をエッチングせず、ドレーン電極−画素電極コンタクト部１０１及び維持電極２８形成領域の第２の保護膜８０及び第１の保護膜７０だけをエッチングするので、部分エッチングとなるように行われる。すなわち、例えば、１次エッチングは約３０秒〜２００秒の間進行される反面、２次エッチングは約１０秒〜２０秒の間のみ進行させる。従って、２次エッチングによって露出されるドレーン電極６６及びデータパッド６７はエッチングガスによる損傷がさらに防止できるので、ドレーン電極−画素電極コンタクト部１０１及びデータコンタクト部７７で導電物質間の十分なコンタクト面積が確保できる。また、維持電極２８上のゲート絶縁膜３２の場合にもエッチングガスによる損傷が防止されるので、厚さの均一性が確保されて駆動マージンがさらに増加できる。あわせて、半導体層４４もエッチングガスに対する露出時間が短くてアンダーカットがさらに防止できる。
次に、図１５Ａ〜図１５Ｃの結果物に画素電極用導電物質を積層し、フォトレジストパターンを除去することは本発明の一実施形態と同一であり、重複説明は省略する。
図１２Ａ〜図１５Ｃの実施形態で、ゲートパッド２７形成領域はフォトレジストパターン４０１、４０２によって覆われず露出されているが、図示しない本実施形態の変形例としてはフォトレジストパターンがゲートパッド２７形成領域をさらに覆うようにしてもよい。この場合、ゲートパッド２７形成領域を覆うフォトレジストパターンの領域は第２の領域４０２より厚さが薄い第３の領域（図示せず）でありうる。第３の領域は少なくとも１次エッチングの間全部除去され、続けて１次エッチングの間下部の第２の保護膜８２、第１の保護膜７２及び／又はゲート絶縁膜３２までも一部除去できる厚さにし、同時に２次エッチング時残りゲートパッド２７を覆っているゲート絶縁膜３２が全て除去できる条件を満足するようにする。
一方、本実施形態のさらに他の変形例としては、ドレーン電極−画素電極コンタクト部及び／又はデータパッド形成領域を覆うフォトレジストパターンの第２の領域が一部又は全部省略されてもよい。
前述した本発明の一実施形態及び他の実施形態による薄膜トランジスタアレイ基板の製造方法は、第１の保護膜及び第２の保護膜のエッチングが１回に進行されるか、なければ２回に分けられて進行されるかに差異があるが、これらの方法は部分的に互いに組み合わせることができる。
具体的な例として、本発明の一実施形態でのドレーン電極−画素電極コンタクト部及び／又はデータパッド形成領域がフォトレジストパターンの第２の領域によって覆われている。この場合、フォトレジストパターンの第２の領域、下部の第２の保護膜及び第１の保護膜は露出された領域の第２の保護膜、第１の保護膜及びゲート絶縁膜のエッチングのうちに全部除去できる工程条件を満足するようにする。しかしながら、前記方法の組み合わせは前記例示に制限されないものは勿論である。
続けて、本発明の他の実施形態による薄膜トランジスタアレイ基板について説明する。本実施形態で図１及び図２Ａ〜図２Ｃの実施形態と同一な構造についてはその説明を省略するか、簡略化する。図１６は、本発明の他の実施形態による薄膜トランジスタアレイ基板のレイアウト図である。図１７Ａ〜図１７Ｃは、それぞれ図１６のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に沿って切った断面図である。
図１６及び図１７Ａ〜図１７Ｃを参照すれば、本実施形態による薄膜トランジスタアレイ基板はゲート絶縁膜３０がゲートライン２２周辺部、データライン６２周辺部及びゲートコンタクト部７６を除外した全ての領域で絶縁基板１０を覆っている点で図２Ａ〜図２Ｃの実施形態と差異がある。製造工程によってはゲートライン２２周辺部とデータライン６２周辺部は分離されなくてもよい。画素領域で画素電極９２はゲート絶縁膜３２、第１の保護膜７２及び第２の保護膜８２とオーバーラップされており、第２の保護膜８２の真上に設けられる。また、画素電極９２と維持電極２８の間にはゲート絶縁膜３２だけではなく、第１の保護膜７２及び第２の保護膜８２が介在する。
また、第１の保護膜７２及び第２の保護膜８２は、ゲート絶縁膜３２が形成された領域のうちドレーン電極−画素電極コンタクト部１０２及びデータパッド６７が補助データパッド９７とコンタクトするデータコンタクト部７７形成領域を除外した大部分の領域を覆う。但し、ゲートライン２２及びデータライン６２が形成された領域では画素電極９２を画素別に分離するため互いに分離されている。ドレーン電極−画素電極コンタクト部１０２は、第１及び第２の保護膜７２、８２によって取り囲まれている。本実施形態の場合にも第１の保護膜７２は第２の保護膜８２に完全にオーバーラップされている。
本実施形態による薄膜トランジスタアレイ基板は画素電極がゲート絶縁膜、第１の保護膜及び第２の保護膜上に設けられるので、画素電極形成領域と薄膜トランジスタ形成領域の段差が減少する。従って、これを液晶表示装置に適用する場合セルギャップの均一性を向上させることができる。
以下、図１７Ａ〜図１７Ｃに示す薄膜トランジスタアレイ基板を製造する方法について説明する。本実施形態で、前述した実施形態による方法と同一な方法についてはその説明を省略するか、簡略化し、差異点を中心に説明する。図１８Ａ〜図２１Ｃは、本発明のさらに他の実施形態による薄膜トランジスタアレイ基板の製造方法の工程段階別断面図である。ここで、図１８Ａ、図１９Ａ、図２０Ａ、及び図２１Ａは図１７Ａに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図であり、図１８Ｂ、図１９Ｂ、図２０Ｂ、及び図２１Ｂは図１７Ｂに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図であり、図１８Ｃ、図１９Ｃ、図２０Ｃ、及び図２１Ｃは図１７Ｃに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図である。
本実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース電極６５及びドレーン電極６６のパターンとオーミックコンタクト層５２、５５、５６を形成し、半導体層４４を露出する段階までは本発明の一実施形態と実質的に同一である。図１８Ａ〜図１８Ｃを参照すれば、前記段階の結果物上に例えばＣＶＤを用いて第１の保護膜７０及び第２の保護膜８０を順次に積層する。
続いて、第２の保護膜８０上にフォトレジストパターン５０１、５０２を形成する。フォトレジストパターンは、第１の領域５０１及び第１の領域５０１より厚さが薄い第２の領域５０２を含む。ここで第１の領域５０１は、ゲート配線２２、２４形成領域、データ配線６２、６５、６６形成領域及び半導体層４４形成領域を覆う。但し、ゲートパッド２７形成領域、データパッド６７形成領域及びドレーン電極−画素電極コンタクト部１０２の第２の保護膜８２は露出する。第２の領域５０２は、維持電極２８形成領域だけではなく、大部分の画素領域を覆う。但し、ゲートライン２２とデータライン６２の周辺部は露出する。
次に、図１９Ａ〜図１９Ｃを参照すれば、フォトレジストパターン５０１、５０２をエッチングマスクとして用いて露出された第２の保護膜８０、その下部の第１の保護膜７０及びゲート絶縁膜３０をエッチングする。その結果、ドレーン電極−画素電極コンタクト部１０２のドレーン電極６６が露出され、ゲートライン２２及びデータライン６２周辺部の絶縁基板１０が露出される。また、ゲートパッド２７及びデータパッド６７が露出されて、ゲートコンタクト部７６及びデータコンタクト部７７が形成される。ここで、第２の保護膜８２及び第１の保護膜７２のエッチングは本発明の一実施形態でのように第１の保護膜７２に対するエッチング率より第２の保護膜８２に対するエッチング率が高いエッチングガスを用いて行われ、それによりフォトレジストパターン５０１、５０２下部の第２の保護膜８２は十分な幅のアンダーカットを有するようになる。
その次に、図２０Ａ〜図２０Ｃを参照すれば、フォトレジストパターンの第２の領域５０２を除去する。第２の領域５０２の除去はＯ２を用いるアッシング工程で進行できる。この時、フォトレジストパターンの第１の領域５１１もダウンサイジングされて小さくなる。フォトレジストパターンの第２の領域５０２が除去されれば、画素領域の第２の保護膜８２が露出される。前記第２の保護膜８０及びその下部の第１の保護膜７０のエッチング段階でフォトレジストパターンの第２の領域５０２は既に除去でき、この場合アッシング工程は省略できる。
続いて、図２１Ａ〜図２１Ｃを参照すれば、図２０Ａ〜図２０Ｃの結果物に画素電極用導電物質９０を積層する。
次に、ダウンサイジングされたフォトレジストパターンの第１の領域５１１及び上部の画素電極用導電物質９０を除去する。本段階は、本発明の一実施形態で説明したリフトオフ法と同一な方法で進行できる。その結果図１７Ａ〜図１７Ｃに示すように画素電極９２、補助ゲートパッド９６及び補助データパッド９７のパターンが完成される。
続けて図１７Ａ〜図１７Ｃの薄膜トランジスタアレイ基板を製造するための本発明のさらに他の実施形態による方法について説明する。本実施形態で、前述した実施形態による方法と同一な方法についてはその説明を省略するか、簡略化し、差異点を中心に説明する。図２２Ａ〜図２３Ｃは、本発明のさらに他の実施形態による薄膜トランジスタアレイ基板の製造方法の工程段階別断面図である。ここで、図２２Ａ及び図２３Ａは図１７Ａに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図であり、図２２Ｂ及び図２３Ｂは図１７Ｂに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図であり、 図２２Ｃ及び図２３Ｃは図１７Ｃに示す断面図を有する薄膜トランジスタアレイ基板を製造するための断面図である。
本実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース電極６５及びドレーン電極６６のパターンとオーミックコンタクト層５２、５５、５６を形成し、半導体層４４を露出する段階までは本発明の一実施形態と実質的に同一である。図２２Ａ〜図２２Ｃを参照すれば、前記段階の結果物上に例えばＣＶＤを用いて第１の保護膜７０及び第２の保護膜８０を順次に積層する。
次に、第２の保護膜８０上にフォトレジストパターン６０１を形成する。ここで、フォトレジストパターン６０１は、第１の領域及び第２の領域の区分なしに均一な厚さで形成されることを除外しては図１８Ａ〜図１８Ｃに示すフォトレジストパターンと実質的に同一である。
その次に、図２３Ａ〜図２３Ｃを参照すれば、フォトレジストパターン６０１をエッチングマスクとして用いて露出された第２の保護膜８０、下部の第１の保護膜７０、及び下部のゲート絶縁膜３０をエッチングする。その結果、ドレーン電極−画素電極コンタクト部１０２のドレーン電極６６が露出され、ゲートライン２２及びデータライン６２周辺部の絶縁基板１０が露出される。また、ゲートパッド２７及びデータパッド６７が露出されて、ゲートコンタクト部７６及びデータコンタクト部７７が形成される。前記エッチング段階で第１の保護膜７０がエッチングされて除去されるときまで下部のドレーン電極６６及びデータパッド６７はエッチングガスから保護される。従って、エッチングガスに露出される時間が減少するためこれらの損傷が防止できる。
続いて、図示していないがが、フォトレジストパターンを除去し、画素電極用導電物質を積層した後、さらにフォトレジストパターンを形成した後、エッチング工程を用いてパターニングして図１７Ａ〜図１７Ｃに示すような画素電極９２、補助ゲートパッド９６及び補助データパッド９７を完成する。本実施形態は、画素電極用導電物質の写真エッチング工程を含むので、ゲートライン及びデータライン周辺部の第２の保護膜、第１の保護膜及びゲート絶縁膜は除去しなくても差し支えない。
以上の実施形態では、半導体層及びオーミックコンタクト層がデータ配線のパターンと実質的に同一な場合を例示したが、本発明はこれに制限されない。すなわち、本発明を実施する場合には、半導体層及びオーミックコンタクト層がチャネル領域にのみ形成されてもよい。このような半導体層及びオーミックコンタクト層のパターンを形成するためには前述した実施形態とは違って半導体層及びオーミックコンタクト層形成用のフォトレジストパターンと、データ配線用フォトレジストパターンをそれぞれ別個のマスクを用いて形成するようになる。前述した構造の薄膜トランジスタアレイ基板及びその製造方法は、本技術分野の当業者に広く知られており、後属する工程の微微である差異点は、当業者に容易に理解できるため、具体的な説明は省略する。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。従って、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明は、液晶表示装置又は有機ＥＬ表示装置に適用される薄膜トランジスタアレイ基板を製造することに適用されうる。
１０…絶縁基反、
２２…ゲートライン、
２４…ゲート電極、
２７…ゲートパッド、
３２…ゲート絶縁膜、
４４…半導体層、
５２、５５、５６…オーミックコンタクト層、
６２…データライン、
６５…ソース電極、
６６…ドレーン電極、
６７…データパッド、
７２…第１の保護膜、
８２…第２の保護膜、
９２…画素電極。
２２…ゲートライン、
２４…ゲート電極、
２７…ゲートパッド、
３２…ゲート絶縁膜、
４４…半導体層、
５２、５５、５６…オーミックコンタクト層、
６２…データライン、
６５…ソース電極、
６６…ドレーン電極、
６７…データパッド、
７２…第１の保護膜、
８２…第２の保護膜、
９２…画素電極。
Claims (24)
- 絶縁基板上に形成されたゲートライン及びゲート電極を含むゲート配線と、
前記ゲート配線を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたデータライン、ソース電極及びドレーン電極を含むデータ配線と、
前記データ配線上に形成され、前記ドレーン電極の一部を露出する第１の保護膜と、
前記第１の保護膜上に形成され、その外側壁の位置が前記第１の保護膜の外側壁の内側となるように設けられている第２の保護膜と、
前記ドレーン電極と電気的に連結された画素電極と、を含むことを特徴とする薄膜トランジスタアレイ基板。 - 前記第１の保護膜は、酸化珪素又は酸窒化珪素を含み、前記第２の保護膜は窒化珪素を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
- 前記ゲート絶縁膜は、画素領域の少なくとも一部領域で前記絶縁基板を露出するようにパターニングされており、
前記画素電極の少なくとも一部分は、前記露出された絶縁基板の真上に形成されていることを特徴とする請求項２に記載の薄膜トランジスタアレイ基板。 - 前記第２の保護膜は、その外側壁の位置が、前記ゲート絶縁膜の外側壁の内側となるように設けられていることを特徴とする請求項３に記載の薄膜トランジスタアレイ基板。
- 前記ゲート絶縁膜は、窒化珪素を含むことを特徴とする請求項４に記載の薄膜トランジスタアレイ基板。
- 前記絶縁基板上に形成された維持電極をさらに含み、
前記維持電極は、前記ゲート絶縁膜を介在して前記画素電極とオーバーラップされていることを特徴とする請求項３に記載の薄膜トランジスタアレイ基板。 - 前記ゲートラインは、少なくともその一側末端に形成されたゲートパッドをさらに含み、
前記ゲート絶縁膜は、前記ゲートパッドを露出するゲートコンタクト部をさらに含み、
前記ゲート絶縁膜は、前記ゲートライン周辺部、前記データライン周辺部及び前記ゲートコンタクト部を除外した前記絶縁基板の全面を覆い、前記画素電極は前記ゲート絶縁膜上に形成された前記第２の保護膜の真上に形成されていることを特徴とする請求項２に記載の薄膜トランジスタアレイ基板。 - 前記絶縁基板上に形成された維持電極をさらに含み、
前記維持電極は、前記ゲート絶縁膜、前記第１の保護膜及び前記第２の保護膜を介在して前記画素電極とオーバーラップされていることを特徴とする請求項７に記載の薄膜トランジスタアレイ基板。 - 前記データラインは、少なくともその一側末端に形成されたデータパッドをさらに含み、
前記第１の保護膜及び前記第２の保護膜は、前記データパッドを露出するデータコンタクト部をさらに含み、
前記データコンタクト部に露出された前記データパッドとフルコンタクトする補助データパッドをさらに含むことを特徴とする請求項２に記載の薄膜トランジスタアレイ基板。 - 絶縁基板上に形成されたゲートライン及びゲート電極を含むゲート配線を形成する段階と、
前記ゲート配線上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に半導体層と、データライン、ソース電極、及びドレーン電極を含むデータ配線を形成する段階と、
前記データ配線上に第１の保護膜及び第２の保護膜を順次に形成する段階と、
前記第２の保護膜及び第１の保護膜をエッチングして、前記第２の保護膜の外側壁を前記第１の保護膜の外側壁の内側に設置させ、ドレーン電極−画素電極コンタクト部のドレーン電極を露出する段階と、
前記ドレーン電極と電気的に連結された画素電極を形成する段階とを含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記第２の保護膜及び前記第１の保護膜をエッチングする段階は、前記第２の保護膜に対するエッチング率が前記第１の保護膜に対するエッチング率より高いエッチングガスを用いて進行されることを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記第２の保護膜及び前記第１の保護膜をエッチングする段階は等方性エッチングにより進行されることを特徴とする請求項１１に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記第１の保護膜は、酸化珪素又は酸窒化珪素を含み、前記第２の保護膜は窒化珪素を含むことを特徴とする請求項１１に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記ゲート配線を形成する段階は、前記ゲート配線及び維持電極を形成する段階であり、
前記第２の保護膜及び前記第１の保護膜をエッチングする段階は前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜をエッチングする段階であり、
前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜をエッチングする段階は、前記ゲートライン形成領域、データライン形成領域、ソース電極形成領域及びドレーン電極−画素電極コンタクト部を除外したドレーン電極形成領域を覆う第１の領域、及び前記第１の領域より厚さが薄く、前記維持電極形成領域を覆う第２の領域を含み、前記維持電極形成領域を除外した画素電極が形成されている画素領域を露出するフォトレジストパターンをエッチングマスクとして用いてエッチングする段階であることを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ゲート絶縁膜は窒化珪素を含み、
前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜をエッチングする段階は前記ゲート絶縁膜の外側壁を前記第２の保護膜の外側壁の外側に設置させる段階を含むことを特徴とする請求項１４に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記画素電極を形成する段階は、前記フォトレジストパターン上に画素電極用導電物質を積層し、リフトオフする段階を含むことを特徴とする請求項１５に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記ゲート配線を形成する段階は、前記ゲート配線及び維持電極を形成する段階であり、
前記第２の保護膜及び前記第１の保護膜をエッチングする段階は前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜をエッチングする段階であり、
前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜を形成する段階は、
前記ゲートライン形成領域、データライン形成領域、ソース電極形成領域及びドレーン電極−画素電極コンタクト部を除外したドレーン電極形成領域を覆う第１の領域、及び前記第１の領域より厚さが薄く、前記維持電極形成領域及び前記ドレーン電極−画素電極コンタクト部を覆う第２の領域を含み、前記維持電極形成領域を除外した画素電極が形成される画素領域を露出するフォトレジストパターンをエッチングマスクとして用いて前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜を１次エッチングする段階、
前記第２の領域を除去する段階、及び
前記第２の領域が除去されたフォトレジストパターンをエッチングマスクとして用いて前記第２の保護膜及び前記第１の保護膜を２次エッチングする段階を含むことを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ゲート絶縁膜は窒化珪素を含み、
前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜をエッチングする段階は、前記ゲート絶縁膜の外側壁を前記第２の保護膜の外側壁の外側に設置させる段階を含むことを特徴とする請求項１７に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記画素電極を形成する段階は、前記第２の領域が除去されたフォトレジストパターン上に画素電極用導電物質を積層し、リフトオフする段階を含むことを特徴とする請求項１８に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記１次エッチングは、全面エッチングとなるように進行され、前記２次エッチングは部分エッチングとなるように進行されることを特徴とする請求項１７に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記ゲート配線を形成する段階は、前記ゲート配線及び維持電極を形成する段階であり、
前記第２の保護膜及び前記第１の保護膜をエッチングする段階は前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜をエッチングする段階であり、
前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜をエッチングする段階は、前記ゲートライン形成領域、データライン形成領域、ソース電極形成領域及びドレーン電極−画素電極コンタクト部を除外したドレーン電極形成領域を覆う第１の領域、及び前記第１の領域より厚さが薄く、前記画素電極形成領域を覆う第２の領域を含み、前記ゲートライン周辺部、前記データライン周辺部及び前記ドレーン電極−画素電極コンタクト部を露出するフォトレジストパターンをエッチングマスクとして用いてエッチングする段階であることを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ゲート絶縁膜は窒化珪素を含み、
前記第２の保護膜、前記第１の保護膜及び前記ゲート絶縁膜をエッチングする段階は、前記ゲート絶縁膜の外側壁を前記第２の保護膜の外側壁の外側に設置させる段階を含むことを特徴とする請求項２１に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記画素電極を形成する段階は、前記第２の領域が除去されたフォトレジストパターン上に画素電極用導電物質を積層し、リフトオフする段階を含むことを特徴とする請求項２２に記載の薄膜トランジスタアレイ基板の製造方法。
- 前記データ配線を形成する段階は、前記データラインの少なくとも一側末端にデータパッドを形成する段階をさらに含み、
前記ドレーン電極を露出する段階時前記データパッドが露出されることを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060060246A KR101201972B1 (ko) | 2006-06-30 | 2006-06-30 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
| KR10-2006-0060246 | 2006-06-30 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2008015510A true JP2008015510A (ja) | 2008-01-24 |
| JP2008015510A5 JP2008015510A5 (ja) | 2011-06-30 |
| JP5395336B2 JP5395336B2 (ja) | 2014-01-22 |
Family
ID=38473917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007163971A Active JP5395336B2 (ja) | 2006-06-30 | 2007-06-21 | 薄膜トランジスタアレイ基板及びこれの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20080042133A1 (ja) |
| EP (1) | EP1873833A1 (ja) |
| JP (1) | JP5395336B2 (ja) |
| KR (1) | KR101201972B1 (ja) |
| CN (1) | CN101097928B (ja) |
| TW (1) | TW200827891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014126872A (ja) * | 2012-12-26 | 2014-07-07 | Lg Display Co Ltd | Ｆｆｓ方式液晶表示装置用アレイ基板及びその製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070019457A (ko) * | 2005-08-12 | 2007-02-15 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 액정표시장치 |
| JP5380037B2 (ja) * | 2007-10-23 | 2014-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101048927B1 (ko) * | 2008-05-21 | 2011-07-12 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| KR20100069935A (ko) * | 2008-12-17 | 2010-06-25 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
| KR101569766B1 (ko) * | 2009-01-29 | 2015-11-17 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| TW201037436A (en) * | 2009-04-10 | 2010-10-16 | Au Optronics Corp | Pixel unit and fabricating method thereof |
| KR101648806B1 (ko) * | 2009-07-20 | 2016-08-31 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| WO2011016287A1 (ja) * | 2009-08-04 | 2011-02-10 | シャープ株式会社 | アクティブマトリックス基板、液晶表示パネル、液晶表示装置およびアクティブマトリックス基板の製造方法 |
| WO2011016286A1 (ja) * | 2009-08-04 | 2011-02-10 | シャープ株式会社 | アクティブマトリックス基板、液晶表示パネル、液晶表示装置およびアクティブマトリックス基板の製造方法 |
| KR20120028050A (ko) * | 2010-09-14 | 2012-03-22 | 삼성전자주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
| CN102637634B (zh) * | 2011-08-12 | 2014-02-26 | 北京京东方光电科技有限公司 | 一种阵列基板及其制作方法、显示装置 |
| KR102232539B1 (ko) * | 2013-11-13 | 2021-03-29 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 |
| CN104241296B (zh) * | 2014-08-21 | 2017-12-08 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法和显示装置 |
| KR102411154B1 (ko) | 2015-07-09 | 2022-06-21 | 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 | 발광 소자 |
| CN108573928B (zh) | 2018-04-13 | 2020-12-29 | Tcl华星光电技术有限公司 | 一种tft阵列基板的制备方法及tft阵列基板、显示面板 |
| CN114023699B (zh) * | 2021-10-29 | 2022-09-27 | 北海惠科光电技术有限公司 | 阵列基板的制备方法及其阵列基板 |
| TWI806796B (zh) * | 2022-11-01 | 2023-06-21 | 友達光電股份有限公司 | 薄膜電晶體 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185952A (ja) * | 1985-02-13 | 1986-08-19 | Yokogawa Hewlett Packard Ltd | 半導体素子製造方法 |
| JPS6320837A (ja) * | 1986-07-11 | 1988-01-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | アンダーカット・マスク構造の形成方法 |
| JPH10303200A (ja) * | 1997-04-24 | 1998-11-13 | Siemens Ag | リフトオフ法による白金金属パターンの製造方法 |
| WO2003075356A1 (en) * | 2002-03-07 | 2003-09-12 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and method for manufacturing the same, thin film transistor array panel for display device including the contact portion, and method for manufacturing the same |
| JP2004310043A (ja) * | 2002-12-31 | 2004-11-04 | Lg Philips Lcd Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JP2006074039A (ja) * | 2004-08-30 | 2006-03-16 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板の製造方法及びストリッピング組成物 |
| JP2006163407A (ja) * | 2004-12-04 | 2006-06-22 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| US20060138428A1 (en) * | 2004-12-24 | 2006-06-29 | Ahn Byung C | Liquid crystal display device and fabricating method thereof, and thin film patterning method applied thereto |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223153B1 (ko) | 1996-05-23 | 1999-10-15 | 구자홍 | 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치 |
| KR100720095B1 (ko) * | 2000-11-07 | 2007-05-18 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| US6693297B2 (en) | 2001-06-18 | 2004-02-17 | International Business Machines Corporation | Thin film transistor formed by an etching process with high anisotropy |
| KR100412619B1 (ko) * | 2001-12-27 | 2003-12-31 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판의 제조 방법 |
| US7317208B2 (en) * | 2002-03-07 | 2008-01-08 | Samsung Electronics Co., Ltd. | Semiconductor device with contact structure and manufacturing method thereof |
| TWI237395B (en) * | 2004-02-27 | 2005-08-01 | Au Optronics Corp | Method of fabricating thin film transistor array substrate and stacked thin film structure |
| KR20060001165A (ko) * | 2004-06-30 | 2006-01-06 | 엘지.필립스 엘시디 주식회사 | 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101112538B1 (ko) * | 2004-07-27 | 2012-03-13 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR20070049740A (ko) * | 2005-11-09 | 2007-05-14 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
-
2006
- 2006-06-30 KR KR1020060060246A patent/KR101201972B1/ko active IP Right Grant
-
2007
- 2007-06-01 US US11/756,855 patent/US20080042133A1/en not_active Abandoned
- 2007-06-15 EP EP07011733A patent/EP1873833A1/en not_active Withdrawn
- 2007-06-21 JP JP2007163971A patent/JP5395336B2/ja active Active
- 2007-06-27 TW TW096123307A patent/TW200827891A/zh unknown
- 2007-06-29 CN CN200710126331XA patent/CN101097928B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61185952A (ja) * | 1985-02-13 | 1986-08-19 | Yokogawa Hewlett Packard Ltd | 半導体素子製造方法 |
| JPS6320837A (ja) * | 1986-07-11 | 1988-01-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | アンダーカット・マスク構造の形成方法 |
| JPH10303200A (ja) * | 1997-04-24 | 1998-11-13 | Siemens Ag | リフトオフ法による白金金属パターンの製造方法 |
| WO2003075356A1 (en) * | 2002-03-07 | 2003-09-12 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device, and method for manufacturing the same, thin film transistor array panel for display device including the contact portion, and method for manufacturing the same |
| JP2004310043A (ja) * | 2002-12-31 | 2004-11-04 | Lg Philips Lcd Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JP2006074039A (ja) * | 2004-08-30 | 2006-03-16 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板の製造方法及びストリッピング組成物 |
| JP2006163407A (ja) * | 2004-12-04 | 2006-06-22 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| US20060138428A1 (en) * | 2004-12-24 | 2006-06-29 | Ahn Byung C | Liquid crystal display device and fabricating method thereof, and thin film patterning method applied thereto |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014126872A (ja) * | 2012-12-26 | 2014-07-07 | Lg Display Co Ltd | Ｆｆｓ方式液晶表示装置用アレイ基板及びその製造方法 |
| US9316875B2 (en) | 2012-12-26 | 2016-04-19 | Lg Display Co., Ltd. | Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080001847A (ko) | 2008-01-04 |
| US20080042133A1 (en) | 2008-02-21 |
| TW200827891A (en) | 2008-07-01 |
| JP5395336B2 (ja) | 2014-01-22 |
| CN101097928B (zh) | 2012-10-10 |
| EP1873833A1 (en) | 2008-01-02 |
| KR101201972B1 (ko) | 2012-11-15 |
| CN101097928A (zh) | 2008-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5395336B2 (ja) | 薄膜トランジスタアレイ基板及びこれの製造方法 | |
| US8563980B2 (en) | Array substrate and manufacturing method | |
| KR100867866B1 (ko) | Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법 | |
| JP2007157916A (ja) | Ｔｆｔ基板及びｔｆｔ基板の製造方法 | |
| US8703510B2 (en) | Array substrate and a manufacturing method thereof | |
| KR20100078593A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR101300183B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR20110113040A (ko) | 어레이 기판 | |
| JP2005123610A (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| JP2006191013A (ja) | 薄膜トランジスタ基板、その製造方法及び液晶表示装置 | |
| KR20030016051A (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR100558714B1 (ko) | 액정표시패널 및 그 제조 방법 | |
| KR100606449B1 (ko) | 액정표시소자 제조방법 | |
| JP2008098642A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JP4441299B2 (ja) | 表示装置の製造方法 | |
| KR20100069935A (ko) | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 | |
| KR19990075407A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| JP2006053567A (ja) | Ｔｆｔ−ｌｃｄの画素構造及びその製造方法 | |
| KR101813719B1 (ko) | 박막트랜지스터 어레이 기판의 제조 방법 | |
| JP2005026690A (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
| US7651876B2 (en) | Semiconductor structures and method for fabricating the same | |
| JP2006147811A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2006285163A (ja) | 薄膜トランジスタアレイの製造方法 | |
| KR101960743B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| TWI754323B (zh) | 元件陣列基板及其製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100607 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100607 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110506 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120703 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120927 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20121213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130402 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130701 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131001 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131018 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5395336 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |