KR20090098832A - 반도체 장치의 제조 방법 - Google Patents

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카즈히로 후지카와
신 하라다
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스미토모덴키고교가부시키가이샤
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Abstract

본 발명은 반도체(102) 표면의 일부에 이온 주입 마스크(103)를 형성하는 제1 공정과, 이온 주입 마스크(103)가 형성되어 있는 영역 이외의 반도체(102) 표면의 노출 영역 중 적어도 일부에 제1 도펀트의 이온을 주입하여 제1 도펀트 주입 영역(106)을 형성하는 제2 공정과, 제1 도펀트 주입 영역(106)의 형성 후에 이온 주입 마스크(103)의 일부를 제거하여 반도체(102) 표면의 노출 영역을 확대하는 제3 공정과, 확대한 반도체(102) 표면의 노출 영역 중 적어도 일부에 제2 도펀트의 이온을 주입하여 제2 도펀트 주입 영역(107)을 형성하는 제4 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 방법에 관한 것이며, 특히 반도체 장치를 미세화할 수 있고 반도체 장치의 특성의 변동을 저감할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 일종인 SiC(탄화규소)를 이용한 MOSFET(Metal Oxide Semiconductor Field Effect Transistor; 이하, 「SiC-MOSFET」라는 경우도 있다.)는, 크게 나눠, 선택 이온 주입, 활성화 어닐링, 게이트 산화막 형성, 및 전극 형성의 공정을 경유하여 제작되어 있다.
이하, 도 20∼도 30의 모식적 단면도를 참조하여, 종래의 SiC-MOSFET의 제조 방법의 일례에 대해서 설명한다.
우선, 도 20에 도시하는 바와 같이, SiC 기판(201)의 표면 위에 n형의 SiC막(202)을 에피택셜 성장시킨다. 다음에, 도 21에 도시하는 바와 같이, SiC막(202)의 표면 전체에 이온 주입 마스크(203)를 형성한다.
계속해서, 도 22에 도시하는 바와 같이, 이온 주입 마스크(203) 위에 포토리소그래피 기술을 이용하여 미리 결정된 개구부(205)를 갖는 레지스트(204)를 형성한다. 계속해서, 도 23에 도시하는 바와 같이, 개구부(205)의 아래쪽에 위치하는 부분의 이온 주입 마스크(203)를 에칭에 의해 제거하고, SiC막(202) 표면의 일부를 노출시킨다.
그 후, 도 24에 도시하는 바와 같이, 레지스트(204)를 제거하고, 노출된 SiC막(202) 표면에 인 등의 n형 도펀트의 이온을 이온 주입함으로써, SiC막(202) 표면에 n형 도펀트 주입 영역(206)을 형성한다.
다음에, 도 25에 도시하는 바와 같이, SiC막(202) 표면으로부터 이온 주입 마스크(203)를 모두 제거한다. 그 후, 도 26에 도시하는 바와 같이, SiC막(202) 표면 전체에 이온 주입 마스크(203)를 재차 형성한다.
그리고, 도 27에 도시하는 바와 같이, 이온 주입 마스크(203)의 표면 위에 포토리소그래피 기술을 이용하여 레지스트(204)를 부분적으로 형성한다. 여기서, 레지스트(204)의 형성 위치는, 포토리소그래피 장치의 정밀도 등에 의해 설정 위치로부터 어긋나는 경우가 있다.
다음에, 도 28에 도시하는 바와 같이, 레지스트(204)가 형성되어 있지 않은 이온 주입 마스크(203)의 부분을 에칭에 의해 제거함으로써, SiC막(202) 표면의 일부를 노출시킨다.
계속해서, 도 29에 도시하는 바와 같이, 노출된 SiC막(202) 표면에 알루미늄 등의 p형 도펀트의 이온을 이온 주입함으로써, SiC막(202) 표면에 p형 도펀트 주입 영역(207)을 형성한다.
그 후, 이온 주입 마스크(203) 및 레지스트(204)를 제거하고, 이온 주입 마스크(203) 및 레지스트(204)의 제거 후의 웨이퍼에 대해서 결정성을 회복하기 위한 활성화 어닐링을 행한다.
그리고, 도 30에 도시하는 바와 같이, SiC막(202) 표면 위에 게이트 산화막(208), 소스 전극(209) 및 드레인 전극(211)을 형성하고, 게이트 산화막(208) 표면 위에 게이트 전극(210)을 형성한다. 그 후, 소스 전극(209), 게이트 전극(210) 및 드레인 전극(211)에 각각 배선을 공급한 후 웨이퍼를 칩형으로 분할함으로써, SiC-MOSFET가 완성된다.
비특허 문헌 1: 마츠나미 히로유키 편저, 「반도체 SiC 기술과 응용」, 일간 공업 신문사, 2003년 3월
SiC는 도펀트의 확산계수가 작기 때문에, 확산법이 아니라, 이온 주입법에 의해, n형 도펀트 및 p형 도펀트를 각각 도입해야 한다.
그러나, 전술한 바와 같이, n형 도펀트 및 p형 도펀트의 이온 주입의 이온 주입 마스크가 되는 레지스트의 형성 위치가 포토리소그래피 장치의 정밀도 등에 의해 변동되기 때문에, n형 도펀트 주입 영역과 p형 도펀트 주입 영역의 상대적인 위치 관계에 변동이 생기고, 더 나아가서는 SiC-MOSFET의 게이트 길이에 변동이 생겨 SiC-MOSFET의 특성에 변동이 생긴다고 하는 문제가 있었다. 또한, 반도체 장치의 더 나은 미세화도 요망되고 있다.
그래서, 본 발명의 목적은, 반도체 장치를 미세화할 수 있고 반도체 장치의 특성의 변동을 저감할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명은, 반도체의 표면 일부에 이온 주입 마스크를 형성하는 제1 공정과, 이온 주입 마스크가 형성되어 있는 영역 이외의 반도체 표면의 노출 영역 중 적어도 일부에 제1 도펀트의 이온을 주입하여 제1 도펀트 주입 영역을 형성하는 제2 공정과, 제1 도펀트 주입 영역의 형성 후에 이온 주입 마스크의 일부를 제거하여 반도체 표면의 노출 영역을 확대한 제3 공정과, 확대한 반도체 표면의 노출 영역 중 적어도 일부에 제2 도펀트의 이온을 주입하여 제2 도펀트 주입 영역을 형성하는 제4 공정을 포함하는 반도체 장치의 제조 방법이다.
본 발명의 반도체 장치의 제조 방법에 의하면, 제1 도펀트 주입 영역의 형성용의 이온 주입 마스크를 제2 도펀트 주입 영역의 형성에도 이용할 수 있고, 제1 도펀트 주입 영역과 제2 도펀트 주입 영역의 상대적인 위치 관계의 변동을 저감할 수 있기 때문에, 반도체 장치를 미세화할 수 있고 반도체 장치의 특성의 변동을 저감할 수 있다. 또한, 본 발명의 반도체 장치의 제조 방법에 의하면, 이온 주입 마스크의 패터닝용의 레지스트의 형성이 1회로 끝나기 때문에, 종래에 비해 공정수를 감소시킬 수도 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서, 이온 주입 마스크는, 텅스텐, 규소, 알루미늄, 니켈 및 티탄으로 이루어지는 군으로부터 선택된 적어도 1종을 포함하는 것이 바람직하다. 이 경우에는, 이온 주입 마스크가 제1 도펀트 및 제2 도펀트의 이온 주입의 마스크로서 기능하고, 이온 주입 마스크에 반도체 표면과의 밀착을 개선하는 밀착 개선층 및 반도체 표면의 에칭을 억제할 수 있는 에칭 스톱층을 포함시킬 수 있다. 여기서, 상술한 텅스텐, 규소, 알루미늄, 니켈 및 티탄은 각각, 단체의 형태로 이온 주입 마스크에 포함되어 있어도 좋고, 화합물의 형태로 이온 주입 마스크에 포함되어 있어도 좋다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서, 이온 주입 마스크는 2층 이상으로 이루어져 있어도 좋다. 이온 주입 마스크가 2층 이상으로 이루어져 있는 경우에는, 제1 도펀트 주입 영역의 형성 후에 이온 주입 마스크의 일부를 제거하여 반도체 표면의 노출 영역을 확대할 때에, 이온 주입 마스크의 두께의 감소를 억제하면서 그 폭을 얇게 할 수 있기 때문에, 제2 도펀트의 이온 주입시의 이온 주입 마스크의 신뢰성이 향상된다.
또한, 본 발명의 반도체 장치의 제조 방법에서, 이온 주입 마스크는, 제1 이온 주입 마스크와, 제1 이온 주입 마스크 위에 형성된 제2 이온 주입 마스크의 2층으로 이루어져 있어도 좋다. 이 경우에는, 제1 도펀트 주입 영역의 형성 후에 제1 이온 주입 마스크의 일부를 제거하여 반도체 표면의 노출 영역을 확대할 때에, 제1 이온 주입 마스크의 두께의 감소를 억제하면서 제1 이온 주입 마스크의 폭을 얇게 할 수 있기 때문에, 제2 도펀트의 이온 주입시의 제1 이온 주입 마스크의 신뢰성이 향상된다.
또한, 상술한 내용에 있어서, 제1 이온 주입 마스크가 텅스텐을 주성분으로 하고, 제2 이온 주입 마스크가 산화규소를 주성분으로 하는 것이 바람직하다. 이 경우에, 제 1 이온 주입 마스크의 에칭시에는 제2 이온 주입 마스크가 잘 에칭되지 않고, 제2 이온 주입 마스크의 에칭시에는 제1 이온 주입 마스크가 잘 에칭되지 않는 경향이 특히 커지며, 제1 이온 주입 마스크의 두께의 감소를 억제하면서 제1 이온 주입 마스크의 폭을 얇게 할 수 있기 때문에, 제2 도펀트의 이온 주입시의 제1 이온 주입 마스크의 신뢰성이 향상한다.
또한, 본 발명의 반도체 장치의 제조 방법에서, 제1 공정은 반도체 표면 위에 제1 이온 주입 마스크와 제2 이온 주입 마스크를 이 순서로 적층하여 이온 주입 마스크를 형성한 후에 이온 주입 마스크의 일부를 에칭함으로써 반도체 표면의 일부를 노출시킴으로써 행해지고, 제3 공정은 제1 도펀트 주입 영역의 형성 후에 제1 이온 주입 마스크를 적어도 그 폭 방향으로 에칭함으로써 행해지며, 제3 공정과 제4 공정 사이에는 제2 이온 주입 마스크를 에칭에 의해 제거하는 공정이 포함되고, 제4 공정 후에는 제1 이온 주입 마스크를 에칭에 의해 제거하는 공정이 포함되어 있어도 좋다. 이 경우에는, 반도체 장치의 미세화 및 반도체 장치의 특성의 변동의 저감을 달성할 수 있고 종래보다 공정수를 감소시킬 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서, 제2 이온 주입 마스크를 에칭하기 위한 에칭액 또는 에칭가스에 의한 제2 이온 주입 마스크의 제1 이온 주입 마스크에 대한 선택비가 2 이상인 것이 바람직하다. 이 경우에는, 제2 도펀트의 이온 주입 전에, 제2 이온 주입 마스크의 에칭을 억제할 수 있고, 제1 이온 주입 마스크의 두께의 감소를 억제하면서 제1 이온 주입 마스크를 그 폭 방향으로 에칭할 수 있기 때문에, 제2 도펀트의 이온 주입시의 제1 이온 주입 마스크의 신뢰성이 향상된다.
또한, 본 발명의 반도체 장치의 제조 방법에서, 제1 공정에서의 에칭 및 제3 공정에서의 에칭은 각각 건식 에칭에 의해 행해지는 것이 바람직하다. 이 경우에는, 반도체 표면을 노출시키는 제1 공정에서는 제1 이온 주입 마스크 및 제2 이온 주입 마스크의 두께 방향의 에칭이 진행하는 경향이 있고, 반도체 표면의 노출 영역을 확대하는 제3 공정에서는 제1 이온 주입 마스크 및 제2 이온 주입 마스크의 폭 방향의 에칭의 제어가 용이하게 되는 경향이 있기 때문에, 제1 이온 주입 마스크 및 제2 이온 주입 마스크의 에칭시에서 이들 이온 주입 마스크가 불필요하게 에칭되지 않도록 할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 제3 공정에서의 이온 주입 마스크의 일부의 제거를 에칭에 의해 행하고, 제3 공정에서의 에칭 후의 이온 주입 마스크의 두께를 제4 공정에서의 제2 도펀트의 이온의 주입 마스크로서 기능하는 두께로 할 수 있다. 이 경우에는, 이온 주입 마스크가 제2 도펀트의 이온의 주입 마스크로서 기능하기 때문에, 제2 도펀트 주입 영역을 불필요한 지점에까지 형성되지 않도록 할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서, 이온 주입 마스크는 텅스텐을 주성분으로 하여도 좋다. 이온 주입 마스크가 텅스텐을 주성분으로 하는 경우에는, 텅스텐은 고밀도 재료로 이온 주입을 저지하는 능력이 높기 때문에, 다른 재료에 비해 이온 주입 마스크를 얇게 형성할 수 있고, 공정이 간이해지는 경향이 있는 점에서 바람직하다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서, 제1 공정은 반도체 표면 위에 이온 주입 마스크를 형성한 후에 이온 주입 마스크의 일부를 에칭하는 것에 의해 반도체 표면의 일부를 노출시킴으로써 행해지고, 제3 공정은 제1 도펀트 주입 영역의 형성 후에 이온 주입 마스크를 적어도 그 폭 방향으로 에칭함으로써 행해지며, 제4 공정 후에는 이온 주입 마스크를 제거하는 공정이 포함되어 있어도 좋다. 이 경우에는, 반도체 장치의 미세화 및 반도체 장치의 특성의 변동의 저감을 달성할 수 있고 종래보다 공정수를 감소시킬 수 있다.
여기서, 제1 공정에서의 에칭 및 제3 공정에서의 에칭은 각각 건식 에칭에 의해 행해지는 것이 바람직하다. 이 경우에는, 반도체 표면을 노출시키는 제1 공정에서는 이온 주입 마스크의 두께 방향의 에칭이 진행되는 경향이 있고, 반도체 표면의 노출 영역을 확대한 제3 공정에서는 이온 주입 마스크의 폭 방향의 에칭의 제어가 용이해지는 경향이 있기 때문에, 이온 주입 마스크의 에칭시에 있어서 이온 주입 마스크를 불필요하게 에칭하지 않도록 할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서, 반도체는 밴드갭 에너지가 2.5 eV 이상인 것이 바람직하다. 이 경우에는, 고내압이면서 저손실로, 내열성 및 내환경성이 우수한 반도체 장치를 제조할 수 있는 경향이 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서, 반도체는, 탄화규소를 주성분으로 하는 것이 바람직하다. 탄화규소로 이루어지는 반도체 장치에서는, 도펀트의 주입 후의 활성화 어닐링 온도가 고온이 되기 때문에, 종래의 Si 디바이스와 같은 자기 정렬의 방법을 이용할 수 없기 때문에, 본 발명을 특히 적합하게 이용할 수 있다.
본 발명에 의하면, 반도체 장치를 미세화할 수 있고 반도체 장치의 특성의 변동을 저감할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 2는 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 3은 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 4는 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 5는 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 6은 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 7은 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 8은 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 9는 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 10은 본 발명의 반도체 장치의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 11은 본 발명의 반도체 장치의 제조 방법의 다른 일례의 일부를 도해하는 모식적인 단면도이다.
도 12는 본 발명의 반도체 장치의 제조 방법의 다른 일례의 일부를 도해하는 모식적인 단면도이다.
도 13은 본 발명의 반도체 장치의 제조 방법의 다른 일례의 일부를 도해하는 모식적인 단면도이다.
도 14는 본 발명의 반도체 장치의 제조 방법의 다른 일례의 일부를 도해하는 모식적인 단면도이다.
도 15는 본 발명의 반도체 장치의 제조 방법의 다른 일례의 일부를 도해하는 모식적인 단면도이다.
도 16은 본 발명의 반도체 장치의 제조 방법의 다른 일례의 일부를 도해하는 모식적인 단면도이다.
도 17은 본 발명의 반도체 장치의 제조 방법의 다른 일례의 일부를 도해하는 모식적인 단면도이다.
도 18은 본 발명의 반도체 장치의 제조 방법의 다른 일례의 일부를 도해하는 모식적인 단면도이다.
도 19는 본 발명의 반도체 장치의 제조 방법의 다른 일례의 일부를 도해하는 모식적인 단면도이다.
도 20은 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 21은 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 22는 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 23은 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 24는 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 25는 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 26은 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 27은 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 28은 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 29는 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
도 30은 종래의 SiC-MOSFET의 제조 방법의 일례의 일부를 도해하는 모식적인 단면도이다.
(부호의 설명)
101, 201: SiC 기판 102, 202: SiC막
103, 203: 이온 주입 마스크 103a: 제1 이온 주입 마스크
103b: 제2 이온 주입 마스크 104, 204: 레지스트
105, 205: 개구부 106, 206: n형 도펀트 주입 영역
107, 207: p형 도펀트 주입 영역 108, 208: 게이트 산화막
109, 209: 소스 전극 110, 210: 게이트 전극
111, 211: 드레인 전극
이하, 본 발명의 실시형태에 대해서 설명한다. 또한, 본 발명의 도면에 있어서, 동일한 참조 부호는, 동일 부분 또는 상당 부분을 나타내는 것으로 한다.
(실시형태 1)
이하, 도 1∼도 10의 모식적 단면도를 참조하여, 본 발명의 반도체 장치의 제조 방법의 일례에 대해서 설명한다.
우선, 도 1에 도시하는 바와 같이, SiC 기판(101)의 표면 위에 n형의 SiC막(102)을 에피택셜 성장시켜 웨이퍼를 형성한다. 다음에, 도 2에 도시하는 바와 같이, SiC막(102) 표면 전체에 텅스텐으로 이루어지는 제1 이온 주입 마스크(103a)를 형성하고, 제1 이온 주입 마스크(103a)의 표면 위에 산화규소로 이루어지는 제2 이온 주입 마스크(103b)를 형성한다. 이것에 의해, 제1 이온 주입 마스크(103a)와 제2 이온 주입 마스크(103b)의 적층체로 이루어지는 이온 주입 마스크(103)가 형성 된다.
여기서, 텅스텐으로 이루어지는 제1 이온 주입 마스크(103a) 및 산화규소로 이루어지는 제2 이온 주입 마스크(103b)는 각각, 예컨대 스퍼터링법 또는 CVD(Chemical Vapor Deposition)법 등에 의해 형성할 수 있다.
또한, 텅스텐으로 이루어지는 제1 이온 주입 마스크(103a)는, 2 ㎛ 이하의 두께로 형성되는 것이 바람직하고, 1 ㎛ 이하의 두께로 형성되는 것이 보다 바람직하다. 또한, 산화규소로 이루어지는 제2 이온 주입 마스크(103b)는, 0.5 ㎛ 이하의 두께로 형성되는 것이 바람직하고, 0.3 ㎛ 이하의 두께로 형성되는 것이 보다 바람직하다.
계속해서, 도 3에 도시하는 바와 같이, 제2 이온 주입 마스크(103b) 위에 예컨대 포토리소그래피 기술을 이용하여 미리 결정된 개구부(105)를 갖는 레지스트(104)를 형성한다. 계속해서, 도 4에 도시하는 바와 같이, 개구부(105)의 아래쪽에 위치하는 부분의 제1 이온 주입 마스크(103a) 및 제2 이온 주입 마스크(103b)를 그 두께 방향으로 에칭에 의해 제거하여, SiC막(102) 표면의 일부를 노출시킨다.
그 후, 도 5에 도시하는 바와 같이, 레지스트(104)를 제거하고, 노출된 SiC막(102) 표면에 인 등의 n형 도펀트의 이온을 이온 주입함으로써, SiC막(102) 표면에 n형 도펀트 주입 영역(106)을 형성한다.
다음에, 도 6에 도시하는 바와 같이, 제1 이온 주입 마스크(103a)를 그 폭 방향으로 에칭함으로써, 제1 이온 주입 마스크(103a)의 폭을 감소시킨다. 이것에 의해, SiC막(102) 표면 중 n형 도펀트 주입 영역(106)이 형성된 영역 이외의 영역이 노출되고, SiC막(102) 표면의 노출 영역이 확대된다.
여기서, 제1 이온 주입 마스크(103a)를 에칭하기 위한 에칭액 또는 에칭가스로서는, 제2 이온 주입 마스크(103b)보다 제1 이온 주입 마스크(103a)를 에칭하기 쉬운 재질의 것이 이용된다.
계속해서, 도 7에 도시하는 바와 같이, 제1 이온 주입 마스크(103a) 위의 제2 이온 주입 마스크(103b)를 에칭에 의해 제거한다. 여기서, 제2 이온 주입 마스크(103b)를 에칭하기 위한 에칭액 또는 에칭가스로서는, 제1 이온 주입 마스크(103a)보다 제2 이온 주입 마스크(103b)를 에칭하기 쉬운 재질의 것이 이용된다.
계속해서, 도 8에 도시하는 바와 같이, 상기한 바와 같이하여 확대한 SiC막(102) 표면의 노출 영역에 알루미늄 등의 p형 도펀트의 이온을 이온 주입함으로써, SiC막(102) 표면에 p형 도펀트 주입 영역(107)을 형성한다.
그리고, 도 9에 도시하는 바와 같이, 제1 이온 주입 마스크(103a)를 제거한다. 그 후, 제1 이온 주입 마스크(103a)의 제거 후의 웨이퍼에 대해서 결정성을 회복하고, 이온 주입된 n형 도펀트 및 p형 도펀트의 이온을 활성화하기 위한 활성화 어닐링을 행한다.
그리고, 도 10에 도시하는 바와 같이, SiC막(102) 표면 위에 게이트 산화막(108), 소스 전극(109) 및 드레인 전극(111)을 형성하고, 게이트 산화막(108) 표면 위에 게이트 전극(110)을 형성한 후에, 웨이퍼를 칩형으로 분할함으로써, SiC-MOSFET가 완성된다.
이와 같이, 본 실시형태에서는, n형 도펀트 주입 영역 형성용 이온 주입 마스크를 p형 도펀트 주입 영역의 형성에도 이용할 수 있기 때문에, 종래와 같이, n형 도펀트 주입 영역 형성용 이온 주입 마스크와 p형 도펀트 주입 영역 형성용 이온 주입 마스크를 따로따로 형성할 필요가 없다.
따라서, 종래에 비해, n형 도펀트 주입 영역과 p형 도펀트 주입 영역의 상대적인 위치 관계의 변동을 저감할 수 있고, 게이트 길이를 짧게 할 수 있기 때문에, 반도체 장치의 미세화로 이어진다. 또한, 그 변동의 저감에 의해 반도체 장치의 특성의 변동도 저감할 수 있다.
또한, 이온 주입 마스크 패터닝용 레지스트의 형성이 1회로 끝나기 때문에, 종래에 비해 공정수를 감소시킬 수도 있다.
또한, 이온 주입 마스크(103)는, 텅스텐으로 이루어지는 제1 이온 주입 마스크(103a)와 SiC막(102) 표면 사이에, 예컨대 티탄, 니켈, 산화규소 또는 질화규소 등으로 이루어지는 층을 포함하고 있어도 좋다. 이러한 층은, 이온 주입 마스크(103)와 SiC막(102)의 밀착성을 개선하고, SiC막(102) 표면의 에칭 스톱층으로서도 기능할 수 있기 때문이다. 이 층은, 예컨대 100 ㎚ 이하의 두께로 형성할 수 있다.
또한, 상술한 내용에서는, 제1 이온 주입 마스크(103a)로서 텅스텐을 이용하고, 제2 이온 주입 마스크(103b)로서 산화규소를 이용했지만, 본 발명에서는 이 구성에 한정되지 않는 것은 물론이다. 예컨대 제1 이온 주입 마스크(103a)에 산화규소, 질화규소 또는 산질화규소 등의 규소 화합물을 이용하고, 제2 이온 주입 마스 크(103b)에 알루미늄 또는 티탄 등의 금속을 이용할 수도 있다.
즉, 제1 이온 주입 마스크(103a)로서는, 제2 이온 주입 마스크(103b)의 에칭을 행하기 위한 에칭액 또는 에칭가스에 대하여 제2 이온 주입 마스크(103b)보다 잘 에칭되지 않는 재질의 것을 이용할 수 있고, 제2 이온 주입 마스크(103b)로서는, 제1 이온 주입 마스크(103a)의 에칭을 행하기 위한 에칭액 또는 에칭가스에 대하여 제1 이온 주입 마스크(103a)보다 잘 에칭되지 않는 재질의 것을 이용할 수 있다.
그 중에서도, 제1 이온 주입 마스크(103a)로서는 텅스텐을 이용하는 것이 바람직하고, 제2 이온 주입 마스크(103b)로서는 산화규소를 이용하는 것이 바람직하다. 이 경우에는, 제1 이온 주입 마스크(103a)의 에칭시에는 제2 이온 주입 마스크(103b)가 잘 에칭되지 않고, 제2 이온 주입 마스크(103b)의 에칭시에는 제1 이온 주입 마스크(103a)가 잘 에칭되지 않는 경향이 특히 커지며, 제1 이온 주입 마스크(103a)의 두께의 감소를 억제하면서 제1 이온 주입 마스크(103a)의 폭을 얇게 할 수 있기 때문에, 제2 도펀트의 이온 주입시의 제1 이온 주입 마스크(103a)의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 있어서, 이온 주입 마스크(103)는, 상술한 2층의 구성에 한정되지 않고, 1층이어도 좋으며, 3층 이상이어도 좋다.
또한, 제2 이온 주입 마스크(103b)를 에칭하기 위한 에칭액 또는 에칭가스에 의한 제2 이온 주입 마스크(103b)의 제1 이온 주입 마스크(103a)에 대한 선택비가 2 이상인 것이 바람직하다. 이 경우에는, p형 도펀트의 이온 주입 전에, 제2 이온 주입 마스크(103b)의 에칭을 억제할 수 있고, 제1 이온 주입 마스크(103a)의 두께의 감소를 억제하면서 제1 이온 주입 마스크(103a)를 그 폭 방향으로 에칭할 수 있기 때문에, p형 도펀트의 이온 주입시의 제1 이온 주입 마스크(103a)의 신뢰성이 향상된다.
또한, 상술한 선택비는, 제1 이온 주입 마스크(103a)와 제2 이온 주입 마스크(103b)를 동일한 조건으로 에칭액 또는 에칭가스에 의해 에칭하고, 제1 이온 주입 마스크(103a)의 에칭속도와 제2 이온 주입 마스크(103b)의 에칭속도의 비[제1 이온 주입 마스크(103a)의 에칭속도/제2 이온 주입 마스크(103b)의 에칭속도]를 구함으로써 산출할 수 있다.
또한, 상술한 내용에 있어서, 도 4에 도시하는 제1 이온 주입 마스크(103a) 및 제2 이온 주입 마스크(103b)의 두께 방향의 에칭은 에칭가스를 이용한 건식 에칭에 의해 행해지는 것이 바람직하다. 또한, 도 6에 도시하는 제1 이온 주입 마스크(103a)의 폭 방향의 에칭은 에칭액을 이용한 습식 에칭에 의해 행할 수도 있지만, 에칭가스를 이용한 건식 에칭에 의해 행해지는 것이 바람직하다.
즉, 에칭가스를 이용한 건식 에칭에 있어서는, 통상, SiC 기판(101)에 바이어스 전압이 인가되고, 에칭가스는 SiC 기판(101) 방향에 어느 정도의 지향성을 갖고 진행하기 때문에, 습식 에칭에 비해, 제1 이온 주입 마스크(103a) 및 제2 이온 주입 마스크(103b)의 두께 방향의 에칭이 진행하기 쉬워지는 경향이 있다. 또한, 에칭액을 이용한 습식 에칭에서는, 등방성 에칭이 진행하기 쉽기 때문에, 건식 에칭에 비해, 제1 이온 주입 마스크(103a)의 폭 방향의 에칭이 진행하기 쉬워지는 경 향이 있지만, 에칭의 제어를 용이하게 하는 관점에서는 에칭가스를 이용한 건식 에칭에 의해 제1 이온 주입 마스크(103a)의 폭 방향의 에칭을 행하는 것이 바람직하다.
또한, 상술한 내용에 있어서는, 반도체로서 SiC를 이용했지만, SiC 이외의 반도체를 이용하여도 좋은 것은 물론이다. 본 발명에서, 반도체로서는, 예컨대 질화갈륨, 다이아몬드, 산화아연 또는 질화알루미늄 등을 이용할 수 있다.
그중에서도, 본 발명에서는, 밴드갭 에너지가 2.5 eV 이상의 반도체를 이용하는 것이 바람직하다. 이 경우에는, 고내압이면서 저손실로, 내열성 및 내환경성이 우수한 반도체 장치를 제조할 수 있는 경향이 있다.
또한, 상술한 내용에서는, 반도체 장치로서 SiC-MOSFET를 제작하는 경우에 대해서 설명했지만, 본 발명에서는 SiC 이외의 반도체를 이용하여 SiC-MOSFET 이외의 반도체 장치를 제작하여도 좋은 것은 물론이다.
또한, 본 발명에서는, 상기한 p형과 n형의 도전형이 교체되어 있어도 좋은 것은 물론이다.
(실시형태 2)
이하, 도 11∼도 19의 모식적 단면도를 참조하여, 본 발명의 반도체 장치의 제조 방법의 일례에 대해서 설명한다.
우선, 도 11에 도시하는 바와 같이, SiC 기판(101)의 표면 위에 n형의 SiC막(102)을 에피택셜 성장시켜 웨이퍼를 형성한다. 다음으로, 도 12에 도시하는 바와 같이, SiC막(102)의 표면 전체에 텅스텐으로 이루어지는 이온 주입 마스크(103) 를 형성한다.
계속해서, 도 13에 도시하는 바와 같이, 이온 주입 마스크(103)의 표면 위에 예컨대 포토리소그래피 기술을 이용하여 미리 결정된 개구부(105)를 갖는 레지스트(104)를 형성한다. 계속해서, 도 14에 도시하는 바와 같이, 개구부(105)의 아래쪽에 위치하는 부분의 이온 주입 마스크(103)를 에칭에 의해 제거하여, SiC막(102) 표면의 일부를 노출시킨다.
그 후, 도 15에 도시하는 바와 같이, 레지스트(104)를 제거하고, 노출된 SiC막(102) 표면에 인 등의 n형 도펀트의 이온을 이온 주입함으로써, SiC막(102) 표면에 n형 도펀트 주입 영역(106)을 형성한다.
다음에, 도 16에 도시하는 바와 같이, 이온 주입 마스크(103)의 등방성 에칭을 행하고, 이온 주입 마스크(103)를 그 폭 방향으로 제거하여, 이온 주입 마스크(103)의 폭을 감소시킨다. 이것에 의해, SiC막(102) 표면 중 n형 도펀트 주입 영역(106)이 형성된 영역 이외의 영역이 노출되고, SiC막(102) 표면의 노출 영역이 확대된다.
또한, 본 실시형태에서는, 상기한 등방성 에칭에 의해, 이온 주입 마스크(103) 전체가 에칭되기 때문에, 이온 주입 마스크(103)의 폭뿐만 아니라 높이도 감소하게 된다.
계속해서, 도 17에 도시하는 바와 같이, 상술한 내용과 같이 하여 확대한 SiC막(102) 표면의 노출 영역에 알루미늄 등의 p형 도펀트의 이온을 이온 주입함으로써, SiC막(102) 표면에 p형 도펀트 주입 영역(107)을 형성한다.
그리고, 도 18에 도시하는 바와 같이, 이온 주입 마스크(103)를 제거한다. 그 후, 이온 주입 마스크(103)의 제거 후의 웨이퍼에 대해서 결정성을 회복하기 위한 활성화 어닐링을 행한다.
그리고, 도 19에 도시하는 바와 같이, SiC막(102) 표면 위에 게이트 산화막(108), 소스 전극(109) 및 드레인 전극(111)을 형성하고, 게이트 산화막(108)의 표면 위에 게이트 전극(110)을 형성한 후에, 웨이퍼를 칩형으로 분할함으로써, SiC-MOSFET가 완성된다.
이와 같이, 본 실시형태에서는, n형 도펀트 주입 영역 형성용 이온 주입 마스크를 p형 도펀트 주입 영역의 형성에도 이용할 수 있어, n형 도펀트 주입 영역 형성용 이온 주입 마스크와 p형 도펀트 주입 영역 형성용 이온 주입 마스크를 따로따로 형성할 필요가 없다.
따라서, 종래에 비해, n형 도펀트 주입 영역과 p형 도펀트 주입 영역의 상대적인 위치 관계의 변동을 저감할 수 있고, 게이트 길이를 짧게 할 수 있기 때문에, 반도체 장치의 미세화로 이어진다. 또한, 그 변동의 저감에 의해 반도체 장치의 특성의 변동도 저감할 수 있다.
또한, 이온 주입 마스크(103) 패터닝용 레지스트의 형성이 1회로 끝나기 때문에, 종래에 비해 공정수를 감소시킬 수도 있다.
또한, 본 실시형태에서는, 이온 주입 마스크(103)로서 텅스텐을 이용했지만, 이것에 한정되지 않는 것은 물론이다.
또한, 상술한 내용에 있어서, 도 16에 도시하는 에칭 후의 이온 주입 마스 크(103)의 두께는, 그 후의 p형 도펀트의 이온의 이온 주입에서의 이온 주입 마스크로서 기능하는 두께로 되어 있는 것이 바람직하다. 도 16에 도시하는 에칭 후의 이온 주입 마스크(103)가 후술하는 이온 주입의 이온 주입 마스크로서 기능하지 않는 경우에는, p형 도펀트 주입 영역(107)이 불필요한 지점에까지 형성되어 버리기 때문이다. 여기서, 이온 주입 마스크로서 기능하는 두께란, 이온 주입되는 이온의 99.9% 이상의 주입을 저지할 수 있는 두께를 의미한다.
예컨대 도 16에 도시하는 에칭에 의해, 이온 주입 마스크(103)의 폭이 그 양측으로부터 x씩 감소하는 경우에는, 이온 주입 마스크(103)의 두께가 x 이상 감소하는 경우가 있지만, x 이상 감소한 후의 이온 주입 마스크(103)의 두께가 이온 주입 마스크로서 기능하는 두께 이상이면 좋다.
또한, 상술한 내용에 있어서, 도 14에 도시하는 이온 주입 마스크(103)의 두께 방향의 에칭은 에칭가스를 이용한 건식 에칭에 의해 행해지는 것이 바람직하다. 또한, 도 16에 도시하는 이온 주입 마스크(103)의 에칭은 에칭액을 이용한 습식 에칭에 의해 행할 수도 있지만, 에칭가스를 이용한 건식 에칭에 의해 행해지는 것이 바람직하다.
전술한 바와 같이, 에칭가스를 이용한 건식 에칭에서는, 에칭가스가 SiC 기판(101) 방향에 어느 정도의 지향성을 갖고 진행하기 때문에, 습식 에칭에 비해 이온 주입 마스크(103)의 두께 방향의 에칭이 진행하기 쉬워지는 경향이 있다. 또한, 에칭액을 이용한 습식 에칭에서는, 등방성 에칭이 진행되기 쉽기 때문에, 건식 에칭에 비해 이온 주입 마스크(103)의 폭 방향의 에칭이 진행되기 쉬워지는 경향이 있지만, 에칭의 제어를 쉽게 하는 관점에서는 에칭가스를 이용한 건식 에칭에 의해 이온 주입 마스크(103)의 폭 방향의 에칭을 행하는 것이 바람직하다.
또한, 본 실시형태에서의 그 외의 설명은 실시형태 1과 유사하다.
실시예
(실시예 1)
우선, SiC 기판의 표면 위에 n형의 SiC막을 에피택셜 성장시킨 웨이퍼를 제작하였다. 여기서, 에피택셜 성장시킨 n형의 SiC막의 막 두께는 10 ㎛로서, n형 도펀트의 농도는 1×1015 cm-3였다.
다음에, SiC막 표면 전체에 텅스텐으로 이루어지는 제1 이온 주입 마스크를 스퍼터링법에 의해 형성하고, 제1 이온 주입 마스크에 산화규소로 이루어지는 제2 이온 주입 마스크를 스퍼터링법에 의해 형성하였다. 여기서, 제1 이온 주입 마스크의 두께는 800 ㎚이고, 제2 이온 주입 마스크의 두께는 100 ㎚였다.
계속해서, 포토리소그래피 기술을 이용하여, n형 도펀트 주입 영역을 형성하는 지점에 개구부를 갖도록 패터닝된 레지스트를 제2 이온 주입 마스크 위에 형성하였다.
계속해서, 레지스트의 개구부로부터 노출되어 있는 부분의 제2 이온 주입 마스크를 CF4 가스에 의해 에칭하여 제거하였다. 그리고, 상기와 같이 제거된 제2 이온 주입 마스크로부터 노출된 부분의 제1 이온 주입 마스크를 SF6 가스에 의해 에칭하고, 상기 레지스트의 개구부의 아래쪽에 위치하는 SiC막의 표면을 노출시켰다.
여기서, CF4 가스는, 텅스텐으로 이루어지는 제1 이온 주입 마스크보다 산화규소로 이루어지는 제2 이온 주입 마스크를 크게 에칭하는 에칭가스이다. 또한 SF6 가스는, 산화규소로 이루어지는 제2 이온 주입 마스크보다 텅스텐으로 이루어지는 제1 이온 주입 마스크를 크게 에칭하는 에칭가스이다.
그 후, 레지스트를 제거하고, 노출된 SiC막 표면에 인 이온을 이온 주입함으로써, SiC막 표면의 일부에 n형 도펀트 주입 영역을 형성하였다. 여기서, n형 도펀트 주입 영역은, 도즈량이 1×1015 cm-2의 조건으로 인 이온을 주입함으로써 형성되었다.
다음에, 암모니아 수용액과 과산화수소수와의 혼합 용액으로 이루어지는 에칭액에 2분간 침지시킴으로써, 텅스텐으로 이루어지는 제1 이온 주입 마스크의 측면을 0. 5㎛의 두께만큼 그 폭 방향으로 에칭하였다. 이것에 의해, SiC막 표면 중 n형 도펀트 주입 영역이 형성된 영역 이외의 영역이 노출되었다.
또한, 암모니아 수용액과 과산화수소수와의 혼합 용액으로 이루어지는 에칭액은, 산화규소로 이루어지는 제2 이온 주입 마스크보다 텅스텐으로 이루어지는 제1 이온 주입 마스크를 크게 에칭하는 에칭액이다.
계속해서, 산화규소로 이루어지는 제2 이온 주입 마스크를 완충 플루오르화수소산을 이용한 에칭에 의해 모두 제거하였다. 여기서, 완충 플루오르화수소산은, 텅스텐으로 이루어지는 제1 이온 주입 마스크보다 산화규소로 이루어지는 제2 이온 주입 마스크를 크게 에칭하는 에칭액이다.
계속해서, 노출되어 있는 SiC막 표면에 알루미늄 이온을 주입함으로써, SiC막 표면에 p형 도펀트 주입 영역을 형성하였다. 여기서, p형 도펀트 주입 영역은, 도즈량이 1×1014 cm-2인 조건으로 알루미늄 이온을 주입함으로써 형성되었다.
다음에, 텅스텐으로 이루어지는 제1 이온 주입 마스크를 암모니아 수용액과 과산화수소수와의 혼합 용액으로 이루어지는 에칭액을 이용한 에칭에 의해 모두 제거하였다. 그 후, 웨이퍼를 1700℃로 가열하여 활성화 어닐링을 행하고, 결정성을 회복시키며, 이온 주입된 도펀트의 활성화를 행하였다.
계속해서, SiC막 표면에 열산화법에 의해 산화규소로 이루어지는 게이트 산화막을 100 ㎚의 막 두께로 형성하였다.
그 후, 소스 전극 및 드레인 전극을 형성하고, 또한 게이트 산화막의 표면 위에 게이트 전극을 형성한 후에, 웨이퍼를 칩형으로 분할함으로써, SiC-M0SFET를 완성시켰다.
(실시예 2)
우선, SiC 기판의 표면 위에 n형의 SiC막을 에피택셜 성장시킨 웨이퍼를 제작하였다. 여기서, 에피택셜 성장시킨 n형의 SiC막의 막 두께는 10 ㎛이고, n형 도펀트의 농도는 1×1015 cm-3였다.
다음에, SiC막의 표면 전체에 텅스텐으로 이루어지는 이온 주입 마스크를 스퍼터링법에 의해 1600 ㎚의 막 두께로 형성하였다.
계속해서, 포토리소그래피 기술을 이용하여, n형 도펀트 주입 영역을 형성하 는 지점에 개구부를 갖도록 패터닝된 레지스트를 상기 이온 주입 마스크 위에 형성하였다.
계속해서, 레지스트의 개구부로부터 노출되어 있는 부분의 텅스텐으로 이루어지는 이온 주입 마스크를 SF6 가스에 의해 에칭하고, 상기 레지스트의 개구부의 아래쪽에 위치하는 SiC막의 표면을 노출시켰다.
그 후, 레지스트를 제거하고, 노출된 SiC막 표면에 인 이온을 이온 주입함으로써, SiC막 표면의 일부에 n형 도펀트 주입 영역을 형성하였다. 여기서, n형 도펀트 주입 영역은, 도즈량이 1×1015 cm-2인 조건으로 인 이온을 주입함으로써 형성되었다.
다음에, SF6 가스를 이용하여 텅스텐으로 이루어지는 이온 주입 마스크의 건식 에칭을 행하였다. 여기서, 건식 에칭의 조건은, 등방성 에칭에 가까운 조건으로 하였다. 건식 에칭 후의 텅스텐으로 이루어지는 이온 주입 마스크의 폭의 감소량은 800 ㎚이고, 이온 주입 마스크의 두께의 감소량은 400 ㎚였다. 따라서, 상기 건식 에칭 후의 이온 주입 마스크의 두께는 1200 ㎚로 되어 있었다.
계속해서, 노출되어 있는 SiC막 표면에 알루미늄 이온을 주입함으로써, SiC막 표면에 p형 도펀트 주입 영역을 형성하였다. 여기서, p형 도펀트 주입 영역은, 도즈량이 1×1014 cm-2인 조건으로 알루미늄 이온을 주입함으로써 형성되었다.
여기서, 알루미늄 이온의 이온 주입에서의 이온 주입 마스크로서 기능하는 두께는 800 ㎚였다. 따라서, 상기 건식 에칭 후의 이온 주입 마스크의 두께는, 알루미늄 이온의 이온 주입에서의 이온 주입 마스크로서 기능하는 두께를 충분히 갖고 있는 것이 확인되었다.
다음에, 텅스텐으로 이루어지는 이온 주입 마스크를 암모니아 수용액과 과산화수소수와의 혼합 용액으로 이루어지는 에칭액을 이용한 에칭에 의해 모두 제거하였다. 그 후, 웨이퍼를 1700℃로 가열하여 활성화 어닐링을 행하고, 결정성을 회복시키며, 이온 주입된 도펀트의 활성화를 행하였다.
계속해서, SiC막 표면에 열산화법에 의해 산화규소로 이루어지는 게이트 산화막을 100 ㎚의 막 두께로 형성하였다.
그 후, 소스 전극 및 드레인 전극을 형성하고, 또한 게이트 산화막의 표면 위에 게이트 전극을 형성한 후에, 웨이퍼를 칩형으로 분할함으로써, SiC-M0SFET를 완성시켰다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상술한 설명이 아니라 청구범위에 의해 표시되고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 의하면, 반도체 장치를 미세화할 수 있고 반도체 장치의 특성의 변동을 저감할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (14)

  1. 반도체(102)의 표면 일부에 이온 주입 마스크(103)를 형성하는 제1 공정과,
    상기 이온 주입 마스크(103)가 형성되어 있는 영역 이외의 상기 반도체(102) 표면의 노출 영역 중 적어도 일부에 제1 도펀트의 이온을 주입하여 제1 도펀트 주입 영역(106)을 형성하는 제2 공정과,
    상기 제1 도펀트 주입 영역(106)의 형성 후에 상기 이온 주입 마스크(103)의 일부를 제거하여 상기 반도체(102) 표면의 노출 영역을 확대한 제3 공정과,
    상기 확대한 상기 반도체(102) 표면의 노출 영역 중 적어도 일부에 제2 도펀트의 이온을 주입하여 제2 도펀트 주입 영역(107)을 형성하는 제4 공정,
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 이온 주입 마스크(103)는, 텅스텐, 규소, 알루미늄, 니켈 및 티탄으로 이루어지는 군으로부터 선택된 적어도 1종을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 이온 주입 마스크(103)는 2층 이상으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 이온 주입 마스크(103)는 제1 이온 주입 마스크(103 a)와, 상기 제1 이온 주입 마스크(103a) 위에 형성된 제2 이온 주입 마스크(103b)의 2층으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 이온 주입 마스크(103a)는 텅스텐을 주성분으로 하고, 상기 제2 이온 주입 마스크(103b)는 산화규소를 주성분으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 제1 공정은, 상기 반도체(102) 표면 위에 상기 제1 이온 주입 마스크(103a)와 상기 제2 이온 주입 마스크(103b)를 이 순서로 적층하여 상기 이온 주입 마스크(103)를 형성한 후에 상기 이온 주입 마스크(103)의 일부를 에칭하는 것에 의해 상기 반도체(102) 표면의 일부를 노출시킴으로써 행해지고,
    상기 제3 공정은, 상기 제1 도펀트 주입 영역(106)의 형성 후에 상기 제1 이온 주입 마스크(103a)를 적어도 그 폭 방향으로 에칭함으로써 행해지며,
    상기 제3 공정과 상기 제4 공정 사이에는, 상기 제2 이온 주입 마스크(103b)를 에칭에 의해 제거하는 공정이 포함되고,
    상기 제4 공정 후에는, 상기 제1 이온 주입 마스크(103a)를 에칭에 의해 제거하는 공정이 포함되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제2 이온 주입 마스크(103b)를 에칭하기 위한 에칭액 또는 에칭가스에 의한 상기 제2 이온 주입 마스크(103b)의 상기 제1 이온 주입 마 스크(103a)에 대한 선택비가 2 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 제1 공정에서의 에칭 및 상기 제3 공정에서의 에칭은 각각 건식 에칭에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 제3 공정에서의 상기 이온 주입 마스크(103)의 일부의 제거는 에칭에 의해 행해지고, 상기 제3 공정에서의 에칭 후의 상기 이온 주입 마스크(103)의 두께는 상기 제4 공정에서의 상기 제2 도펀트의 이온의 주입 마스크로서 기능하는 두께로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 이온 주입 마스크(103)는 텅스텐을 주성분으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 제1 공정은, 상기 반도체(102) 표면 위에 상기 이온 주입 마스크(103)를 형성한 후에 상기 이온 주입 마스크(103)의 일부를 에칭하는 것에 의해 상기 반도체(102) 표면의 일부를 노출시킴으로써 행해지고,
    상기 제3 공정은, 상기 제1 도펀트 주입 영역(106)의 형성 후에 상기 이온 주입 마스크(103)를 적어도 그 폭 방향으로 에칭함으로써 행해지며,
    상기 제4 공정 후에는, 상기 이온 주입 마스크(103)를 제거하는 공정이 포함 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 공정에서의 에칭 및 상기 제3 공정에서의 에칭은 각각 건식 에칭에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 반도체(102)는, 밴드갭 에너지가 2.5 eV 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 반도체(102)는, 탄화규소를 주성분으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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