CN101558475A - 半导体器件的制造方法 - Google Patents

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Abstract

一种半导体器件的制造方法，包括：第一步骤，在半导体(102)表面的部分区域中形成离子注入掩模(103)；第二步骤，将第一掺杂剂的离子注入到除了其中形成离子注入掩模(103)的区域之外的半导体(102)表面的暴露区域的至少一部分中，以及形成第一掺杂剂注入区域(106)；第三步骤，在形成第一掺杂剂注入区域(106)之后去除离子注入掩模(103)的一部分，以扩大半导体(102)表面的暴露区域；以及第四步骤，将第二掺杂剂的离子注入到半导体(102)表面的扩大的暴露区域的至少一部分中，以形成第二掺杂剂注入区域(107)。

Description

半导体器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，并且具体而言，本发明涉及允许减小半导体器件的尺寸，以及还允许减小半导体器件特性变化的半导体器件的制造方法。
背景技术
包括SIC(碳化硅)并且作为一种半导体器件的MOSFET(金属氧化物半导体场效应晶体管；在下文中也称为“SiC-MOSFET”)通过粗略被分为选择性离子注入、活性化退火、栅氧化物膜形成以及电极形成的处理来制造。
参考图20至图30中的示意性横截面图，将在下文中描述SiC-MOSFET的传统制造方法的示例。
首先，如图20中所示，在SiC衬底201的表面上外延生长n型SiC膜202。如图21中所示，然后将离子注入掩模203形成在SiC膜202的整个表面上。
然后，如图22中所示，使用光刻技术在离子注入掩模203上形成具有预定开口205的抗蚀剂204。如图23中所示，通过蚀刻将离子注入掩模203的位于开口205下方的部分去除，以暴露SiC膜202的一部分表面。
然后，如图24所示，去除抗蚀剂204，并且诸如磷的n型掺杂剂的离子被离子注入到SiC膜202的暴露表面中，以由此在SiC膜202表面上形成n型掺杂剂注入区域206。
然后，如图25中所示，从SiC膜202的表面上将离子注入掩模203完全去除。如图26中所示，再次在SiC膜202的整个表面上形成离子注入掩模203。
如图27所示，使用光刻技术，在离子注入掩模203的表面上局部地形成抗蚀剂204，其中，根据光刻设备的精度等可以将抗蚀剂204形成在与指定位置产生位移的位置处。
然后，如图28所示，通过蚀刻，去除其中没有形成抗蚀剂204的离子注入掩模203的部分，以由此暴露SiC膜202的一部分表面。
然后，如图29所示，诸如铝的p型掺杂剂离子被离子注入到SiC膜202的暴露表面中，以由此在SiC膜202的表面上形成p型掺杂剂注入区域207。
然后去除离子注入掩模203和抗蚀剂204，并且执行活性化退火用于对去除了离子注入掩模203和抗蚀剂204的晶片的结晶度进行恢复。
如图30中所示，在SiC膜202的表面上形成栅氧化物膜208、源电极209以及漏电极211，以及在栅氧化物膜208的表面上形成栅电极210。然后，向源电极209、栅电极210以及漏电极211的每个提供配线，并且将晶片分割为芯片，以由此完成SiC-MOSFET。
非专利文件1：Hiroyuki Matsunami(撰写和编辑)，“SemiconductorSiC Technology and Applications”，Nikkan Kogyo Shimbun-sha，2003年3月。
发明内容
本发明要解决的问题
因为在SiC中掺杂剂的扩散系数小，所以通过离子注入方法而不是通过扩散的方法来引入n型掺杂剂和p型掺杂剂中的每个。
然而，如上所述，其中形成将被用作离子注入掩模的抗蚀剂的位置根据光刻设备的精度等而变化，其中，所述离子注入掩模用于n型掺杂剂和p型掺杂剂的离子注入。这引起以下的问题，即，在n型掺杂剂注入区域和p型掺杂剂注入区域之间的相对位置关系发生变化，导致SiC-MOSFET的栅长度发生变化，从而引起SiC-MOSFET的特性变化。此外，还需要进一步减小半导体器件的尺寸。
本发明的目的在于提供一种允许减小半导体器件的尺寸，并且允许减小半导体器件特性变化的半导体器件的制造方法。
解决问题的方式
本发明提供一种半导体器件的制造方法，包括：第一步骤，在半导体表面的一部分上形成离子注入掩模；第二步骤，将第一掺杂剂的离子注入到除了其中形成离子注入掩模的区域之外的半导体表面的暴露区域的至少一部分中，以形成第一掺杂剂注入区域；第三步骤，在形成第一掺杂剂注入区域之后，去除离子注入掩模的一部分以增大半导体表面的暴露区域；以及第四步骤，将第二掺杂剂的离子注入到半导体表面的增大的暴露区域的至少一部分中，以形成第二掺杂剂注入区域。
根据本发明的半导体器件的制造方法，用于形成第一掺杂剂注入区域的离子注入掩模也可以用于形成第二掺杂剂注入区域，并且在第一掺杂剂注入区域和第二掺杂剂注入区域之间的相对位置关系变化可以被减小。这允许减小半导体器件的尺寸，并且允许减小半导体器件特性的变化。此外，根据本发明的半导体器件的制造方法，因为仅仅需要单次形成用于对离子注入掩模构图的抗蚀剂，所以与传统的情况相比，可以减小步骤的数目。
此外，在本发明的半导体器件的制造方法中，可优选的是：离子注入掩模包括从由钨、硅、铝、镍和钛构成的组中选择的至少一种。在该种情况下，离子注入掩模用作第一掺杂剂和第二掺杂剂的离子注入的掩模，并且可以包括改善对半导体表面的粘附性的粘附改善层和允许在半导体表面上抑制蚀刻的蚀刻停止层。上述的钨、硅、铝、镍和钛中的每个可以单独地被包含在离子注入掩模中，或者可以以化合物的形式而被包含在离子注入掩模中。
此外，在本发明的半导体器件的形成方法中，可以由两层或者更多层来形成离子注入掩模。在由两层或者更多层来形成离子注入掩模的情况下，当在形成第一掺杂剂注入区域之后去除离子注入掩模的一部分以增大半导体表面的暴露区域时，可以减小离子注入掩模的宽度，同时抑制离子注入掩模厚度的减小。因此，在注入第二掺杂剂的离子时的离子注入掩模的可靠性得到改善。
此外，在本发明的半导体器件的制造方法中，可以由包括第一离子注入掩模和在第一离子注入掩模上形成的第二离子注入掩模的两层来形成离子注入掩模。在这种情况下，当在形成第一掺杂剂注入区域之后去除第一离子注入掩模的一部分以增大半导体表面的暴露区域时，可以减小第一离子注入掩模的宽度，同时抑制第一离子注入掩模厚度的减小。因此，在注入第二掺杂剂的离子时的第一离子注入掩模的可靠性得到改善。
此外，在以上描述中，可优选的是第一离子注入掩模包含作为主要成分的钨，以及第二离子注入掩模包括作为主要成分的氧化硅。在这种情况下，存在的重要趋势是，使得在第一离子注入掩模的蚀刻期间，第二离子注入掩模对蚀刻具有抗耐性，并且在第二离子注入掩模的蚀刻期间，第一离子注入掩模对蚀刻具有抗耐性，并因此，可以减小第一离子注入掩模的宽度，同时抑制第一离子注入掩模厚度的减小。因此，在注入第二掺杂剂的离子时的第一离子注入掩模的可靠性得到改善。
此外，在本发明的半导体器件的制造方法中，可以通过在半导体表面上按照如下次序堆叠第一离子注入掩模和第二离子注入掩模，以形成离子注入掩模，并且随后，蚀刻离子注入掩模的一部分以由此暴露半导体表面的一部分，来执行第一步骤；通过在形成第一掺杂剂注入区域之后，至少在第一离子注入掩模的宽度方向上对第一离子注入掩模进行蚀刻，来执行第三步骤；在第三步骤和第四步骤之间可以包括通过蚀刻来去除第二离子注入掩模的步骤；以及在第四步骤之后，可以包括通过蚀刻去除第一离子注入掩模的步骤。在此种情况下，在实现半导体器件尺寸的减小和半导体器件特性变化的减小的同时，与传统情况相比，还可以减小步骤的数目。
此外，在本发明的半导体器件的制造方法中，可优选的是通过用于蚀刻第二离子注入掩模的蚀刻溶液或蚀刻气体，第二离子注入掩模与第一离子注入掩模的选择性比率不小于2。在该种情况下，在注入第二掺杂剂的离子之前，可以抑制对第二离子注入掩模的蚀刻，并且可以在第一离子注入掩模的宽度上蚀刻第一离子注入掩模，同时抑制第一离子注入掩模厚度的减小。因此，在注入第二掺杂剂的离子时的第一离子注入掩模的可靠性得到改善。
此外，在本发明的半导体器件的制造方法中，可优选的是第一步骤中的蚀刻和在第三步骤中的蚀刻中的每个通过干法蚀刻来执行。在该种情况下，在其中暴露半导体的表面的第一步骤中，蚀刻倾向于在第一离子注入掩模和第二离子注入掩模中的每个的厚度方向上进行，并且在其中增大半导体表面的暴露区域的第三步骤中，容易控制在第一离子注入掩模和第二离子注入掩模中的每个的宽度方向上进行的蚀刻。因此，可以在这些离子注入掩模中的每个的蚀刻期间，防止第一离子注入掩模和第二离子注入掩模被不必要地蚀刻。
此外，在本发明的半导体器件的制造方法中，可以通过在第三步骤中的蚀刻来去除离子注入掩模的一部分，并且在第三步骤中的蚀刻之后的离子注入掩模具有用作用于第四步骤中第二掺杂剂的离子的注入掩模的厚度。在这种情况下，离子注入掩模用作用于第二掺杂剂的离子的注入掩模，其可以防止第二掺杂剂注入区域被形成在其中不需要第二掺杂剂注入区域的部分中。
此外，在本发明的半导体器件的制造方法中，离子注入掩模可以包含作为主要成分的钨。包含作为主要成分的钨的离子注入掩模是可优选的在于钨是高密度材料，并且能够很好地防止离子注入，这允许将离子注入掩模形成得比其他材料的情况中的更薄，导致处理趋向于被简化。
此外，在本发明的半导体器件的制造方法中，可以通过在半导体的表面上形成离子注入掩模之后，蚀刻离子注入掩模的一部分，以由此暴露半导体表面的一部分，来执行第一步骤；可以通过在形成第一掺杂剂注入区域之后，至少在离子注入掩模的宽度方向上蚀刻离子注入掩模，来执行第三步骤；以及在第四步骤之后，可以包括去除离子注入掩模的步骤。在这种情况下，在可以实现半导体器件尺寸的减小和半导体器件特性变化的减小的同时，与传统的情况相比，还可以减少步骤的数目。
可优选的是在第一步骤中的蚀刻和在第三步骤中的蚀刻中的每个通过干法蚀刻来执行。在该种情况下，在其中暴露半导体表面的第一步骤中，蚀刻倾向于在离子注入掩模的厚度方向上进行，以及在其中增大半导体表面的暴露区域的第三步骤中，容易控制在离子注入掩模的宽度方向上的蚀刻。因此，可以在离子注入掩模的蚀刻期间，防止离子注入掩模被不必要地蚀刻。
此外，在本发明的半导体器件的制造方法中，可优选的是半导体具有不小于2.5eV的带隙能量。这趋于使耐受高电压的半导体器件的制造实现低损耗，并且在耐热性和耐环境性方面是极好的。
此外，在本发明的半导体器件的制造方法中，可优选的是半导体包含作为主要成分的碳化硅。在由碳化硅制成的半导体器件中，因为在掺杂剂注入之后，活性化退火温度变高，所以不能够使用传统Si器件中的自对准方法，并且因而，本发明是特别适合使用的。
发明效果
根据本发明，可以提供一种半导体器件的制造方法，其允许减小半导体器件的尺寸，并且允许减小半导体器件特性的变化。
附图说明
图1是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图2是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图3是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图4是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图5是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图6是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图7是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图8是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图9是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图10是示出本发明的半导体器件的制造方法的示例的一部分的示意性横截面图。
图11是示出本发明的半导体器件的制造方法的另一示例的一部分的示意性横截面图。
图12是示出本发明的半导体器件的制造方法的另一示例的一部分的示意性横截面图。
图13是示出本发明的半导体器件的制造方法的另一示例的一部分的示意性横截面图。
图14是示出本发明的半导体器件的制造方法的另一示例的一部分的示意性横截面图。
图15是示出本发明的半导体器件的制造方法的另一示例的一部分的示意性横截面图。
图16是示出本发明的半导体器件的制造方法的另一示例的一部分的示意性横截面图。
图17是示出本发明的半导体器件的制造方法的另一示例的一部分的示意性横截面图。
图18是示出本发明的半导体器件的制造方法的另一示例的一部分的示意性横截面图。
图19是示出本发明的半导体器件的制造方法的另一示例的一部分的示意性横截面图。
图20是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图21是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图22是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图23是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图24是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图25是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图26是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图27是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图28是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图29是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
图30是示出传统SiC-MOSFET的制造方法的示例的一部分的示意性横截面图。
参考标记说明
101、201SiC衬底，102、202SiC膜、103、203离子注入掩模、103a第一离子注入掩模，103b第二离子注入掩模，104、204抗蚀剂，105、205开口，106、206n型掺杂剂注入区域，107、207p型掺杂剂注入区域，108、208栅氧化物膜，109、209源电极，110、210栅电极，111、211漏电极。
具体实施方式
在下文中将描述本发明的实施例。在本发明的所附附图中，相同或者相应的组件由相同的参考标记来指定。
(第一实施例)
参考图1至图10的示意性横截面图，将在下文中描述本发明的半导体器件的制造方法的示例。
首先，如图1所示，在SiC衬底101的表面上外延生长n型SiC膜102以形成晶片。然后，如图2所示，在SiC膜102的整个表面上形成由钨制成的第一离子注入掩模103a，并且在第一离子注入掩模103a的表面上，形成由氧化硅制成的第二离子注入掩模103b，结果是形成了由包括第一离子注入掩模103a和第二离子注入掩模103b的堆叠体而制成的离子注入掩模103。
由钨制成的第一离子注入掩模103a和由氧化硅制成的第二离子注入掩模103b中的每个可以通过例如，溅射方法、CVD(化学气相沉积)方法等来形成。
此外，可优选的是将由钨制成的第一离子注入掩模103a形成为具有不大于2μm的厚度，并且更可优选的是具有不大于1μm的厚度。还可优选的是将由氧化硅制成的第二离子注入掩模103b形成为具有不大于0.5μm的厚度，并且更可优选的是具有不大于0.3μm的厚度。
如图3所示，然后，使用例如光刻技术，在第二离子注入掩模103b上形成具有预定开口105的抗蚀剂104。然后，如图4所示，通过蚀刻来去除第一离子注入掩模103a和第二离子注入掩模103b中的每个的位于开口105下方的部分，以暴露SiC膜102表面的一部分。
如图5所示，然后去除抗蚀剂104，并且诸如磷的n型掺杂剂的离子被离子注入到SiC膜102的暴露表面中，以由此在SiC膜102表面上形成n型掺杂剂注入区域106。
如图6所示，在第一离子注入掩模103a的宽度方向上蚀刻第一离子注入掩模103a，以减小第一离子注入掩模103a的宽度。这导致暴露除了其中形成n型掺杂剂注入区域106的区域之外的SiC膜102的表面区域，以增大SiC膜102表面的暴露区域。
用作用于蚀刻第一离子注入掩模103a的蚀刻溶液或蚀刻气体的材料具有与第二离子注入掩模103b的情况相比更容易蚀刻第一离子注入掩模103a的特性。
然后，如图7所示，通过蚀刻来去除在第一离子注入掩模103a上的第二离子注入掩模103b。用作用于蚀刻第二离子注入掩模103b的蚀刻溶液或蚀刻气体的材料具有与第一离子注入掩模103a的情况相比更容易蚀刻第二离子注入掩模103b的特性。
如图8所示，诸如铝的p型掺杂剂的离子被离子注入到如此增大的SiC膜102表面的暴露区域中，以由此在SiC膜102表面上形成p型掺杂剂注入区域107。
如图9所示，去除第一离子注入掩模103a。然后，执行活化性退火，以便于对去除了第一离子注入掩模103a的晶片的结晶度进行恢复，并且还活化离子注入的n型掺杂剂和p型掺杂剂的离子。
如图10所示，在SiC膜102表面上形成栅氧化物膜108、源电极109以及漏电极111，以及在栅氧化物膜108的表面上形成栅电极110之后，将晶片分割为芯片，以由此完成SiC-MOSFET。
因而，在本发明中，用于形成n型掺杂剂注入区域的离子注入掩模也可以用于形成p型掺杂剂注入区域。这消除了在传统情况下分别地形成用于形成n型掺杂剂注入区域的离子注入掩模和用于形成p型掺杂剂注入区域的离子注入掩模的需要。
因此，与传统的情况相比，可以减小在n型掺杂剂注入区域和p型掺杂剂注入区域之间的相对位置关系的变化，并且可以缩短栅长度，这导致半导体器件尺寸的减小。变化的减小还允许减小半导体器件特性变化的减小。
此外，因为仅仅需要单次形成用于对离子注入掩模构图的抗蚀剂，所以与传统的情况相比，可以减小步骤的数目。
离子注入掩模103可以包括在由钨制成的第一离子注入掩模103a和SiC膜102的表面之间的由例如钛、镍、氧化硅或氮化硅制成的层。提供该层是因为其可以改善离子注入掩模103和SiC膜102之间的粘附性，并且可以用作SiC膜102表面的蚀刻停止层。例如，可以将该层形成为具有不大于100nm的厚度。
在上述的描述中，虽然将钨用于第一离子注入掩模103a并且将氧化硅用于第二离子注入掩模103b，但是不言而喻的是本发明不限于此。例如，可以将诸如氧化硅、氮化硅或者氮氧化硅的硅化合物用于第一离子注入掩模103a，并且可以将诸如铝或者钛的金属用于第二离子注入掩模103b。
换言之，用于第一离子注入掩模103a的材料与第二离子注入掩模103b中的情况相比，对用于蚀刻第二离子注入掩模103b的蚀刻溶液和蚀刻气体可以具有更强抵抗性的特性。用于第二离子注入掩模103b的材料与第一离子注入掩模103a中的情况相比，对用于蚀刻第一离子注入掩模103a的蚀刻溶液和蚀刻气体可以具有更强抵抗性的特性。
特别地，可优选将钨用于第一离子注入掩模103a，并且将氧化硅用于第二离子注入掩模103b。在这种情况下，在第一离子注入掩模103a的蚀刻期间，第二离子注入掩模103b趋向于对蚀刻具有更大的抵抗性，并且在第二离子注入掩模103b的蚀刻期间，第一离子注入掩模103a趋向于对蚀刻具有更大的抵抗性。因此，可以在宽度上减小第一离子注入掩模103a，同时抑制第一离子注入掩模103a厚度的减小。因此，在注入第二掺杂剂的离子时的第一离子注入掩模103a的可靠性可以改善。
应该注意，在本发明中，离子注入掩模103不限于上述的两层结构，而是可以是一层或者可以是三层或者更多层。
此外，可优选的是通过用于蚀刻第二离子注入掩模103b的蚀刻溶液或蚀刻气体，第二离子注入掩模103b与第一离子注入掩模103a的选择性比率不小于2。在这种情况下，在注入p型掺杂剂的离子之前，可以抑制对第二离子注入掩模103b的蚀刻，并且可以在第一离子注入掩模103a的宽度方向上蚀刻第一离子注入掩模103a，同时抑制第一离子注入掩模103a厚度的减小。因此，在注入p型掺杂剂的离子时的第一离子注入掩模103a的可靠性得到改善。
通过在相同条件下，利用蚀刻溶液或者蚀刻气体对第一离子注入掩模103a和第二离子注入掩模103b进行蚀刻，并且获取第一离子注入掩模103a的蚀刻速率和第二离子注入掩模103b的蚀刻速率之间的比率(第一离子注入掩模103a的蚀刻速率/第二离子注入掩模103b的蚀刻速率)可以计算出上述的选择性比率。
在上述描述中，可优选的是，如图4所示的第一离子注入掩模103a和第二离子注入掩模103b中的每个在厚度方向上的蚀刻通过使用蚀刻气体的干法蚀刻来执行。虽然如图6所示的第一离子注入掩模103a在其宽度方向上的蚀刻也可以通过使用蚀刻溶液的湿法蚀刻来执行，但是可优选的是通过使用蚀刻气体的干法蚀刻来执行该蚀刻。
在使用蚀刻气体的干法蚀刻的情况下，通常将偏置电压施加到SiC衬底101，并且蚀刻气体以特定方向性在SiC衬底101的方向上行进。因此，与湿法蚀刻相比，该蚀刻趋向于在第一离子注入掩模103a和第二离子注入掩模103b中的每个的厚度方向上进行。此外，在使用蚀刻溶液的湿法蚀刻的情况下，趋向于进行各向同性的蚀刻，并且因此，与干法蚀刻的情况相比，该蚀刻趋向于在第一离子注入掩模103a的宽度方向上进行。然而，为了便于蚀刻控制的目的，可优选的是通过使用蚀刻气体的干法蚀刻来在第一离子注入掩模103a的宽度方向上蚀刻第一离子注入掩模103a。
在以上描述中，SiC被用作半导体，但是不言而喻的是也可以使用除了SiC之外的半导体。在本发明中，例如可以使用氮化镓、金刚石、氧化锌、氮化铝等来作为半导体。
特别地，在本发明中，可优选使用具有不小于2.5eV的带隙能量的半导体。这趋向于使得耐受高压的半导体器件的制造实现低损耗，并且在耐热性和耐环境性方面是极好的。
在以上描述中，虽然已经描述了其中将SiC-MOSFET制造成半导体器件的情况，但是不言而喻的是，在本发明中，除了SiC-MOSET之外的半导体器件可以使用除了SiC之外的半导体来制造。
此外，不言而喻的是，在本发明中，上述的p型导电性和n型导电性可以相互替换。
(第二实施例)
参考图11至图19的示意性横截面图，将在下文中描述本发明的半导体器件的制造方法的示例。
首先，如图11所示，在SiC衬底101的表面上外延生长n型SiC膜102，以形成晶片。然后，如图12所示，在SiC膜102的整个表面上形成由钨制成的离子注入掩模103。
如图13所示，然后使用例如光刻技术，在离子注入掩模103的表面上形成具有预定开口105的抗蚀剂104。然后，如图14所示，通过蚀刻来去除注入掩模103的处于开口105下方的部分，以暴露SiC膜102表面的一部分。
然后，如图15所示，去除抗蚀剂104，并且诸如磷的n型掺杂剂的离子被离子注入到SiC膜102的暴露表面中，以由此在SiC膜102表面上形成n型掺杂剂注入区域106。
然后，如图16所示，离子注入掩模103经受各向同性蚀刻，并且在其宽度方向上去除离子注入掩模103，以减小离子注入掩模103的宽度。这导致暴露除了其中形成n型掺杂剂注入区域106的区域之外的SiC膜102表面的区域，以增加SiC膜102表面的暴露区域。
在本实施例中，上述各向同性的蚀刻导致离子注入掩模103被完全蚀刻，结果，不但离子注入掩模103的宽度减小，而且离子注入掩模103的高度也减小。
然后，如图17所示，诸如铝的p型掺杂剂的离子被离子注入到SiC膜102表面的这样增大的暴露区域中，以由此在SiC膜102表面上形成p型掺杂剂注入区域107。
如图18所示，去除离子注入掩模103。然后，执行活化性退火，用于对去除了离子注入掩模103的晶片的结晶度进行恢复。
如图19所示，在SiC膜102的表面上形成栅氧化物膜108、源电极109以及漏电极111，以及在栅氧化物膜108的表面上形成栅电极110之后，将晶片分割为芯片，以由此完成SiC-MOSFET。
因而，在本发明中，用于形成n型掺杂剂注入区域的离子注入掩模也可以用于形成p型掺杂剂注入区域。这消除了分别地形成用于形成n型掺杂剂注入区域的离子注入掩模和用于形成p型掺杂剂注入区域的离子注入掩模的需要。
因此，与传统情况相比，可以减小在n型掺杂剂注入区域和p型掺杂剂注入区域之间的相对位置关系的变化，并且可以缩短栅长度，这导致半导体器件尺寸的减小。变化的减小还允许减小半导体器件特性变化的减小。
此外，因为仅仅需要单次形成用于对离子注入掩模103构图的抗蚀剂，所以与传统的情况相比，可以减小步骤的数目。
在本实施例中，虽然使用钨用于离子注入掩模103，但是不言而喻的是本发明不限于此。
此外，在以上描述中，可优选的是在图16中所示的蚀刻之后的离子注入掩模103具有用作在随后离子注入p型掺杂剂的离子时的离子注入掩模的厚度。这是因为，当图16所示的蚀刻之后的离子注入掩模103不能用作下面描述的离子注入中的离子注入掩模时，会在不需要p型掺杂剂注入区域107的区域中形成p型掺杂剂注入区域107。用作离子注入掩模的厚度表示能够防止99.9％或更多离子注入的离子被注入的厚度。
例如，在通过图16所示的蚀刻，在宽度上将离子注入掩模103从其的任一侧减小x的情况下，离子注入掩模103厚度被减小了x或者更多。在这种情况下，满足在减小x或者更多之后的离子注入掩模103的厚度等于或者大于用作离子注入掩模的厚度。
此外，在以上描述中，可优选的是，通过使用蚀刻气体的干法蚀刻在图14所示的厚度方向上进行离子注入掩模103的蚀刻。此外，虽然在图16中示出的离子注入掩模103的蚀刻也可以通过使用蚀刻溶液的湿法蚀刻来进行，但是可优选的是通过使用蚀刻气体的干法蚀刻来进行该蚀刻。
如上所述，在使用蚀刻气体的干法蚀刻的情况下，该蚀刻气体以特定的方向性在SiC衬底101的方向上行进。因此，与湿法蚀刻的情况相比，该蚀刻趋向于在离子注入掩模103的厚度方向上进行。此外，在使用蚀刻溶液的湿法蚀刻的情况下，趋向于进行各向同性的蚀刻，并且因此，与干法蚀刻的情况相比，该蚀刻趋向于在离子注入掩模103的宽度方向上进行。然而，为了便于蚀刻控制的目的，可优选通过使用蚀刻气体的干法蚀刻在离子注入掩模103的宽度方向上蚀刻离子注入掩模103。
应该注意的是，本实施例中的其他描述与第一实施例中的描述相同。
示例
(示例1)
首先准备具有在SiC衬底表面上外延生长的n型SiC膜的晶片，其中，外延生长的n型SiC膜具有10μm的膜厚度，并且n型掺杂剂具有1×1015cm-3的浓度。
然后，通过溅射方法，在SiC膜的整个表面上形成由钨制成的第一离子注入掩模，并且通过溅射方法，在第一离子注入掩模上形成由氧化硅制成的第二离子注入掩模，其中，第一离子注入掩模具有800nm的厚度，以及第二离子注入掩模具有100nm的厚度。
然后，使用光刻技术在第二离子注入掩模上形成被构图的抗蚀剂，以便在要形成n型掺杂剂注入区域的部分中具有开口。
然后，通过CF4气体对从抗蚀剂的开口中暴露的第二离子注入掩模的部分进行蚀刻，以用于将其去除。通过SF6气体对从如上述那样去除的第二离子注入掩模中暴露的第一离子注入掩模的部分进行蚀刻，以暴露处于上述抗蚀剂的开口下方的SiC膜的表面。
CF4气体是如下的蚀刻气体，即，通过CF4气体，与由钨制成的第一离子注入掩模的情况相比，由氧化硅制成的第二离子注入掩模被蚀刻得更多。此外，SF6气体是如下的蚀刻气体，即，通过SF6气体，与由氧化硅制成的第二离子注入掩模的情况相比，由钨制成的第一离子注入掩模被蚀刻得更多。
然后，去除该抗蚀剂，并且磷离子被离子注入到SiC膜的暴露表面中，以由此在SiC膜表面的一部分中形成n型掺杂剂注入区域，其中，在1×1015cm-2的剂量的条件下，通过注入磷离子来形成n型掺杂剂注入区域。
浸入由氨水溶液和过氧化氢溶液的混合溶液制成的蚀刻溶液中两分钟，导致由钨制成的第一离子注入掩模的侧表面在第一离子注入掩模宽度方向上被蚀刻0.5μm的厚度。这导致暴露除了其中形成n型掺杂剂注入区域的区域之外的SiC膜表面的区域。
由氨水溶液和过氧化氢溶液的混合溶液制成的蚀刻溶液是如下的蚀刻溶液，即，通过该蚀刻溶液，与由氧化硅制成的第二离子注入掩模的情况相比，由钨制成的第一离子注入掩模被蚀刻得更多。
然后，通过使用缓冲的氢氟酸的蚀刻，完全去除由氧化硅制成的第二离子注入掩模。缓冲的氢氟酸是如下的蚀刻溶液，即，通过该蚀刻溶液，与由钨制成的第一离子注入掩模的情况相比，由氧化硅制成的第二离子注入掩模被蚀刻得更多。
将铝离子注入到SiC膜的暴露表面中，以由此在SiC膜的表面上形成p型掺杂剂注入区域，其中，在1×1014cm-2的剂量的条件下，通过注入铝离子来形成p型掺杂剂注入区域。
然后，通过使用由氨水溶液和过氧化氢溶液的混合溶液制成的蚀刻溶液的蚀刻，完全去除由钨制成的第一离子注入掩模。然后将晶片加热到1700℃，进行活性化退火，用于恢复结晶度，以及用于活化离子注入的掺杂剂。
然后，通过热氧化方法，在SiC膜的表面上将由氧化硅制成的栅氧化物膜形成为具有100nm的膜厚度。
在形成源电极和漏电极并且在栅氧化物膜的表面上形成栅电极之后，将晶片分割成芯片，以完成SiC-MOSFET。
(示例2)
首先准备具有在SiC衬底表面上外延生长的n型SiC膜的晶片，其中，外延生长的n型SiC膜具有10μm的膜厚度，并且n型掺杂剂具有1×1015cm-3的浓度。
然后，通过溅射方法，在SiC膜的整个表面上，将由钨制成的离子注入掩模形成为具有1600nm的厚度。
然后，使用光刻技术在上述的离子注入掩模上形成被构图的抗蚀剂，以便在要形成n型掺杂剂注入区域的部分中具有开口。
然后，通过SF6气体，对从抗蚀剂的开口中暴露的由钨制成的离子注入掩模的部分进行蚀刻，以暴露处于上述抗蚀剂的开口下方的SiC膜的表面。
然后，去除该抗蚀剂，并且磷离子被离子注入到SiC膜的暴露表面中，以由此在SiC膜表面的一部分中形成n型掺杂剂注入区域，其中，在1×1015cm-2的剂量的条件下，通过注入磷离子来形成n型掺杂剂注入区域。
然后，对由钨制成的离子注入掩模进行使用SF6气体的干法蚀刻，其中，假设干法蚀刻的条件与各向同性蚀刻的条件接近。在干法蚀刻之后，将由钨制成的离子注入掩模的宽度减小800nm，并且将离子注入掩模的厚度减小400nm。因此，在上述的干法蚀刻之后的离子注入掩模具有1200nm的厚度。
铝离子被注入SiC膜的暴露表面中，以由此在SiC膜的表面上形成p型掺杂剂注入区域，其中，在1×1014cm-2的剂量的条件下，通过注入铝离子来形成p型掺杂剂注入区域。
在铝离子的离子注入中用作离子注入掩模的厚度为800nm。因此，确定在上述干法蚀刻之后的离子注入掩模具有在铝离子的离子注入中足够用作离子注入掩模的厚度。
然后，通过使用由氨水溶液和过氧化氢溶液的混合溶液制成的蚀刻溶液的蚀刻，完全去除由钨制成的离子注入掩模。然后，将晶片加热到1700℃，以进行活化性退火，用于恢复结晶度，以及用于活化离子注入的掺杂剂。
然后，通过热氧化方法，在SiC膜的表面上将由氧化硅制成的栅氧化物膜形成为具有100nm的膜厚度。
在形成源电极和漏电极并且在栅氧化物膜的表面上形成栅电极之后，将晶片分割成芯片以完成SiC-MOSFET。
应理解，在此公布的实施例和示例在各个方面都是说明性的而不是限制性的。本发明的范围通过权利要求项来限定，而不是通过以上描述来限定，并且本发明旨在包括在权利要求项和其等价物的范围内的任何的修改。
工业应用
根据本发明，可以提供一种半导体器件的制造方法，其允许减小半导体器件的尺寸，并且允许减小半导体器件特性变化。

Claims (14)

1.一种半导体器件的制造方法，包括：
第一步骤：在半导体(102)的表面的一部分上形成离子注入掩模(103)；
第二步骤：将第一掺杂剂的离子注入到除了形成所述离子注入掩模(103)的区域之外的所述半导体(102)的所述表面的暴露区域的至少一部分中，以形成第一掺杂剂注入区域(106)；
第三步骤：在形成所述第一掺杂剂注入区域(106)之后，去除所述离子注入掩模(103)的一部分，以增大所述半导体(102)的所述表面的所述暴露区域；以及
第四步骤：将第二掺杂剂的离子注入到所述半导体(102)的所述表面的所述增大的暴露区域的至少一部分中，以形成第二掺杂剂注入区域(107)。
2.根据权利要求1所述的半导体器件的制造方法，其中，所述离子注入掩模(103)包括从钨、硅、铝、镍以及钛构成的组中选择的至少一种。
3.根据权利要求1所述的半导体器件的制造方法，其中，所述离子注入掩模(103)由两层或者更多层形成。
4.根据权利要求3所述的半导体器件的制造方法，其中，所述离子注入掩模(103)由两层形成，所述两层包括第一离子注入掩模(103a)和形成在所述第一离子注入掩模(103a)上的第二离子注入掩模(103b)。
5.根据权利要求4所述的半导体器件的制造方法，其中，所述第一离子注入掩模(103a)含有作为主要成分的钨，并且所述第二离子注入掩模(103b)含有作为主要成分的氧化硅。
6.根据权利要求4所述的半导体器件的制造方法，其中，以在所述半导体(102)的表面上堆叠所述第一离子注入掩模(103a)和所述第二离子注入掩模(103b)的次序，并且随后蚀刻一部分所述离子注入掩模(103)以暴露所述半导体(102)表面的一部分，从而执行所述第一步骤；
在形成所述第一掺杂剂注入区域(106)之后，通过在所述第一离子注入掩模(103)的宽度方向上对所述第一离子注入掩模(103)进行蚀刻来执行所述第三步骤，
在所述第三步骤和所述第四步骤之间，包括通过蚀刻来去除所述第二离子注入掩模(103b)的步骤，以及
在所述第四步骤之后，包括通过蚀刻来去除所述第一离子注入掩模(103a)的步骤。
7.根据权利要求6所述的半导体器件的制造方法，其中，通过用于蚀刻所述第二离子注入掩模(103b)的蚀刻溶液或蚀刻气体，所述第二离子注入掩模(103b)与所述第一离子注入掩模(103a)的选择性比率不小于2。
8.根据权利要求6所述的半导体器件的制造方法，其中，所述第一步骤中的蚀刻和所述第三步骤中的蚀刻均通过干法蚀刻来执行。
9.根据权利要求1所述的半导体器件的制造方法，其中，通过所述第三步骤中的蚀刻来去除所述离子注入掩模(103)的所述部分，并且所述第三步骤中的蚀刻之后，所述离子注入掩模(103)具有用作所述第四步骤中的所述第二掺杂剂的离子的注入掩模的厚度。
10.根据权利要求9所述的半导体器件的制造方法，其中，所述离子注入掩模(103)含有作为主要成分的钨。
11.根据权利要求9所述的半导体器件的制造方法，其中，在所述半导体(102)的表面上形成所述离子注入掩模(103)之后，通过蚀刻所述离子注入掩模(103)的一部分以暴露所述半导体(102)的一部分表面，从而执行所述第一步骤，
在形成所述第一掺杂剂注入区域(106)之后，通过在所述离子注入掩模(103)的宽度方向上对所述离子注入掩模(103)进行蚀刻来执行所述第三步骤，以及，
在所述第四步骤之后，包括去除所述离子注入掩模(103)的步骤。
12.根据权利要求11所述的半导体器件的制造方法，其中，所述第一步骤中的蚀刻和所述第三步骤中的蚀刻均通过干法蚀刻来执行。
13.根据权利要求1所述的半导体器件的制造方法，其中，所述半导体(102)的带隙能量不小于2.5eV。
14.根据权利要求13所述的半导体器件的制造方法，其中，所述半导体(102)含有作为主要成分的碳化硅。
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