KR20070003588A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

폭이 다른 LDD 영역을 자기정합적으로 형성하고, 각각의 폭을 개개의 회로에 따라 정밀하게 제어하는 제조 방법을 제공한다. 회절 격자 패턴 또는 반투명막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 사용함으로써, 게이트 전극의 두께가 얇은 영역의 폭을 자유롭게 설정할 수 있고, 그 게이트 전극을 마스크로서 사용하여 자기정합적으로 형성할 수 있는 2개의 LDD 영역의 폭을 개개의 회로에 따라 다르게 할 수 있다. 하나의 TFT에 있어서, 폭이 다른 2개의 LDD 영역은, 게이트 전극과 중첩한다.
LDD, 포토마스크, TFT, 회절격자패턴, 반투명막

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
도 1a 내지 1d는 반도체 장치의 제조 공정을 나타내는 단면도.(실시 예1)
도 2a 내지 도 2e는 노광 마스크의 평면도 및 광 강도 분포를 도시한 도면(실시 예2)
도 3a 내지 도 3f는 반도체 장치의 제조 공정을 나타내는 단면도.(실시 예3)
도 4a 내지 도 4c는 반도체 장치의 제조 공정을 나타내는 단면도.(실시 예 4)
도 5는 발광 장치의 단면도.(실시 예5)
도 6은 화소부에 있어서의 평면도.(실시 예5)
도 7은 화소부에 있어서의 등가 회로를 도시한 도면.(실시 예5)
도 8a 내지 도 8c는 발광 장치의 단면도.(실시 예6)
도 9a 및 도 9b는 모듈의 일례를 도시한 도면.
도 10a 내지 도 10e는 전자 기기의 일례를 도시한 도면.
도 11은 전자 기기의 일례를 도시한 도면.
도 12는 반도체 장치의 제조공정을 도시한 단면도.(실시 예4)
본 발명은 박막 트랜지스터(이하 "TFT"라고 칭함)로 구성되는 회로를 갖는 반도체 장치 및 그 제조방법에 관한 것이다. 예를 들면, 본 발명은 액정 표시 패널로 대표되는 전기 광학 장치 또는 유기 발광 소자(또는 무기 발광 소자)를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
본 명세서 중에서, '반도체 장치'는, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 의미하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치에 포함된다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(몇nm∼몇백nm 정도의 두께)을 사용해서 박막 트랜지스터(TFT)를 형성하는 기술이 주목받고 있다. 박막 트랜지스터는 IC 및 전기 광학 장치와 같은 전자 기기에 널리 응용되며, 특히 화상 표시 장치의 스위칭 소자로서 급속히 개발되었다.
예를 들면, 액티브 매트릭스형 액정 표시 장치에서는, 기능 블록마다 화상 표시를 행하는 화소 회로와, CMOS 회로를 기본으로 한 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로, 및 샘플링 회로 등의 화소 회로를 제어하기 위한 구동회로가 한 장의 기판 위에 형성된다.
다양한 회로에 있어서, 저소비 전력을 위해 오프 전류값(TFT가 OFF인 경우에 흐르는 드레인 전류)을 충분히 낮게 하는 것이 중요하다.
오프 전류 값을 줄이기 위한 TFT 구조로서는, 저농도 드레인(LDD:Lightly Doped Drain) 구조가 알려져 있다. 이 구조에서는, 채널 형성 영역과, 고농도로 불순물 원소를 첨가함으로써 형성되는 소스 영역 또는 드레인 영역 사이에 저농도로 불순물 원소를 첨가한 영역을 설치한다. 이 영역을 LDD 영역이라고 부른다. 또한, 핫 캐리어에 의한 온 전류값의 열화를 막기 위한 수단으로서, 게이트 절연막을 사이에 두고 게이트 전극과 중첩도록 LDD 영역을 설치한 구조, 소위 GOLD(Gate-drain Overlapped LDD) 구조가 알려져 있다. 이러한 구조를 이용함으로써 드레인 근방의 고 전계가 완화되고, 핫 캐리어 주입이 방지되어, 열화 현상을 방지하는데 유효하다는 것이 알려져 있다.
특허문헌 1에는, 채널 형성 영역을 사이에 두고 폭이 서로 다른 LDD 영역들이 설치된 TFT가 개시되어 있다. 폭이 서로 다른 2개의 LDD 영역은, 레지스트 마스크를 사용해서 형성되어 있다. 이 LDD 영역은, 게이트 전극과 중첩하지 않는다는 점에 주의한다.
특허문헌 2에는, 기판 표면에 대하여 비스듬히 도핑함으로써, 게이트 전극과 중첩하도록 형성되는 LDD 영역이 개시되어 있다.
또한, 본 출원인은, 회절 격자 패턴 또는 반투명막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을, 게이트 전극 형성용 포토리소그래피 공정에 적용한 TFT 제조 공정을 특허문헌 3에 개시하고 있다.
[특허문헌 1] 일본국 공개특허공보 특개평 10-27913호
[특허문헌 2] 일본국 공개특허공보 특개평 8-139337호
[특허문헌 3] 일본국 공개특허공보 특개 2002-151523
종래에는, 동일 기판 위에 다양한 회로를 형성하고, 개개의 회로에 적합한 구조를 갖는 TFT를 형성하려고 하는 경우, 그 제조 공정이 복잡하여 공정 수가 증가하는 문제가 있었다. 공정 수의 증가는 제조 비용의 증가 요인이 될 뿐만 아니라, 제조 수율을 저하시키는 원인이 된다는 것은 명확하다.
본 발명은, 공정 수를 늘리지 않고, 동일 기판 위에 개개의 회로에 적합한 구조를 갖는 TFT를 형성하는 제조 방법을 제공한다.
또한, 전술한 특허문헌 1에 개시된 기술에서는, 도핑 시에 레지스트 마스크를 사용하여, 게이트 전극과 겹치지 않는 LDD 영역을 형성한다. 따라서, LDD 영역의 폭은, 노광에 의해 형성된 레지스트 마스크에 의존하는 경향이 있다.
또한, 특허문헌 2에 개시된 기술에서는, 자기정합적으로 LDD 영역이 형성되지만, 채널 형성 영역을 사이에 두고 배치된 LDD 영역들의 각 폭은 같으며, 그 폭을 개개의 회로에 따라 제어하는 것은 곤란하다.
본 발명은 폭이 서로 다른 LDD 영역들을 자기정합적으로 형성하고, 각각의 폭과 형성 위치를 개개의 회로에 따라 정밀하게 제어하는 제조방법을 제공한다.
본 발명에 따르면, 회절 격자 패턴 또는 반투명막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 사용함으로써, 두께가 얇은 게이트 전극의 영역의 폭을 자유롭게 설정할 수 있고, 그 게이트 전극을 마스크로서 사용해서 자기정합적으로 형성된 2개의 LDD 영역의 폭을 개개의 회로에 따라 변경할 수 있다. 예를 들면, 구동 회로에 있어서는, 고속 구동을 요구하는 제1 회로에 사용된 박막 트랜지스터에서 LDD 영역의 전체 폭(채널 길이의 방향의 폭)이 작은 것이 바람직하기 때문에, 구동 회로의 전력 소비를 총체적으로 줄일 수 있다. 또한, 구동회로에 있어서는, 내압을 요구하는 제2 회로에 사용된 박막 트랜지스터에서 LDD 영역의 전체 폭(채널 길이의 방향의 폭)이 큰 것이 바람직하기 때문에, 구동회로의 신뢰성을 총체적으로 향상시킬 수 있다.
본 발명은, 회절 격자 패턴 또는 반투명막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 게이트 전극 형성용의 포토리소그래피 공정에 적용해서 두께가 두꺼운 영역과, 상기 영역보다 두께가 얇은 영역을 갖는 좌우 비대칭의 레지스트 패턴을 형성하고, 단차를 갖는 게이트 전극을 형성하며, 게이트 전극의 두께가 얇은 영역을 통과시켜 반도체 층에 불순물 원소를 주입하여, 자기정합적으로 LDD 영역을 형성하는 제조 방법을 특징의 하나로 하고 있다. 본 발명에 따른 TFT 구조에서는, 채널 형성 영역과, 고농도로 불순물 원소를 첨가함으로써 형성되는 드레인 영역 사이에 저농도로 불순물 원소를 첨가한 영역을 1개 설치하고, 이 영역을 LDD 영역이라고 부른다.
또한, 취득한 구조도 본 발명의 특징의 하나이며, 단차를 갖는 게이트 전극, 즉, 두께가 두꺼운 영역과, 상기 두꺼운 영역의 양측에 각각 상기 영역보다 두께가 얇은 영역을 갖는 게이트 전극을 포함하고, 절연층을 사이에 두고 게이트 전극의 얇은 영역과 겹치는 LDD 영역을 포함하고 있는 것도 특징의 하나로 하고 있다. 절연층을 사이에 두고 게이트 전극의 얇은 영역과 겹치는 LDD 영역을 포함하고 있는 구조에 따르면, 드레인 근방의 전계 강도가 완화되어 핫 캐리어 주입이 방지되어, 열화 현상의 방지에 유효하다.
또한, 본 발명에 따르면, 채널 형성 영역을 사이에 두고 형성된 2개의 LDD 영역의 각 폭을 서로 다르게 한다. 예를 들면, 드레인 영역 측의 LDD 영역의 폭을 소스 영역 측의 LDD 영역의 폭보다도 넓게 한다. 게이트 전극과 겹치는 LDD 영역을 Lov 영역이라고도 부른다는 점에 주의한다. 특허문헌 3에서는, 좌우 대칭의 레지스트 패턴을 형성하고, 채널 형성 영역의 양측에 Lov 영역을 각각 형성하는 구성을 개시하고 있다. 다른 한편으로, 본 발명은, 좌우 비대칭의 레지스트 패턴을 형성하고, 채널 형성 영역을 사이에 두고 폭이 서로 다른 Lov 영역들을 형성하는 구성을 개시한다.
본 명세서에서 개시하는 발명의 구성은, 절연 표면을 갖는 기판 상의 반도체 층과, 상기 반도체층 상의 게이트 절연층과, 상기 게이트 절연층 상에 도전층을 적층함으로써 형성된 게이트 전극을 갖고, 상기 반도체층이, 소스 영역과, 드레인 영역과, 채널 형성 영역과, 상기 채널 형성 영역과 소스 영역 사이에 배치되는 불순물 영역과, 상기 채널 형성 영역과 드레인 영역 사이에 배치되는 불순물 영역을 포함하며, 게이트 전극의 적층의 하나를 구성하는 제1 도전층은, 적어도 상기 채널 형성 영역 및 상기 불순물 영역과 중첩하고, 게이트 전극의 적층의 하나를 구성하는 제2 도전층은, 상기 제1 도전층 위에 접하고, 또한, 상기 채널 형성 영역과 중첩하며, 상기 채널 형성 영역과 드레인 영역 사이에 배치된 불순물 영역의 폭은, 상기 채널 형성 영역과 소스 영역 사이에 배치된 불순물 영역의 폭보다 넓은 것을 특징으로 하는 반도체장치다.
상술한 구성에 있어서, 상기 불순물 영역은, 소스 영역 및 드레인 영역보다도 낮은 농도로 n형 또는 p형의 불순물 원소를 포함하는 것을 특징의 하나로 하고 있다. 다시 말해, 상기 불순물 영역은, LDD 영역이다.
또한, 상술한 구성에 있어서, 상기 제1 도전층과 제2 도전층은 서로 다른 재료로 형성되어 있는 것을 특징의 하나로 하고 있다. 상기 제1 도전층과 제2 도전층을 서로 다른 재료로 형성함으로써, 에칭 레이트에 차이를 둘 수 있어, 상술한 구성을 더 쉽게 형성할 수 있다.
또한, 상기 구성에 있어서, 상기 제1 도전층의 두께는, 상기 제2 도전층보다도 얇은 것을 특징의 하나로 하고 있다. 상기 제1 도전층을 얇게 형성함으로써, 불순물 원소를 제1 도전층을 통해서 반도체층에 첨가하는 경우에, 제2 불순물 영역을 쉽게 형성할 수 있다.
또한, 상기 제2 도전층의 폭은, 상기 채널 형성 영역의 폭과 동일한 것을 특징의 하나로 하고 있다. 제2 도전층의 폭이, 채널 형성 영역의 폭과 동일하다는 것은, 제1 불순물 영역 및 제2 불순물 영역이 자기정합적으로 형성되어 있는 것을 의미한다.
액정 표시 장치에서는, 액정의 열화를 막기 위해서, AC 구동이 행해진다. 이 AC 구동에 의해, 일정한 기간마다 화소 전극에 인가된 신호 전위의 극성이 정극성 또는 부극성으로 반전된다. 화소 전극에 접속된 TFT에서는, 2개의 고농도 불순물 영역이 교대로 소스와 드레인의 역할을 한다. 따라서, 액정 표시 장치의 화소에 배 치된 스위칭용의 TFT는, 채널 형성 영역의 양측에 각각 설치된 LDD 영역을 같은 폭으로 하는 것이 바람직하다.
또한, 액정 표시 장치에 있어서, 동일 기판 위에 화소부와 구동회로를 형성할 경우, 구동회로에 있어서, 인버터 회로, NAND 회로, NOR 회로, 및 래치회로 등의 논리 게이트를 구성하는 트랜지스터, 또는 센스앰프, 정전압 발생 회로, 및 VCO 등의 아날로그 회로를 구성하는 트랜지스터는, 소스 전극과 드레인 전극 간에 정극성 혹은 부극성 중 하나만이 인가된다. 따라서, 내압을 요구하는 하나의 LDD 영역의 폭을 다른 LDD의 폭보다도 넓게 하는 것이 바람직하다.
동일 기판 위에 서로 다른 구조를 갖는 TFT들을 동시에 형성할 수 있다. 본 발명의 다른 구성은, 동일 기판 위에 제1 반도체층을 갖는 제1 박막 트랜지스터와, 제2 반도체층을 갖는 제2 박막 트랜지스터를 갖는 반도체장치로서, 제1 반도체층 및 제2 반도체층이 절연 표면을 갖는 기판 위에 형성되고, 게이트 절연층이 상기 제1 반도체층 및 제2 반도체층 위에 형성되며, 도전층을 적층함으로써 형성된 제1 게이트 전극 및 제2 게이트 전극이 상기 게이트 절연층 위에 형성되고, 상기 제1 반도체층은, 제1 채널 형성 영역과, 제1 소스 영역과, 제1 드레인 영역과, 상기 제1 채널 형성 영역의 양측에 각각 형성된 폭이 서로 다른 제1 불순물 영역을 포함하고, 상기 제1 채널 형성 영역은, 게이트 절연층을 통해서 제1 게이트 전극과 중첩하고, 제1 게이트 전극의 적층의 하나를 구성하는 제1 도전층은, 적어도 제1 채널 형성 영역 및 제1 불순물 영역과 중첩하며, 제1 게이트 전극의 적층의 하나를 구성하는 제2 도전층은, 제1 도전층 위에 접하고, 또 상기 제1 채널 형성 영역과 중첩 하며, 상기 제2 반도체층은, 제2 채널 형성 영역과, 상기 제2 채널 형성 영역의 양측에 각각 설치된 폭이 같은 제2 불순물 영역과, 소스 영역과, 드레인 영역을 포함하고, 상기 제2 채널 형성 영역은, 게이트 절연층을 통해서 제2 게이트 전극과 중첩하고, 제2 게이트 전극의 적층의 하나를 구성하는 제1 도전층은, 적어도 제2 채널 형성 영역 및 제2 불순물 영역과 중첩하며, 제2 게이트 전극의 적층의 하나를 구성하는 제2 도전층은, 제1 도전층 위에 접하고, 또, 상기 제2 채널 형성 영역과 중첩하는 것을 특징으로 하는 반도체 장치이다.
상술한 구성에 있어서, 상기 제1 불순물 영역과 제2 불순물 영역은 소스 영역과 드레인 영역보다 낮은 농도로 n형 또는 p형 불순물 원소를 포함하는 것을 특징의 하나로 하고 있다. 다시 말해, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은, LDD 영역이다
상술한 구성에 의하면, 채널 형성 영역의 양측에 각각 설치된 폭이 같은 2개의 LDD 영역을 포함하는 TFT와, 채널 형성 영역의 양측에 각각 설치된 폭이 각기 다른 2개의 LDD 영역을 포함하는 TFT를 동일 기판 위에 형성하고, 각각의 TFT를 알맞은 회로에 사용할 수 있다.
또한, 상술한 구조를 실현하기 위한 제조 공정도 발명의 하나의 특징이다. 이 발명의 구성은, 반도체층 위에 절연막을 형성하고, 상기 절연막 위에 도전 막을 형성하며, 회절 격자 패턴 또는 반투명부를 갖는 포토마스크 또는 레티클을 사용하여, 상기 도전막 위에, 두께가 두꺼운 영역과 상기 영역보다 두께가 얇은 영역을 양측부에 각각 갖는 레지스트 패턴을 형성하고, 상기 도전막을 선택적으로 에칭해 두께가 두꺼운 영역과 상기 영역보다 두께가 얇은 영역을 양측부에 각각 갖는 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로서 사용하여 상기 반도체층으로 불순물 원소를 주입하여 상기 반도체층에 소스 영역 및 드레인 영역을 형성하고, 상기 게이트 전극의 두께가 두꺼운 영역을 통해서 상기 반도체층으로 불순물 원소를 주입하여 상기 반도체층 중 두께가 얇은 상기 게이트 전극과 중첩된 영역에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것을 포함하며, 상기 제1 불순물 영역의 폭은, 상기 제2 불순물 영역의 폭보다 넓은 것을 특징으로 하는 반도체장치의 제조 방법이다.
또한, 제조공정 단축을 위해, 1회의 도핑을 수행해도 좋다. 이 발명의 구성은, 반도체층 위에 절연막을 형성하고, 상기 절연막 위에 도전 막을 형성하고, 회절 격자 패턴 또는 반투명부를 갖는 포토마스크 또는 레티클을 사용하여, 상기 도전막 위에, 두께가 두꺼운 영역과 상기 영역보다 두께가 얇은 영역을 양측부에 각각 갖는 레지스트 패턴을 형성하고, 상기 도전막을 선택적으로 에칭해 두께가 두꺼운 영역과 상기 영역보다 두께가 얇은 영역을 양측부에 각각 갖는 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로서 사용해 상기 반도체층으로 불순물 원소를 주입하여 상기 반도체층 중 채널 형성 영역의 양측에 각각 소스 영역 및 드레인 영역을 형성하고, 또 상기 게이트 전극의 두께가 얇은 영역을 통해서 상기 반도체층 중 두께가 얇은 상기 게이트 전극과 중첩된 영역에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것을 포함하고, 상기 제1 불순물 영역의 폭은, 상기 제2 불순물 영역의 폭보다 넓은 것을 특징으로 하는 반도체장치의 제조 방법이다.
본 발명에 의하면, 공정 수를 늘리지 않고, 폭(채널 길이방향의 길이)이 0.5㎛ 이상, 바람직하게는 1∼1.5㎛, 더 바람직하게는 2㎛이상인 하나의 LDD 영역을 자기정합적으로 제공하는 것이 가능하다. 또한, 다른 LDD 영역은, 상기 LDD 영역의 폭보다 짧은 폭으로 형성되면 되고, 예를 들면, 0.5㎛ 미만의 폭으로 형성될 수 있다. LDD 영역의 폭은 길면 길수록, 드레인 근방의 전계 강도가 완화되고, 핫 캐리어 주입이 방지되어, 열화 현상의 방지에 유효하다.
또한, 이들 LDD 영역은, 게이트 전극의 두께가 얇은 영역과 중첩한다.
본 발명에 따르면, 동일 기판 위에 폭이 서로 다른 LDD 영역을 자기정합적으로 형성하고, 그 폭을 개개의 회로에 따라 정밀하게 제어할 수 있다.
이하, 본 발명의 실시 예에 대해서 도면을 참조하여 상세히 설명한다. 또한, 본 발명은 이하에 나타내는 실시 예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 각종의 변형을 허용한다.
(실시 예1)
본 실시 예는, TFT의 게이트 전극을 이온-도핑 시의 마스크로서 사용하여, 채널 형성 영역의 양측에 폭이 각기 다른 저농도 불순물 영역을 각각 자기정합적으로 형성하기 위한 공정에 대해서 기술한다.
우선, 절연 표면을 갖는 기판(101) 위에 제1 절연막(베이스 절연막)(102)을 형성한다. 절연 표면을 갖는 기판(101)으로서는, 투광성 기판, 예를 들면 글래스 기판, 결정화 글래스 기판, 혹은 플라스틱 기판을 사용할 수 있다. 형성하고자 하 는 박막 트랜지스터를 탑 에미션(top emission)형 발광 표시장치에 적용하는 경우, 또는 반사형 액정 표시 장치에 적용하는 경우에는, 세라믹 기판, 반도체 기판, 금속 기판 등도 사용할 수 있다.
제1 절연막(102)으로서는, 산화 실리콘막, 질화 실리콘막 또는 산화 질화 실리콘막(SiOxNy) 등의 절연막의 단층 또는 적층을 사용한다. 다음에, 제1 절연막(102) 위에 반도체층(103)을 형성한다.
반도체층(103)은, 공지의 방법(예를 들면, 스퍼터링법, LPCVD법 또는 플라즈마 CVD법 등)에 의해 비정질 구조를 갖는 반도체막을 형성하고, 가열처리에 의해 결정화되는 결정성 반도체막을 형성하며, 결정성 반도체막 위에 레지스트막을 형성한 후, 노광 및 현상에 의해 얻은 제1 레지스트 마스크를 사용해서, 원하는 형상으로 결정성 반도체막을 패터닝한다.
이 반도체층(103)은 25∼80nm(바람직하게는 30∼70nm)의 두께로 형성된다. 결정질 반도체막에 대해서 사용되는 재료에는 한정은 없지만, 실리콘 또는 실리콘 게르마늄(SiGe) 합금 등을 사용하는 것이 바람직하다.
상기 가열처리로서는, 가열로, 레이저 조사, 레이저 광 대신에 램프로부터 방출된 광의 조사(이하, 램프 어닐링(annealing)이라고 표기), 또는 그들의 조합을 사용할 수 있다.
또한, 니켈 등의 촉매를 첨가한 후에 상술한 가열처리를 행하는 열 결정화법에 의해 결정성 반도체막을 형성해도 좋다. 니켈 등의 촉매를 사용하는 열 결정화 법에 의해 결정질 반도체막을 얻은 경우에는, 결정화 후에 니켈 등의 촉매를 제거하는 게터링(gettering) 처리를 행하는 것이 바람직하다는 점에 주의한다.
또한, 레이저 결정화법으로 결정질 반도체막을 형성하는 경우에는, 연속 발진형의 레이저 빔(CW 레이저 빔) 혹은 펄스 발진형의 레이저 빔(펄스 레이저 빔)을 사용할 수 있다. 여기에서 사용할 수 있는 레이저 빔으로서는, Ar 레이저, Kr 레이저, 혹은 엑시머 레이저 등의 가스 레이저; 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수종이 첨가되어 있는 단결정의 YAG, YVO4, 포르스테라이트(forsterite)(Mg2SiO4), YAlO3, GdVO4, 혹은 다결정(세라믹)의 YAG, Y203, YVO4, YAlO3, GdVO4을 매질로서 사용하는 레이저; 글래스 레이저; 루비 레이저; 알렉산드라이트(alexandrite) 레이저; Ti: 사파이어 레이저; 동 증기 레이저; 혹은 금 증기 레이저 중 1종 또는 복수종으로부터 방출된 레이저 빔을 사용할 수 있다. 이러한 레이저 빔의 기본파, 또는 이 기본파의 제2 고조파~제4 고조파를 조사함으로써 큰 직경을 갖는 결정립을 얻을 수 있다. 예를 들면, Nd： YVO4 레이저(기본파: 1064nm)의 제2 고조파(532nm) 또는 제3 고조파(355nm)을 사용할 수 있다. 이때, 레이저의 에너지 밀도는 0.01∼100 MW/cm2정도(바람직하게는, 0.1∼10 MW/cm2)이 필요하다. 조사를 위한 주사 속도는 10∼2000 cm/sec정도로 설정된다.
도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수종이 첨가되어 있는 단결정의 YAG, YVO4, 포르스테라이트(Mg2SiO4), YAlO3, GdVO4,혹은 다결정(세라 믹)의 YAG, Y203, YVO4, YAlO3, GdVO4을 매질로서 사용하는 레이저; Ar 이온 레이저; 및 Ti: 사파이어 레이저는, 연속 발진을 수행하는 것이 가능하다는 점에 주의한다. 또한, Q-스위치 동작, 모드 록킹(locking) 등을 수행함으로써 10MHz 이상의 발진 주파수에서 펄스 발진을 수행하는 것도 가능하다. 10MHz 이상의 발진 주파수에서 레이저 빔을 발진시키는 경우에는, 반도체막이 레이저에 의해 용융된 후에, 고화하기까지 다음 펄스 레이저가 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체막 중에서 고체와 액체 사이의 계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향으로 연속적으로 성장하는 결정립을 얻을 수 있다.
매질로서 세라믹(다결정)을 사용하면, 단시간에 저비용으로 원하는 형상으로 매질을 형성하는 것이 가능하다. 단결정을 사용하는 경우에는, 통상, 직경 몇 mm, 길이 몇십 mm의 원기둥 모양의 매질이 이용된다. 그러나, 세라믹을 사용하는 경우에는 더 큰 매질을 형성하는 것이 가능하다.
발광에 직접 기여하는 매질 중의 Nd 또는 Yb 등의 도펀트의 농도는, 단결정 또는 다결정 중에서 매우 크게 변경될 수 없기 때문에, 농도를 증가시키는 것에 의한 레이저의 출력 향상에는 어느 정도 한계가 있다. 그렇지만, 세라믹의 경우에는, 단결정과 비교해서 매질의 크기를 현저하게 크게 할 수 있으므로, 대폭적인 출력 향상을 기대할 수 있다.
또한, 세라믹의 경우에는, 평행 육면체 형상 또는 직방체 형상의 매질을 용 이하게 형성하는 것이 가능하다. 이러한 형상의 매질을 사용하여, 발진 광을 매질의 내부에서 지그재그로 진행시키면, 발진 광로를 길게 할 수 있다. 그 때문에, 광이 크게 증폭되어, 큰 출력으로 레이저를 사출하는 것이 가능하다. 또한, 이러한 형상의 매질로부터 사출된 레이저 빔은 직사각형 단면 형상을 갖기 때문에, 원형의 빔의 경우보다 선형의 빔을 정형하는 것이 쉽다. 상술한 바와 같이 사출된 레이저빔을, 광학계를 사용해서 정형함으로써, 짧은 변의 길이 1mm 이하와, 긴 변의 길이수 mm∼수m의 선형 빔을 용이하게 얻을 수 있다. 또한, 여기 광을 매질에 균일하게 조사함으로써, 선형 빔은 긴 변 방향으로 균일한 에너지 분포를 갖는다.
이 선형 빔을 반도체막에 조사함으로써, 반도체막의 전체 면을 더 균일하게 어닐하는 것이 가능하다. 선형 빔의 양단 사이에서 균일한 선형 빔에 의한 어닐링이 필요한 경우에는, 그 양단에 슬릿(slit)을 설치하여, 에너지가 쇠퇴하는 부분에서 광을 차단하는 등의 디바이스가 필요하다.
상술한 바와 같이 얻은 강도가 균일한 선형 빔을 사용해서 반도체막을 어닐링하고, 이 반도체막을 사용해서 전자기기를 제조하면, 전자기기의 특성은, 양호하면서 균일하다.
그 다음에, 필요하면, TFT의 문턱값을 제어하기 위해서 미량의 불순물 원소(보론 또는 인)의 도핑을 반도체층에 대하여 수행한다. 여기에서는, 디보란(B2H6)을 질량 분리하지 않고 플라즈마로 여기하는 이온 도핑법을 사용한다.
그 다음에, 제1 레지스트 마스크를 제거한 후, 플루오르화수소산을 포함하는 에천트로 산화막을 제거함과 동시에 반도체층의 표면을 세정한다. 그 후에, 반도체층을 덮는 제2 절연막(게이트 절연막)(104)을 형성한다. 제2 절연막(104)을, 플라즈마 CVD법, 스퍼터링법 또는 열 산화법을 사용하여, 두께 1∼200nm, 바람직하게는 70nm∼120nm으로 형성한다. 제2 절연막(104)으로서는, 산화 실리콘막, 질화 실리콘막 또는 산화 질화 실리콘막 등의 절연막으로 이루어진 막을 형성한다. 여기에서는, 플라즈마 CVD법에 의해 115nm의 두께로 산화 질화 실리콘막(조성비는 Si=32%, O=59%, N=7%, H=2%이다)을 형성한다.
또한, 기판, 베이스막으로서의 절연층, 반도체층, 게이트 절연층, 층간 절연층 등을 형성한 후, 플라즈마 처리에 의해 산화 또는 질화를 수행하여 상기 기판, 베이스막으로서의 절연층, 반도체층, 게이트 절연층, 층간 절연층 등의 각 표면을 산화 또는 질화해도 된다. 플라즈마 처리를 사용해서 반도체층 또는 절연층을 산화 또는 질화하면, 해당 반도체층 또는 절연층의 표면이 다시 만들어져, CVD법 또는 스퍼터링법에 의해 형성된 절연막과 비해서 한층 더 치밀한 절연막을 형성할 수 있다. 따라서, 핀 홀 등의 결함을 억제해 반도체장치의 특성 등을 향상시키는 것이 가능하다. 또한, 그러한 플라즈마 처리는, 게이트 전극층, 소스 전극층, 드레인 전극층, 배선층 등에 대해서도 수행할 수 있고, 질화 또는 산화를 수행함으로써 질화막 또는 산화막을 형성할 수 있다.
플라즈마 처리에 의해 막을 산화하는 경우에는, 산소 분위기 하(예를 들면, 산소(02)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)의 분위기 하, 산소, 수소(H2), 및 희가스의 분위기 하, 또는 1산화 2질소와 희가스의 분위기 하)에서 플라즈마 처리를 행한다. 한편, 플라즈마 처리에 의해 막을 질화하는 경우에는, 질소분위기 하(예를 들면, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)의 분위기 하, 질소, 수소, 및 희가스의 분위기 하, 또는 NH3과 희가스의 분위기 하)에서 플라즈마 처리를 행한다. 희가스로서는, 예를 들면, Ar를 사용할 수 있다. 또한, Ar와 Kr를 혼합한 가스를 사용해도 된다. 그 때문에, 플라즈마 처리에 의해 형성된 절연막은, 플라즈마 처리에 사용된 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함)을 포함하고, Ar를 사용한 경우에는 절연막은 Ar를 포함한다.
또한, 제2 절연막(104)에 대하여 플라즈마 처리를 수행하는 경우, 플라즈마 처리는, 전자 밀도가 1×1011cm-3 이상이며, 플라즈마의 전자 온도가 1.5eV 이하인 상술한 가스의 분위기 하에서 행해진다. 더 자세히 하면, 전자밀도가 1×1011cm-3 ~ 1×1013cm-3인 범위 내에서, 플라즈마의 전자 온도가 0.5eV~1.5eV인 범위 내에서 플라즈마 처리가 행해진다. 플라즈마의 전자밀도가 높고, 기판 위에 형성된 피처리물(여기에서는, 게이트 절연층으로서 기능하는 제2 절연막(104))부근에서의 전자온도가 낮기 때문에, 피처리물에 대한 플라즈마에 의한 손상을 방지할 수 있다. 또한, 플라즈마의 전자밀도가 1×1011cm- 3이상으로 높기 때문에, 플라즈마 처리를 사용하여, 피처리물을 산화 또는 질화함으로써 형성되는 산화물 또는 질화막은, CVD법, 스퍼터링법 등에 의해 형성된 막과 비교해서 두께 등의 균일성이 뛰어나고, 또 막질이 치밀하다. 또한, 플라즈마의 전자온도가 1.5eV이하로 낮기 때문에, 종래의 플라즈마 처리 또는 열 산화법과 비교해서 저온도에서 산화 또는 질화 처리를 행할 수 있다. 예를 들면, 글래스 기판의 왜(strain)점보다도 100℃ 이상 낮은 온도에서 플라즈마 처리를 행해도 충분하게 산화 또는 질화 처리를 행할 수 있다. 플라즈마를 형성하기 위한 주파수로서는, 마이크로파(2.45 GHz) 등의 고주파를 사용할 수 있다는 점에 유념한다. 이후에, 별로도 언급되지 않았으면, 플라즈마 처리 시에 상기 조건을 사용한다.
다음에, 제1 도전층(105a)과 제2 도전층(106a)의 적층을 형성한다. 적층은, 제1 도전층과 제2 도전층의 2개의 층에 한정되지 않고, 3층 이상으로 적층해도 된다는 점에 유념한다.
제1 도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화 탄탈(TaN) 또는 몰리브덴(Mo) 등의 고융점 금속, 또는 고융점 금속을 주성분으로서 포함하는 20∼50nm의 두께의 합금 혹은 화합물로 형성된다. 또한, 제2 도전층은 텅스텐(W), 크롬(Cr), 탄탈(Ta), 질화 탄탈(TaN) 또는 몰리브덴(Mo) 등의 고융점 금속, 또는 고융점 금속을 주성분으로서 포함하는 300∼600nm의 두께의 합금 혹은 화합물로 형성된다.
여기에서는, 2층, 즉, 제1 도전층과 제2 도전층을 각각 다른 도전 재료로 형성함으로써, 나중에 수행되는 에칭 공정에서 에칭 레이트의 차가 생긴다. 제1 도전층으로서는 TaN을 사용하고, 제2 도전층으로서는 텅스텐 막을 사용한다.
그 다음에, 제2 도전층(106a)의 전면 위에 레지스트막을 도포한 후, 도 1a에 나타낸 마스크를 사용해서 노광을 행한다. 여기에서는, 두께가 1.5㎛인 레지스트 막을 도포하고, 노광에, 해상도가 1.5㎛인 노광기를 사용한다. 노광에 사용된 광은, i선(파장: 365nm)이며, 노광 에너지는, 70∼140 mJ/cm2의 범위에서 선택된다. 또한, 이 광은 i선에 한정되지 않고, i선, g선(파장:436nm), 및 h선(파장:405nm)을 혼합시킨 광을 노광에 사용해도 된다.
도 1a에 있어서, 노광 마스크(400)에 대해서는, Cr 등의 금속막으로 이루어진 차광부(401)와, 광 강도 저감 기능을 갖는 보조 패턴으로서 반투명막이 설치된 부분(반투명부라고도 부름)(402)이 설치되어 있다. 노광 마스크의 단면도에 있어서, 차광부(401)의 폭은 t1로 표시되고, 반투명막만이 설치된 부분(402)의 폭은 t2로 표시된다. 여기에서는 노광 마스크의 일부로서 반투명막을 사용하는 예에 대해서 설명했지만, 회절 격자 패턴을 사용해도 된다.
도 1a에 나타낸 노광 마스크를 사용해서 레지스트 막에 대하여 노광을 행하면, 비노광 영역(403a)과 노광 영역(403b)이 형성된다. 노광시에는, 광이 차광부(401)로 유입되거나, 반투명막이 설치된 부분(402)을 통과함으로써 도 1a에 나타낸 노광 영역(403b)이 형성된다.
그 다음에, 현상을 행하여, 노광 영역(403b)을 제거함으로써, 도 1b에 나타낸 바와 같이, 두께가 두꺼운 영역과 상기 영역보다 두께가 얇은 영역을 각각 양측에 갖는 좌우 비대칭의 레지스트 패턴(107a)을 제2 도전층(106a) 위에서 얻을 수 있다. 여기에서, '좌우 비대칭'이란, 도 1b에 나타낸 단면도에 있어서의 중심선에 대하여 좌우 비대칭이라는 것을 의미한다. 좌우 비대칭의 레지스트 패턴(107a)에서, 두께가 얇은 영역에서는, 노광 에너지를 조절함으로써 레지스트막의 두께를 조절할 수 있다.
그 다음에, 드라이 에칭에 의해 제2 도전층(106a) 및 제1 도전층(105a)의 에칭을 행한다. 에칭 가스로서는, CF4, SF6, Cl2, 02을 사용한다. 에칭 레이트의 향상에는 ECR(Electron Cyclotron Resonance) 또는 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마 소스를 사용하는 드라이 에칭 장치를 사용한다. 에칭 조건에 의존해서, 제2 절연막(104)도 에칭되어, 부분적으로 두께가 얇아진다는 점에 유념한다.
여기에서는, ICP 에칭 장치를 사용하는 예에 대해서 설명하지만, 본 발명은 특별하게 한정되지 않고, 예를 들면, 평행 평판 에칭 장치, 마그네트론 에칭 장치, ECR 에칭 장치, 헬리콘(hericon) 에칭 장치 등을 사용해도 된다는 점에 유념한다. 또한, 본 발명은 드라이 에칭에 한정되지 않고, 웨트(wet) 에칭을 이용해도 된다. 또한, 드라이 에칭과 웨트 에칭을 조합해서 사용해도 된다.
이렇게 해서, 도 1c에 나타낸 바와 같이, 제2 절연막(104) 위에 제1 도전층(105b) 및 제2 도전층(106b)으로 구성된 도전 적층 패턴이 형성된다. 에칭에 의해, 제1 도전층(105b)의 양 측벽이 노출되고, 또 제2 도전층(106b)과 겹치지 않는 영역이 노출된다. 제1 도전층(105b)의 양 측벽은, 테이퍼(taper) 형상을 가져도 된다는 점에 유념한다. 또한, 제2 도전층(106b)의 양 측벽도 테이퍼 형상을 가져도 된다.
다음에, 레지스트 패턴(107b)을 제거한 후, 반도체층(103)으로 일 도전형 불순물을 첨가한다. 여기에서는, 일 도전형 불순물의 이온으로서 인(또는 As)을 사용하여, n채널 TFT를 제조한다. 측벽을 형성하지 않고, 도전 적층 패턴을 사용해서, 자기정합적으로 LDD 영역, 소스 영역 또는 드레인 영역을 형성할 수 있다.
게이트 전극의 외측에 설치된 소스 영역 및 드레인 영역을 형성하기 위한 도핑 처리를 행할 경우, 도전 적층 패턴을 마스크로서 사용해 일 도전형 불순물의 이온을 반도체층(103)에 첨가해서 고농도의 일 도전형 불순물 영역(110, 111)을 형성해도 된다. 소스 영역 및 드레인 영역을 형성하기 위한 도핑은, 가속 전압이 30kV 이하인 조건에서 행해진다. 고농도의 일 도전형 불순물 영역(110, 111)의 불순물 농도는 1×1019∼5×1021/cm3(SIMS 측정에 의한 피크값)로 설정된다.
또한, 게이트 전극과 중첩된 LDD 영역을 형성하기 위한 도핑 처리를 수행하는 경우, 제2 도전층과 중첩되지 않는 영역의 제1 도전층(105b)을 통해 일 도전형 불순물의 이온을 반도체층(103)에 첨가해서, 저농도의 일 도전형 불순물 영역(109a, 109b)을 형성해도 된다. 이 경우에, 도핑은 제2 절연층 또는 제1 도전층의 두께에 의존하지만, 가속전압이 50kV이상인 조건을 필요로 한다. 저농도의 일 도전형 불순물 영역(109a, 109b)의 불순물 농도는, LDD 영역을 전제라고 하면, 1×1016∼5×1018/cm3(SIMS 측정에 의한 피크값)으로 설정된다.
도핑의 순서는 특별하게 한정되지 않고, 소스 영역 및 드레인 영역을 형성하 기 위한 도핑 처리를 행한 후에, LDD 영역을 형성하기 위한 도핑 처리를 행해도 된다는 점에 유념한다. 반대로, LDD 영역을 형성하기 위한 도핑 처리를 행한 후에, 소스 영역 및 드레인 영역을 형성하기 위한 도핑 처리를 행해도 된다.
또한, 여기에서는 도핑 처리를 2회 나누어서 행하여 각기 다른 농도의 불순물 영역을 형성하는 예에 대해서 기술했지만, 처리 조건을 조절해서 1회의 도핑 처리로 각기 다른 농도의 불순물 영역을 형성해도 된다.
또한, 도핑 전에 레지스트 패턴을 제거한 예에 대해서 기술했지만, 도핑 처리 후에 레지스트 패턴을 제거해도 된다. 레지스트 패턴을 남긴 채 도핑을 수행하면, 제2 도전층의 표면을 레지스트 패턴으로 보호하면서 도핑을 행할 수 있다.
상술한 도핑 처리의 경우에, 제2 도전층과 중첩된 위치에서의 반도체층은, 일 도전형 불순물의 이온이 첨가되지 않는 영역이 되고, 후에 형성되는 TFT의 채널 형성 영역으로서 기능한다는 점에 유념한다.
또한, 도전 적층 패턴(제1 도전층(105b) 및 제2 도전층(106b))은 반도체층(103)과 교차하는 부위에서 게이트 전극이 된다. 제1 도전층(105b) 중, 제2 도전층(106b)과 겹치지 않는 영역은 Lov 영역의 길이이다. Lov 영역은, 게이트 전극과 겹치는 저농도 불순물 영역을 의미한다는 점에 유념한다. TFT를 포함하는 회로의 종류나 용도에 따라, 필요한 Lov 영역의 길이를 결정하고, 그 길이에 의거하여 노광 마스크나 에칭 조건을 설정해도 된다.
그 후에, 질화 실리콘을 사용하는 제3 절연막(112)을 형성한다. 그리고, 반도체층에 첨가된 불순물 원소의 활성화 및 수소화를 행한다.
다음에, 투광성 무기재료(예를 들면, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등) 또는, 저유전율의 유기 화합물 재료(예를 들면, 감광성 또는 비감광성의 유기 수지 재료)을 사용해서 제4 절연막(113)을 형성한다. 또한, 실록산을 포함하는 재료를 사용해서 제4 절연막을 형성해도 된다. 실록산은, 실리콘(Si)과 산소(0)의 결합에 의해 형성된 골격구조를 포함하는 재료라는 점에 유념한다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기 또는 방향족 탄화수소)를 사용한다. 또, 치환기로서, 플루오르(fluoro)기를 사용해도 된다. 또한, 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오르기를 사용해도 된다.
다음에, 제3 포토마스크를 사용해서 레지스트의 마스크를 형성하고, 층간 절연막으로서 기능하는 제3 절연막(112), 제4 절연막(113), 및 게이트 절연막으로서 기능하는 제2 절연막(104)을 선택적으로 에칭해서 콘택 홀을 형성한다. 그 후에,레지스터의 마스크를 제거한다.
그 다음에, 제4 절연막(113) 위에 스퍼터링법으로 금속 적층막을 형성한 후, 제4 포토마스크를 사용해서 레지스트의 마스크를 형성하고, 선택적으로 금속 적층막을 에칭하여, 반도체층에 접하는 소스 전극(114)과 드레인 전극(115)을 형성한다.
TFT의 소스 전극(114) 또는 드레인 전극(115)과 동시에 접속 전극(복수의 TFT를 전기적으로 접속하는 전극) 또는 단자전극(외부전원과 접속하기 위한 전극)도 제4 절연막(113) 위에 형성할 수 있다는 점에 유념한다. 그리고, 레지스트의 마스크를 제거한다. 금속 적층막은, 두께 100nm의 Ti막과, 두께 350nm의 미량의 Si를 포함하는 Al막과, 두께 100nm의 Ti막의 3층 적층 구조를 갖는다는 점에 유념한다. 금속 적층막을, 같은 금속 스퍼터링 장치에서 연속해서 형성하는 바람직하다.
상기의 공정을 통해서, 도 1d에 나타낸 바와 같이, 채널 형성 영역의 한 측에 폭이 좁은 저농도 불순물 영역(109a)과, 채널 형성 영역의 다른 측에 폭이 넓은 저농도 불순물 영역(109b)을 갖는 톱 게이트 TFT를 형성한다. 또한, 도 1d에는 채널길이 L이 도시되어 있다.
상술한 바와 같이, 본 실시 예에서는, 회절 격자 패턴 또는 반투명막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크를 사용해서 노광을 수행하여, 좌우 비대칭의 레지스트 패턴(107a)을 형성하고, 그 레지스트 패턴을 이용하여, 좌우 비대칭의 게이트 전극을 얻는다.
따라서, 레지스트 패턴(107a)의 두께가 얇은 부분의 길이를 조절함으로써, 자기정합적으로 2개의 Lov 영역의 길이를 각각 조절할 수 있다.
예를 들면, 버퍼 회로에 사용된 n채널 TFT를 형성하는 경우에, 채널길이 L을 10㎛, 하나의 Lov 영역의 길이를 0.5㎛, 다른 Lov 영역의 길이를 1.5㎛로 할 수 있다. 이 경우, 게이트 전극 폭, 즉 도전 적층 패턴의 폭(채널 길이 방향의 폭)은, 12㎛이다.
본 실시 예에서는, n채널 TFT를 사용하여 설명했지만, n형 불순물 원소 대신에 p형 불순물 원소를 사용함으로써 p채널 TFT를 형성할 수도 있다.
또한, 동일 기판 위에 n채널 TFT와 p채널 TFT를 형성할 수 있고, 이들 TFT를 상보적으로 조합함으로써, CMOS 회로를 구성할 수도 있다. CMOS 회로는, 적어도 하 나의 n채널 TFT와 하나의 p채널 TFT를 갖는 회로(예를 들면, 인버터 회로, NAND 회로, AND 회로, NOR 회로, OR 회로, 시프트 레지스터 회로, 샘플링 회로, D/A 컨버터 회로, A/D 컨버터 회로, 래치 회로, 버퍼 회로 등)을 의미한다. 덧붙여, 이들 CMOS 회로를 조합함으로써, SRAM 또는 DRAM 등의 메모리 소자나 그 밖의 소자를 기판 위에 구성할 수 있다. 또한, 다양한 소자나 회로를 집적해서 CPU를 기판 위에 구성하는 것도 가능하다.
또한, 노광 마스크를 변경하는 것만으로, 공정 수를 늘리지 않고, 동일 기판 위에 상기 구조(채널 형성 영역의 양측에 각각 넓은 폭과 좁은 폭의 Lov 영역을 갖는 구조)의 톱 게이트 TFT와, 채널 형성 영역의 양측에 각각 같은 폭의 Lov 영역을 갖는 구조의 톱 게이트 TFT를 형성할 수도 있다.
또한, 본 실시 예에서는, 단일 게이트 구조의 톱 게이트 TFT를 사용하여 설명했지만, 채널 형성 영역을 복수 개 갖는 멀티 게이트 구조의 톱 게이트 TFT도 형성할 수 있다. 또한, 공정 수를 늘리지 않고 노광 마스크를 변경하는 것만으로 동일 기판 위에 단일 게이트 구조의 톱 게이트 TFT와 멀티 게이트 구조의 톱 게이트 TFT를 형성할 수 있다.
따라서, 공정 수를 늘리지 않고, 동일 기판 위에 최적의 구조의 트랜지스터를 할당해서 다양한 회로를 구성할 수 있다.
(실시 예 2)
본 실시 예에서는, 실시 예1에서 사용되는 회절 격자 패턴 또는 반투명막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴이 설치된 노광 마스크에 대해서 도 2a 내지 도 2e를 참조하여 설명한다.
도 1a는 노광 마스크의 단면도라는 점에 유념한다. 마찬가지로, 도 2a 내지 도 2e에서도, 차광부의 폭은 t1로 표시되고, 보조 패턴이 설치된 부분의 폭은 t2로 표시된다.
보조 패턴의 구체적인 예로서, 도 2a와 도 2b는, 노광 장치의 해상도 한계 이하의 라인 및 스페이스로 이루어진 슬릿부를 갖는 회절 격자 패턴을 구비한 노광 마스크의 평면도의 일부를 나타낸다. 회절 격자 패턴은, 슬릿, 돗(dot) 등의 패턴 중 적어도 1개가 배치되는 패턴이다. 슬릿, 돗 등의 패턴을 복수 배치하는 경우에는, 주기적으로 또는 비주기적으로 배치되어도 된다. 해상도 한계 이하의 미세 패턴을 사용함으로써, 실질적인 노광 양을 변경하는 것이 가능하고, 노광된 레지스트 현상 후의 막 두께를 조절하는 것이 가능하다.
상기 슬릿부의 슬릿의 방향은, 슬릿부(203)와 같이 주 패턴(차광부 202)의 방향과 평행이어도 되고, 또는 슬릿부(207)와 같이 주 패턴(차광부 206)의 방향과 수직이어도 된다. 이 포토리소그래피 공정에서 사용된 레지스트로서 네가티브형 레지스트를 사용하는 것이 곤란하기 때문에, 게이트 전극 형성용 포토마스크 또는 레티클의 패턴 구성은, 포지티브형 레지스트를 전제로 하고 있다는 점에 유념한다.
게이트 전극 형성용 포토마스크 또는 레티클(201 또는 205)에 노광 광을 조사하는 경우, 차광부(202 또는 206)의 광 강도는 대략 제로이며, 투광부(204 또는 208)의 광 강도는 대략 100%이다. 다른 한편으로, 노광 장치의 해상도 한계 이하의 라인 및 스페이스로 이루어진 회절 격자 패턴의 슬릿부(203 또는 207)로 구성된 광 강도 저감 기능을 갖는 보조 패턴의 광 강도는, 10∼70%의 범위에서 조정 가능하다. 그 대표적 광 강도 분포의 예를 도 2c 중의 광 강도 분포(209)로 나타낸다. 회절 격자 패턴에 있어서의 슬릿부(203 또는 207)의 광 강도의 조정은, 슬릿부(203 또는 207)의 피치 및 슬릿 폭을 조정함으로써 실현될 수 있다.
또한, 보조 패턴의 구체적인 예로서, 도 2d는, 노광 광의 광 강도 저감 기능을 갖는 반투명막으로 이루어진 반투명부를 구비한 노광 마스크의 평면도의 일부를 나타낸다. 반투명막으로서는, MoSiN 이외에, MoSi, MoSiO, MoSiON, CrSi 등을 사용할 수 있다. 반투명부를 구비한 노광 마스크를 사용한 노광법은, 하프톤 노광법이라고도 칭한다.
게이트 전극 형성용 포토마스크 또는 레티클(210)에 있어서의 게이트 전극 형성용 마스크 패턴의 주 패턴의 영역은 차광부(211)이며, 광 강도 저감 기능을 갖는 보조 패턴의 영역은 반투명막으로 이루어진 반투광부(212)이고, 반투광부(212) 외측의 영역은 투광부(213)이다.
또한, 게이트 전극 형성용 포토마스크 또는 레티클(210)에 노광 광을 조사했을 경우, 차광부(211)의 광 강도는 대략 제로이고, 투광부(213)의 광 강도는 대략 100%이며, 반투명막으로 이루어진 반투광부(212)로 구성된 보조 패턴 영역의 광 강도는, 10∼70%의 범위에서 조정 가능하다. 전형적인 광 강도 분포의 예를 도 2e에서의 광 강도 분포(214)로 나타낸다.
또한, 본 실시 예를 실시 예 1과 자유롭게 조합할 수 있다.
(실시 예 3)
실시 예1에 기술된 도전 적층 패턴의 형성 방법은, 특별하게 한정되지 않는다. 여기에서는, 에칭 조건을 프로세스 중에 여러 번 변경해서 도전 적층 패턴을 형성하는 예를 도 3a 내지 도 3f를 참조하여 설명한다.
우선, 실시 예1과 마찬가지로, 제2 도전층(306a) 위에 레지스트 패턴(307a) 을 형성한다. 도 3a은, 도 1b에 해당한다.
도 3a에 있어서, 기판(301) 위에, 제1 절연막(베이스 절연막)(302), 반도체층(303), 제2 절연막(게이트 절연막)(304)이 형성되어 있고, 그 위에, 제1 도전층(305a) 및 제2 도전층(306a)이 형성되어 있다.
그 다음에, 제1 에칭 조건에서 에칭을 행하여, 도 3b에 나타낸 형상으로 레지스트 패턴(307b) 및 제2 도전층(306b)을 형성한다. 제1 에칭 조건에서 제2 도전층(306b)의 일부에 테이퍼 형상의 부분을 형성한다.
그 다음에, 제1 에칭 조건에서 계속해서 에칭을 수행해 도 3c의 상태를 얻는다. 이 단계에서, 단차가 없는 레지스트 패턴(307c)을 얻는다. 또한, 제2 도전층(306c)의 일부에 테이퍼 형상의 부분을 형성하면서, 막 두께를 얇게 한다.
그 다음에, 제1 에칭 조건에서 계속해서 에칭을 수행해 도 3d의 상태를 얻는다. 또한, 레지스트 패턴의 사이즈를 작게 해서 레지스트 패턴(307d)을 얻는다. 또한, L자형의 제2 도전층(306d)을 얻은 후, 제1 도전층(305a)의 일부를 노출한다.
그 다음에, L자형의 제2 도전층(306d)을 마스크로서 사용하여 제2 에칭 조건에서 에칭을 행하여, 제1 도전층(305b)을 형성한다.
그 다음에, 제3 에칭 조건에서 이방성 에칭을 행하여, 제2 도전층(306e)을 형성한다. 이 이방성 에칭에 있어서, 제1 도전층과 제2 도전층 간의 에칭 레이트의 차가 큰 것이 중요하고, 제1 도전층과 제2 도전층에는 각기 다른 도전 재료를 사용하는 것이 바람직하다. 또한, 제3 에칭 조건을 조정함으로써, 이 이방성 에칭에 의해 제2 절연막이 부분적으로 얇아지는 것을 방지할 수도 있다.
상술한 바와 같이, 에칭 조건을 미세하게 변경하면서 도전 적층 패턴을 형성함으로써, 도전 적층 패턴의 형상의 변화를 억제할 수 있다.
이후의 공정은, 실시 예1와 동일하므로 여기에서는 상세한 설명을 생략한다.
또한, 본 실시 예를 실시 예 1 또는 실시 예 2와 자유롭게 조합할 수 있다.
(실시 예 4)
본 실시 예에서는, 노광 마스크를 변경하는 것만으로, 제조공정 수를 늘리지 않고, 동일 기판 위에, 상기 구조(드레인측이 소스측보다도 폭이 넓은 Lov영역을 갖는 구조)의 톱 게이트 TFT와, 채널 형성 영역의 양측에 같은 폭의 Lov 영역을 갖는 구조의 톱 게이트 TFT를 형성하는 예를 도 4a 내지 도 4c를 참조하여 설명한다.
도 4a에 있어서, 기판(500) 및 절연층(508) 위에 반도체층(502, 및 503)이 형성되어 있다. 반도체층(502, 503)을 덮도록 게이트 절연층(504), 제1 도전막(505), 및 제2 도전막(506)이 형성되고, 도 4a에 도시한 바와 같이 서로 다른 형상을 갖는 레지스트 패턴들(529, 539, 549)이 형성되어 있다. 이들 레지스트 패턴은, 실시 예1 또는 2에서 기술한 바와 같이 노광 마스크를 사용해서 형성될 수 있다.
레지스트 패턴(529)은 양측에 완만한 단차를 갖는 형상(도 4a의 단면에 있어 서 좌우 대칭의 형상)을 갖고, 레지스트 패턴(539)은 볼록부가 중앙에서 벗어난 위치에 있는 형상(도 4a의 단면에서 좌우 비대칭의 형상)을 가지며, 레지스트 패턴(549)은 단차도 요철도 없는 형상(도 4a의 단면에서 좌우 대칭의 형상)을 갖는다.
레지스트 패턴들(529, 539, 549)을 사용해서 에칭 처리에 의한 패터닝을 행하여 제1 게이트 전극층(521), 제2 게이트 전극층(522), 제1 게이트 전극층(531), 제2 게이트 전극층(532), 제1 배선층(541), 및 제2 배선층(542)을 형성한다.
제2 게이트 전극층(522, 532)을 마스크로서 사용해서, 반도체층(502, 503)에 일 도전형을 갖는 불순물 원소를 첨가하여, 저농도 불순물 영역(524a, 524b, 534a, 534b)을 형성한다(도 4b 참조.).
또한, 제1 게이트 전극층(521), 제2 게이트 전극층(522), 제1 게이트 전극층(531), 및 제2 게이트 전극층(532)을 마스크로서 사용해서, 반도체층(502, 503)에 일 도전형을 갖는 불순물 원소를 첨가하여, 고농도 불순물 영역(525a, 525b, 535a, 535b)을 형성한다.
그 후에, 레지스트 패턴(523, 533, 543)을 제거한다.
이렇게 해서, 동일 기판 위에, 제1 TFT부(530)와, 제2 TFT부(520)와, 배선부(540)를 형성할 수 있다. 제1 TFT부(530)에는, 소스측에 저농도 불순물 영역(536a_를 갖고, 드레인측에 저농도 불순물 영역(536b)을 갖는 TFT가 형성된다. 저농도 불순물 영역(536b)의 폭은, 저농도 불순물 영역(536a)보다도 넓다는 점에 유념한다. 제2 TFT부(520)에는, 채널 형성 영역의 양측에 폭이 동일한 저농도 불순 물 영역(526a 및 526b)을 갖는 TFT가 형성된다(도 4c 참조). 또한, 배선부(540)에는, 단부가 일치하고 있는 적층, 즉, 제1 배선층(541)과 제2 배선층(542)의 적층을 취득한다.
또, 동일 기판 위에 단일 드레인 구조를 갖는 TFT도 형성할 수 있다. 그것의 예가 도 12의 단면도에 도시되어 있다. 도 4c에 나타낸 것과 동일한 부분은 동일한 참조번호로 표시되어 있다는 점에 유념한다. 도 12에서는, 기판(500) 위에, 제1 TFT부(530), 제2 TFT부(520), 제3 TFT부(1500) 및 배선부(540)가 형성되어 있다. 단일 드레인 구조를 갖는 TFT가 설치되어 있는 제3 TFT부(1500), 제1 게이트 전극층(1504) 및 제2 게이트 전극층(1505)은, 제1 배선층(541)과 제2 배선층(542)의 적층과 같이 각각의 단부가 일치하고 있는 적층이다. 또한, 제1 게이트 전극층(1504)은 제1 배선층(541) 또는 제1 게이트 전극층(521)과 같은 재료로 형성되고, 제2 게이트 전극층(1505)은 제2 배선층(542) 또는 제2 게이트 전극층(522)과 같은 재료로 형성되어 있다. 제1 게이트 전극층(1504)과 제2 게이트 전극층(1505)을 마스크로서 사용해서, 일 도전형의 불순을 원소를 첨가함으로써, 고농도 불순물 영역(1501a, 1501b)이 자기정합적으로 형성되고, 채널 형성 영역(1503)이 고농도 불순물 영역들(1501a와 1501b) 사이에 형성된다. 제1 TFT부와 제2 TFT부에 나타낸 TFT와 비교하여, 제3 TFT부(1500)에 나타낸 단일 드레인 구조의 TFT는 고속 동작에 적합한 구조를 갖는다. 상술한 바와 같이, 상기 구조(드레인측이 소스측보다 폭이 넓은 Lov 영역을 갖는 구조)의 톱 게이트 TFT와, 채널 형성 영역의 양측에 각각 폭이 동일한 Lov 영역을 갖는 상기 구조의 톱 게이트 TFT와, 단일 드레인 구조의 TFT를 동일 기 판 위에 형성할 수 있다.
또한, 같은 레지스트 패턴을 이용해, 제1 TFT부(530)과 같은 구조를 형성하여, 동일 기판 위에 커패시터와 TFT를 형성할 수 있다. 그 경우, 게이트 절연층(504)을 유전체로 하고, 고농도 불순물 영역(536a 및 536b)과, 제1 게이트 전극층(531) 및 제2 게이트 전극층(532)을 한 쌍의 전극으로 하는 커패시터를 형성할 수도 있다.
또한, 본 실시 예를, 실시 예1, 2, 또는 3과 자유롭게 조합할 수 있다.
(실시 예 5)
본 실시 예에서는, 액티브 매트릭스형의 발광 장치의 구조에 대해서, 도 5 및 도 6을 참조해서 제조 방법과 함께, 이하에 설명한다.
우선, 절연 표면을 갖는 기판(610) 위에 베이스 절연막(611)을 형성한다. 기판(610)측을 표시면으로서 하여 발광을 추출하는 경우, 기판(610)으로서는, 투광성을 갖는 글래스 기판이나 석영 기판을 사용해도 된다. 또한, 처리 온도를 견뎌낼 수 있는 내열성을 갖는 투광성의 플라스틱 기판을 사용해도 된다. 다른 한편으로는, 기판(610)측과 반대의 면을 표시면으로 하여 발광을 추출하는 경우, 상기의 기판뿐만 아니라 절연막으로 덮여 있는 실리콘 기판, 금속 기판, 또는 스테인레스 스틸 기판을 사용해도 된다. 여기서는, 기판(610)으로서 글래스 기판을 사용한다. 글래스 기판의 굴절률은 대략 1.55라는 점에 유념한다.
베이스 절연막(611)으로서는, 산화 실리콘막, 질화 실리콘막 또는 산화 질화 실리콘막 등의 절연막으로 이루어진 베이스막을 형성한다. 여기에서는, 베이스막으 로서 단층 구조를 사용하는 예에 대해서 기술했지만, 절연막을 2층 이상 적층한 구조를 사용해도 된다. 기판의 요철 및 기판으로부터의 불순물 확산이 문제가 안되는 것이라면, 베이스 절연막을 형성하지 않아도 된다는 점에 유념한다.
그 다음에, 베이스 절연막 위에 반도체층을 형성한다.즉 비정질 구조를 갖는 반도체막을 공지의 방법(예를 들면, 스퍼터링법, LPCVD법,또는 플라즈마 CVD법 등)에 의해 형성한 후, 공지의 결정화 처리(예를 들면, 레이저 결정화법, 열 결정화법, 또는 니켈 등의 촉매를 사용한 열 결정화법 등)을 수행해서 결정질 반도체막을 얻고, 제1 포토마스크를 사용해서 소망의 형상으로 패터닝함으로써 반도체층을 형성한다. 플라즈마 CVD법을 사용하면, 베이스 절연막과 비정질 구조를 갖는 반도체막을 대기에 노출하는 않고 연속적으로 적층할 수 있다는 점에 유념한다. 이 반도체막은 25∼80nm(바람직하게는 30∼70nm)의 두께로 형성된다. 결정질 반도체막의 재료는 특별하게 한정되지 않지만, 바람직하게는 실리콘 또는 실리콘 게르마늄(SiGe) 합금 등을 이용해도 된다.
여기에서는, 비정질 구조를 갖는 반도체막을 결정화시키는 기술로서, 일본국 공개특허공보 특개평 8-78329호 기재의 기술을 사용해서 결정화시킨다. 이 공보에 기재된 기술에 따르면, 비정질 실리콘막에 결정화를 조장하는 금속 원소를 선택적으로 첨가하고, 가열처리를 행함으로써 첨가 영역으로부터 확장되는 결정구조를 갖는 반도체막을 형성한다.
이하, 결정질 반도체막의 형성 방법의 일례를 상세히 설명한다.
우선, 비정질 구조를 갖는 반도체막의 표면에, 결정화를 촉진하는 촉매작용 이 있는 금속 원소(여기에서는, 니켈)를 중량 환산으로 1∼100ppm 포함하는 아세테이트 니켈 용액을 스피너(spinner)를 이용해서 도포해서, 니켈 함유층을 형성한다. 도포 이외의 니켈 함유층의 형성 방법으로서, 스퍼터링법, 증착법, 또는 플라즈마 처리에 의해 매우 얇은 막을 형성하는 방법을 사용해도 된다. 또한, 여기에서는, 전체 면에 도포하는 예에 대해서 기술했지만, 마스크를 이용해서 선택적으로 니켈 함유층을 형성해도 된다.
그 다음에, 가열처리를 행하여, 결정화를 행한다. 이 경우, 반도체의 결정화를 조장하는 금속 원소와 접하고 있는 반도체막의 부분에 실리사이드가 형성되고, 이 실리사이드를 핵으로서 사용하여 결정화가 진행된다. 이렇게 해서, 결정구조를 갖는 반도체막이 형성된다. 결정화 후의 반도체막에 포함된 산소 농도는, 5×1018/cm3 이하인 것이 바람직하다는 점에 유념한다. 여기에서는, 탈수소화를 위한 열처리(500℃, 1시간) 후, 결정화를 위한 열 처리(550℃∼650℃에서 4∼24시간)을 행한다. 또한, 강한 빛의 조사에 의해 결정화를 행하는 경우에는, 적외광, 가시광, 및 자외광 중 어느 하나 또는 그것들의 조합을 사용하는 것이 가능하다. 필요하면, 강한 빛을 조사하기 전에 비정질 구조를 갖는 반도체막에 함유된 수소를 방출하는 열처리를 행해도 된다는 점에 유념한다. 또한, 열처리와 강한 빛의 조사를 동시에 수행해서 결정화를 행해도 된다. 생산성을 고려하면, 강한 빛의 조사에 의해 결정화를 행하는 것이 바람직하다.
이렇게 하여 얻은 결정질 반도체막에는, 금속 원소(여기에서는, 니켈)이 잔 존한다. 이 금속 원소는 막 중에 균일하게 분포되어 있지 않지만, 평균적으로 1 ×1019/cm3이상의 농도로 잔존한다. 물론, 이러한 상태에서도 TFT 등의 각종 반도체소자를 형성하는 것이 가능하지만, 이후에 설명하는 게터링 방법을 수행해서 금속 원소를 제거한다.
여기에서, 레이저 광의 조사 전에 결정화 공정에서 형성된 자연 산화막을 제거한다. 니켈이 고농도로 포함되어 있는 자연 산화막을 제거하는 것이 바람직하다.
그 다음에, 결정화율(막의 전체 용적에 있어서의 결정 성분의 비율)을 증가시키고, 결정립 내에 남은 결함을 보수하기 위해서, 결정질 반도체막에 레이저 광을 조사한다. 결정질 반도체막에 레이저 광을 조사하는 경우, 반도체막에 왜곡이나 리지(ridge)가 형성되고, 표면에 얇은 표면 산화막(미도시)이 형성된다. 이 레이저 광으로서는, 펄스 발진기로서의 레이저 광원으로부터 사출되는 파장 400 nm이하의 엑시머 레이저 광, 또는 YAG 레이저의 제2 또는 제3 고조파를 사용해도 좋다. 또한, 연속 발진이 가능한 고체 레이저를 사용하여, 기본파의 제2∼제4 고조파를 사용해도 된다. 대표적으로는, Nd:YVO4 레이저(기본파:1064nm)의 제2 고조파(532nm) 또는 제3 고조파(355nm)을 사용해도 된다.
그 다음에, 결정질 반도체막의 왜곡을 줄이기 위해, 제1 열처리(반도체막을 순간적으로 400∼1000℃정도까지 가열하는 열처리)을 질소 분위기에서 행하여, 평탄한 반도체막을 얻는다. 순간적으로 가열하는 열처리로서는, 강한 빛을 조사하는 열처리, 또는 가열된 가스 중에 기판을 투입하고, 몇 분 후에 기판을 꺼내는 열처 리를 이용해서 가열을 행해도 좋다. 이 열처리의 조건에 의존해서, 왜곡을 줄이는 것뿐만 아니라, 결정립 내에 남은 결함을 보수하고, 즉, 결정성을 개선할 수 있다. 또한, 이 열처리에 의해, 왜곡을 줄여서, 니켈을 다음 게터링 공정에서 쉽게 게터링할 수 있다. 이 열처리에 있어서의 온도가 결정화에서의 온도보다도 낮은 경우, 고상(solid phase) 상태가 유지된 채로 실리콘막으로 니켈이 이동하게 된다.
그 다음에, 결정질 반도체막 위에 희가스 원소를 포함하는 반도체막을 형성한다. 희가스 원소를 포함하는 반도체막을 형성하기 전에 에칭 스토퍼가 되는 산화막(배리어층이라고 칭함)을 1∼10nm의 두께로 형성해도 좋다. 반도체막의 왜곡을 줄이기 위한 열처리에서 베리어층을 동시에 형성해도 좋다.
희가스 원소를 포함하는 반도체막을, 플라즈마 CVD법 또는 스퍼터링법으로 형성하고, 두께 10∼300nm의 게터링 사이트를 형성한다. 희가스 원소로서는, 헬륨He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe)으로부터 선택된 일종 또는 복수종의 원소를 사용한다. 그들 중에서도 저렴한 가스인 아르곤(Ar)이 바람직하다.
여기에서는, PCVD법을 사용한다. 원료 가스로서, 모노실란과 아르곤을 사용하고, 비율(모노실란:아르곤)을 0.1:99.9∼1:9, 바람직하게는, 1:99∼5:95로 제어한다. 또한, 증착시 RF 파워 밀도는, 0.0017∼0.48 W/cm2인 것이 바람직하다. RF 파워 밀도는, 게터링 효과를 얻기 위해 충분한 막질을 향상시키고, 게다가, 증착 속도를 향상시키기 때문에 가능한 높은 것이 바람직하다. 또한, 증착시의 압력은, 1.333 Pa(0.01 Torr)∼133.322 Pa(1 Torr)인 것이 바람직하다. 압력이 높으면 높을수록 증착 속도가 향상되지만, 압력이 높으면 막중에 포함된 Ar 농도는 감소한다. 또한, 증착 온도는 300℃∼500℃인 것이 바람직하다. 이렇게 해서, 아르곤을 1×1018/cm3∼1×1022/cm3, 바람직하게는, 1×1020∼1×1021/cm3의 농도로 포함하는 반도체막을 플라즈마 CVD법으로 형성할 수 있다. 상기 제2 반도체막의 증착 조건을 상술한 범위 내에서 조절함으로써, 증착시 배리어층에 주는 손상을 줄일 수 있어, 반도체막의 두께의 변화 및 반도체막 내에 형성된 구멍 등의 결함을 방지할 수 있다.
막중에 불활성 기체인 희가스 원소의 이온을 함유시키는 의미는 두 가지가 있다. 하나는 댕글링 본드를 형성하는 것이고, 다른 하나는, 반도체막에 왜곡을 주는 것이다. 반도체막에 왜곡을 주기 위해서는 아르곤(Ar), 크립톤(Kr), 또는 크세논(Ⅹe) 등의 실리콘보다 원자 반경이 큰 원소를 사용하는 것이 대단히 효과적이다. 또한, 막중에 희가스 원소를 함유시킴으로써, 격자 왜곡뿐만 아니라, 댕글링 본드를 형성하여 게터링 작용에 기여한다.
그 다음에, 열 처리를 행하여, 결정질 반도체 막중에 있어서의 금속 원소(니켈)의 농도를 저감 혹은 제거하는 게터링을 행한다. 게터링을 행하는 열 처리로서는, 강한 빛을 조사하는 처리, 노를 사용한 열처리, 또는 가열된 가스에 기판을 투입하고, 몇 분 후에 기판을 꺼내는 열 처리를 이용해도 된다. 여기에서는, 게터링를 행하기 위한 제2 열처리(반도체막을 순간적으로 400∼1000℃정도까지 가열하는 열처리)을 질소 분위기에서 행한다.
이 제2 열처리에 의해, 금속 원소가 희가스 원소를 포함하는 반도체막으로 이동하고, 배리어층으로 덮인 결정질 반도체막에 포함된 금속 원소를 제거하거나, 금속 원소의 농도를 감소시킨다. 결정질 반도체막에 포함된 금속 원소는, 기판면과 수직한 방향으로, 또 희가스 원소를 포함하는 반도체막을 향해서 이동한다.
금속 원소가 게터링 시에 이동하는 거리는, 결정질 반도체막의 두께와 대략 같은 거리이면 되므로, 비교적 단시간에 게터링을 완수할 수 있다. 여기에서는, 니켈이 결정질 반도체막에서 분리되지 않도록 니켈을 희가스 원소를 포함하는 반도체막으로 이동시키고, 결정질 반도체막이 니켈을 거의 포함하지 않도록, 즉 막중의 니켈 농도가 1×1018/cm3이하, 바람직하게는 1×1017/cm3이하가 되도록 충분히 게터링을 수행한다. 희가스 원소를 포함하는 반도체막뿐만 아니라 배리어층도 게터링 사이트로서 기능한다는 점에 유념한다.
그 다음에, 배리어층을 에칭 스토퍼로서 사용하여, 희가스 원소를 포함하는 반도체막만을 선택적으로 제거한다. 희가스 원소를 포함하는 반도체막만을 선택적으로 에칭하는 방법으로서는, 플라즈마를 사용하지 않는 CIF3에 의한 드라이 에칭,또는 히드라진(hydrazine) 또는 테트라메틸암모니늄 하이드옥사이드(tetramethylammonium hydroxide)((CH3)4NOH)(약칭:TMAH)을 포함하는 수용액 등의 알칼리 용액을 이용한 웨트 에칭을 이용할 수 있다. 이 에칭에서 결정질 반도체막에 핀 홀이 형성되는 것을 방지하기 위해서, 오버 에칭 시간을 짧게 한다는 점에 유념한다.
그 다음에, 플루오르화수소산을 포함하는 에천트에 의해 배리어층을 제거한다.
또한, 결정질 반도체막의 왜곡을 줄이기 위한 제1 열처리를 수행한 후, F 등의 불순물을 제거하기 위해서, 플러시(flush) 물질을 사용한 플러싱 처리를 행해도 된다. 예를 들면, 플러싱 처리를 다음과 같이 수행한다. 즉, PCVD 장치를 사용하고, 모노실란을 플러시 물질로서 사용해 모노실란을 가스 유량 8∼10 SLM으로 쳄버에 5∼20분간, 바람직하게는 10분∼15분간 계속해서 도입하여, 기판 표면에 대하여 플러싱 처리(시란 플러시라고도 칭함)를 행한다. 1SLM은 1000 sccm, 즉, 0.06m3/h이라는 점에 유념한다. 또한, 플러싱 처리와 희가스 원소를 포함하는 반도체막의 형성을 연속적으로 행할 수 있기 때문에, PCVD 장치를 사용하는 것이 바람직하다.
상기 공정을 통해서 양호한 결정질 반도체막을 얻을 수 있다.
결정질 반도체막을 제1 포토마스크를 사용해서 원하는 형상으로 패터닝한 후, 레지스트 마스크를 제거한다. 그 다음, 필요하면, TFT의 문턱값을 제어하기 위해서, 미량의 불순물 원소(보론 또는 인)의 도핑을 반도체층에 대하여 행한다. 여기에서는, 디보란(B2H6)을 질량 분리하지 않고 플라즈마에 의해 여기하는 이온 도핑법을 사용한다.
그 다음에, 플루오르화수소산을 포함하는 에천트로 반도체층 표면의 산화막을 제거함과 동시에, 반도체층의 표면을 세정한다.
다음에, 반도체층을 덮는 절연막을 형성한다. 절연막을, 플라즈마 CVD법 또 는 스퍼터링법을 사용하여, 1∼200nm의 두께로 형성한다. 절연막은 바람직하게는 10nm∼50nm의 얇은 두께로 실리콘을 포함하는 절연막의 단층 또는 적층 구조로 형성된 후에, 마이크로파 플라즈마를 사용하여 표면 질화 처리를 행한다. 절연막은, 후에 형성되는 TFT의 게이트 절연막으로서 기능한다.
그 다음에, 절연막 위에, 두께 20∼100nm의 제1 도전막과, 두께 100∼400nm의 제2 도전막을 적층한다. 본 실시 예에서는, 절연막(613) 위에 두께 50nm의 질화 탄탈막과 두께 370nm의 텅스텐막을 순차 적층하고, 실시 예1에서 기술한 바와 같이 패터닝을 행해서 각 게이트 전극 및 각 배선을 형성한다. 본 실시 예에서는, 회절 격자 패턴 또는 반투명막으로 이루어진 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 사용하여, 각 게이트 전극 및 각 배선을 형성한다.
여기에서는 도전막을 TaN막과 W막의 적층이라고 했지만, 본 발명은 이것에 한정되지 않고, Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로서 포함하는 합금 재료 혹은 화합물 재료의 적층으로 도전막을 형성해도 된다. 또한, 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막을 사용해도 된다. 또, 본 발명은 2층 구조에 한정되지 않고, 예를 들면, 두께 50nm의 텅스텐막, 두께 500nm의 알루미늄-실리콘 합금(Al-Si)막, 두께 30nm의 질화 티탄막을 순차 적층한 3층 구조를 사용해도 된다.
상기 제1 도전막 및 제2 도전막의 에칭(제1 에칭 처리 및 제2 에칭 처리)에는, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 사용해도 된다. ICP 에칭법을 사용하여, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측 의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적당하게 조절함으로써, 원하는 형상으로 막을 에칭할 수 있다.
다음에, n형 도전성을 부여하는 불순물 원소를 반도체층에 첨가하기 위해, 게이트 전극을 마스크로 하여 전면에 도핑하는 제1 도핑 처리를 행한다. 제1 도핑 처리를, 이온 도핑법 혹은 이온주입법으로 행하면 된다. 이온 도핑법은 도우즈 양을 1.5×1013atoms/cm2으로 하고, 가속 전압을 60∼100keV의 범위로 한 조건에서 행해진다. n형 도전성을 부여하는 불순물 원소로서는, 전형적으로 인(P) 또는 비소(As)를 사용한다.
그 다음에, 레지스트의 마스크를 형성한 후, n형 도전성을 부여하는 불순물 원소를 제1 도핑 처리보다 높은 농도로 첨가하는 제2 도핑 처리를 행한다. 마스크는, 화소부의 p채널 TFT를 형성하는 반도체층의 소스 영역, 드레인 영역, 및 그들의 주변 영역과, 화소부의 n채널 TFT의 일부와, 구동회로부의 p채널 TFT를 형성하는 반도체층의 소스 영역, 드레인 영역, 및 그들의 주변 영역을 보호하기 위해서 형성된다.
도우즈량이 1×1015∼5×1015/cm2이고, 가속 전압이 50∼100keV인 조건에서 이온 도핑법에 의해 제2 도핑 처리를 행한다. 제2 도핑 처리에 있어서의 가속 전압은 제1 도핑 처리보다도 낮게 설정된다는 점에 유념한다.
그 다음에, 마스크를 제거한 후, 새롭게 레지스트의 마스크를 형성하고, p형 도전성을 부여하는 불순물 원소(대표적으로는 보론)를 고농도로 첨가하는 제3 도핑 처리를 행한다. 마스크는, 화소부의 n채널 TFT를 형성하는 반도체층의 소스 영역, 드레인 영역, 및 그들의 주변 영역과, 구동회로부의 n채널 TFT를 형성하는 반도체층의 소스 영역, 드레인 영역, 및 그들의 주변 영역을 보호하기 위해서 형성된다.
이후, 레지스트 마스크를 제거한다. 상기의 공정을 통해서, 각각의 반도체층에 n형 또는 p형 도전성을 갖는 불순물 영역이 형성된다.
그 다음에, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여, 수소를 포함하는 절연막을 형성한 후, 반도체층에 첨가된 불순물 원소의 활성화 및 수소화를 행한다. 수소를 포함하는 절연막으로서는, PCVD법에 의해 얻은 질화 산화 실리콘막(SiNO막)을 사용한다. 여기에서는, 수소를 포함하는 절연막의 두께는, 50∼200nm으로 설정된다. 덧붙여, 결정화를 조장하는 니켈 등의 금속 원소를 사용해서 반도체막을 결정화하는 경우, 활성화와 동시에 채널 형성 영역에 있어서의 니켈을 감소시키는 게터링도 수행할 수 있다. 수소를 포함하는 절연막은, 층간 절연막의 제1 층이며, 산화 실리콘을 포함하고 있다는 점에 유념한다.
그 다음에, 스퍼터링법, LPCVD법,또는 플라즈마 CVD법 등을 사용해서 층간 절연막의 제2 층으로서 무기 절연막을 형성한다. 무기절연막으로서는, 산화 실리콘막, 질화 실리콘막 또는 산화 질화 실리콘막 등의 절연막의 단층 또는 적층 구조를 사용한다. 여기에서는, 무기 절연막의 두께는 600∼800nm으로 설정되어 있다.
그 다음에, 포토마스크를 사용해서 레지스트의 마스크를 형성하고, 절연막을 선택적으로 에칭해서 콘택 홀을 형성한다. 그리고, 레지스트의 마스크를 제거한다.
그 다음에, 스퍼터링법에 의해 금속막을 적층한 후, 포토마스크를 사용해서 레지스트의 마스크를 형성하고, 선택적으로 금속 적층막을 에칭하여, TFT의 소스 전극 또는 드레인 전극으로서 기능하는 전극을 형성한다. 금속 적층막은, 같은 금속 스퍼터링 장치에서 연속해서 형성된다 점에 유념한다. 그리고, 레지스트의 마스크를 제거한다.
상기의 공정을 통해서, 동일 기판 위에 폴리실리콘막을 활성층으로서 포함하는 톱 게이트 TFT(636, 637, 638, 639)를 제조할 수 있다.
화소부에 설치된 TFT(638)는, 하나의 TFT에 복수의 채널 형성 영역을 갖는 n채널 TFT라는 점에 유념한다. TFT(638)은, 더블 게이트형의 TFT이다. 또한, 화소부에는, 후에 형성되는 발광소자에 전기적으로 접속되는 TFT(639)가 배치된다. 여기에서는, 오프 전류를 줄이기 위해서, TFT(639)로서, 더블 게이트형의 p채널 TFT를 기술해지만, 본 발명은 특별하게 한정되지 않고, 단일 게이트형의 TFT가 설치되어도 된다.
또한, 구동회로부에 설치된 TFT(636)는, 채널 형성 영역의 양측에 폭이 다른 2개의 저농도 불순물 영역(Lov영역이라고도 칭함)을 갖는 n채널 TFT이다. 2개의 저농도 불순물 영역은, 자기정합적으로 게이트 전극과 중첩되어 있다. TFT(637)는, 소스측과 드레인측의 양쪽에 같은 폭의 저농도 불순물 영역(Lov영역)을 갖는 p채널 TFT이다. 각각의 TFT는 단일 게이트 TFT이다. 구동회로부에 있어서는, TFT(636과 637)을 상보적으로 접속하여 CMOS 회로를 구성함으로써, 다양한 종류의 회로를 실현할 수 있다. 필요하면, 멀티 게이트 TFT도 설치할 수 있다.
그 다음에, 제1 전극(623), 즉, 유기 발광소자의 애노드(또는 캐소드)를 형 성한다. 제1 전극(623)으로서, Ni, W, Cr, P t, Zn, Sn, In 및 Mo로부터 선택된 원소 등의 일 함수가 큰 재료, 또는 상기 원소를 주성분으로서 포함하는 TiN, TiSiXNY, WSiX, WNX, WSiXNY, 또는 NbN 등의 합금 재료의 단층막 또는 그들의 적층막을 총 두께 100nm∼800nm로 사용하면 된다.
구체적으로, 제1 전극(623)으로서, 투광성 도전 재료로 이루어진 투명 도전막을 사용하는 것이 바람직하고, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물 등을 사용할 수 있다. 물론, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 산화 규소가 첨가된 인듐 주석 산화물(ITSO) 등도 사용할 수 있다.
각 투광성 도전 재료의 조성비의 예에 대해서 기술한다. 산화 텅스텐을 포함하는 인듐 산화물의 조성비에 있어서는, 산화 텅스텐이 1.Owt%이고, 인듐 산화물이 99.Owt%이면 된다. 산화 텅스텐을 포함하는 인듐 아연 산화물의 조성비에 있어서는, 산화 텅스텐이 1.Owt%이고, 산화 아연 0.5wt%이며, 인듐 산화물이 98.5wt%이면 된다. 산화 티탄을 포함하는 인듐 산화물에 있어서는, 산화 티탄이 1.O∼5.Owt%이고, 인듐 산화물이 99.O∼95.Owt%이면 된다. 인듐 주석 산화물(ITO)의 조성비에 있어서는, 산화 주석이 10.Owt%이고, 인듐 산화물이 90.Owt%이면 된다. 인듐 아연 산화물(IZO)의 조성비에 있어서는, 산화 아연이 10.7wt%이고, 인듐 산화물이 89.3wt%이면 된다. 또, 산화 티탄을 포함하는 인듐 주석 산화물의 조성비에 있어서는, 산 화 티탄이 5.Owt%이고, 산화 주석이 10.Owt%이며, 인듐 산화물이 85.Owt%이면 된다. 상술한 조성비는 단지 예이며, 적절하게 그 조성비를 설정하면 된다.
그 다음에, 도포법에 의해 얻은 절연막(예를 들면, 유기 수지막)을 패터닝하여, 제1 전극(623)의 단부를 덮는 절연물(629)(뱅크, 격벽, 장벽, 제방 등이라고 칭함)을 형성한다. 또한, 절연물(629)을, 마스크를 사용하는 패터닝에 한정하지 않고, 감광성 재료를 사용하는 노광과 현상만으로 형성해도 된다는 점에 유념한다.
그 다음에, 유기 화합물을 포함하는 층(624)을, 증착법 또는 도포법을 사용해서 형성한다.
유기 화합물을 포함하는 층(624)은 적층이며, 유기 화합물을 포함하는 층(624)의 일층으로서, 버퍼층을 사용해도 된다. 버퍼층은, 유기 화합물과 무기화합물의 복합재료로 이루어지고, 상기 무기화합물은, 상기 유기 화합물에 대하여 전자 수용성을 갖는다. 상기 무기 화합물로서는, 산화 티탄, 산화 지르코늄, 산화 하프늄, 산화 바나듐, 산화 니오브, 산화 탄탈, 산화 크롬, 산화 몰리브덴, 산화 텅스텐, 산화 망간, 및 산화 레늄 중 하나 또는 복수 개를 사용할 수 있다. 버퍼층은, 홀 수송성을 갖는 유기 화합물과, 무기 화합물의 복합재료로 이루어져 있다.
예를 들면, 제1 전극(623)과 제2 전극 사이에는 유기 화합물을 포함하는 적층(버퍼층과 유기 화합물층의 적층)을 설치하는 것이 바람직하다. 버퍼층은, 금속 산화물(예를 들면, 산화 몰리브덴, 산화 텅스텐, 또는 산화 레늄 등)과, 유기 화합물(홀 수송성을 갖는 재료, 예를 들면, 4,4'-bis[N-(3-메틸페닐)-N-페닐아미노]비페닐(약칭:TPD), 4,4'-bis[N-(1-나프틸)-N-페닐아미노]비페닐(약칭:α-NPD), 또는 4,4'-bis{N-[4-(N,N-di-m-톨릴아미노)페닐]-N-페닐아미노}비페닐(약칭:DNTPD))을 포함하는 복합층이다. 또, 예를 들면, 유기 화합물층은 tris(8-퀼놀리노라토)알루미늄(약칭:Alq3), tris(4-메틸-8-퀼놀리노라토)알루미늄(약칭: Almq3), 또는 α-NPD로 구성될 수 있다. 또한, 도펀트 재료가 유기 화합물층에 포함되어도 되고, 예를 들면, N,N'-디메틸퀴나크리돈(약칭:DMQd), 쿠마린6, 루부렌 등을 사용할 수 있다. 제1 전극과 제2 전극의 사이에 설치된 유기 화합물을 포함하는 적층은, 저항 가열법 등의 증착법에 의해 형성되면 된다.
버퍼층의 두께를 조절함으로써, 제1 전극과 유기 화합물층 간의 거리를 제어할 수 있고, 발광 효율을 향상시킬 수 있다. 버퍼층의 두께를 조절함으로써, 각 발광소자의 발광 색이 분명하게 표시되는 뛰어난 영상을 표시할 수 있고, 저소비 전력화된 발광 장치를 실현할 수 있다.
그 다음에, 제2 전극(625), 즉, 유기 발광소자의 캐소드(또는 애노드)를 형성한다. 제2 전극(625)으로서는, MgAg, MgIn, AlLi 등의 합금, 또는 투명 도전막(예를 들면 ITO 등)을 사용할 수 있다.
그 다음에, 증착법 또는 스퍼터링법에 의해 보호층(626)을 형성한다. 보호층(626)은, 제2 전극(625)을 보호한다. 보호층(626)을 통과시켜서 발광소자의 발광을 추출하는 경우, 투명한 재료를 사용하는 것이 바람직하다. 필요하지 않으면, 보호층(626)은 설치할 필요가 없다.
그 다음에, 밀봉 기판(633)을 밀봉재(628)로 부착해서 발광소자를 밀봉한다. 즉, 표시 영역을 밀봉재로 둘러싸서, 발광 표시 장치를 한 쌍의 기판으로 밀봉한다. TFT의 층간 절연막은, 기판 전체 면에 설치된다. 따라서, 밀봉재의 패턴이 층간 절연막의 주위의 내측에 묘화된 경우, 밀봉재의 패턴의 외측에 설치되는 층간 절연막의 일부로부터 수분이나 불순물이 침입할 수도 있다. 따라서, TFT의 층간 절연막으로서 사용되는 절연막의 주위는, 밀봉재의 패턴의 내측에 있는데, 바람직하게는, 절연막의 단부를 밀봉재가 덮도록 밀봉재 패턴과 겹쳐져 있다. 밀봉재(628)로 둘러싸인 영역은 충전재(627)로 충전된다는 점에 유념한다. 또, 밀봉재(628)로 둘러싸인 영역은 건조한 불활성 가스로 충전된다.
최후에, FPC(632)를 이방성 도전막(631)에 의하여 공지의 방법으로 단자 전극에 부착한다. 이 단계에서의 단면도를 도 5에 나타낸다. 단자전극으로서는, 제1 전극(623)과 같은 공정에서 얻은 투명 도전막을, 최상층으로서 사용하는 것이 바람직하고, 게이트 배선과 동시에 형성된 단자 전극 위에 형성한다.
또한, 도 6은, 화소부의 평면도이며,도 6에서의 쇄선 E-F을 따른 단면은, 도 5의 화소부의 p채널 TFT(639)의 단면구조에 대응한다. 또한, 도 6의 쇄선 M-L을 따른 단면은, 도 5의 화소부의 n채널 TFT의 단면 구조에 대응한다. 도 6의 680으로 표시된 실선은, 절연물(629)의 가장자리를 나타낸다는 점에 유념한다. 그러나, 도 6에 있어서는, 제2 도전층만을 도시하고, 제1 도전층은 도시하지 않는다.
상기의 공정을 통해서, 화소부, 구동회로, 및 단자부를 동일 기판 위에 형성 할 수 있다.
본 실시 예에 있어서는, 오프 전류를 줄이기 위해서 화소부의 TFT를 더블 게 이트 구조로 하고, 구동회로의 n채널 TFT에 본 실시 예1의 TFT를 사용한다.
또한, 발광 장치에 있어서, 발광 표시면은, 일면 또는 양면이어도 된다. 제1 전극(623)과 제2 전극(625)을 투명 도전막으로 형성한 경우, 발광소자의 광은, 기판(610) 및 밀봉기판(633)을 통과해서 양쪽으로 추출된다. 이 경우, 밀봉기판(633) 및 충전재(627)에 대해서는 투명한 재료를 사용하는 것이 바람직하다.
제2 전극(625)을 금속막으로 형성하고, 제1 전극(623)을 투명 도전막으로 형성하는 경우, 발광소자의 광은, 기판(610)만을 통과해서 한쪽으로 추출되는 구조, 즉 바텀 에미션(bottom emission) 구조를 얻을 수 있다. 이 경우, 밀봉기판(633) 및 충전재(627)에 대해서는 투명한 재료를 사용하지 않아도 된다.
또한, 제1 전극(623)을 금속막으로 형성하고, 제2 전극(625)을 투명 도전막 으로 형성하는 경우, 발광소자의 광은, 밀봉기판(633)만을 통과해서 한쪽으로 추출되는 구조, 즉 바텀 에미션 구조를 얻을 수 있다. 이 경우, 기판(610)에 대해서는 투명한 재료를 사용하지 않아도 된다.
제1 전극(623) 및 제2 전극(625)의 재료는 일 함수를 고려해서 선택될 필요가 있다. 단 제1 전극 및 제2 전극의 각각은, 화소 구성에 의존해서 애노드 또는 캐소드가 될 수 있다. 구동용 TFT의 극성이 p채널형일 경우, 제1 전극을 애노드, 제2 전극을 캐소드라고 하면 된다. 또한, 구동용 TFT의 극성이 N채널형일 경우, 제1 전극을 캐소드, 제2 전극을 애노드라고 하는 것이 바람직하다.
도 7은 풀 컬러 표시할 경우, 본 실시 예의 화소부에 있어서의 등가 회로도를 나타낸다. 도 7에서의 TFT(638)은 도 5에서의 스위칭 TFT(638)에 대응하고, TFT(639)는 전류 제어용 TFT(639)에 대응한다. 적색을 표시하는 화소에서는, 전류 제어용 TFT(639)의 드레인 영역에 적색을 발광하는 OLED(703R)가 접속되고, 소스 영역에는 애노드측 전원선(R)706R이 설치된다. 또한, OLED(703R)에는, 캐소드측 전원선(700)이 설치된다. 또한, 녹색을 표시하는 화소에서는, 전류 제어용 TFT의 드레인 영역에 녹색을 발광하는 OLED(703G)이 접속되고, 소스 영역에는 애노드측 전원선(G)706G이 설치된다. 또한, 청색을 표시하는 화소에서는, 전류 제어용 TFT의 드레인 영역에 청색을 발광하는 OLED(703B)이 접속되고, 소스 영역에는 애노드측 전원선(B)706B이 설치된다. 각기 다른 색을 방출하는 화소에는 EL 재료에 의존해서 다른 전압을 각각 인가한다. 참조번호 704는 소스 배선이고, 705는 게이트 배선이라는 점에 유념한다.
또한, 발광 장치에 있어서, 화상 표시의 구동방법은 특별하게 한정되지 않고, 예를 들면, 점 순차 구동방법, 선 순차 구동방법, 면 순차 구동방법 등을 사용하면 된다. 대표적으로는, 선 순차 구동방법을 사용하면 되고, 또 시분할 계조 구동방법 또는 면적 계조 구동방법을 임의로 사용해도 된다. 또한, 발광 장치의 소스 선에 입력되는 비디오 신호는, 아날로그 신호 또는 디지털 신호여도 되고, 임의로 비디오 신호에 따라 구동회로 등을 설계해도 된다.
또, 디지털 비디오 신호를 이용하는 발광 장치에 있어서, 화소에 입력되는 비디오 신호가 정전압(CV)을 갖거나 정전류(CC)를 갖는다. 비디오 신호가 정전압(CV)을 갖는 것으로서는, 발광소자에 인가된 신호의 전압이 일정한 것(CVCV)과, 발광소자에 인가된 신호의 전류가 일정한 것(CVCC)이 있다. 또한, 비디오 신호가 정전류(CC)를 갖는 것으로서는, 발광소자에 인가된 신호의 전압이 일정한 것(CCCV)과, 발광소자에 인가된 신호의 전류가 일정한 것(CCCC)이 있다.
또한, 발광 장치에 있어서, 정전 파괴 방지를 위한 보호 회로(예를 들면, 보호 다이오드 등)을 제공해도 된다.
여기에서는 표시장치로서 액티브 매트릭스형의 발광 장치의 예에 대해서 기술했지만, 액티브 매트릭스형의 액정표시장치에도 본 발명을 적용할 수 있다.
또한, 본 실시 예를 실시 예1, 2, 3, 또는 4와 자유롭게 조합할 수 있다.
(실시 예 6)
실시 예 1은, 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 게이트 배선의 패턴 형성에 사용한 예에 대해서 기술했지만, 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 층간 절연막의 콘택 개구 형성에 사용해도 된다.
본 실시 예는, 층간 절연막의 콘택 개구 형성과, 접속 배선의 패턴 형성을 위해, 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 사용한 예를 도 8을 사용하여 설명한다.
실시 예 4에 따르면, 절연 표면을 갖는 기판(710) 위에 베이스 절연막(718)을 설치한 후, 반도체층과, 상기 반도체층을 덮는 게이트 절연막(714)을 형성한다. 그리고, 제1 도전막과 제2 도전막을 적층한다. 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 사용해서 레지스트 패턴을 형성하고, 에칭해서 게이트 전극 및 배선을 형성한다.
여기에서는, 실시 예 4와 마찬가지로, 제1 TFT부(730)에 제1 도전층(731) 및 제2 도전층(732)을 형성하고, 제2 TFT부(720)에 제1 도전층(721) 및 제2 도전층(722)을 형성한다. 각각의 전극구조는, 실시 예 4에서 설명되었으므로, 여기에서는 상세한 설명을 생략한다는 점에 유념한다.
또한, 도 8a에 나타낸 바와 같이, 배선부 및 콘택부(740)에서는, 위쪽 배선과 콘택하고 있는 영역이, 제1 도전층(744)의 폭이 제2 도전층(745)의 폭보다 넓은 형상을 갖는다. 따라서, 위쪽 배선에 얼라인먼트 어긋남이 생겨도, 제1 도전층과 콘택시킬 수 있다. 또한, 콘택하는 영역 이외의 배선은, 제1 도전층(741)과 제2 도전층(742)의 단부가 일치하는 형상을 갖는다.
그 다음에, 제2 TFT부(720)을 덮는 레지스트 패턴을 형성한 후, 반도체층에 n형 도전성을 부여하는 불순물 원소를 첨가한다. 이 n형 도전성을 부여하는 불순물 원소의 첨가에 의해, 드레인 영역(735a), 소스 영역(735b), 제1 LDD 영역(736a), 및 제2 LDD 영역(736b)이 자기정합적으로 형성된다. n형 도전성을 부여하는 불순물 원소의 첨가를, 1회의 도핑 처리에 의해 행해도 되고, 여러 범의 도핑 처리에 의해 행해도 된다.
도 8a에 나타낸 바와 같이, 제1 LDD 영역(736a)의 폭은, 채널 길이 방향에 있어서의 제2 LDD 영역(736b)의 폭보다도 넓다. 또한, 제1 LDD 영역(736a) 및 제2 LD D영역(736b)은, 게이트 절연막(714)을 그들 사이에 두고 제1 도전층(731)과 중첩한다.
그 다음에, 레지스트 패턴을 제거한 후, 제1 TFT부(730)을 덮는 레지스트 패 턴을 형성한다. 반도체층에 p형 도전성을 부여하는 불순물 원소를 첨가한다. 이 p 형 도전성을 부여하는 불순물 원소의 첨가에 의해, 드레인 영역(725a), 소스 영역(725b), 제3 LDD 영역(726a), 제4 LDD 영역(726b)이 자기정합적으로 형성된다.
도 8a에 나타낸 바와 같이, 제3 LDD 영역(726a)의 폭은, 채널 길이 방향에 있어서의 제4 LDD 영역(726b)의 폭과 거의 같다. 또한, 제3 LDD 영역(726a) 및 제4 LDD 영역(726b)은, 게이트 절연막(714)을 그들 사이에 두고 제1 도전층(721)과 중첩한다.
또한, 불순물 원소의 첨가 순서는 특별하게 한정되지 않고, 예를 들면, 반도체층에 p형 도전성을 부여하는 불순물 원소를 첨가한 후, 반도체층에 n형 도전성을 부여하는 불순물 원소를 첨가해도 된다.
그 다음에, 반도체층에 첨가된 불순물 원소를 활성화한 후, 층간 절연막(715)을 형성하고, 그 위에 레지스트막을 도포한다.
그 다음에, 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 사용하여 레지스트막을 노광 및 현상하여, 도 8a에 나타낸 레지스트 패턴(750)을 형성한다. 이 레지스트 패턴(750)은, 아래쪽의 절연막에 개구를 형성하기 위한 마스크이며, 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클에 의존해서, 각기 다른 깊이의 개구를 설치한다.
그 다음에, 레지스트 패턴(750)을 사용해서 에칭을 행하여, 층간 절연막(715) 및 게이트 절연막(714)에 개구를 형성한다. 이 에칭에 따라, 레지스트 패턴(750)을 에칭하면서, 층간 절연막(715) 및 게이트 절연막(714)의 개구 형성이 행 해짐으로써, 각기 다른 깊이의 개구를 형성할 수 있다.
그 다음에, 레지스트 패턴을 제거한다. 이 단계에서의 단면도를 도 8b에 나타낸다.
그 후에, 제3 도전층(예를 들면, 질화 티탄막 등)과 제4 도전층(예를 들면, 알루미늄막 등)의 적층을 형성한다. 패터닝을 수행하여, 접속 배선의 제3 도전층(761), 접속 배선의 제4 도전층(766), 드레인 배선의 제3 도전층(762), 드레인 배선의 제4 도전층(767), 소스 배선의 제3 도전층(763), 및 소스 배선의 제4 도전층(768)을 형성한다. 덧붙여, 제2 TFT부에 있어서는, 접속 전극의 제3 도전층(765), 접속 전극의 제4 도전층(770), 소스 전극의 제3 도전층(769), 및 소스 전극의 제4 도전층(764)을 형성한다. 여기에서는, 광 강도 저감 기능을 갖는 보조 패턴이 설치된 포토마스크 또는 레티클을 접속 전극의 패턴 형성에 사용한다. 접속 전극의 제3 도전층(765)의 평면은, 접속 전극의 제4 도전층(770)보다 넓다.
그 다음에, 플라즈마 처리를 행하여 제4 도전층을 산화시켜서, 제4 도전층 위에 산화막(771)을 각각 형성한다.
플라즈마 처리에 의해 제4 도전층을 산화하는 경우에는, 산소 분위기 하(예를 들면, 산소(02)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함) 분위기 하, 산소, 수소(H2), 및 희가스 분위기 하, 또는 1산화 2질소와 희가스 분위기 하)에서 플라즈마 처리를 행한다. 다른 한편으로, 플라즈마 처리에 의해 막을 질화하는 경우에는, 질소 분위기 하(예를 들면, 질소(N2)와 희가스(예를 들면, He, Ne, Ar, Kr, Xe의 적어도 하나를 포함)의 분위기 하, 질소, 수소, 및 희가스 분위기 하, 또는 NH3과 희가스 분위기 하)에서 플라즈마 처리를 행한다. 희가스로서는, 예를 들면, Ar를 사용할 수 있다. 또한, Ar과 Kr를 혼합한 가스를 사용해도 된다. 그 때문에, 플라즈마 처리에 의해 형성된 절연막은, 플라즈마 처리에 사용된 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함)을 포함하고, Ar을 사용하는 경우에는 절연막이 Ar를 포함한다.
또한, 제4 도전층에 대하여 플라즈마 처리를 행하는 경우, 플라즈마 처리를, 전자밀도가 1×1011cm- 3이상이며, 플라즈마의 전자온도가 1.5eV이하인 상술한 가스의 분위기 하에서 행한다. 더 자세하게 하면, 전자밀도가 1×1011cm-3 ~ 1×1013cm-3인 범위에서, 플라즈마의 전자온도가 0.5eV~1.5eV인 범위에서 플라즈마 처리를 행한다. 플라즈마의 전자밀도가 높고, 기판 위에 형성된 피처리물(여기에서는, 제4 도전층)부근에서의 전자 온도가 낮기 때문에, 피처리물에 대한 플라즈마에 의한 손상을 방지할 수 있다. 또한, 플라즈마의 전자밀도가 1×1011cm-3 이상으로 높기 때문에, 플라즈마 처리를 사용하여, 피처리물을 산화 또는 질화함으로써 형성되는 산화막 또는 질화막은, CVD법, 스퍼터링법 등에 의해 형성된 막과 비교하여 두께 등의 균일성이 뛰어나고, 또 막질이 치밀하다. 또한, 플라즈마의 전자온도가 1.5eV이하로 낮기 때문에, 종래의 플라즈마 처리 또는 열 산화법과 비교해서 저온도에서 산화 또는 질화 처리를 행할 수 있다. 예를 들면, 글래스 기판의 왜점보다 100℃이상 낮은 온도에서 플라즈마 처리를 행해도 충분히 산화 또는 질화 처리를 행할 수 있다. 플라즈마를 형성하기 위한 주파수로서는, 마이크로파(2.45GHz) 등의 고주파를 사용할 수 있다.
그 다음에, 발광소자를 구성하는 한편의 전극(772)을 형성한다. 이 전극(772)은, 접속 전극의 제3 도전층(765)과 부분적으로 겹치도록 배치되고, TFT와 전기적으로 접속되어 있다. 전극(772)으로서, Ni, W, Cr, Pt, Zn, Sn, In 및 Mo로부터 선택된 원소 등의 일 함수가 큰 재료, 또는 상기 원소를 주성분으로서 포함하는 TiN, TiSiXNY, WSiX, WNX, WSiXNY, 또는 NbN 등의 합금재료의 단층 또는 적층막을 총 두께 100nm∼800nm로 사용하면 된다.
그 다음, 발광소자를 구성하는 전극(772)의 단부를 덮는 절연물(773)(뱅크, 격벽, 장벽, 제방 등이라고 칭함)을 형성한다.
그 다음에, 전극(772) 위에 유기 화합물을 포함하는 층(774)을, 증착법 또는 도포법을 사용해서 형성한다.
다음에, 유기 화합물을 포함하는 층(774) 위에, 발광소자를 구성하는 다른 전극(775)을 형성한다. 전극(775)으로서, MgAg, MgIn, AlLi 등의 합금, 또는 투명 도전막(예를 들면, ITO)을 사용하면 된다.
이렇게 해서, 제2 TFT부(720)에는, 전극(772)과, 유기 화합물을 포함하는 층(774)과, 전극(774)으로 구성되는 발광소자와, 상기발광소자에 접속되는 p채널 TFT가 형성된다. 발광소자에 접속하는 TFT로서는, 오프 전류를 줄이기 위해서, 같 은 폭의 LDD 영역을 설치하는 것이 바람직하다.
또한, 구동회로의 버퍼 회로의 일부를 구성하는 TFT로서는, 제1 TFT부(730)에 나타낸 n채널 TFT를 배치하는 것이 바람직하다. 제1 TFT부(730)에 나타낸 n채널 TFT는, 드레인 근방의 전계 강도를 완화할 수 있어, 회로의 열화를 방지할 수 있다. 덧붙여, 제1 TFT부(730)에 나타낸 n채널 TFT는, 기생 용량을 줄일 수 있기 때문에, 회로의 소비 전력을 줄일 수 있다.
또한, 본 실시 예를 실시 예1, 2, 3, 4, 또는 5와 자유롭게 조합할 수 있다.
(실시 예 7)
여기에서는, 도 9a 및 도 9b를 사용하여, 발광 표시 패널에 FPC 또는 구동 IC을 실장한 예에 관하여 설명한다.
도 9a는, FPC(1209)를 4개의 단자부(1208)에 부착한 발광 장치의 평면도의 일례를 나타낸다. 기판(1210) 위에는, 발광소자 및 TFT를 포함하는 화소부(1202)와, TFT를 포함하는 게이트 구동회로(1203)와, TFT를 포함하는 소스 구동회로(1201)가 형성되어 있다. TFT의 활성층이 결정구조를 갖는 반도체막으로 구성되어 있고, 동일 기판 위에 이들 회로가 형성되어 있다. 따라서, 시스템 온 패널을 실현한 EL 표시 패널을 제조할 수 있다.
기판(1210)은 콘택부 이외에 보호막으로 덮여 있고, 보호막 위에 광촉매 기능을 갖는 물질을 포함하는 베이스층이 형성된다는 점에 유념한다.
또한, 화소부를 사이에 둔 2개의 접속 영역(1207)은, 발광소자의 제2 전극이 하층의 배선과 콘택하도록 설치되어 있다. 발광소자의 제1 전극은 화소부에 설치된 TFT와 전기적으로 접속되어 있다는 점에 유념한다.
또한, 밀봉기판(1204)은, 화소부 및 구동부를 둘러싸는 밀봉재(1205)와, 밀봉재로 둘러싸인 충전재에 의해 기판(1210)에 고정되어 있다.
도 9a에 나타낸 구조는, XGA 클래스의 비교적 큰 사이즈(예를 들면, 대각 4.3 인치)의 발광 장치에 적합한 예를 나타내지만, 도 9b는, 프레임 사이즈가 감소된 소형 사이즈(예를 들면, 대각 1.5인치)에서 적합한 COG 방법을 채용한 예를 나타낸다.
도 9b에 있어서, 기판(1310) 위에 구동 IC(1301)가 설치되고, 구동 IC의 최상부에 배치된 단자부(1308) 위에 FPC(1309)을 실장한다. 구동 IC(1301)는, 생산성을 증가시키는 관점에서, 한 변이 300mm~1000mm 이상인 직사각형의 기판 위에 복수개 실장된다. 즉, 기판 위에 구동회로부와 입출력 단자를 하나의 유닛으로서 갖는 복수의 회로 패턴을 형성하고, 최후에 분할해서 구동 IC을 개별적으로 얻을 수 있다. 구동 IC의 길이로서는, 화소부의 각 변의 길이 또는 화소 피치를 고려하여, 긴 변이 15∼80mm, 짧은 변이 1∼6mm인 직사각형의 형성을 갖도록 구동 IC를 형성해도 되고, 또는 긴 변의 길이가 화소 영역의 한 변 또는 화소부의 한 변에 각 구동회로의 한 변을 더한 길이에 대응하는 길이가 되도록 구동 IC를 형성해도 된다.
외측 치수에 대하여, 구동 IC는 긴 변의 길이에 있어서 IC 칩보다 이점을 갖는다. 긴 변이 15∼80mm으로 형성된 구동 IC을 사용하면, 화소부에 대응해서 실장하는데 필요한 구동 IC의 수가, IC 칩을 사용할 경우보다도 적어, 제조상의 수율을 향상시킬 수 있다. 또한, 글래스 기판 위에 구동 IC을 형성하면, 구동 IC가 호스트 기판의 형상에 의해 한정되지 않으므로 생산성을 감소시키지 않는다. 이것은, 원형의 실리콘 웨이퍼로부터 IC 칩을 추출하는 경우와 비교하면, 큰 이점이다.
또한, TAB 방식을 채용해도 되고, 그 경우에는, 복수의 테이프를 부착하고, 상기 테이프에 구동 IC를 실장해도 된다. COG 방식의 경우와 마찬가지로, 하나의 테이프에 하나의 구동 IC를 실장해도 되고, 이 경우에는, 강도의 관점에서, 구동 IC을 고정하기 위한 금속편 등을 함께 부착해도 된다.
또한, 화소부(1302)와 구동 IC(1301) 사이에 설치된 접속 영역(1307)은, 발광소자의 제2 전극을 하층의 배선과 콘택시키기 위해서 설치되어 있다. 발광소자의 제1 전극은 화소부에 설치된 TFT와 전기적으로 접속되어 있다는 점에 유념한다.
또한, 밀봉기판(1304)은, 화소부(1302)를 둘러싸는 밀봉재(1305)와, 밀봉재로 둘러싸인 충전재에 의해 기판(1310)에 고정되어 있다.
화소부에서의 TFT의 활성층으로서 비정질 반도체막을 사용하는 경우에는, 구동회로를 동일 기판 위에 형성하는 것은 곤란하기 때문에, 큰 사이즈여도 도 9b의 구성을 사용한다.
또한, 여기에서는 표시장치로서 액티브 매트릭스형의 발광 장치의 예를 설명했지만, 본 발명은 액티브 매트릭스형의 액정 표시 장치에도 적용될 수 있다. 액티브 매트릭스형의 액정 표시장치에 있어서는, 매트릭스 모양으로 배치된 화소 전극을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 특히, 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 소자 기판 위의 화소 전극과 대향 기판 위의 대향 전극 사이에 배치된 액정층이 광학적으로 변조되 고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다. 대향 기판과 소자기판은, 동일한 간격으로 배치되고, 그들 사이의 공간은 액정재료로 충전되어 있다. 액정재료로서는, 밀봉재를 폐 패턴으로서 사용해서 기포가 들어가지 않도록 감압 하에 액정 재료를 적하하고, 기판을 서로 부착하는 방법을 사용해도 된다. 또, 개구부를 갖는 씰(seal) 패턴을 설치하고, TFT 기판을 서로 부착한 후에 모세관 현상을 사용해서 액정을 주입하는 방법(펌핑 방법)을 사용해도 된다.
또한, 컬러 필터를 사용하지 않고, 광을 차단하고, R,G,B의 3색의 백라이트 광원을 고속으로 점멸시키는 필드 시퀀셜 구동방법을 사용하는 액정표시장치에도 본 발명을 적용할 수 있다.
상술한 바와 같이, 본 발명을 실현함으로써, 즉, 실시 예1 내지 6의 어느 것인가에서 설명된 제조 방법 또는 구성을 사용함으로써, 다양한 전자기기를 완성할 수 있다.
(실시 예 8)
본 발명의 반도체장치 및 전자기기로서는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생장치(예를 들면, 카 스테레오 시스템 또는 오디오 컴포넌트), 노트형 퍼스널 컴퓨터, 게임 기기, 휴대 정보단말(예를 들면, 모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적), 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시하는 디스플레이를 구비하는 장치) 등이 있다. 그들 전자기기의 구체적인 예를 도 10a 내지 도 10e 및 도 11에 나타낸다.
도 10a는 디지털 카메라로서, 본체(2101), 표시부(2102), 촬영부, 조작 키(2104), 셔터(2106) 등을 포함한다. 도 10a는 표시부(2102)측으로부터의 도면이며, 촬영부는 도시되어 있지 않다. 본 발명에 따르면, 고화질의 표시부를 갖는, 신뢰성이 높은 디지털 카메라를 실현할 수 있다.
도 10b는 노트형 퍼스널 컴퓨터로서, 본체(2201), 섀시(2202), 표시부(2203), 키보드(2204), 외부 접속 포트(2205), 포인팅 마우스(2206) 등을 포함한다. 본 발명에 따르면, 고화질의 표시부를 갖는, 신뢰성이 높은 노트북형 퍼스널 컴퓨터를 실현할 수 있다.
도 10c는 기록 매체를 구비한 휴대형의 화상재생장치(구체적으로는 DVD 재생장치)를 나타낸 것으로서, 본체(2401), 섀시(2402), 표시부A(2403), 표시부B(2404), 기록매체(예를 들면, DVD) 판독부(2405), 조작 키(2406), 스피커부(2407) 등을 포함한다. 표시부A(2403)는 주로 화상 데이터를 표시하고, 표시부B(2404)는 주로 문자 데이터를 표시한다. 기록 매체를 구비한 화상재생장치는 가정용 게임 기기 등도 포함한다는 점에 유념한다. 본 발명에 따르면, 고화질의 표시부를 갖는, 신뢰성이 높은 화상재생장치를 실현할 수 있다.
도 10d는 표시장치를 나타낸 것으로서, 섀시(1901), 지지대(1902), 표시부(1903), 스피커(1904), 비디오 입력 단자(1905) 등을 포함한다. 이 표시장치는, 전술한 실시 예에서 설명한 제조 방법에 의해 형성된 박막 트랜지스터를 그 표시부(1903) 및 구동회로에 사용함으로써 제조된다. 표시장치는 컴퓨터용, 텔레비젼 수신용, 광고 표시용 등의 모든 데이터 표시용 표시장치를 포함하는, 액정 표시장치, 발광 장치 등을 포함한다. 본 발명에 따르면, 고화질의 표시부를 갖는, 신뢰성이 높은 표시장치, 특히 22∼50 인치의 대화면을 갖는 대형의 표시장치를 실현할 수 있다.
또한, 본 발명의 TFT를 갖는 박막 집적회로는 안테나 등을 추가로 형성함으로써, 비접촉형 박막 집적회로 장치(무선 IC 태그 또는 RFID(무선 인증, Radio Frequency Identification)이라고도 칭함)로서 사용될 수도 있다. IC 태그를 다양한 전자기기에 장착함으로써, 전자기기의 유통 경로 등을 명확하게 할 수 있다.
도 10e는 패스포드(1941)에 무선 IC 태그(1942)를 장착한 상태를 나타낸다. 패스포드(1941)에 무선 IC 태그를 삽입해도 된다. 마찬가지로, 운전면허증, 신용카드, 지폐, 동전, 증권, 상품권, 티켓, 트래블러스 체크(T/C), 건강 보험증, 주민표, 호적 등본 등에 무선 IC 태그를 붙이거나 삽입할 수 있다. 이 경우, 진짜인 것을 나타내는 데이터만을 무선 IC 태그에 입력하고, 불법으로 데이터를 판독하거나 기록할 수 없도록 액세스권을 설정하는데, 이것은, 상술한 다른 실시 예에서 설명한 메모리를 사용함으로써 실현될 수 있다. 이렇게 태그로서 이용함으로써, 위조된 것과 구별하는 것이 가능하게 된다. 게다가, 무선 IC 태그를 메모리로서 사용하는 것도 가능하다. 또한, 무선 IC 태그를 포장용 용기류, 기록 매체, 개인의 소지품, 식품류, 의류, 생활 용품류, 전자기기 등에 설치함으로써, 검사 시스템 등의 시스템의 효율화를 꾀할 수 있다.
또한, 도 11에 나타낸 휴대 전화기는, 조작 스위치(904), 마이크로폰(905) 등을 구비한 본체(A)(901)와, 표시 패널(A)(908), 표시 패널(B)(909), 스피커(906) 등을 구비한 본체(B)(902)를 포함하고, 이들 본체는 휴대 전화기가 개폐 가능하도록 경첩(910)과 연결되어 있다. 표시 패널(A)(908)과 표시 패널(B)(909)은, 회로기판(907)과 함께 본체(B)(902)의 섀시(903) 내에 내장된다. 표시 패널(A)(908) 및 표시 패널(B)(909)의 화소부는 섀시(903)에 형성된 개구 창으로부터 볼 수 있게 배치된다.
표시 패널(A)(908)과 표시 패널(B)(909)은, 휴대 전화기(900)의 기능에 따라 화소의 수 등의 사양을 적당하게 설정할 수 있다. 예를 들면, 표시 패널(A)(908)과 표시패널(B)(909)을 각각 주 화면과 부 화면으로서 사용해서 결합시킬 수 있다.
본 발명에 따르면, 고화질의 표시부를 갖는, 신뢰성이 높은 휴대 정보 단말을 실현할 수 있다.
본 실시 예의 휴대 전화기는, 그 기능 또는 용도에 따라 다양한 모드로 변경될 수 있다. 예를 들면, 경첩(910)에 촬영소자를 조립함으로써, 카메라가 부착된 휴대 전화기를 제공할 수 있다. 또한, 조작 스위치(904), 표시 패널(A)(908), 및 표시 패널(B)(909)을 하나의 섀시에 내장한 경우에도, 상술한 효과를 얻을 수 있다. 또한, 표시부를 복수 개 갖는 정보 표시 단말에 본 실시 예의 구성을 적용해도, 같은 효과를 얻을 수 있다.
상술한 바와 같이, 본 발명을 실현함으로써, 즉, 실시 예1 내지 7의 어느 것인가에서 설명된 제조 방법 또는 구성을 사용함으로써, 다양한 전자기기를 완성할 수 있다.
본 발명에 따르면, 동일 기판 위에 다양한 회로를 형성하고, 각 회로에 적합한 폭을 갖는 LDD 영역을 자기정합적으로 형성할 수 있다. 또한, LDD 영역의 폭을 개개의 회로에 따라 정밀하게 제어할 수 있다. 각 회로의 TFT의 LDD 영역을 최적화함으로써, 신뢰성의 향상, 소비 전력의 저감, 또는 고속 구동을 실현할 수 있다.
예를 들면, 폭이 다른 LDD 영역을 각각 채널 형성 영역의 양측에 갖는 TFT, 폭이 동일한 LDD 영역을 채널 형성 영역의 양측에 갖는 TFT, LDD 영역을 설치하지 않은 TFT 등을 제조공정의 수를 늘리지 않고, 동일 기판 위에 형성할 수 있다.
본 출원은 본 명세서에 참고로 통합되어 있는 2005년 6월 30일자로 출원된 일본 특허출원번호 제2005-192302에 근거를 둔다.

Claims (16)

  1. 절연 표면을 갖는 기판 상의 반도체층과,
    상기 반도체층 상의 절연층과,
    상기 게이트 절연층 상에 있으며, 제1 도전층과, 상기 제1 도전층 상에 형성된 제2 도전층을 갖는 게이트 전극을 구비하고,
    상기 반도체층은, 소스 영역, 드레인 영역과, 채널 형성 영역, 상기 채널 형성 영역과 상기 소스 영역 사이에 배치되는 제1 불순물 영역, 및 상기 채널 형성 영역과 상기 드레인 영역 사이에 배치되는 제2 불순물 영역을 구비하며,
    상기 제1 도전층은, 상기 채널 형성 영역, 상기 제1 불순물 영역, 및 상기 제2 불순물 영역과 중첩하고,
    상기 제2 도전층은, 상기 채널 형성 영역과 중첩하며,
    상기 제2 불순물 영역의 폭은 상기 제1 불순물 영역의 폭보다 넓고,
    상기 제1 도전층의 폭은 상기 제2 도전층의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역은, 상기 소스 영역 및 드레인 영역보다도 낮은 농도에서 n형 또는 p형의 불순물 원소를 포함하는 것을 특징으 로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은, 서로 다른 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 도전층의 두께는, 상기 제2 도전층의 두께보다 얇은 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 도전층의 폭은 상기 제1 불순물 영역, 상기 채널 형성 영역 및 상기 제2 불순물 영역의 폭의 합과 같은 것을 특징으로 하는 반도체 장치.
  6. 기판 상에 제1 반도체층을 포함하는 제1 박막 트랜지스터와, 제2 반도체층을 포함하는 제2 박막 트랜지스터를 구비하는 반도체 장치로서,
    절연 표면을 갖는 기판 상의 상기 제1 반도체층 및 제2 반도체층과,
    상기 제1 반도체층 및 제2 반도체층 상의 게이트 절연층과,
    상기 게이트 절연층을 사이에 두고 상기 제1 반도체층 상에 있으며, 제1 도전층과, 상기 제1 도전층 상에 형성된 제2 도전층을 갖는 제1 게이트 전극과,
    상기 게이트 절연층을 사이에 두고 상기 제2 반도체층 상에 있으며, 제3 도전층과, 상기 제3 도전층 상에 형성된 제4 도전층을 갖는 제2 게이트 전극을 구비하고,
    상기 제1 반도체층은, 제1 채널 형성 영역, 제1 소스 영역, 제1 드레인 영역, 및 상기 제1 채널 형성 영역의 양측에 각각 다른 폭을 갖는 제1 불순물 영역을 포함하며,
    상기 제1 채널 형성 영역은, 상기 게이트 절연층을 통해서 제1 게이트 전극과 중첩하고,
    상기 제1 도전층은, 상기 제1 채널 형성 영역 및 상기 제1 불순물 영역과 중첩하며,
    상기 제2 도전층은, 상기 제1 채널 형성 영역과 중첩하고,
    상기 제2 반도체층은, 제2 채널 형성 영역, 제2 소스 영역, 제2 드레인 영역, 및 상기 제2 채널 형성 영역의 양측에 각각 같은 폭을 갖는 제2 불순물 영역을 포함하고,
    상기 제2 채널 형성 영역은, 상기 게이트 절연층을 통해서 상기 제2 게이트 전극과 중첩하며,
    상기 제3 도전층은, 상기 제2 채널 형성 영역 및 상기 제2 불순물 영역과 중첩하고,
    상기 제4 도전층은, 상기 제2 채널 형성 영역과 중첩하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제1 불순물 영역은, 상기 소스 영역 및 드레인 영역보다도 낮은 농도에서 n형 또는 p형의 불순물 원소를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제1 불순물 영역은, 상기 제2 불순물 영역과 같은 농도에서 n형 또는 p형의 불순물 원소를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제1 박막 트랜지스터는 구동회로에 포함되는 것을 특징으로 하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제2 박막 트랜지스터는 화소 회로에 포함되는 것을 특징으로 하는 반도체 장치.
  11. 제 6 항에 있어서,
    상기 제1 도전층의 폭은 상기 제2 도전층의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  12. 제 6 항에 있어서,
    상기 제3 도전층의 폭은 상기 제4 도전층의 폭보다 넓은 것을 특징으로 하는 반도체 장치.
  13. 반도체층 상에 절연막을 형성하고,
    상기 절연막 상에 도전막을 형성하며,
    회절 격자 패턴 또는 반투명부를 갖는 포토마스크 또는 레티클을 사용하여, 상기 도전막 상에, 두께가 두꺼운 영역과, 상기 영역보다 두께가 얇은 영역을 양측 부에 각각 갖는 레지스트 패턴을 형성하고,
    상기 도전막을 선택적으로 에칭하여, 두께가 두꺼운 영역과 상기 영역보다 두께가 얇은 영역을 양측부에 각각 갖는 게이트 전극을 형성하며,
    상기 게이트 전극을 마스크로서 사용해 상기 반도체층에 불순물 원소를 주입하여, 상기 반도체층에 소스 영역 및 드레인 영역을 형성하고,
    상기 게이트 전극의 두께가 두꺼운 영역을 마스크로서 사용해 상기 게이트 전극의 두께가 얇은 영역을 통과시켜 상기 반도체층에 불순물 원소를 주입하여, 상기 반도체층 중 두께가 얇은 상기 게이트 전극과 중첩된 영역에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것을 포함하고,
    상기 제1 불순물 영역의 폭은, 상기 제2 불순물 영역의 폭보다 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역은, 상기 소스 영역 및 드레인 영역보다도 낮은 농도에서 n형 또는 p형의 불순물 원소를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 반도체층 상에 절연막을 형성하고,
    상기 절연막 상에 도전막을 형성하며,
    회절 격자 패턴 또는 반투명부를 갖는 포토마스크 또는 레티클을 사용하여, 상기 도전막 상에, 두께가 두꺼운 영역과 상기 영역보다 두께가 얇은 영역을 양측부에 각각 갖는 레지스트 패턴을 형성하고,
    상기 도전막을 선택적으로 에칭하여, 두께가 두꺼운 영역과 상기 영역보다 두께가 얇은 영역을 양측부에 각각 갖는 게이트 전극을 형성하며,
    상기 게이트 전극을 마스크로서 사용해 상기 반도체층에 불순물 원소를 주입하여, 상기 반도체층 중 채널 형성 영역의 양측에 소스 영역 및 드레인 영역을 형성하고, 또 상기 게이트 전극의 두께가 얇은 영역을 통과시켜 상기 반도체층 중 두께가 얇은 게이트 전극과 중첩된 영역에 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것을 포함하고,
    상기 제1 불순물 영역의 폭은, 상기 제2 불순물 영역의 폭보다 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역은, 상기 소스 영역 및 드레인 영역보다도 낮은 농도에서 n형 또는 p형의 불순물 원소를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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