KR20060132180A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

본 발명은 이미지 센서의 저조도 특성 저하를 방지하며 트랜지스터의 문턱전압의 균일성을 향상시켜 이미지 센서의 수율을 향상시킬 수 있도록 한 씨모스 이미지 센서의 제조방법에 관한 것이다.
본 발명에 따른 씨모스 이미지 센서의 제조방법은 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 도전형 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와; 상기 액티브 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계와; 상기 반도체 기판의 전면에 하부 절연막 및 상부 절연막을 순차적으로 형성하는 단계와; 상기 포토 다이오드 영역을 제외한 상기 반도체 기판에 형성된 상기 상부 및 하부 절연막을 순차적으로 제거하는 단계와; 상기 반도체 기판의 전면에 금속막을 형성하는 단계와; 상기 반도체 기판에 어닐 공정을 실시하여 상기 반도체 기판의 표면에 실리사이드막을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
씨모스, 이미지 센서, NSAL, 선택 식각비, 살리사이드

Description

씨모스 이미지 센서 및 그 제조방법{CMOS Image sensor and Method for fabricating of the same}
도 1은 일반적인 씨모스 이미지 센서의 1 화소의 등가 회로도.
도 2는 일반적인 씨모스 이미지 센서의 1 화소의 레이아웃도.
도 3a 내지 도 3g는 도 2에 도시된 A-A'선을 따라 절단하여 종래기술에 따른 씨모스 이미지 센서의 제조방법을 단계적으로 나타내는 단면도.
도 4a 내지 도 4g는 도 2에 도시된 A-A'선을 따라 절단하여 본 발명의 실시 예에 따른 씨모스 이미지 센서의 제조방법을 단계적으로 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
101 : 반도체 기판 102 : 에피층
103 : 소자 격리막 104 : 게이트 절연막
105 : 게이트 전극 106, 108, 112, 122 : 감광막
107, 109 : 저농도 N-형 확산 영역 110 : 측벽 절연막
112 : 고농도 N+형 확산 영역 113 : 살리사이드막
119 : 하부 절연막 120 : 상부 절연막
본 발명은 씨모스 이미지 센서에 관한 것으로서, 특히 이미지 센서의 저조도 특성 저하를 방지하며 트랜지스터의 문턱전압의 균일성을 향상시켜 이미지 센서의 수율을 향상시킬 수 있도록 한 씨모스 이미지 센서의 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image Sensor)는 광학적 영상(Optical Image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(Charge Coupled Device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서로 구분된다.
상기 전하 결합 소자는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo Diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical Charge Coupled Device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal Charge Coupled Device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소 형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.
따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(Digital Still Camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, 씨모스 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토 다이오드와 3개의 트랜지스터로 구성되며, 4T 형은 1개의 포토 다이오드와 4개의 트랜지스터로 구성된다. 상기 3T형 씨모스 이미지 센서의 단위화소에 대한 등가회로 및 레이아웃(Lay Out)을 살펴보면 다음과 같다.
도 1은 일반적인 3T형 씨모스 이미지 센서의 등가 회로도이고, 도 2는 일반적인 3T형 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도이다.
일반적인 3T형 씨모스 이미지 센서의 단위 화소는 도 1에 도시된 바와 같이 1개의 포토 다이오드(PD)와 3개의 NMOS 트랜지스터(T1, T2, T3)로 구성된다. 상기 포토 다이오드(PD)의 캐소드는 제 1 NMOS 트랜지스터(T1)의 드레인 및 제 2 NMOS 트랜지스터(T2)의 게이트에 접속되어 있다.
그리고, 상기 제 1 및 제 2 NMOS 트랜지스터(T1, T2)의 소오스는 모두 기준 전압(VR)이 공급되는 전원선에 접속되어 있고, 제 1 NMOS 트랜지스터(T1)의 게이트는 리셋신호(RST)가 공급되는 리셋선에 접속되어 있다.
또한, 제 3 NMOS 트랜지스터(T3)의 소오스는 상기 제 2 NMOS 트랜지스터의 드레인에 접속되고, 상기 제 3 NMOS 트랜지스터(T3)의 드레인은 신호선을 통하여 판독회로(도면에는 도시되지 않음)에 접속되고, 상기 제 3 NMOS 트랜지스터(T3)의 게이트는 선택 신호(SLCT)가 공급되는 열 선택선에 접속되어 있다.
따라서, 상기 제 1 NMOS 트랜지스터(T1)는 리셋 트랜지스터(Rx)로 칭하고, 제 2 NMOS 트랜지스터(T2)는 드라이브 트랜지스터(Dx), 제 3 NMOS 트랜지스터(T3)는 선택 트랜지스터(Sx)로 칭한다.
일반적인 3T형 씨모스 이미지 센서의 단위 화소는 도 2에 도시한 바와 같이 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토 다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 제 1 내지 제 3 트랜지스터의 게이트 전극(3, 4, 5)이 형성된다.
즉, 상기 제 1 게이트 전극(30)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 제 2 게이트 전극(40)에 의해 드라이브 트랜지스터(Dx)가 형성되며, 상기 제 3 게이트 전극(50)에 의해 선택 트랜지스터(Sx)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(30, 40, 50) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역이 형성된다.
따라서, 상기 리셋 트랜지스터(Rx)와 상기 드라이브 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)이 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역은 판독회로(도면에는 도시되지 않음)에 접속된다.
이러한, 일반적인 3T형 씨모스 이미지 센서의 단위 화소는 포토 다이오드(PD)의 포토 다이오드 영역에 역바이어스가 인가되면, 공핍층이 생기고 여기서 빛을 수광하여 생기는 전자가 리셋 트랜지스터(Rx)이 턴-오프될 때 드라이브 트랜지스터(Dx)에 포텐셀을 낮추게 된다. 이에 따라, 리셋 트랜지스터(Rx)가 턴-온되었다가 턴-오프될 때부터 계속 상기 포텐셜을 낮추게 되어 전압차이가 발생하게 됨으로써 이를 신호처리로 이용하여 동작하게 된다.
도 3a 내지 도 3g는 도 2에 도시된 A-A'선을 따라 절단하여 종래기술에 따른 씨모스 이미지 센서의 제조방법을 단계적으로 나타내는 단면도이다.
도 3a 내지 도 3g를 참조하여 종래기술에 따른 씨모스 이미지 센서의 제조방법을 단계적으로 설명하면 다음과 같다.
도 3a에 도시한 바와 같이, 고농도 P++형 반도체 기판(61)에 에피택셜(Epitaxial) 공정을 실시하여 저농도 P-형 에피층(62)을 형성한다. 여기서, 상기 에피층(62)은 포토 다이오드에서 공핍 영역(Depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
이어, 상기 반도체 기판(61)을 액티브 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(63)을 형성한다.
그리고, 상기 소자 분리막(63)이 형성된 에피층(62) 전면에 게이트 절연막(64)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 게이트 전극(65)을 형성한다. 여기서, 상기 게이트 절연막(64)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있다.
도 3b에 도시한 바와 같이, 상기 게이트 전극(65)을 포함한 반도체 기판(61) 전면에 제 1 감광막(66)을 도포하고, 노광 및 현상 공정으로 상기 포토다이오드 영역을 커버하고 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(66)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 저농도 N-형 불순물 이온을 주입하여 저농도 N-형 확산 영역(67)을 형성한다.
도 3c에 도시한 바와 같이, 상기 제 1 감광막(66)을 제거한 다음, 상기 반도체 기판(61)의 전면에 제 2 감광막(68)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(68)을 마스크로 이용하여 상기 에피층(62)에 저농도 N-형 불순물 이온을 주입하여 상기 포토 다이오드 영역에 저농도 N-형 확산 영역(69)을 형성한다. 여기서, 상기 포토 다이오드 영역의 저농도 N-형 확산 영역(69)을 형성하기 위한 불순물 이온 주입은 상기 소오스/드레인 영역의 저농도 N-형 확산 영역(67) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
도 3d에 도시한 바와 같이, 상기 제 2 감광막(68)을 완전히 제거하고, 상기 반도체 기판(61)의 전면에 절연막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(65)의 양측면에 측벽 절연막(70)을 형성한다.
이어, 상기 반도체 기판(61)의 전면에 제 3 감광막(71)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 3 감광막(71)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 N+형 불순물 이온을 주입하여 고농도 N+형 확산 영역(72)을 형성한다.
도 3e에 도시한 바와 같이, 상기 반도체 기판(61)의 전면에 NSAL(Non Salicide)용 TEOS(Tetra Ethyl Ortho Silicate)막(80)을 1000Å 정도의 두께로 증 착한다.
그리고, 상기 반도체 기판(61)의 전면에 제 4 감광막(82)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
이어, 습식 식각(Wet Etch) 공정 또는 건식 식각(Dry Etch) 공정을 통해 제 4 감광막(82)이 없는 반도체 기판(61) 상의 TEOS막(80)을 제거한 후, 세정 공정을 진행하게 된다.
도 3f에 도시한 바와 같이, 상기 세정 공정이 완료된 반도체 기판(61)을 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 장비의 챔버(도시되지 않음) 내부로 이동하여 니켈(Nickel) 등의 금속막(84)을 형성한다.
도 3g에 도시한 바와 같이, 상기 반도체 기판(61)에 살리사이드 공정을 진행하여 게이트 전극(65) 및 고농도 N+형 확산 영역(72)이 형성된 반도체 기판(61)의 표면 즉, 살리사이드가 형성될 영역에 선택적으로 살리사이드막(73)을 형성한다.
이와 같은, 관련기술에 따른 씨모스 이미지 센서의 포토 다이오드 영역은 빛(Photon Flux)을 받아서 전하(Charge) 형태로 흡수하는 역할을 하는 부분으로 빛을 흡수해야 하는 만큼 빛을 반사하는 실리사이드(Silicide)층이 없어야 한다. 따라서, 액티브 포토 다이오드 영역은 NSAL 처리를 해 주게 된다. 이때, 포토 다이오드 영역에 형성되는 싱글 픽셀 컨택(Single Pixel Contact) 역시 넌 실리사이드 컨택으로 형성하여 암전류(Dark Current)를 줄일 수 있도록 한다.
그러나, 이러한 관련기술에 따른 씨모스 이미지 센서의 제조방법은 다음과 같은 문제점이 있다.
첫째, 도 3e에 도시된 TEOS막(80)을 습식 식각 공정으로 진행할 경우에 화소 디자인 마진(Pixel Design Margin)에 따라서 차이가 있긴 하지만 포토 다이오드 영역 안쪽으로 언더 컷(Under Cut)이 발생하여 NSAL이 형성되어야 하는 포토 다이오드 영역 중 일부가 살리사이드화 되어 포토 다이오드 정션(Photo Diode Junction) 부분의 측면을 침범함과 동시에 누설전류의 소스가 되어 결국 저조도 특성이 악화되고 수율이 저하되게 된다.
또한, 도 3e에 도시된 TEOS막(80)을 건식 식각 공정으로 진행할 경우에 살리사이드 공정시 안정적인 살리사이드 형성을 위해 식각 후 산화 잔막을 실리콘 표면에 대략 40Å 미만을 관리하기 때문에 실리콘 표면에 플라즈마 손상(Plasma Damage)이 그대로 가해지게 되어 있어서 특히 PMOS 트랜지스터의 문턱전압(Vth)의 관리가 어렵게 된다. 그 이유는 플라즈마 손상에 의해서 실리콘 표면 격자 구조가 파괴되고 열확산율이 높은 붕소(Boron)가 후속 열공정에 의해 결함이 있는 정션 표면 및 채널 영역으로 확산되어 PMOS 트랜지스터의 문턱전압(Vth)를 낮추게 되는데, 플라즈마 영향의 정도에 따라서 문턱전압이 위아래로 변동성이 상당히 심해져 소자의 안정성 관리에 있어서 상당히 문제점을 가지게 된다.
따라서, 본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로서, 이미지 센서의 저조도 특성 저하를 방지하며 트랜지스터의 문턱전압의 균일성을 향상시켜 이미지 센서의 수율을 향상시킬 수 있도록 한 씨모스 이 미지 센서의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 씨모스 이미지 센서의 제조방법은 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 도전형 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와; 상기 액티브 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계와; 상기 반도체 기판의 전면에 하부 절연막 및 상부 절연막을 순차적으로 형성하는 단계와; 상기 포토 다이오드 영역을 제외한 상기 반도체 기판에 형성된 상기 상부 및 하부 절연막을 순차적으로 제거하는 단계와; 상기 반도체 기판의 전면에 금속막을 형성하는 단계와; 상기 반도체 기판에 어닐 공정을 실시하여 상기 반도체 기판의 표면에 실리사이드막을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 발명의 바람직한 실시 예에 따른 구성 및 작용을 첨부한 도면을 참조하여 설명한다.
도 4a 내지 도 4g는 도 2에 도시된 A-A'선을 따라 절단하여 본 발명의 실시 예에 따른 씨모스 이미지 센서의 제조방법을 단계적으로 나타내는 단면도이다.
도 4a 내지 도 4g를 참조하여 본 발명의 실시 예에 따른 씨모스 이미지 센서의 제조방법을 단계적으로 설명하면 다음과 같다.
도 4a에 도시한 바와 같이, 고농도 P++형 반도체 기판(101)에 에피택셜(Epitaxial) 공정을 실시하여 저농도 P-형 에피층(102)을 형성한다. 여기서, 상기 에피층(102)은 포토 다이오드에서 공핍 영역(Depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
이어, 상기 반도체 기판(101)을 액티브 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(103)을 형성한다.
그리고, 상기 소자 분리막(103)이 형성된 에피층(102) 전면에 게이트 절연막(104)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 게이트 전극(105)을 형성한다. 여기서, 상기 게이트 절연막(104)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있다.
도 4b에 도시한 바와 같이, 상기 게이트 전극(105)을 포함한 반도체 기판(101) 전면에 제 1 감광막(106)을 도포하고, 노광 및 현상 공정으로 상기 포토다이오드 영역을 커버하고 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(106)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 저농도 N-형 불순물 이온을 주입하여 저농도 N-형 확산 영역(107)을 형성한다.
도 4c에 도시한 바와 같이, 상기 제 1 감광막(106)을 제거한 다음, 상기 반도체 기판(101)의 전면에 제 2 감광막(108)을 도포하고, 노광 및 현상 공정으로 상 기 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(108)을 마스크로 이용하여 상기 에피층(102)에 저농도 N-형 불순물 이온을 주입하여 상기 포토 다이오드 영역에 저농도 N-형 확산 영역(109)을 형성한다. 여기서, 상기 포토 다이오드 영역의 저농도 N-형 확산 영역(109)을 형성하기 위한 불순물 이온 주입은 상기 소오스/드레인 영역의 저농도 N-형 확산 영역(107) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
도 4d에 도시한 바와 같이, 상기 제 2 감광막(108)을 완전히 제거하고, 상기 반도체 기판(101)의 전면에 절연막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(105)의 양측면에 측벽 절연막(110)을 형성한다.
이어, 상기 반도체 기판(101)의 전면에 제 3 감광막(111)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 3 감광막(111)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 N+형 불순물 이온을 주입하여 고농도 N+형 확산 영역(112)을 형성한다.
도 4e에 도시한 바와 같이, 상기 반도체 기판(101)의 전면에 살리사이드 블록킹 층으로써 저압 CVD(Chemical Vapor Deposition) 방법을 이용하여 서로 선택 식각비가 다른 하부 절연막(119) 및 상부 절연막(120)을 순차적으로 증착한다. 이때, 하부 절연막(119)은 질화실리콘(SiN) 등으로 대략 150Å ~ 200Å의 두께를 가 지며, 상부 절연막(120)은 TEOS 계열의 절연막으로 대략 300Å ~ 500Å의 두께를 가지게 된다. 여기서, 저압 CVD 방법을 이용하는 이유는 실리콘 표면에 플라즈마 손상(Plasma Damage)이 가해지지 않도록 하기 위함이다. 즉, 플라즈마 영향이 있을 경우 이미지 센서의 암(Dark) 및 화이트(White) 상태에서 누설(Leakage) 특성이 나빠져서 수율저하 및 품질저하가 나타나기 때문이다.
그리고, 상기 반도체 기판(101)의 전면에 제 4 감광막(122)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
이어, 50% 오버 식각비를 이용한 건식 식각(Dry Etch) 공정을 통해 제 4 감광막(122)이 없는 반도체 기판(101) 상의 상부 절연막(120)을 제거한 후, 세정 공정을 진행하게 된다. 여기서, 상부 절연막(120)의 건식 식각시 상부 절연막(120)의 두께가 관련기술에 비하야 얇기 때문에 하부 층에 식각 선택비가 우수한 하부 절연막(119)이 형성되어 있기 때문에 하부 절연막(119)의 잔막 두께가 종전기술에서의 식각 후 산화 잔막 약 40Å 미만에 비해서도 높은 하부 절연막(119)의 잔막으로 약 100Å 이상 되기에 건식 식각시 실리콘 표면에 플라즈마 영향이 최소화 될 수 있다.
그런 다음, 습식 식각(Wet Etch) 공정을 통해 제 4 감광막(122)이 없는 반도체 기판(101) 상의 하부 절연막(119)을 제거한 후, 세정 공정을 진행하게 된다. 이때, 습식 식각액으로는 인산(H3PO4)를 사용하게 된다. 여기서, 포토 다이오드가 없는 영역의 하부 절연막(119)의 경우 인산을 이용한 습식 식각을 통해 깨끗이 제 거하는데 증착된 하부 절연막(119)의 두께가 약 150Å ~ 200Å 정도로 얇기 때문에 등방성 식각으로 인한 제 4 감광막(122)의 안쪽으로 발생되는 언더 컷은 관련기술에 비하여 상당히 미약하게 된다.
도 4f에 도시한 바와 같이, 상기 세정 공정이 완료된 반도체 기판(101)을 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 장비의 챔버(도시되지 않음) 내부로 이동하여 니켈(Nickel) 등의 금속막(124)을 형성한다. 여기서, 상기 금속막(124)은 니켈 대신에 고융점 금속으로서, 코발트, 티타늄, 텅스텐, 탄탈륨, 몰리브덴 등을 사용할 수도 있다.
도 4g에 도시한 바와 같이, 상기 반도체 기판(101)에 살리사이드 공정을 진행한 후 금속막(124)을 제거함으로써 게이트 전극(105) 및 고농도 N+형 확산 영역(112)이 형성된 반도체 기판(101)의 표면 즉, 살리사이드가 형성될 영역에 선택적으로 살리사이드막(113)을 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.
이상의 설명에서와 같이 본 발명의 실시 예에 따른 씨모스 이미지 센서의 제조방법은 다음과 같은 효과가 있다.
첫째, 포토 다이오드 영역에 서로 다른 물질 및 두께의 상부 및 하부 절연막 을 형성함으로써 살리사이드막이 포토 다이오드 영역에 형성되는 것을 방지함으로써 포토 다이오드의 누설 특성 저하로 인한 암 전류(Dark Current)의 증가를 확실히 방지하여 이미지 센서의 저조도 특성 저하를 방지할 수 있게 된다.
둘째, 건식 식각을 통해 상부 절연막을 제거하고, 습식 식각을 통해 하부 절연막을 제거함으로써 식각시 발생되는 플라즈마 영향 및 언더 컷을 모두 최소화시켜 씨모스 이미지 센서의 암 전류(Dark Current)의 감소 및 이미지 특성을 개선하여 이미지 센서의 수율을 향상시킬 수 있으며, PMOS 트랜지스터의 문턱전압 변동을 최소화시켜 소자의 안정성을 향상시킬 수 있다.

Claims (11)

  1. 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 도전형 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와;
    상기 액티브 영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와;
    상기 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계와;
    상기 반도체 기판의 전면에 하부 절연막 및 상부 절연막을 순차적으로 형성하는 단계와;
    상기 포토 다이오드 영역을 제외한 상기 반도체 기판에 형성된 상기 상부 및 하부 절연막을 순차적으로 제거하는 단계와;
    상기 반도체 기판의 전면에 금속막을 형성하는 단계와;
    상기 반도체 기판에 어닐 공정을 실시하여 상기 반도체 기판의 표면에 실리사이드막을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  2. 제 1 항에 있어서,
    상기 상부 및 하부 절연막은 서로 다른 두께를 가지는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  3. 제 2 항에 있어서,
    상기 상부 절연막은 300Å ~ 500Å의 두께를 가지는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  4. 제 2 항에 있어서,
    상기 하부 절연막은 150Å ~ 200Å의 두께를 가지는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  5. 제 1 항에 있어서,
    상기 하부 절연막을 질화실리콘을 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  6. 제 1 항에 있어서,
    상기 상부 절연막은 TEOS(Tetra Ethyl Ortho Silicate)를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  7. 제 1 항에 있어서,
    상기 상부 및 하부 절연막은 서로 식각 선택비가 다른 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  8. 제 7 항에 있어서,
    상기 상부 및 하부 절연막을 순차적으로 제거하는 단계는,
    건식 식각 공정을 이용하여 상기 상부 절연막을 제거하는 단계와,
    습식 식각 공정을 이용하여 상기 하부 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  9. 제 8 항에 있어서,
    상기 상부 절연막은 50% 정도로 오버 식각되는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  10. 제 8 항에 있어서,
    상기 하부 절연막은 인산(H3PO4)을 포함하는 식각액에 의해 제거되는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  11. 제 1 항에 있어서,
    상기 상부 및 하부 절연막은 저압 화학기상증착 방법에 의해 형성됨을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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