KR20060125472A - 배선 기판 및 그 제조 방법 - Google Patents

배선 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20060125472A
KR20060125472A KR1020060045339A KR20060045339A KR20060125472A KR 20060125472 A KR20060125472 A KR 20060125472A KR 1020060045339 A KR1020060045339 A KR 1020060045339A KR 20060045339 A KR20060045339 A KR 20060045339A KR 20060125472 A KR20060125472 A KR 20060125472A
Authority
KR
South Korea
Prior art keywords
layer
wiring board
insulating layer
wiring
reinforcing
Prior art date
Application number
KR1020060045339A
Other languages
English (en)
Other versions
KR101160528B1 (ko
Inventor
다카하루 야마노
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20060125472A publication Critical patent/KR20060125472A/ko
Application granted granted Critical
Publication of KR101160528B1 publication Critical patent/KR101160528B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

본 발명의 배선 기판은 반도체 칩과, 상기 반도체 칩이 매립된 절연층과, 상기 반도체 칩에 접속되는 배선, 및 상기 절연층을 보강하기 위한 보강층들을 포함하며, 상기 보강층들은 각각 상기 절연층의 전면측 및 상기 절연층의 후면측에 형성된다.
배선 기판, 절연층, 보강층, 반도체 칩, 배선

Description

배선 기판 및 그 제조 방법{WIRING BOARD AND METHOD FOR MANUFACTURING THE SAME}
도 1은 제 1 실시예에 따른 배선 기판을 나타낸 도면.
도 2a는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 1).
도 2b는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 2).
도 2c는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 3).
도 2d는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 4).
도 2e는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 5).
도 2f는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 6).
도 2g는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 7).
도 2h는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 8).
도 2i는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 9).
도 2j는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 10).
도 2k는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 11).
도 2l는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 12).
도 2m는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 13).
도 2n는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 14).
도 2o는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 15).
도 2p는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 16).
도 2q는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 17).
도 2r는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 18).
도 2s는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 19).
도 2t는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 20).
도 2u는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 21).
도 2v는 도 1에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 22).
도 3은 제 2 실시예에 따른 배선 기판을 나타낸 도면.
도 4는 제 3 실시예에 따른 배선 기판을 나타낸 도면.
도 5a는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 1).
도 5b는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 2).
도 5c는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 3).
도 5d는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 4).
도 5e는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 5).
도 5f는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 6).
도 5g는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 7).
도 5h는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 8).
도 5i는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 9).
도 5j는 도 4에 나타낸 배선 기판의 제조 방법을 순서에 따라 나타낸 도면(제 10).
* 도면의 주요 부분에 대한 부호의 설명 *
100, 100A, 100B : 배선기판
101 : 지지기판
102, 118 : 전극
103, 114, 121 : 보강층
105, 108, 113, 116 : 배선부
105a, 108a, 113a, 116a : 비아-플러그
105b, 108b, 113b, 116b : 패턴 배선
106 : 절연층
110 : 반도체 칩
109 : 솔더 접속부
111 : 스터드 범프
117, 119 : 솔더 레지스트층
120 : 솔더 볼
본 발명은 배선 기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 칩을 내장하고 있는 배선 기판 및 그 제조 방법에 관한 것이다.
현재, 반도체 칩들과 같은 반도체 장치들을 사용하는 전자 기기들의 성능은 점진적으로 향상되어 왔다. 기판 상에 반도체 칩을 실장하는 경우의 고밀도화와, 반도체 칩을 실장하는 경우의 기판의 소형화, 및 공간 절약화가 요구되고 있다.
따라서, 반도체 칩이 매립(embedded)된 기판, 소위 칩 내장형 배선 기판이 제안되었으며, 기판 내에 반도체 칩을 내장하기 위한 다양한 구조가 제안되었다. 상술한 칩 내장형 배선 기판은 반도체 칩에 접속된 배선을 갖고, 배선 기판과 다른 장치 또는 마더 보드(mother board) 등과 접속되도록 접속부가 형성되어 있다(예를 들어, 일본국 특허 공개 공보 2004-327624호와 일본국 특허 공개 공보 2001-352007호 및 일본국 특허 공개 공보 142628호를 참조).
하지만, 칩 내장용 배선 기판의 박형화와 고밀도화가 실현되는 경우, 배선 기판의 휘어짐(warpage) 문제가 때때로 야기된다. 휘어짐을 해결하기 위해서, 예를 들어, 코어 보드(core board)와 같이 소정 두께를 갖는 기판은 반도체 칩들이 매립된 층(layer)상에 적층되어 휘어짐을 억제하도록 할 필요가 있다. 하지만, 그와 같은 적층 구조에서는, 배선 기판의 박형화와 고밀도화가 거의 실현되기 힘들다는 문제가 발생한다.
최근, 고속으로 동작하는 반도체 칩이 대량의 열을 발생시키고 있기 때문에, 반도체 칩이 매립된 배선 기판이 발열(heat generation)에 의해서 휘어짐을 발생시킬 수도 있다는 문제가 있다.
상술한 바와 같이, 배선 기판의 휘어짐을 억제하면서도, 배선 기판의 두께를 감소시키기는 어렵다. 특히, 반도체 칩의 발열량이 대량일 경우, 휘어짐을 감소시키기는 더욱 어렵다.
본 발명은 상술한 상황을 감안하여 이루어진 것으로, 신규하고 유용한 배선 기판 및 그 제조 방법을 제공한다.
본 발명의 실시예에서, 배선 기판의 박형화는 반도체 칩을 매립시켜 실현되며, 배선 기판의 휘어짐이 억제된다.
일부 구현례에서, 본 발명의 배선 기판은
반도체 칩과,
반도체 칩이 매립된 절연층과,
반도체 칩에 접속되는 배선, 및 절연층을 보강하기 위한 보강층들을 포함하며, 보강층들은 각각 절연층의 전면측 및 절연층의 후면측 상에 형성된다.
본 발명에 따르면, 반도체 칩이 매립된 배선 기판의 박형화가 실현될 수 있고, 배선 기판의 휘어짐이 억제될 수 있다.
또한, 보강층이 프리프레그(prepreg)로 이루어질 경우, 보강층의 형성이 용이해지며, 보강층의 강성(regidity)은 바람직하게 높아진다.
본 발명의 배선 기판에서, 절연층의 후면측 상에 형성되는 보강층 중 하나의 보강층은 개구부를 가지며,
배선에 접속되는 전극이 개구부 내에 형성된다.
따라서, 반도체 칩으로의 전기적 접속은 후면측 상에서 용이하게 실현된다.
본 발명의 배선 기판에서, 배선에 접속되는 전극은 절연층의 전면측 상에 형성된 보강층 중 다른 보강층 위쪽에 형성된다.
따라서, 반도체 칩으로의 전기적 접속은 전면측 상에서 용이하게 실현된다.
본 발명의 배선 기판은 절연층을 보강하기 위한 추가 보강층을 더 포함하며, 추가 보강층은 절연층 내에 매립되어 있다.
따라서, 배선 기판의 강성은 더 향상된다.
본 발명의 배선 기판은 반도체 칩의 열을 방출하기 위한 열 방출부를 더 포함하고 있다.
따라서, 반도체 칩의 열 방출이 실현될 수 있다.
본 발명의 배선 기판에서, 열 방출부는 반도체 칩 상에 형성된 금속층 및 금속층에 접속된 열 방출 비아 플러그(via-plug)를 포함한다.
따라서, 반도체 칩의 열은 효과적으로 방출될 수 있다.
일부 구현례에서, 본 발명에 따른 배선 기판의 제조 방법은,
지지 기판 상에, 절연층을 보강하는 제 1 보강층을 형성하는 단계와,
제 1 보강층 상에 절연층 및 배선을 형성하는 단계로서, 절연층 내에 반도체 칩이 매립되며, 배선은 반도체 칩에 접속되는 단계와,
절연층 상에, 절연층을 보강하는 제 2 보강층을 형성하는 단계, 및
지지 기판을 제거하는 단계를 포함한다.
본 발명에 따르면, 반도체 칩이 매립된 배선 기판의 박형화가 실현될 수 있고, 배선 기판의 휘어짐이 억제될 수 있다.
본 발명에 따른 배선 기판의 제조 방법은,
절연층 내에 매립되는 절연층을 보강하는 제 3 보강층을 형성하는 단계를 더 포함한다.
따라서, 배선 기판의 강성이 더욱 향상된다.
본 발명에 따른 배선 기판의 제조 방법은,
반도체 칩 상에, 반도체 칩의 열을 방출하는 열 방출부를 형성하는 단계를 더 포함한다.
따라서, 반도체 칩의 방열이 실현될 수 있다.
본 발명에 따른 배선 기판의 제조 방법에서, 제 1 보강층은 제 2 보강층보다 두껍게 형성된다.
따라서, 배선 기판의 휘어짐은 효과적으로 억제될 수 있다.
본 발명에 따르면, 반도체 칩이 매립된 배선 기판의 박형화가 실현될 수 있고, 배선 기판의 휘어짐이 효과적으로 억제될 수 있다.
본 발명의 실시예에 따른 배선 기판은 반도체 칩이 매립된 배선 기판이다. 배선 기판은 반도체 칩과, 반도체 칩이 매립된 절연층과, 반도체 칩에 접속된 배선, 및 절연층을 보강하기 위한 보강층을 포함하며, 보강층은 각각 절연층의 전면 측과 절연층의 후면 측 상에 형성된다.
따라서, 배선 기판은 배선 기판의 휘어짐이 감소되고, 평평함이 높도록 구성될 수 있으며, 미세화된 배선에 대응 가능하다. 또한, 보강층은 통상의 빌드업 층(build up layer)(절연층)의 일부 층의 부분적인 교체에 대응 가능하며, 따라서 보강층에 통상의 빌드업 법을 적용할 수 있다. 따라서, 배선 기판은 높은 신뢰도로 용이하게 형성되고, 박형화가 실현될 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
[제 1 실시예]
도 1은 본 발명의 제 1 실시예에 따른 배선 기판(100)을 개략적으로 나타낸 단면도이다. 도 1을 참조하면, 본 발명에 따른 배선 기판은 반도체 칩(110)이 매립되고 에폭시(epoxy)와 같은 소위 빌드업(build-up) 수지 재료로 이루어진 절연층(106)을 갖는다. 절연층(106)을 보강하는 보강층(103, 114)은 절연층(106)의 양면과 접촉하도록 각각 형성된다.
반도체 칩(110)은 배선부(후술함)에 접속되고, 배선부를 통해서 보강층(103)의 일측(이하, 도면의 하측)에 형성된 전극(102) 또는 보강층(114)의 일측(이하, 도면의 상측)에 형성된 전극(118)에 접속된다. 예를 들어, 전극(102) 또는 전극(118)은 마더 보드 또는 다른 장치(device)에 접속되거나, 또는 접속 장치에 접속된다.
반도체 칩(110)의 전극 패드(도시하지 않음)에는, 예를 들어 금(Au)으로 이루어진 스터드 범프(stud bump)(111)가 형성된다. 스터드 범프(111)는, 예를 들어 솔더 접속부(solder connecting section)(109)를 통해, 절연층(106)내에 매립된 배선부(108)에 접속된다. 또한, 반도체 칩(110)의 하측에는, 언더필층(under-fill layer)(110A)이 형성될 수도 있다.
본 실시예에 따른 배선 기판(100)에서는, 배선부(105)와, 배선부(113), 및 배선부(116)는 배선부(108)에 추가하여 적층될 수 있도록, 예를 들어 구리(Cu)로 형성된다.
배선부(105)는 비아 플러그(via-plug)(105a)와 패턴 배선(105b)을 포함한다. 비아 플러그(105a)는 보강층(103)에 형성된 개구부 내에 형성된다. 보강층(103) 상에는, 비아 플러그(105a)에 접속된 패턴 배선(105b)이 형성된다.
배선부(105) 상에는, 배선부(105)에 접속된 배선부(108)가 절연층(106) 내에 매립 형성된다.
배선부(108)는 패턴 배선(105b) 상에 형성된 비아 플러그(108a)와, 비아 플러그(108a)에 접속된 패턴 배선(108b)을 포함한다. 패턴 배선(108b)에는, 상술한 바와 같이, 솔더 접속부(109)와 스터드 범프(111)를 통해서 반도체 칩(110)이 접속된다.
또한, 배선부(108) 상에는, 배선부(108)에 접속된 배선부(113)가 절연층(106) 내에 매립 형성된다. 배선부(113)는 패턴 배선(108b) 상에 형성된 비아 플러그(113a)와 비아 플러그(113a)에 접속된 패턴 배선(113b)을 포함한다.
또한, 배선부(113) 상에는, 배선부(113)에 접속된 배선부(116)가 형성된다. 배선부(116)는 패턴 배선(113b) 상에 형성된 비아 플러그(116a)와, 비아 플러그(116a)에 접속된 패턴 배선(116b)을 포함한다.
비아 플러그(116a)는 보강층(114)에서 절연층(106) 측으로 형성된 개구부 내에 형성되고, 패턴 배선(116b)은 보강층(114) 상에 형성된다.
보강층(103)의 개구부에는, 비아 플러그(105a)에 접속된 전극(102)이, 패턴 배선(116b) 상에는 전극(118)이 각각 형성된다. 따라서, 접속 대상은 각각 하측과 상측에서 반도체 칩에 전기적으로 용이하게 접속된다.
또한, 솔더 레지스트층(solder resist layer)(119, 117)은 보강층(103)과 보강층(114)을 덮도록 각각 형성된다. 솔더 레지스트층 상에는, 전극을 노출시키는 개구부가 형성된다.
또한, 예를 들어 필요에 따라서 전극(102) 내에 솔더 볼(solder ball)(120이 형성된다. 솔더 볼은 전극(118) 내에 형성될 수도 있다.
본 실시예의 배선 기판(100)에서, 반도체 칩 또는 배선부가 매립된 절연층(106)은 보강층(103)과 보강층(114) 사이에 삽입되도록 형성된다. 따라서, 반도 체 칩이 내장된 배선 기판의 휘어짐이 감소되고, 배선 기판의 평탄도가 높으며 미세한 배선과 결합할 수 있도록 대응 가능한 배선 기판이 형성된다.
예를 들어, 강화층(103, 114)은 프리프레그(prepreg) 재료를 사용하여 형성하는 것이 바람직하다. 프리프레그 재료는 유기 코어 재료(organic core material)로써 언급되거나, 또는 단순히 코어 재료(core material)로 언급되기도 하며, 다층 배선 기판(multi-layer wiring board)(빌드업 기판)을 형성하는 경우의 코어 기판의 재료로써 이용될 수도 있다.
예를 들어, 프리프레그 재료는 에폭시계 수지 재료(epoxy type resin material)에 유리 섬유(glass fiber)를 함침 응고시킨 구조를 가지며, 강성이 통상의 빌드업 수지 재료(build-up resin material)의 강성보다 높다는 특징을 나타낸다. 예를 들어, 빌드-업 수지 재료의 탄성률(영률)은 약 5 GPa 내지 8 GPa이다. 그에 비해, 프리프레그 재료의 탄성률은 20 GPa 이상이고, 프리프레그 재료는 높은 강성을 갖는다. 따라서, 배선 기판의 휘어짐이 감소한다.
보강층(103, 114)을 형성하는 재료는 프리프레그 재료로만 제한되지 않고, 예를 들어 강성이 높은 몰드 수지(mold resin)를 사용할 수도 있다. 또한, 보강층(103, 114)을 형성하는 재료로는, 금속과 같은 재료를 사용할 수도 있다. 금속과 같은 전기 전도성 재료(electric conductive material)를 사용하는 경우, 보강층으로부터 배선부를 절연시키기 위한 구조가 추가되는 것이 바람직하다.
또한, 본 실시예에 따른 배선 기판은 통상의 빌드업 법에 따라 형성될 수 있으며, 배선 기판의 두께가 감소될 수 있다.
다음으로, 도 2a 내지 도 2v를 이용하여 순서에 따라 배선 기판의 제조 방법은 설명한다.
먼저, 도 2a에 나타낸 공정(process)에서는, 도전 재료, 예를 들어 구리(Cu)로 이루어지고, 두께 200㎛의 지지 기판(supporting board)(101)을 준비한다.
다음, 도 2b에 나타낸 공정에서는, 포토리소그래피(photolithography) 법에 의해 지지 기판(101) 상에 레지스트 패턴(도시하지 않음)을 형성하고, 마스크로써 레지스트 패턴을 사용하여 전해 도금에 의해 예를 들어 금층(102a), 니켈층(102b) 및 구리층(102c)이 적층된 구조를 갖는 전극(102)을 형성한다. 전해 도금에서는, 지지 기판(101)이 전류 공급 통로로 되기 때문에, 지지 기판(101)은 도전 재료로 형성하는 것이 바람직하고, 구리와 같이 저항이 낮은 재료로 형성하는 것이 더욱 바람직하다.
다음, 도 2c에 나타낸 공정에서는, 전극(102)을 덮도록 지지 기판(101) 상에 프리프레그 재료로 형성된 보강층(103)을 형성한다. 보강층(103)을 형성한 후에, 전극(102)을 노출시키도록, 예를 들어 레이저에 의해 비아홀(103A)을 형성한다.
도 2d에 나타낸 공정에서는, 필요에 따라서 디스미어(desmear) 공정을 수행하여 비아홀의 잔류 물질(residue material)을 제거하고, 보강층(103)의 표면 처리를 수행하며, 이후, 무전해 도금 공정에 의해 보강층(103)의 표면 및 전극(102)의 표면 상에 구리의 시드층(seed layer)(104)을 형성한다.
이후에, 도 2e에 나타낸 공정에서는, 포토리소그래피 법에 의해 레지스트 패턴(도시하지 않음)을 형성한다. 이후에, 비아홀(103A) 내에 비아 플러그(105a)를 형성하고, 배선부(105)를 형성하는 마스크로서 레지스트 패턴을 사용하여 구리의 전해 도금에 의해 보강층(103) 상에 비아 플러그(105a)에 접속된 패턴 배선(105b)을 형성한다.
배선부(105)를 형성한 후에, 레지스트 패턴을 박리하고 노출된 잉여 시드층을 식각(etching)에 의해 제거한다.
이후에, 도 2f에 나타낸 공정에서는, 배선부(105)를 덮도록 보강층(103) 상에, 예를 들어 열경화성 에폭시 수지로 형성된 절연층(빌드업층)(106)을 형성한다. 또한, 절연층 내에는, 패턴 배선(105b)의 일부가 노출되도록 레이저에 의해 비아홀(106A)을 형성한다.
계속하여, 도 2g에 나타낸 공정에서는, 필요에 따라 도 2d에 나타낸 공정과 동일한 방식으로 디스미어 공정을 수행하여 비아홀의 잔류 재료를 제거하고, 절연층(106)의 표면 처리를 수행하며, 이후, 무전해 도금 공정에 의해 절연층(106)의 표면 및 패턴 배선(105b)의 노출된 표면 상에 구리의 시드층(107)을 형성한다.
이후에, 도 2h에 나타낸 공정에서는, 도 2e에 나타낸 공정과 동일한 방식으로 포토리소그래피 법에 의해 레지스트 패턴(도시하지 않음)을 형성한다. 이후에, 비아홀(106A) 내에 비아 플러그(108a)를 형성하고, 마스크로서 레지스트 패턴을 사용하는 구리 전해 도금에 의해 절연층(106) 상에 비아 플러그(108a)에 접속된 패턴 배선(108b)을 형성하여 배선부(108)를 형성한다.
패턴 배선(108)을 형성한 후에, 레지스트 패턴을 박리하고 노출된 잉여 시드층을 식각에 의해 제거한다.
다음, 도 2i에 나타낸 공정에서는, 배선부(108)를 덮도록 절연층(106) 상에, 예를 들어 열경화성 에폭시 수지로 형성된 절연층(빌드업층)(106a)을 형성한다. 절연층(106a)은 실질적으로 절연층(106)과 완전히 일체로 형성되기 때문에, 도 2i 이후에 절연층(106)은 절연층(106a)을 포함하는 층(layer)으로써 참조된다.
계속하여, 도 2j에 나타낸 공정에서는, 패턴 배선(108b)의 일부를 노출시키도록, 예를 들어 레이저에 의해 절연층(106) 상에 개구부(106B)를 형성한다.
이후에, 도 2k에 나타낸 공정에서는, 필요에 따라서 디스미어 공정을 수행하여 비아홀의 잔류물질을 제거하고, 절연층(106)의 표면 처리를 수행하며, 전해 도금 공정에 의해 개구부(106B) 내에, 예를 들어 솔더 접속부(109)를 형성한다.
이후에, 도 2l에 나타낸 공정에서는, 배선부(108) 상에, 예를 들어 금으로 이루어진 스터드 범프(111)를 갖는 반도체 칩(110)을 실장하여 스터드 범프(111)와 솔더 접속부(109)를 대응시킨다. 이 경우에, 필요하다면 솔더 접속부(109)의 리플로 공정(re-flow process)을 실행하여 솔더 접속부(109)와 스터드 범프(111)의 전기적 접속이 충분하게 이루어지도록 하는 것이 바람직하다. 또한, 필요에 따라서 반도체 칩(110)과 절연층(106) 사이에 언더필층(under-fill layer)(110A)을 형성하는 것이 바람직하다.
이후에, 도 2m에 나타낸 공정에서는, 반도체 칩(110)을 덮도록 절연층(106) 상에, 예를 들어 열경화성 에폭시 수지로 이루어진 절연층(빌드업층)(106b)을 형성한다. 절연층(106b)은 실질적으로 절연층(106)과 완전히 일체로 형성되기 때문에, 도 2m 이후에 절연층(106)은 절연층(106b)을 포함하는 층으로써 참조된다.
계속하여, 도 2n에 나타낸 공정에서는, 절연층(106) 상에 패턴 배선(108b)의 일부가 노출되도록, 예를 들어 레이저에 의해 비아홀(106c)을 형성한다.
이후에, 필요에 따라 디스미어 공정을 수행하여 비아홀의 잔류 재료를 제거하고, 절연층(106)의 표면 처리를 수행하며, 이후에, 전해 도금 공정에 의해 절연층(106)의 표면 및 패턴 배선(108b)의 표면 상에 구리의 시드층(112)을 형성한다.
도 2o에 나타낸 공정에서는, 도 2h에 나타낸 공정과 동일한 방식으로 포토리소그래피 법에 의해 레지스트 패턴(도시하지 않음)을 형성한다. 이후에, 비아 홀(106) 내에 비아 플러그(113a)를 형성하고, 마스크로서 레지스트 패턴을 사용하여 구리 전해 도금에 의해 절연층(106) 상에 비아 플러그(113a)에 접속된 패턴 배선(113b)을 형성하여 배선부(113)를 형성한다.
배선 기판(113)을 형성한 후에, 시드층으로부터 레지스트 패턴을 박리하고 노출된 잉여 시드층을 식각에 의해서 제거한다.
이후에, 도 2p에 나타낸 공정에서는, 배선부(113)를 덮도록 절연층(106) 상에, 예를 들어 열경화성 에폭시 수지로 이루어진 절연층(빌드업 층)(106c)이 이루어진다. 절연층(106c)은 실질적으로 절연층(106)과 완전히 일체로 형성되기 때문에, 도 2p 이후에 절연층(106)은 절연층(106c)을 포함하는 층으로써 참조된다.
또한, 예를 들어 프리프레그 재료로 이루어진 보강층(114)을 절연층(106c) 상에 형성한다. 보강층(114)을 형성한 후에, 예를 들어 레이저에 의해 보강층(114)과 절연층(106) 내에 비아홀(114A)을 형성하여 패턴 배선(113b)을 노출시킨다.
이후에, 도 2q에 나타낸 공정에서는, 필요에 따라 디스미어 공정을 수행하여 비아홀의 잔류 재료를 제거하고, 절연층(106)과 보강층(114)의 표면 처리를 수행하며, 다음, 무전해 도금 공정에 의해 비아홀의 내벽면, 보강층(114)의 표면, 및 패턴 배선(113b)의 표면 상에 구리의 시드층(115)을 형성한다.
이후에, 도 2r에 나타낸 공정에서는, 도 2o에 나타낸 공정과 같은 동일한 방식으로 포토리소그래피 법에 의해 레지스트 패턴(도시하지 않음)을 형성한다. 이후에, 비아홀(114A) 내에 비아 플러그(116a)를 형성하고, 마스크로써 레지스트 패턴을 사용하여 구리 전해 도금에 의해 보강층(114) 상에 비아 플러그(116a)에 접속된 패턴 배선(116b)을 형성하여 배선부(116)를 형성한다.
배선부(116)를 형성한 후에, 시드층으로부터 레지스트 패턴을 박리하고, 노출된 잉여 시드층을 식각에 의해서 제거한다.
이후에, 도 2s에 나타낸 공정에서는, 보강층(114)을 덮도록 패턴 배선(116b)의 일부가 노출된 개구부(117A)를 갖는 솔더 레지스트층(117)을 즉시 형성한다.
이후에, 도 2t에 나타낸 공정에서는, 개구부(117A)로부터 노출된 패턴 배선(116b) 상에, 예를 들어 Ni/Au으로 이루어진 전극(118)을 형성한다.
이후에, 도 2u에 나타낸 공정에서는, 예를 들어 습식 식각 공정에 의해 지지 기판(101)을 제거한다. 이후에, 도 2v에 나타낸 공정에서는, 보강층(103)을 덮도록 전극(102)이 노출된 개구부(119A)를 갖는 솔더 레지스트층(119)을 형성한다.
그 후, 전극(102) 내에 솔더 볼(solder ball)(120)을 형성하여, 도 1에 나타낸 배선 기판(100)을 형성할 수 있다.
코어리스 구조(core-less structure)(지지 기판이 제거된 구조)를 사용하는 상술한 제조 방법에 통상의 빌드업 법을 적용하였기 때문에, 얇고, 콤팩트(compact)하고, 가벼운 배선 기판을 실현할 수 있으며, 보강층(103, 114)에 의해 휘어짐을 감소시킬 수 있다. 따라서, 배선부가 미세하게 형성되고, 박형화된 배선 기판을 형성할 수 있다.
또한, 보강층(114)보다 더욱 두껍게 되도록 보강층(103)의 두께를 형성하는 것이 바람직한데, 그 이유는 배선 기판을 제조하는 공정에서, 하층으로 갈수록 열응력(heat stress)이 걸리는 횟수가 더욱 증가하기 때문이다. 예를 들어, 절연층(106)은 열경화성 수지 재료를 적층하여 형성된다. 상술한 실시예에서는, 설명을 생략하였지만, 열경화성 수지 재료를 적층할 때마다, 열경화 공정을 제공하는 것이 바람직하다. 따라서, 배선 기판의 하측(하층측)의 보강층에서 열응력이 걸리는 횟수가 증가하기 때문에, 상측(상층측) 보강층보다 하측 보강층을 두껍게 형성하여 휘어짐을 감소시키는 것이 바람직하다.
배선 기판(100)의 두께의 일 실시예로서는, 예를 들어 보강층(103)의 두께를 80 ㎛로 설정하고, 보강층(114)의 두께를 40 ㎛로 설정하는 경우, 전체 두께가 440 ㎛인 배선 기판을 형성할 수 있다.
적층된 배선의 수는 본 실시예에서 설명한 숫자로 제한하지 않으며, 다양하게 변형하여 형성할 수도 있다는 점은 명백하다.
또한, 본 실시예에서는, 예를 들어 구리로 이루어진 지지 기판(101)을 식각에 의해 제거한다. 하지만, 다르게는, 접착성의 릴리스 테입(adhesive release tape)을 부착한 지지 기판(101)을 준비함으로써, 지지 기판(101)이 보강층(103)과 접촉하는 일측 상에 릴리스층(release layer)을 구비할 수도 있다. 바람직하게도, 릴리스층의 접착력은 가열에 의해서 낮아진다. 이 경우에는, 도 2u에 나타낸 바와 같이 보강층(103)으로부터 지지 기판(101)을 제거하는 단계에서, 예를 들어 오븐(oven)으로 전체 배선 기판을 가열함으로써, 릴리스층으로부터 보강층(103)을 박리한다.
[제 2 실시예]
이하에서 설명하는 것과 같이, 제 1 실시예에서 설명한 배선 기판은 휘어짐이 더욱 감소된 구조로 형성할 수 있다.
도 3은 제 2 실시예에 따른 배선 기판(100A)을 개략적으로 나타낸 단면도이다. 도면 중에서, 이미 설명한 부분에는 동일한 도면 부호를 첨부하고, 설명은 생략한다.
도 3을 참조하면, 본 실시예에 따른 배선 기판(100A)에는, 절연층(106)을 보강하는 보강층(121)이 절연층(106) 내에 매립되고, 보강층(103)과 보강층(114) 사이에 형성되어 있다.
또한, 보강층(121) 내에는, 비아-플러그(113a)가 통과하는, 개구부(121A)가 형성되어 있다. 이와 같은 방법으로는, 제 1 실시예에서 나타낸 구조에 추가하여 절연층(106)에 보강층이 더 추가되고, 따라서 배선 기판의 강성은 더욱 향상되며, 배선 기판의 휘어짐을 억제하는 효과가 더욱 증가한다.
또한, 본 실시예에 따른 배선 기판(100A)을 제조하는 경우, 제 1 실시예에서 설명한 제조 방법에서, 도 2l에 나타낸 공정 이후에 보강층(121)을 형성하기 위한 공정을 추가할 수도 있다. 이후의 공정은 제 1 실시예의 공정과 동일하다. 따라서, 배선 기판(100A)을 제조할 수 있다.
또한, 보강층(121)은 보강층(103, 114)과 마찬가지로 예를 들어 프리프레그 재료로 이루어지지만, 몰드 수지(mold resin) 또는 금속 재료를 사용함으로써 형성될 수도 있다.
[제 3 실시예]
최근 수년간, 고속으로 동작하는 반도체 칩이 다량의 열을 발생시켜서 반도체 칩이 매립된 배선 기판에 휘어짐이 때때로 발생하는 문제가 발생하였다.
따라서, 제 1 실시예 또는 제 2 실시예에서 나타낸 바와 같이, 반도체 칩의 열을 방출하기 위한 열 방출부를 배선 기판에 추가하게 되며, 발생한 열에 의한 반도체 칩의 손상 또는 불완전한 동작이 바람직하게 감소하고, 발생한 열에 의한 배선 기판의 휘어짐이 감소한다.
도 4는 본 발명의 제 3 실시예에 따른 배선 기판(100B)을 개략적으로 나타낸 단면도이다. 도면 중에서, 이미 설명한 부분에는 도면 부호를 첨부하고, 설명은 생략한다.
도 4를 참조하면, 본 실시예에 따른 배선 기판(100B)에는, 반도체 칩(110)을 방열(냉각)하기 위해 열 방출부(200)가 형성된다. 열 방출부(200)는 반도체 칩(110) 상에 형성된 금속층(201), 금속층(201)에 접속되고 금속층(201) 상에 세워지도록 형성되는 방열 비아 플러그(202), 및 방열 비아 플러그(202) 상에 형성되 고, 예를 들어 Ni/Cu로 이루어진 전극(203)을 포함한다.
금속층은 Cr/Cu 또는 Ti/Cu의 구조를 가지고, 반도체 칩(110)의 장치 설치면의 후면 측 상에 형성된다. 또한, 방열 비아 플러그(202)는 예를 들어 구리로 이루어지고, 금속층(201)에 접속되고, 금속층(201) 상에 세워지도록 형성되며, 측면이 절연층(106), 보강층(114), 및 솔더 레지스트 층(117)과 접촉하도록 형성되어 있다.
상술한 바와 같이, 금속층(201)과 방열 비아-플러그(202)가 형성되기 때문에, 반도체 칩(110)에서 발생한 열을 효과적으로 방출할 수 있다. 따라서, 반도체 칩의 파손 또는 불완전한 동작 또는 열에 의한 배선 기판의 휘어짐을 효과적으로 억제할 수 있다.
또한, 전극(203)은 솔더 레지스트 층(117) 내에 형성된 개구부로부터 노출된 방열 비아 플러그(202) 상에 형성한다. 예를 들어, 전극(203) 상에는, 필요에 따라서 솔더 볼이 형성된다. 따라서, 전극은 배선 기판에 접속되는 마더 보드와 같은 접속 대상에 접속될 수 있다. 예를 들어, 열 방출 비아 플러그(202)가 전극(203)을 통해서 접속 대상에 접속된다면, 열은 더욱 효과적으로 방출되어 반도체 칩 내에서 발생한 열이 접속 대상으로 효과적으로 방출된다.
이제, 배선 기판(100B)의 제조 방법에 대해서 도 5a 내지 도 5j를 참조하여 순서대로 설명한다. 도면 중에서, 이미 설명한 부분에는 도면 부호를 첨부하고, 설명은 생략한다. 설명하지 않은 부분은 제 1 실시예와 동일하다.
도 5a에 나타낸 공정은 제 1 실시예에서 설명한 제조 방법의 도 2m에 나타낸 공정에 대응한다. 즉, 제 1 실시예의 도 2a 내지 도 2m에 나타낸 공정을 실시하여 도 5a에 나타낸 상태를 얻는다. 하지만, 본 실시예에서는, 반도체 칩(110)을 배선부 상에 실장하기 전에, 반도체 칩(110)의 장치 형성면의 후측 상에, 예를 들어 Cr/Cu 또는 Ti/Cu로 이루어진 구조를 갖는 금속층(201)을 스퍼터링(sputtering) 법에 의해 형성한다.
이후에, 도 5b에 나타낸 공정(제 1 실시예의 도 2n에 나타낸 공정에 대응하는 공정)에서는, 절연층(106) 상에 비아홀(106C)을 형성하고, 예를 들어 레이저에 의해 금속층(201)에 도달하는 비아홀(106D)을 형성한다.
이 경우에, 금속층은 반도체 칩 상에 형성된 장치가 레이저에 의해 손상을 입지 않도록 방지하는 레이저의 스토퍼층(stopper layer)으로 기능한다. 즉, 금속층(201)은 방열에 기여하고, 배선 기판 제조 공정에서는 반도체 칩의 장치(cdvice)의 보호층으로 기능한다. 또한, 금속층은 후속하는 공정에서 비아홀 내에 형성되는 방열 비아 플러그와 반도체 칩 사이의 접착력을 효과적으로 향상시킨다.
이후에, 필요에 따라 디스미어 공정을 실행하여 비아홀의 잔류 재료를 제거하고, 절연층(106)의 표면 처리를 수행한다. 이후에, 무전해 도금 공정에 의해 비아홀의 내벽면을 포함하는 절연층(106)의 표면, 패턴 배선(108b)의 표면, 및 금속층(201)의 표면 상에 구리의 시드층(112)을 형성한다.
이후에, 도 5c에 나타낸 공정(제 1 실시예의 도 2o에 나타낸 공정에 대응하는 공정)에서는, 배선부(113)를 형성하고 비아홀(106D) 내에 방열 비아 플러그(202A)를 형성한다.
도 5d에 나타낸 공정(제 1 실시예의 도 2p에 나타낸 공정에 대응하는 공정)에서는, 제 1 실시예와 동일한 방식으로 절연층(106c)을 형성하고, 이 절연층(106c) 상에, 예를 들어 프리프레그 재료로 이루어진 보강층(114)을 형성한다. 또한, 비아홀(114A)을 형성하고, 예를 들어 레이저에 의해 프리프레그 재료 상에, 비아홀(114B)을 형성한다.
이후에, 도 5e에 나타낸 공정(제 1 실시예의 도 2q에 나타낸 공정에 대응하는 공정)에서는, 필요에 따라 디스미어 공정을 실행하여 비아홀의 잔류 재료를 제거하고, 절연층(106)과 보강층(114)의 표면 처리를 수행한다. 이후에, 비아홀(114A, 114B)의 내벽면, 보강층(114)의 표면, 패턴 배선(113b)의 표면, 및 방열 비아 플러그(202A)의 표면 상에 구리의 시드층(115)을 형성한다.
이후에, 도 5f에 나타낸 공정(제 1 실시예의 도 2r에 나타낸 공정에 대응하는 공정)에서는, 구리의 전해 도금 공정에 의해 배선부(116)를 형성하고, 방열 비아 플러그(202A) 상에 적층되도록 방열 비아 플러그(202B)를 형성한다. 따라서, 열 방열 비아 플러그(202A, 202B)를 포함하는 방열 비아 플러그(202)가 형성된다.
배선부(116)와 방열 비아 플러그(202)를 형성한 이후에, 레지스트 패턴을 노출된 잔여 시드층을 식각 공정에 의해 제거한다.
도 5g 내지 도 5j에 나타낸 후속하는 공정에서는, 제 1 실시예의 도 2s 내지 도 2v에 대응하는 공정을 실시하여 배선 기판(100B)을 형성할 수 있다.
본 실시예에서는, 배선 기판은 도 5g에 나타낸 공정에서 솔더 레지스트층(117) 상에 방열 비아 플러그(202)가 노출된 개구부(117B)를 형성하며, 도 5h에 나타낸 공정에서, 방열 비아 플러그(202) 상에 전극(203)을 형성하는 것을 제외하고는 제 1 실시예와 동일한 방식으로 배선 기판을 형성할 수 있다.
본 실시예에 따른 제조 방법에서는, 제 1 실시예의 제조 방법과 비교하여 공정 수를 증가시키지 않고 반도체 칩의 열 방출부를 형성할 수 있다.
또한, 방열부의 구조는 본 실시예의 구조로 제한되지 않으며, 예를 들어 그 재료(금속 재료의 종류) 또는 그 구조(방열 비아 플러그의 수, 이들의 위치 등)는 다양하게 수정하고 변경할 수도 있는 것은 명백하다.
이상, 바람직한 실시예에 대해서 설명하였지만, 본 발명은 상술된 특정한 실시예로 한정되지 않으며, 특허 청구 범위의 요지의 범위 내에서 다양한 변형 및 변경을 행할 수 있다.
본 발명에 따르면, 반도체 칩이 매립된 배선 기판의 박형화를 실현할 수 있고, 배선 기판의 휘어짐을 억제할 수 있다.
본 기술 분야에서 통상의 지식을 가진 자에게는 본 발명의 정신 또는 범위에서 벗어나지 않고 상술한 본 발명의 바람직한 실시예에 대해, 다양한 변형 및 변경을 가할 수 있는 것은 명백하다. 따라서, 본 발명은 첨부된 청구 범위의 범위 및 이의 균등물과 일치하는 본 발명의 모든 변형 및 변경을 포함하는 것을 의도한다.
본 발명에 따르면, 배선 기판의 박형화와 고밀도화가 실현되고, 반도체 칩들이 매립된 배선 기판은 발열에 의해 휘어짐을 발생시키지 않으며, 배선 기판의 휘어짐이 억제되면서, 배선 기판의 두께를 감소시킬 수 있는 새롭고 유용한 배선 기 판 및 그 배선 기판의 제조 방법이 제공된다.

Claims (12)

  1. 배선 기판에 있어서,
    반도체 칩과,
    상기 반도체 칩이 매립된 절연층과,
    상기 반도체 칩에 접속되는 배선, 및
    상기 절연층을 보강하기 위한 보강층들을 포함하며,
    상기 보강층들은 각각 상기 절연층의 전면측 및 상기 절연층의 후면측 상에 형성된 배선 기판.
  2. 제 1 항에 있어서,
    상기 보강층들은 프리프레그(prepreg) 재료로 이루어지는 배선 기판.
  3. 제 1 항에 있어서,
    상기 절연층의 상기 후면측 상에 형성되는 상기 보강층들 중 하나의 보강층은 개구부를 가지며,
    상기 개구부 내에 상기 배선에 접속되는 전극이 형성되는 배선 기판.
  4. 제 1 항에 있어서,
    상기 절연층의 상기 전면측 상에 형성되는 상기 보강층들 중 다른 보강층 위 쪽에 상기 배선에 접속되는 전극이 형성되는 배선 기판.
  5. 제 1 항에 있어서,
    상기 절연층을 보강하기 위한 추가 보강층을 더 포함하며, 상기 추가 보강층은 상기 절연층 내에 매립되어 있는 배선 기판.
  6. 제 1 항에 있어서,
    상기 반도체 칩의 열을 방출하기 위한 열 방출부를 더 포함하는 배선 기판.
  7. 제 6 항에 있어서,
    상기 열 방출부는 상기 반도체 칩 상에 형성된 금속층 및 상기 금속층에 접속된 열 방출 비아 플러그(via-plug)를 포함하는 배선 기판.
  8. 제 1 항에 있어서,
    상기 절연층의 상기 후면측 상에 형성되는 상기 보강층들 중의 하나의 보강층은 상기 절연층의 상기 전면측 상에 형성되는 상기 보강층들 중의 다른 보강층보다 더 두껍게 형성되는 배선 기판.
  9. 지지 기판 상에, 절연층을 보강하는 제 1 보강층을 형성하는 단계와,
    상기 제 1 보강층 상에 상기 절연층 및 배선을 형성하는 단계로서, 상기 절 연층 내에 반도체 칩이 매립되며, 상기 배선은 상기 반도체 칩에 접속되는 단계와,
    상기 절연층 상에, 상기 절연층을 보강하는 제 2 보강층을 형성하는 단계, 및
    상기 지지 기판을 제거하는 단계
    를 포함하는 배선 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연층 내에 매립되어지며, 상기 절연층을 보강하는 제 3 보강층을 형성하는 단계를 더 포함하는 배선 기판의 제조 방법.
  11. 제 9 항에 있어서,
    상기 반도체 칩 상에, 상기 반도체 칩의 열을 방출하는 열 방출부를 형성하는 단계를 더 포함하는 배선 기판의 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 1 보강층은 상기 제 2 보강층보다 더 두껍게 형성되는 배선 기판의 제조 방법.
KR1020060045339A 2005-06-02 2006-05-19 배선 기판 및 그 제조 방법 KR101160528B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00162547 2005-06-02
JP2005162547A JP4016039B2 (ja) 2005-06-02 2005-06-02 配線基板および配線基板の製造方法

Publications (2)

Publication Number Publication Date
KR20060125472A true KR20060125472A (ko) 2006-12-06
KR101160528B1 KR101160528B1 (ko) 2012-06-28

Family

ID=37434054

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060045339A KR101160528B1 (ko) 2005-06-02 2006-05-19 배선 기판 및 그 제조 방법

Country Status (6)

Country Link
US (1) US7732712B2 (ko)
EP (1) EP1740025B1 (ko)
JP (1) JP4016039B2 (ko)
KR (1) KR101160528B1 (ko)
CN (1) CN1882224B (ko)
TW (1) TWI408780B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080122061A1 (en) * 2006-11-29 2008-05-29 Texas Instruments Incorporated Semiconductor chip embedded in an insulator and having two-way heat extraction
JP5326269B2 (ja) * 2006-12-18 2013-10-30 大日本印刷株式会社 電子部品内蔵配線板、及び電子部品内蔵配線板の放熱方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP5289880B2 (ja) * 2007-10-12 2013-09-11 新光電気工業株式会社 配線基板
US10074553B2 (en) 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
CN101452935B (zh) * 2007-12-05 2011-12-21 群康科技(深圳)有限公司 芯片与晶圆
TWI356479B (en) * 2008-03-04 2012-01-11 Advanced Semiconductor Eng Package structure with embedded die and method of
JP5295596B2 (ja) * 2008-03-19 2013-09-18 新光電気工業株式会社 多層配線基板およびその製造方法
WO2009147547A1 (en) * 2008-06-02 2009-12-10 Nxp B.V. Electronic device and method of manufacturing an electronic device
KR101003585B1 (ko) * 2008-06-25 2010-12-22 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
WO2010010910A1 (ja) * 2008-07-23 2010-01-28 日本電気株式会社 コアレス配線基板、半導体装置及びそれらの製造方法
US8692135B2 (en) 2008-08-27 2014-04-08 Nec Corporation Wiring board capable of containing functional element and method for manufacturing same
JP5012779B2 (ja) * 2008-12-08 2012-08-29 日本電気株式会社 半導体装置
JP2010205851A (ja) * 2009-03-02 2010-09-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
JPWO2010101167A1 (ja) * 2009-03-05 2012-09-10 日本電気株式会社 半導体装置及びその製造方法
KR101056156B1 (ko) * 2009-11-24 2011-08-11 삼성전기주식회사 인쇄회로기판 제조용 절연체 및 이를 이용한 전자소자 내장형 인쇄회로기판 제조방법
US8929090B2 (en) * 2010-01-22 2015-01-06 Nec Corporation Functional element built-in substrate and wiring substrate
FR2964790A1 (fr) * 2010-09-13 2012-03-16 St Microelectronics Grenoble 2 Composant et dispositif semi-conducteur munis de moyens de dissipation de chaleur
EP2448378A1 (en) * 2010-10-26 2012-05-02 ATOTECH Deutschland GmbH Composite build-up materials for embedding of active components
EP2448380A1 (en) * 2010-10-26 2012-05-02 ATOTECH Deutschland GmbH Composite build-up material for embedding of circuitry
JP5879030B2 (ja) * 2010-11-16 2016-03-08 新光電気工業株式会社 電子部品パッケージ及びその製造方法
JP2013211519A (ja) 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
CN103906372B (zh) * 2012-12-27 2017-03-01 碁鼎科技秦皇岛有限公司 具有内埋元件的电路板及其制作方法
KR102250997B1 (ko) 2014-05-02 2021-05-12 삼성전자주식회사 반도체 패키지
JP6358431B2 (ja) * 2014-08-25 2018-07-18 新光電気工業株式会社 電子部品装置及びその製造方法
US10079156B2 (en) 2014-11-07 2018-09-18 Advanced Semiconductor Engineering, Inc. Semiconductor package including dielectric layers defining via holes extending to component pads
US9721799B2 (en) 2014-11-07 2017-08-01 Advanced Semiconductor Engineering, Inc. Semiconductor package with reduced via hole width and reduced pad patch and manufacturing method thereof
US9420695B2 (en) * 2014-11-19 2016-08-16 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor process
US9426891B2 (en) 2014-11-21 2016-08-23 Advanced Semiconductor Engineering, Inc. Circuit board with embedded passive component and manufacturing method thereof
US10325853B2 (en) 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
TWI654723B (zh) * 2015-02-06 2019-03-21 矽品精密工業股份有限公司 封裝結構之製法
DE102016119825A1 (de) * 2016-10-18 2018-04-19 HELLA GmbH & Co. KGaA Leiterplatte
KR102019355B1 (ko) 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
KR102029101B1 (ko) * 2017-12-28 2019-10-07 삼성전자주식회사 반도체 패키지
US11432402B2 (en) * 2018-10-11 2022-08-30 Microchip Technology Caldicot Limited Flipped-conductor-patch lamination for ultra fine-line substrate creation
US11848280B2 (en) * 2020-11-25 2023-12-19 ADVANCED SEMlCONDUCTOR ENGINEERING, INC. Method for manufacturing assembly structure by using frame structure on substrate

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4979076A (en) * 1989-06-30 1990-12-18 Dibugnara Raymond Hybrid integrated circuit apparatus
US6239976B1 (en) * 1998-11-24 2001-05-29 Comsense Technologies, Ltd. Reinforced micromodule
US6320135B1 (en) * 1999-02-03 2001-11-20 Casio Computer Co., Ltd. Flexible wiring substrate and its manufacturing method
JP2001085804A (ja) * 1999-09-17 2001-03-30 Sony Corp プリント配線板およびその製造方法
JP3540976B2 (ja) * 2000-02-29 2004-07-07 京セラ株式会社 電気素子内蔵配線基板
JP2001313468A (ja) * 2000-04-28 2001-11-09 Kyocera Corp 配線基板
JP2001352007A (ja) 2000-06-08 2001-12-21 Sumitomo Metal Ind Ltd 多層配線基板とその製造方法及びそれを用いた接続構造
JP2002076637A (ja) 2000-08-29 2002-03-15 Matsushita Electric Ind Co Ltd チップ部品内蔵基板及びその製造方法
JP2002093957A (ja) * 2000-09-11 2002-03-29 Sony Corp 電子回路装置およびその製造方法
JP4040389B2 (ja) * 2001-09-27 2008-01-30 大日本印刷株式会社 半導体装置の製造方法
JP2003115664A (ja) * 2001-10-05 2003-04-18 Matsushita Electric Ind Co Ltd 電圧変換モジュール
JP2003142628A (ja) 2001-11-08 2003-05-16 Ngk Spark Plug Co Ltd 配線基板
JP3492348B2 (ja) * 2001-12-26 2004-02-03 新光電気工業株式会社 半導体装置用パッケージの製造方法
JP3591524B2 (ja) * 2002-05-27 2004-11-24 日本電気株式会社 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP4378511B2 (ja) * 2002-07-25 2009-12-09 大日本印刷株式会社 電子部品内蔵配線基板
JP4119205B2 (ja) * 2002-08-27 2008-07-16 富士通株式会社 多層配線基板
JP4103549B2 (ja) * 2002-10-31 2008-06-18 株式会社デンソー 多層配線基板の製造方法及び多層配線基板
US7394663B2 (en) * 2003-02-18 2008-07-01 Matsushita Electric Industrial Co., Ltd. Electronic component built-in module and method of manufacturing the same
JP2004343021A (ja) * 2003-03-17 2004-12-02 Matsushita Electric Ind Co Ltd 部品内蔵モジュールの製造方法及び製造装置
JP2004327624A (ja) 2003-04-23 2004-11-18 Shinko Electric Ind Co Ltd 部品内蔵多層回路基板
JP2004356447A (ja) * 2003-05-29 2004-12-16 Toshiba Corp プリント配線基板及びその製造方法
JP4183708B2 (ja) * 2003-07-04 2008-11-19 株式会社村田製作所 部品内蔵基板の製造方法
CN1577819A (zh) 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法
JP2005072061A (ja) * 2003-08-27 2005-03-17 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP4575071B2 (ja) * 2004-08-02 2010-11-04 新光電気工業株式会社 電子部品内蔵基板の製造方法

Also Published As

Publication number Publication date
CN1882224B (zh) 2010-12-29
US7732712B2 (en) 2010-06-08
EP1740025A3 (en) 2009-04-08
EP1740025A2 (en) 2007-01-03
US20060272854A1 (en) 2006-12-07
JP4016039B2 (ja) 2007-12-05
TWI408780B (zh) 2013-09-11
CN1882224A (zh) 2006-12-20
EP1740025B1 (en) 2018-08-29
TW200703591A (en) 2007-01-16
KR101160528B1 (ko) 2012-06-28
JP2006339421A (ja) 2006-12-14

Similar Documents

Publication Publication Date Title
KR101160528B1 (ko) 배선 기판 및 그 제조 방법
US7842541B1 (en) Ultra thin package and fabrication method
KR101344800B1 (ko) 배선 기판 및 반도체 장치
US6835597B2 (en) Semiconductor package
JP3914239B2 (ja) 配線基板および配線基板の製造方法
US7937828B2 (en) Method of manufacturing wiring board
JP3988998B2 (ja) メッキ引込線なしにメッキされるパッケージ基板の製造方法
JP5010737B2 (ja) プリント配線板
JP5254406B2 (ja) 配線基板、及び半導体装置
US20090135574A1 (en) Wiring board, semiconductor device having wiring board, and method of manufacturing wiring board
US7226807B2 (en) Method of production of circuit board utilizing electroplating
JP2010135721A (ja) 金属バンプを持つプリント基板及びその製造方法
KR100976201B1 (ko) 인쇄회로기판 및 그 제조 방법
JP5479638B2 (ja) 配線基板
US7772109B2 (en) Manufacturing method of multilayer wiring substrate
KR101489798B1 (ko) 배선 기판
JP2009272435A (ja) 部品内蔵基板及びその製造方法
JP2008177619A (ja) チップキャリア及び半導体装置並びにチップキャリアの製造方法
KR101214671B1 (ko) 전자 부품 내장형 인쇄회로기판 및 그 제조 방법
KR20120039163A (ko) 인쇄회로기판 및 그 제조방법
KR20090016257A (ko) 도금 인입선이 제거된 패키지 기판 및 그 제조 방법
JP2023005239A (ja) 配線基板、配線基板の製造方法及び中間生成物
JP2005183873A (ja) 配線基板及びその製造方法
JP2009246107A (ja) 多層配線基板およびその製造方法、並びに半導体パッケージ
KR20110004116A (ko) 임베디드 패키지의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180516

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 8