KR20060082565A - 반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에따른 셀 파워 전압 인가방법 - Google Patents

반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에따른 셀 파워 전압 인가방법 Download PDF

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Abstract

스탠바이 동작에서의 누설 전류를 억제하고 동작모드로의 전환시에 웨이크 업 타임을 단축할 수 있는 반도체 메모리 장치에서의 셀 파워 스위칭 회로가 개시된다. 그러한 셀 파워 스위칭 회로는, 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압과 상기 제1 전원전압의 레벨보다 높은 레벨을 갖는 제2 전원전압 중의 하나를 제1 스위칭 출력단에 선택적으로 출력하는 제1 파워 스위칭부와; 인가되는 제2 스위치 제어신호에 응답하여 상기 제1 스위칭 출력단의 출력전압과 상기 제1 전원전압보다 낮은 레벨을 갖는 제3 전원전압 중의 하나를 제2 스위칭 출력단에 셀 파워 전압으로서 출력하는 제2 파워 스위칭부와; 상기 셀 파워 전압이, 스탠바이 상태에서는 상기 제3 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환시에는 미리 설정된 타임 동안에 상기 제2 전원전압으로서 공급되도록 한 후 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호의 상태를 제어하는 셀 파워 제어부를 구비한다.
반도체 메모리 장치, 스태이틱 램, 셀 파워 스위칭, 스탠바이 모드

Description

반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에 따른 셀 파워 전압 인가방법{Cell power switching circuit in semiconductor memory device and voltage supplying method therefor}
도 1은 통상적인 SRAM의 셀 코어 회로도
도 2는 본 발명의 제1 실시예에 따른 셀 파워 스위칭 회로의 블록도
도 3은 도 2의 셀 파워 스위칭에 관련된 동작 타이밍도
도 4는 본 발명의 제2 실시예에 따른 셀 파워 스위칭 회로의 블록도
도 5는 본 발명의 제3 실시예에 따른 셀 파워 스위칭 회로의 블록도
도 6은 본 발명의 실시예들에 적용되는 제1,2 파워 스위칭부의 구현 예시도
도 7은 본 발명의 실시예들에 적용되는 셀 파워 제어부의 구현 예시도
도 8은 도 7에 관련된 동작 타이밍도
도 9는 본 발명의 실시예들에 적용되는 딥 스탠바이 셀프 검출부의 구현 예시도
도 10은 도 9에 관련된 동작 타이밍도
도 11은 본 발명의 실시예들에 따른 누설전류 감소 효과를 보인 특성 그래프
본 발명은 반도체 메모리의 셀 파워 공급에 관한 것으로, 특히 스태이틱 랜덤 억세스 메모리와 같은 휘발성 반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에 따른 셀 파워 전압 인가방법에 관한 것이다.
통상적으로, 개인용 컴퓨터나 전자 통신 기기 등과 같은 전자적 시스템의 고성능화에 부응하여, 메모리로서 탑재되는 스태이틱 램등과 같은 휘발성 반도체 메모리 장치도 나날이 고속화 및 고집적화 되어지고 있다. 핸드 헬드 폰이나 노트 북 컴퓨터 등과 같은 모바일 전자 기기에 탑재되는 반도체 메모리 장치에서는 특히 저전력 소모 특성이 크리티컬 하게 요구되므로, 반도체 제조 메이커들은 모바일 향 저전력 솔루션을 제공하기 위하여 동작(오퍼레이팅) 전류 및 스탠바이 전류를 감소시키기 위한 노력과 연구를 지속적으로 행하고 있는 실정이다.
SRAM에서 스탠바이 전류를 감소시키는 기술중의 하나로서, 데이터 입력과 출력을 행하는 동작 상태가 아닌 스탠바이 상태에서는 노말 동작 전압 보다 낮은 전압을 인가하는 테크닉이 본 분야에 알려져 있다. 그러한 종래 기술에서는 대기상태에서 동작상태로의 모드 전환시 매우 큰 로드 캐패시턴스로 인하여 디바이스 특성 저하가 초래되는 문제점이 있어왔다. 즉, 동작 모드로의 전환시 동작 전압보다 상대적으로 낮은 스탠바이 전압 레벨에서 동작 전압의 레벨 까지 도달하는데 까지는 오랜 시간이 필요하게 되는 것이다. 따라서, 상기한 종래의 기술은 대기 전류를 줄 일 수는 있으나 디바이스 특성 저하 문제를 야기할 수 있으므로 그 적용이 실질적으로 넓지 못하였다.
도 1에는 통상적인 SRAM의 셀 코어 회로가 도시된다. 도 1의 회로에서는 비트라인 페어 하나를 기준으로 개략적인 연결구성을 보인 것이며, 동일 비트라인 페어에 속해 있는 복수의 메모리 셀들은 타의 비트라인 페어에 속해 있는 복수의 메모리 셀들과 함께 메모리 셀 블록을 구성하며, 복수의 메모리 셀 블록들이 합해져 하나의 메모리 셀 어레이를 구성할 수도 있음을 유의(note)하여야 한다.
도면을 참조하면, 단위 메모리 셀(2)이 비트라인 페어(BL,BLB)사이에 복수로 연결된 구성이 보여진다. 하나의 단위 메모리 셀(2)에 대한 세부적 회로 구조는 도면에서 보여지는 바와 같이 6개의 트랜지스터들(T1-T6)로 이루어진 풀씨모스 에스램(SRAM) 셀로 구현될 수 있다. 반도체 메모리 장치의 고집적화 추세에 따라 에스램 셀의 셀 피치가 포토리소그래피 공정의 해상도 한계 근방까지로 더욱 축소될 경우에 상기 6개의 트랜지스터들은 동일 층에 배치됨이 없이 서로 다른 층에 나뉘어 3차원 적으로 배치되는 경우도 있게 된다.
도 1에서 상기 비트라인 페어(BL,BLB)사이에는 제어신호(PEQ)에 응답하여 비트라인 프리차아지를 위한 프리차아지 트랜지스터들(P1,P2)과 비트라인 페어간을 동일한 전압 레벨로 유지하기 위한 이퀄라이징 트랜지스터(P3)가 접속되어 있다. 또한, 워드라인들(W/L1,W/Ln)은 각기 대응되는 단위 메모리 셀(2)의 억세스 트랜지스터들(T1,T2)의 게이트에 연결되어 있다. 컬럼 선택 게이트들(PG1,PG2)은 상기 비트라인 페어와 데이터 라인 페어간을 전기적으로 접속 또는 분리하기 위해, 비트라 인(BL)과 상보 비트라인(BLB)에 각기 연결되어 있다. 상기 컬럼 선택 게이트들(PG1,PG2)은 컬럼 선택 신호(Yi,Yib)에 응답하여 스탠 바이 모드시에는 턴 오프 되고, 데이터의 리드 또는 라이트 동작을 위한 억세스 동작 모드 시에는 턴 온된다.
상기 도 1내의 단위 메모리 셀(2)을 구성하는 트랜지스터들 중에서 피형 모오스 트랜지스터들(T3,T4)의 소오스 단자에는 데이터의 저장동작을 위하여 동작 전압(VDD)이 인가된다. 부하 트랜지스터들(T3,T4)에 인가되는 상기 동작 전압(VDD)은 메모리 셀의 억세스 동작 모드에서는 설정된 동작 전압의 레벨로서 제공되어야 하나, 스탠바이 모드에서는 상기 부하 트랜지스터들(T3,T4)을 통해 흐르는 누설전류를 줄이기 위해 상기 동작 전압의 레벨보다 낮은 전압 레벨로서 제공될 필요가 있다. 그러나, 스탠바이 모드에서 동작 모드로 전환시에 상기 부하 트랜지스터들(T3,T4)에 인가되던 셀 파워 전압을 스탠바이 전압에서 동작 전압의 레벨로 곧 바로 스위칭할 경우, 셀 파워 부하의 변동에 의해 로드 커패시턴스가 매우 크게 된다. 이에 따라 웨이크 업 타임이 길어져 반도체 메모리 장치의 동작 특성 저하가 발생되는 문제가 있다.
또한, 메모리 셀을 포함하는 메모리 셀 블록이 비교적 짧은 타임동안 비선택된 경우에 그 때 마다 스탠바이 모드로 진입하여 동작 전압보다 낮은 스탠바이 전압이 인가되도록 하면 웨이크 업의 횟수가 너무 빈번하여 안정적인 동작이 보장되기 어려운 문제가 있다.
따라서, 스탠바이 모드가 비교적 오랫동안 지속되는 경우에만 스탠바이 전압이 셀 파워 전압으로서 인가되도록 하여 장치의 동작 특성 저하 없이 대기 전류를 줄이고, 스탠바이 모드에서 동작모드로의 전환시에도 동작 특성 저하 없이 셀 파워 전압이 안정한 동작 전압의 레벨로 빠르게 회복될 수 있도록 하는 웨이크 업 타임 의 단축 기술이 본 분야에서 절실히 요망된다.
본 발명의 목적은 상기한 종래 기술의 문제점들을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 디바이스 특성을 해침이 없이 스탠바이 동작 모드에서 소모되는 전류를 최소화 또는 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 스탠바이 동작에서의 누설 전류를 억제하고 동작모드로의 전환시에 웨이크 업 타임을 단축할 수 있는 반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에 따른 셀 파워 전압 인가방법을 제공함에 있다.
본 발명의 또 다른 목적은 풀 씨모오스 메모리 셀을 갖는 스태이틱 랜덤 억세스 메모리에서 부하용 피형 모오스 트랜지스터로 인가되는 셀 파워 전압을 스탠바이 모드와 동작 모드에 따라 최적의 레벨로 제어할 수 있는 반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에 따른 셀 파워 전압 인가방법을 제공함에 있다.
본 발명의 또 다른 목적은 듀얼 파워 모드 스위치 구조를 이용하여 스탠바이 전류를 줄이고 동작 상태로의 전환시 셀 파워 전압에 대한 웨이크 업 타임을 줄일 수 있는 셀 파워 스위칭 회로와 그에 따른 셀 파워 전압 인가방법을 제공함에 있 다.
본 발명의 또 다른 목적은 스탠바이 모드가 비교적 오랫동안 지속되는 경우에만 스탠바이 전압이 셀 파워 전압으로서 인가되도록 하여 장치의 동작 특성 저하 없이 대기 전류를 줄일 수 있는 셀 파워 스위칭 회로와 그에 따른 셀 파워 전압 인가방법을 제공함에 있다.
본 발명의 또 다른 목적은, 스탠바이 모드에서 동작모드로의 전환시에 동작 특성 저하 없이 셀 파워 전압이 안정한 동작 전압의 레벨로 빠르게 회복될 수 있도록 하는 웨이크 업 타임 의 단축 기술을 제공함에 있다.
상기한 목적들의 일부를 달성하기 위한 본 발명의 실시예적 양상에 따라, 반도체 메모리 장치에서의 셀 파워 스위칭 회로는, 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압과 상기 제1 전원전압의 레벨보다 높은 레벨을 갖는 제2 전원전압 중의 하나를 제1 스위칭 출력단에 선택적으로 출력하는 제1 파워 스위칭부와; 인가되는 제2 스위치 제어신호에 응답하여 상기 제1 스위칭 출력단의 출력전압과 상기 제1 전원전압보다 낮은 레벨을 갖는 제3 전원전압 중의 하나를 제2 스위칭 출력단에 셀 파워 전압으로서 출력하는 제2 파워 스위칭부와; 상기 셀 파워 전압이, 스탠바이 상태에서는 상기 제3 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환시에는 미리 설정된 타임 동안에 상기 제2 전원전압으로서 공급되도록 한 후 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호의 상태를 제어하는 셀 파워 제어부를 구비함을 특징으로 한다.
본 발명에 따른 다른 기술적 양상에 따른 반도체 메모리 장치는, 복수의 메모리 셀을 갖는 메모리 셀 어레이와; 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압과 상기 제1 전원전압의 레벨보다 높은 레벨을 갖는 제2 전원전압 중의 하나를 제1 스위칭 출력단에 선택적으로 출력하는 제1 파워 스위칭부와, 인가되는 제2 스위치 제어신호에 응답하여 상기 제1 스위칭 출력단의 출력전압과 상기 제1 전원전압보다 낮은 레벨을 갖는 제3 전원전압 중의 하나를 제2 스위칭 출력단에 셀 파워 전압으로서 출력하는 제2 파워 스위칭부와, 상기 셀 파워 전압이, 스탠바이 상태에서는 상기 제3 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환시에는 미리 설정된 타임 동안에 상기 제2 전원전압으로서 공급되도록 한 후 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호의 상태를 제어하는 셀 파워 제어부를 구비하며, 상기 메모리 셀 어레이의 일단에 연결된 듀얼 모드 셀 파워 스위칭 회로와;
인가되는 제3 스위치 제어신호에 응답하여 상기 제1 전원전압을 셀 파워 전압으로서 출력하며 상기 메모리 셀 어레이의 타단에 연결된 싱글 모드 셀 파워 스위칭 회로를 구비함을 특징으로 한다.
바람직하기로, 상기 회로에는 칩 선택신호를 수신하여 상기 스탠바이 상태의 지속 타임이 미리 설정된 시간 이상으로 되었나를 체크하고 상기 스탠바이 지속 타임이 미리 설정된 시간 이상이 된 경우에 상기 셀 파워 제어부가 스탠바이 상태에서의 동작 제어를 하도록 하는 딥 스탠바이 검출신호를 생성하는 딥 스탠바이 셀프 검출부가 더 구비될 수 있다.
상기 제1 전원전압은 동작 전압으로서 칩 내의 내부전원전압 발생회로로부터 제공되는 전압일 수 있으며, 상기 반도체 메모리 장치는 스태이틱 랜덤 억세스 메모리일 수 있다. 상기 셀 파워 전압은 상기 스태이틱 랜덤 억세스 메모리의 메모리 셀을 형성하는 부하 모오스 트랜지스터의 소오스 전압으로서 인가된다.
또한, 상기 제1 파워 스위칭부는 상기 제1 전원전압에 소오스가 연결되고 드레인이 상기 제1 스위칭 출력단에 연결되고 게이트로 제1 스위치 제어신호를 수신하는 제1 피형 모오스 트랜지스터와, 상기 제2 전원전압에 소오스가 연결되고 드레인이 상기 제1 스위칭 출력단에 연결되고 게이트로 상기 제1 스위치 제어신호를 수신하는 제2 피형 모오스 트랜지스터로 구성될 수 있다.
그리고, 상기 제2 파워 스위칭부도 상기 제1 파워 스위칭부와 같은 소자들로 구성될 수 있다.
상기 메모리 셀은 6개의 셀 트랜지스터로 이루어지고, 상기 6개의 셀 트랜지스터들은 서로 다른 층에서 형성된 3차원 메모리 셀일 수 있으며, 상기 셀 파워 전압은 메모리 셀 어레이의 양단을 통하여 한꺼번에 제공될 수 있다.
상기한 회로 구성에 따르면, 스탠바이 동작에서 누설 전류를 억제함은 물론 동작모드로의 전환 시에 웨이크 업 타임을 단축할 수 있는 이점이 있다. 또한, 스탠바이 모드가 비교적 오랫동안 지속되는 딥 스탠바이 모드의 경우에만 스탠바이 전압이 셀 파워 전압으로서 인가되도록 하여 장치의 동작 특성 저하 없이 대기 전류를 줄일 수 있는 이점이 있다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예들의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
먼저, 도 2에는 본 발명의 제1 실시예에 따른 셀 파워 스위칭 회로의 블록이 도시된다. 도 2는 메모리 셀에 대한 셀 파워 제어를 위해 듀얼 파워 모드 스위치 구조가 사용되는 것을 개략적으로 보인 것으로, 반도체 메모리 장치의 칩 내에 탑재 가능한 구성이다.
도 2를 참조하면, 딥 스탠바이 셀프 검출부(100), 셀 파워 제어부(200), 제1 파워 스위칭부(300), 제2 파워 스위칭부(400), 및 메모리 셀 어레이(10)를 포함하는 연결구성이 보여진다.
상기 제1 파워 스위칭부(300)는 셀파워 제어부(200)로부터 인가되는 제1 스위치 제어 신호(CSPP,CSOPb)에 응답하여 동작 전압(VOP PWR)과 상기 동작 전압 보다 높은 전원전압 (VCP PWR)중 하나를 제1 스위칭 출력단(SNOD1)에 선택적으로 출력한다.
복수의 파워 스위치(410-413)로 이루어진 제2 파워 스위칭부(400)는 셀파워 제어부(200)로부터 인가되는 제2 스위치 제어 신호(CPOPb,CPSBb)에 응답하여 스탠바이 모드 동안에 공급되는 상기 동작 전압(VOP PWR)보다 낮은 전원전압(VSB PWR)과 상기 제1 스위칭 출력단(SNOD1)의 전원전압(VOP1 PWR)중 하나를 제2 스위칭 출 력단(SNOD2)에 선택적으로 출력한다. 상기 제2 스위칭 출력단에 출력되는 전원 전압은 상기 메모리 셀 어레이(10)내의 메모리 셀들에 대한 셀 파워 전압으로서 제공된다.
상기 딥 스탠바이 셀프 검출부(100)는 칩 선택신호(/CS)를 수신하여 스탠바이 지속 타임이 미리 설정된 시간 이상으로 되었나를 체크하고, 상기 스탠바이 지속 타임이 미리 설정된 시간 이상이 된 경우에 셀 파워의 제어를 위한 딥 스탠바이 검출신호(CSb)를 생성한다. 상기 딥 스탠바이 셀프 검출부(100)의 작용에 의해 반도체 메모리 장치의 동작 중에 나타날 수 있는 비교적 짧은 시간의 비동작 구간에서는 상기 딥 스탠바이 검출신호(CSb)는 활성화되지 않는다. 그러한 경우에 셀 파워는 동작 전압으로서 주어져야 하는 것이 동작 전류의 증가를 억제하는 측면에서 바람직하기 때문이다.
상기 셀 파워 제어부(200)는 상기 셀 파워의 효율적 제어를 위해 상기 딥 스탠바이 검출신호(CSb)에 응답하여 상기 제1,2 스위치 제어신호(CSPP,CSOPb,CPOPb,CPSBb)를 상기 제1,2 파워 스위칭부(300,400)에 각기 출력한다.
상기 제1 스위치 제어신호(CSPP)는 스탠바이 구간에서 활성화되는 신호이다. 상기 제1 스위치 제어신호(CSPP)가 활성화되면, 상기 제1 파워 스위칭부(300)는 상기 동작 전압 보다 높은 전원전압 (VCP PWR)이 상기 제1 스위칭 출력단(SNOD1)에 나타나도록 하는 스위칭 동작을 행한다. 상기 제1 스위치 제어신호(CSPP)는 반도체 메모리 장치의 데이터 억세스 구간 즉 장치의 동작 구간에서는 비활성화된다.
또 다른 상기 제1 스위치 제어신호(CSOPb)는 반도체 메모리 장치의 동작구간 에서 활성화되는 신호이다. 상기 제1 스위치 제어신호(CSOPb)가 활성화되면, 상기 제1 파워 스위칭부(300)는 상기 동작 전압(VOP PWR)이 상기 제1 스위칭 출력단(SNOD1)에 나타나도록 하는 스위칭 동작을 행한다. 상기 제1 스위치 제어신호(CSOPb)는 스탠바이 구간에서는 비활성화된다.
상기 제2 스위치 제어신호(CPOPb)는 상기 반도체 메모리 장치의 동작구간에서 활성화되는 신호이다. 상기 제2 스위치 제어신호(CPOPb)가 활성화되면 상기 제2 파워 스위칭부(400)는 상기 제1 스위칭 출력단(SNOD1)의 전원전압(VOP1 PWR)이 상기 제2 스위칭 출력단(SNOD2)에 나타나도록 하는 스위칭 동작을 행한다. 상기 제2 스위치 제어신호(CPOPb)는 스탠바이 구간에서는 비활성화된다.
또 다른 상기 제2 스위치 제어신호(CPSBb)는 스탠바이 구간에서 활성화되는 신호이다. 상기 제2 스위치 제어신호(CPSBb)가 활성화되면 상기 제2 파워 스위칭부(400)는 상기 동작 전압(VOP PWR)보다 낮은 전원전압(VSB PWR)이 상기 제2 스위칭 출력단(SNOD2)에 나타나도록 하는 스위칭 동작을 행한다. 상기 제2 스위치 제어신호(CPSBb)는 동작 구간에서는 비활성화된다.
도 2에서 보여지는 각종 신호들에 대한 동작 타이밍은 도 3에 도시되어 있다. 도 2의 셀 파워 스위칭에 관련된 동작 타이밍을 도시한 도 3을 참조하면, 상기 제1,2 스위치 제어신호(CSPP,CSOPb,CPOPb,CPSBb)의 파형들에 대한 타이밍 관계가 명확하게 보여진다. 도면에서 구간(T1)은 본 발명의 실시예에서 적용되는 딥 스탠바이 구간을 가리킨다. 구간(T2)은 반도체 메모리 장치의 데이터 억세스 모드 즉 동작 구간을 나타낸다. 상기 딥 스탠바이 구간(T1)에서 동작 구간(T2)으로의 천이 시에 셀 파워의 웨이크 업 타임이 빠르면 빠를수록 반도체 메모리 장치의 퍼포먼스는 우수하게 된다. 여기서, 웨이크 업 타임은 셀 파워 전압이 스탠바이 전압의 레벨에서 동작 전압(VOP PWR)의 레벨까지 도달 하는데 걸리는 시간을 의미한다. 도 3의 타이밍도를 통하여 알 수 있듯이, 미리 설정된 타임 이상으로 칩이 선택되지 않은 경우 즉 스탠 바이 구간이 상당한 시간동안 지속되는 경우에 딥 스탠바이 검출신호(CSb)가 활성화되어 딥 스탠바이 모드가 수행된다. 상기 딥 스탠바이 모드에서는 셀 파워 전압이 스탠바이 전원전압(예컨대 1.0 내지 1.2볼트)으로 인가된다. 칩이 선택되어 상기 딥 스탠바이 검출신호(CSb)가 비활성화되면, 상기 딥 스탠바이 구간(T1)에서의 셀 파워 인가동작은 종료되고, 동작 구간(T2)에서의 셀 파워 인가동작이 시작된다. 동작 구간(T2)의 초기에, 상기 제1 스위치 제어신호(CSPP,CSOPb)와 상기 제2 스위치 제어신호(CPOPb,CPSBb)간에는 스위칭 타임에 대한 딜레이가, 본 발명에서의 중요한 목적 즉 웨이크 업 타임의 고속화를 위해, 의도적으로 마련된다. 즉, 상기 제2 스위치 제어신호(CPOPb,CPSBb)가 상기 동작 구간(T2)이 시작된 이후부터 활성화 및 비활성화 상태로 천이되더라도, 상기 제1 스위치 제어신호(CSPP,CSOPb)의 활성화 및 비활성화 상태는 상기 동작 구간(T2)의 첫 번째 클럭(CLOCK) 주기동안에도 여전히 지속되므로, 스위칭 타임의 딜레이를 나타내는 딜레이 타임구간(tdly)이 상기 동작 구간(T2)의 첫 번째 클럭(CLOCK) 주기동안 존재하게 된다. 이에 따라, 셀 파워 전압(CELL PWR)은 웨이크 업 타임을 보다 빠르게 할 의도로 상기 딜레이 타임 구간동안에 상기 동작 전압보다 높은 고전압(VCP PWR)으로서 제공된다. 상기 딜레이 타임구간(tdly)에 인가되는 고전압(VCP PWR)은 스탠바 이 전압(VSB PWR)으로 유지되어 있던 셀 파워 노드를 신속하게 동작 전압(VOP PWR)의 레벨에 이르도록 하는데 기여한다. 상기 동작 구간(T2)에서 상기 제1 스위치 제어신호(CSPP,CSOPb)가 각기 비활성화 및 활성화 상태로 비로소 전환되면 상기 셀 파워 노드는 전압 레벨의 저하 없이 안정된 동작 전압(VOP PWR)의 레벨로 신속히 유지된다. 그러므로, 동작 구간의 초기에 셀 파워 전압으로서 고전압을 일시적으로 인가한 후 동작 전압을 인가할 경우에는, 동작 구간의 초기에 셀 파워 전압으로서 동작 전압을 계속적으로 인가하는 경우에 비해, 웨이크 업 타임은 현저히 빠르게 되어 반도체 메모리 장치의 퍼포먼스는 개선된다.
전술한 바와 같이, 도 3에서와 같은 셀 파워 스위칭 동작을 행하는 도 2의 셀 파워 스위칭 회로는, 스탠바이 모드가 비교적 오랫동안 지속되는 경우에 스탠바이 전압이 셀 파워 전압으로서 인가되도록 하여 장치의 동작 특성 저하 없이 대기 전류를 줄임은 물론, 스탠바이 모드에서 동작모드로의 전환 시에 동작 특성 저하 없이 셀 파워 전압이 안정한 동작 전압의 레벨로 빠르게 회복될 수 있도록 하여 웨이크 업 타임을 최소화한다.
이제부터는 상기 제1 실시예의 기본 개념을 변경 또는 확장하여 본 발명의 제2 및 제3 실시예가 차례로 설명될 것이다. 제2 및 제3 실시예의 경우에도 스탠바이 상태에서 동작상태로 전환시 상기 동작전압보다 높은 전압을 미리 설정된 타임동안 셀 파워 전압으로서 인가하는 기술적 사상은 동일하다.
도 4에는 본 발명의 제2 실시예에 따른 셀 파워 스위칭 회로의 블록도가 도시된다. 도 4를 참조하면, 도 2에서 보여지는 바와 같은 셀 파워 제어부(200), 제1 파워 스위칭부(300), 및 제2 파워 스위칭부(400)로 구성된 파워 스위칭부(500)를 메모리 셀 어레이(10)의 양단에 배치한 구조가 보여진다. 도 4의 구조에서는 메모리 셀 어레이(10)의 양단에 각기 듀얼 모드 파워 스위치 구조가 설치되어 도 3을 통해 설명한 바와 같은 셀 파워 인가동작이 메모리 셀 어레이(10)의 양단에서 수행되므로, 도 2의 구성회로에 비해 웨이크 업 타임이 보다 더 빠르게 보장된다.
유사하게, 도 5에는 본 발명의 제3 실시예에 따른 셀 파워 스위칭 회로의 블록도가 도시된다. 도 5의 경우에는 상기 제2 실시 예와는 달리, 메모리 셀 어레이(10)의 양단에 제2 파워 스위칭부(400)와 상기 제2 파워 스위칭부(400)와는 실질적으로 동일한 제3 파워 스위칭부(450)가 배치된다. 도 5의 구조는 결국, 메모리 셀 어레이(10)의 일단에는 듀얼 모드 파워 스위치 구조가 접속되고, 타단에는 싱글 모드 파워 스위치 구조가 접속된 셈이다. 여기서, 상기 제3 파워 스위칭부(450)는 제2 셀 파워 제어부(202)에 의해 제어된다. 상기 도 5의 구성도 역시, 보다 빠른 웨이크 업(Wake-Up)타임을 얻기 위한 것이다. 여기서, 상기 제3 파워 스위칭부(450)에 인가되는 제3 스위치 제어신호(CPOP2b)는 스탠바이 구간에서는 비활성화되어 있다가 동작 모드로 전환시에 활성화된다. 따라서, 상기 제3 파워 스위칭부(450)는 스탠바이 상태에서는 인가되는 동작 전압(VOP PWR)을 차단하고 동작 모드로 전환시에 빠른 웨이크 업 타임의 확보를 위해 상기 동작 전압(VOP PWR)을 셀 파워 전압으로서 공급한다.
도 5에서 제2 셀 파워 제어부(202)와 상기 제1 셀 파워 제어부(201)에는 공통으로 블록 선택 신호(Block Select Signal:Si)가 인가된다. 상기 블록 선택 신호 (Si)에 의해, 스탠바이 모드에서 동작모드로의 전환시 셀 어레이 블록 단위로 셀 파워 전압이 인가된다. 이에 따라 피크 전류가 제한되어 노이즈 발생이 억제된다. 그러므로 셀 파워 전압이 메모리 셀 어레이 전체에 한꺼번에 인가되는 경우에 비해 동작 전압(VOP PWR)의 레벨로 셀 파워 전압이 빠르게 안정된다. 여기서, 동작 전압을 셀 파워전압으로서 일단 받은 셀 어레이 블록은 디프 스탠바이 모드로 진입하기 전까지는 상기 블록 선택 신호(Si)가 비활성화 되더라도 스탠바이 전원전압을 받지 않고 동작 전압(VOP PWR)을 그대로 받게 된다. 왜냐하면, 디프 스탠바이 구간보다 상대적으로 짧은 스탠바이 구간이 존재할 때 마다 웨이크 업 동작을 행하게 되면 웨이크 업의 횟수가 너무 많아져 오히려 동작 안정화를 해칠 수 있기 때문이다. 상기 블록 선택 신호(Si)는 전술한 제1,2 실시예의 경우에도 적용될 수 있음은 물론이다.
도 6을 참조하면, 본 발명의 실시 예들에 적용되는 제1,2 파워 스위칭부(300,400)의 구현 예가 보여진다. 제1 파워 스위칭부(300)는 2개의 피형 모오스 트랜지스터(P1,P2)로 구성되고, 제2 파워 스위칭부(400)에 포함되는 파워 스위치 #1(410)도 2개의 피형 모오스 트랜지스터(P10,P11)로 구성된다. 상기 제1 스위치 제어신호(CSPP,CSOPb)가 각기 로우 및 하이로서 인가되면, 피형 모오스 트랜지스터(P2)는 턴온되고 피형 모오스 트랜지스터(P1)은 턴오프되어, 제1 스위칭 출력단의 노드 전압(VOP1)은 동작 전압보다 높은 고전압(VCP)의 레벨로 나타난다. 상기 고전압(VCP)의 레벨은 제2 파워 스위칭부(400)내의 피형 모오스 트랜지스터(P11)가 턴온 되는 경우에 메모리 셀(2)의 셀 파워 전압으로서 인가된다. 도 6에서는 제1,2 파워 스위칭부(300,400)를 피형 모오스 트랜지스터로 구현하였으나, 사안이 다른 경우에 엔형 모오스 트랜지스터 또는 씨 모오스 (CMOS)전송 게이트로 구현할 수 있음은 물론이다.
도 7은 본 발명의 실시 예들에 적용되는 셀 파워 제어부(201)의 구현 예를 보인 것이다. 도면을 참조하면, 노아 게이트들(NOR1,NOR2)로 구성된 래치(L1), 인버터들, 복수의 인버터들(IN3-IN7)로 구성된 인버터 체인(INVC1)을 포함하는 회로 연결 구성이 보여진다. 상기 도 7의 회로에서 동작 모드로의 전환 후 최초의 셀 어레이 블록(Si) 선택에 의해 동작 전압으로 스위칭 되면 디프(deep)스탠바이 모드로 진입하기 전 까지는 파워 스위칭은 상기 래치(L1)의 작용에 의해 허용되지 않는다.
도 8에는 도 7의 동작에 관련된 동작 타이밍도가 보여진다. 상기 딥 스탠바이 검출신호(CSb)가 로우로 천이되고 블록 선택신호(Si)가 하이로 인가될 때 도 7내의 래치(L1)의 출력노드(n10)는 하이레벨로 출력된다. 결국, 도 7의 회로는 상기 블록 선택신호(Si)가 일단 한번 하이로 되었다가 다시 로우로 되더라도 상기 출력노드(n10)는 하이 상태를 유지하도록 되어 있는 스킴을 가짐을 알 수 있다.
도 9는 본 발명의 실시예들에 적용되는 딥 스탠바이 셀프 검출부(Deep Standby self-Detector)의 구현 예를 보인 것이다. 도 9에서 딥 스탠바이 셀프 검출부(100)의 회로 구성은 리시버(111), 링 카운터(112), 쇼트 펄스 발생기(113), 낸드 게이트(ND2), 및 파이프 라인 블록들(114,115)로 구성된다.
상기 디프 스탠바이 셀프 검출부(100)이 동작은 외부에서 인가되는 칩 선택 신호(/CS)를 수신 및 버퍼링하는 리시버(111)의 출력 신호(CSNb)에 의존된다. 즉, 칩이 디세이블(Disable)상태이면 상기 칩 선택신호(/CS)의 논리는 하이(H)레벨이 되고, 상기 리시버(111)의 출력신호(CSNb)도 하이 레벨이 된다. 상기 출력신호(CSNb)가 하이 레벨로 인가되면, 낸드 게이트(ND1)와 복수의 인버터들(IN1-IN19)로 이루어진 링 카운터(112)의 링(Ring) 카운팅 동작이 시작된다. 상기 링 카운터(112)의 출력(n20)은 쇼트 펄스 발생기(113)의 입력으로 인가되는 동시에 상기 낸드 게이트(ND1)의 제2 입력단으로 피드백 된다. 상기 쇼트 펄스 발생기(113)는 상기 출력(n20)을 수신하여 도 10에 보여지는 바와 같은 내부 클럭(DCLK/DCLKb)을 생성한다. 상기 내부 클럭(DCLK/DCLKb)은 파이프 라인(Pipeline)블록들(114,115)의 게이트 턴온용 클럭으로서 제공된다. 제1 파이프 라인 블록(114)내의 전송 게이트(G1)의 입력단에 인가되는 상기 출력신호(CSNb)는 상기 내부 클럭(DCLK/DCLKb)이 각기 하이, 로우로서 제공될 때 전송 게이트(G1)를 통과하여 인버터 래치(L1)에 입력된다. 상기 인버터 래치(L1)를 통해 반전 출력된 상기 출력신호(CSNb)는 인버터(I1)에 의해 다시 반전된 후, 전송 게이트(G2)의 입력단에 인가된다. 상기 전송게이트(G2)는 상기 내부 클럭(DCLK/DCLKb)이 각기 로우, 하이로서 제공될 때 턴온되어, 상기 출력신호(CSNb)를 래치(L2)에 인가한다. 상기 래치(L2)에 연결된 인버터(I2)를 통해 출력되는 신호(CSB_P1)는 하나의 파이프 라인 블록(114)을 통해 지연 출력된 것이므로, 이를 1-파이프 라인 출력이라고 부른다. 이와 같이, 상기 출력신호(CSNb)를 1-파이프라인 시킨 CSB_P1, 2-파이프라인 시킨 CSB_P2, 그리고 n-파이프라인 시킨 CSB_Pn을 상기 출력신호(CSNb)와 조합하는 낸드 게이트(ND2)는 조합 출력(n30)을 생성한다. 상기 조합 출력(n30)은 상기 링 카운터(112)의 낸드 게이트 (ND1)의 제3 입력으로서 제공되는 동시에 인버터(IN22)의 입력으로서 인가된다. 결국, 상기 조합 출력(n30)을 인버팅하는 인버터(IN22)에 의해 상기 딥 스탠바이 검출신호(CSb)가 하이 레벨로 생성된다. 상기 딥 스탠바이 검출신호(CSb)는 미리 설정된 타임 이상으로 스탠바이 상태가 지속될 때에 생성되는 신호인 것이다.
디프 스탠바이 모드로 가면, 상기 조합 출력(n30)은 로우 상태가 되어 링 카운터(112)의 동작은 블록킹(Blocking)된다. 이후에 칩이 동작 상태(/CS=L)로 되면 리시버(111)의 출력(CSNb)은 다시 로우 상태가 되고 상기 딥 스탠바이 신호(CSb)의 레벨은 빠른 시간에 로우 상태로 천이된다. 또한, 파이프 라인 블록들(114,115)에 각기 래치되어 있던 논리 레벨은 내부에 구비된 NMOS 트랜지스터(N1,N2)에 의해 로우 상태로 초기화 된다. 위의 설명에 대한 동작 타이밍은 도 10에 도시된다. 도 10은 도 9에 관련된 동작 타이밍도로서 도 9에서 보여지는 각종 신호들에 대응된 파형들이 나타나 있다.
도 11은 본 발명의 실시예들에 따른 누설전류 감소 효과를 보인 특성 그래프이다. 도면에서, 가로축은 드레인-소오스 간의 전압(VDS)을, 세로축은 누설 전류량을 가리킨다. 종래의 포인트(P2)에서 본 발명의 포인트(P1)으로 누설 전류의 량이 현저히 감소되는 것이 효과로서 나타난다. 따라서, 본 발명의 개념을 적용한 반도체 메모리 장치는 배터리의 소모량을 줄이는 특성이 있으므로 휴대용 전자기기에 적합하게 채용될 수 있다.
상기한 바와 같이, 본 발명의 실시 예들에 따르면 스탠바이 모드에서는 동작 전압보다 낮은 전압을 인가하는 것에 의해 메모리 셀을 통해 흐르는 전류가 최소화 또는 감소된다. 또한, 스탠바이 모드에서 동작모드로의 전환 시 듀얼 파워 모드 스위치를 일부 또는 전부로 이용함에 의해, 웨이크 업 타임이 빠르게 된다. 그러므로, 디바이스 특성이 저하됨이 없이 스탠바이 전류가 줄어들고, 웨이크 업 타임이 빠르게 된다. 특히, 6 트랜지스터 메모리 셀을 단위 메모리 셀로서 이용하는 스태이틱 랜덤 억세스 메모리에서 메모리 셀내의 피형 모오스 트랜지스터로 인가되는 셀 파워 전압을 본 발명의 셀 파워 스위칭 회로를 이용하여 인가할 경우에 디바이스의 퍼포먼스 저하없이 저전력 구현이 용이하게 달성된다.
그리고, 반도체 메모리 장치의 동작 상태 중에 일어날 수 있는 단시간 동안의 비동작 구간(노 오퍼레이션 구간)에서는 스탠바이 전압을 인가하지 않고, 동작 전압을 그대로 유지시킴에 의해 안정된 동작이 구현된다. 즉, 딥 스탠바이 셀프 검출부의 채용에 의해 일정시간 이상 스탠바이 상태가 지속되었는 지의 유무가 자동으로 검출되므로 단시간의 스탠바이 동작에서는 셀 파워 전압으로서 스탠바이 전압이 인가되는 것이 금지된다.
본 명세서에 제시한 개념은 특정한 적용 예에 다른 여러 방식으로 적용될 수 있음을 당해 기술의 지식을 가진 사람이라면 누구나 이해할 수 있을 것이다. 제시된 파워 스위칭부들 내의 스위치 개수나 셀 파워 제어부 및 딥 스탠바이 셀프 검출부의 세부적 구성은 본 발명에 따른 실시 예의 일부를 나타내며, 보다 효율적이고 회로 설계자에게 이용 가능한 다른 많은 방법이 있을 수 있다. 따라서, 이에 대한 상세한 구현은 본 발명에 포함되는 것이며 청구항들의 범위에서 벗어나지 않는 것으로 한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 예를 들어, 실시 예들에서 변경을 가하여 딥 스탠바이 모드 이외의 스탠바이 모드에서 셀 파워 스위칭이 다르게 구현될 수도 있을 것이다.
상술한 바와 같이 본 발명에 따르면, 스탠바이 동작에서 누설 전류를 억제함은 물론 동작모드로의 전환시에 웨이크 업 타임을 단축할 수 있는 효과가 있다. 또한, 본 발명에서는 스탠바이 모드가 비교적 오랫동안 지속되는 딥 스탠바이 모드의 경우에만 스탠바이 전압이 셀 파워 전압으로서 인가되도록 하여 장치의 동작 특성 저하 없이 대기 전류를 줄일 수 있는 효과가 있다. 그리고, 스탠바이 모드에서 동작모드로의 전환시에 동작 특성 저하 없이 셀 파워 전압이 안정한 동작 전압의 레벨로 빠르게 회복될 수 있는 효과가 있다. 그러므로, 본 발명의 기술은 스탠바이 동작에서 저전력 특성이 요구되는 모바일 향(oriented) 스태이틱 랜덤 메모리에 보다 적합하게 응용되는 이점이 있다.

Claims (15)

  1. 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압과 상기 제1 전원전압의 레벨보다 높은 레벨을 갖는 제2 전원전압 중의 하나를 제1 스위칭 출력단에 선택적으로 출력하는 제1 파워 스위칭부와;
    인가되는 제2 스위치 제어신호에 응답하여 상기 제1 스위칭 출력단의 출력전압과 상기 제1 전원전압보다 낮은 레벨을 갖는 제3 전원전압 중의 하나를 제2 스위칭 출력단에 셀 파워 전압으로서 출력하는 제2 파워 스위칭부와;
    상기 셀 파워 전압이, 스탠바이 상태에서는 상기 제3 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환시에는 미리 설정된 타임 동안에 상기 제2 전원전압으로서 공급되도록 한 후 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호의 상태를 제어하는 셀 파워 제어부를 구비함을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 스위칭 회로.
  2. 제1항에 있어서, 칩 선택신호를 수신하여 상기 스탠바이 상태의 지속 타임이 미리 설정된 시간 이상으로 되었나를 체크하고 상기 스탠바이 지속 타임이 미리 설정된 시간 이상이 된 경우에 상기 셀 파워 제어부가 스탠바이 상태에서의 동작 제어를 하도록 하는 딥 스탠바이 검출신호를 생성하는 딥 스탠바이 셀프 검출부를 더 구비함을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 스위칭 회로.
  3. 제1항에 있어서, 상기 제1 전원전압은 동작 전압으로서 칩 내의 내부전원전압 발생회로로부터 제공되는 전압임을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 스위칭 회로.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는 스태이틱 랜덤 억세스 메모리 임을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 스위칭 회로.
  5. 제4항에 있어서, 상기 셀 파워 전압은 상기 스태이틱 랜덤 억세스 메모리의 메모리 셀을 형성하는 부하 모오스 트랜지스터의 소오스 전압으로서 인가되는 것을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 스위칭 회로.
  6. 제1항에 있어서, 상기 제1 파워 스위칭부는 상기 제1 전원전압에 소오스가 연결되고 드레인이 상기 제1 스위칭 출력단에 연결되고 게이트로 제1 스위치 제어신호를 수신하는 제1 피형 모오스 트랜지스터와, 상기 제2 전원전압에 소오스가 연결되고 드레인이 상기 제1 스위칭 출력단에 연결되고 게이트로 상기 제1 스위치 제어신호를 수신하는 제2 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 스위칭 회로.
  7. 제6항에 있어서, 상기 제2 파워 스위칭부는 상기 제3 전원전압에 소오스가 연결되고 드레인이 상기 제2 스위칭 출력단에 연결되고 게이트로 제2 스위치 제어신호를 수신하는 제1 피형 모오스 트랜지스터와, 상기 제1 스위칭 출력단에 소오스가 연결되고 드레인이 상기 제2 스위칭 출력단에 연결되고 게이트로 상기 제2 스위치 제어신호를 수신하는 제2 피형 모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 스위칭 회로.
  8. 제5항에 있어서, 상기 메모리 셀은 6개의 셀 트랜지스터로 이루어지고, 상기 6개의 셀 트랜지스터들은 서로 다른 층에서 형성된 3차원 메모리 셀임을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 스위칭 회로.
  9. 제1항에 있어서, 상기 셀 파워 전압은 메모리 셀 어레이의 양단을 통하여 한꺼번에 제공되는 것을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 스위칭 회로.
  10. 인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압과 상기 제1 전원전압의 레벨보다 높은 레벨을 갖는 제2 전원전압 중의 하나를 제1 스위칭 출력단에 선택적으로 출력하는 제1 파워 스위칭부와;
    인가되는 제2 스위치 제어신호에 응답하여 상기 제1 스위칭 출력단의 출력전압과 상기 제1 전원전압보다 낮은 레벨을 갖는 제3 전원전압 중의 하나를 제2 스위칭 출력단에 셀 파워 전압으로서 출력하는 제2 파워 스위칭부와;
    상기 셀 파워 전압이, 스탠바이 상태에서는 상기 제3 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환시에는 미리 설정된 타임 동안에 상기 제2 전원전압으로서 공급되도록 한 후 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호의 상태를 제어하는 셀 파워 제어부를 구비한 듀얼 모드 셀 파워 스위칭 회로를 메모리 셀 어레이를 중심으로 양단에 연결한 것을 특징으로 하는 반도체 메모리 장치.
  11. 복수의 메모리 셀을 갖는 메모리 셀 어레이와;
    인가되는 제1 스위치 제어신호에 응답하여 제1 전원전압과 상기 제1 전원전압의 레벨보다 높은 레벨을 갖는 제2 전원전압 중의 하나를 제1 스위칭 출력단에 선택적으로 출력하는 제1 파워 스위칭부와, 인가되는 제2 스위치 제어신호에 응답하여 상기 제1 스위칭 출력단의 출력전압과 상기 제1 전원전압보다 낮은 레벨을 갖 는 제3 전원전압 중의 하나를 제2 스위칭 출력단에 셀 파워 전압으로서 출력하는 제2 파워 스위칭부와, 상기 셀 파워 전압이, 스탠바이 상태에서는 상기 제3 전원전압으로서 공급되도록 하고 상기 스탠바이 상태에서 동작상태로 전환시에는 미리 설정된 타임 동안에 상기 제2 전원전압으로서 공급되도록 한 후 상기 제1 전원전압으로서 공급되도록 하기 위하여, 상기 제1,2 스위치 제어신호의 상태를 제어하는 셀 파워 제어부를 구비하며, 상기 메모리 셀 어레이의 일단에 연결된 듀얼 모드 셀 파워 스위칭 회로와;
    인가되는 제3 스위치 제어신호에 응답하여 상기 제1 전원전압을 셀 파워 전압으로서 출력하며 상기 메모리 셀 어레이의 타단에 연결된 싱글 모드 셀 파워 스위칭 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 칩 선택신호를 수신하여 상기 스탠바이 상태의 지속 타임이 미리 설정된 시간 이상으로 되었나를 체크하고 상기 스탠바이 지속 타임이 미리 설정된 시간 이상이 된 경우에 상기 셀 파워 제어부가 스탠바이 상태에서의 동작 제어를 하도록 하는 딥 스탠바이 검출신호를 생성하는 딥 스탠바이 셀프 검출부를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 셀 파워 전압은 상기 메모리 셀 어레이의 셀 블록 단 위로 인가됨을 특징으로 하는 반도체 메모리 장치.
  14. 스탠바이 전류를 줄이기 위하여 스탠바이 상태에서는 동작전압보다 낮은 전압을 셀 파워 전압으로서 인가하는 단계와;
    상기 스탠바이 상태에서 동작상태로 전환시 상기 동작전압보다 높은 전압을 미리 설정된 타임동안 셀 파워 전압으로서 인가하는 단계와;
    상기 미리 설정된 타임이 경과시 상기 동작전압을 셀 파워 전압으로서 인가하는 단계를 가짐을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 전압 인가방법.
  15. 제14항에 있어서, 상기 동작 전압은 스태이틱 랜덤 억세스 메모리 셀의 부하 트랜지스터에 제공되는 것을 특징으로 하는 반도체 메모리 장치에서의 셀 파워 전압 인가방법.
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